JPH0652632B2 - ダイナミツク型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に関するもので、例えば、ニブルモード動
作が可能なダイナミック型ＲＡＭに利用して有効な技術
に関するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭにおいては、１ビットの
単位でアクセスする方式の他、ニブルモードと呼ばれる
アクセス方式が提案されている（例えば、（株）日立製
作所が、昭和５８年９月に発行した「目立ＩＣメモリデ
ータブック」の頁３０７〜頁３２０参照）。このニブル
モードにおいて、４ビットのデータは、カラムアドレス
ストローブ信号▲▼に同期して動作するシフトレ
ジスタ又はバイナリカウンタの計数出力により形成され
た選択信号によってシリアルに出力される。

上記ニブルモードでは、４ビットのデータの読み出しに
次いて更に４ビットの読み出しを行う必要がある場合、
カラム系の選択回路を一旦リセットしてイニシャルアド
レスを供給する必要がある。しかしながら、この場合、
４ビットづつの読み出しの間で、比較的長時間を費やす
ことになってしまう。

〔発明の目的〕

この発明の目的は、高速連続アクセス機能を付加したダ
イナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、読
み出しモードの時にカラムアドレスストローブ信号の変
化に同期して変化する内部アドレス信号に従って複数の
共通データ線に読み出された信号を増幅しかつそれを保
持する複数のメインアンプと、かかるメインアンプの出
力を時系列的に出力させるメインアンプ制御回路と、上
記複数のメインアンプの時系列的な読み出し動作の途中
において、アドレス歩進動作を行う内蔵のアドレスカウ
ンタと、かかるアドレスカウンタによってカラムスイッ
チの切り換えを行うカラム選択回路とを設けるものであ
る。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭのブ
ロック図が示されている。

この実施例のＲＡＭは、ロウ系アドレス信号及びカラム
系アドレス信号が多重化（マルチプレクサ）されて供給
されるアドレス端子群ＡＴ、回路の接地電位が供給され
る基準電位端子ＧＮＤ、＋５ボルトのような電源電圧が
供給される電源端子Ｖｃｃ、ロウアドレスストローブ
（▲▼）信号、カラムアドレスストローブ（▲
▼）信号及びライトエネーブル（▲▼）信号が
供給される制御端子▲▼、▲▼及び▲
▼、データ出力端子Dout及びデータ入力端子Dinを持
つ。

この実施例のＲＡＭは、また、特に制限されないが、２
つに分割されたメモリアレイＭ−ＡＲＹ１及びＭ−ＡＲ
Ｙ２、メモリアレイＭ−ＡＲＹ１及びＭ−ＡＲＹ２のそ
れぞれに一対一対応にされたロウアドレスデコーダＲ−
ＤＣＲ１及びＲ−ＤＣＲ２、メモリアレイＭ−ＡＲＹ１
及びＭ−ＡＲＹ２との間に配置されたカラムアドレスデ
コーダＣ−ＤＣＲ、ロウアドレスデコーダＲ−ＤＣＲ１
及びＲ−ＤＣＲ２に対応されたロウアドレスバッファＲ
−ＡＤＢ、カラムアドレスデコーダＣ−ＤＣＲに対応さ
れたカラムアドレスバッファＹ−ＡＤＢ、メインアンプ
ＭＡ０ないしＭＡ３、入出力回路Ｉ／Ｏ、及び後で説明
するような種々のタイミング信号を形成するタイミング
発生回路ＴＧを持つ。

この実施例のＲＡＭは、高速連続アクセス動作を可能と
するために、更に、図示されるようなマルチプレクサＭ
ＰＸ及びカウンタＣＯＵＮＴを持つ。

この実施例のＲＡＭを構成する各回路素子は、公知のＣ
ＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によって、
１個の単結晶シリコンのような半導体基板上において形
成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチャンネル絶縁ゲ
ート電界効果トランジスタ（以下ＭＯＳＦＥＴと称す
る）は、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウエル領域に形成される。これ
によって、半導体基板は、その上に形成された複数のＮ
チャンネルＭＯＳＦＥＴの共通の基板ゲートを構成す
る。Ｎ型ウエル領域は、その上に形成されたＰチャンネ
ルＭＯＳＦＥＴの基板ゲートを構成する。Ｐチャンネル
ＭＯＳＦＥＴの基板ゲートすなわちＮ型ウエル領域は、
電源端子Ｖｃｃに結合される。特に制限されないが、図
示しない内蔵の基板バックバイアス電圧発生回路は、集
積回路の外部端子を構成する電源端子Ｖｃｃと基準電位
端子もしくはアース端子との間に加えられる＋５Ｖのよ
うな正電源電圧に応答して、上記半導体基板に供給すべ
き負のバックバイアス電圧を発生する。これによって、
ＮチャンネルＭＯＳＦＥＴの基板ゲートにバックバイア
ス電圧が加えられる。その結果として、ＮチャンネルＭ
ＯＳＦＥＴのソース、ドレインと半導体基板間の接合容
量（寄生容量）が減少させられるため、動作の高速化が
図られる。

メモリアレイＭ−ＡＲＹ１は、特に制限されないが、２
交点方式もしくは折り返えしビット線（データ線）方式
をもって構成され、図面の横方向に互いに平行に延長さ
れた複数の相補データ線もしくは相補ビット線と、図面
の縦方向に延長された複数のワード線Ｗ０，Ｗ１，Ｗ２
及びダミーワード線を含むロウ系アドレス選択線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合されかつそれぞれの選択端子がそれに対応さ
れたワード線に結合された複数のメモリセルと、複数の
ダミーセルとから構成される。メモリセルのそれぞれ
は、後で第２図によって詳細に説明するように、１ＭＯ
Ｓトランジスタ／セル構成のダイナミック型メモリセ
ル、すなわち、選択スイッチもしくは伝送ゲート素子と
してのＭＯＳＦＥＴと、それに直列接続された情報保持
手段としてのＭＯＳキャパシタから構成される。

メモリアレイＭ−ＡＲＹ１には、センスアンプＳＡ１、
プリチャージ回路ＰＣ１及びカラムスイッチ回路Ｃ−Ｓ
Ｗ１が結合されている。メモリアレイＭ−ＡＲＹ１及び
それに結合された上記各回路の詳細は、後で第２図にも
とづいて詳細に説明される。

センスアンプＳＡ１及びプリチャージ回路ＰＣ１の機能
は、良く知られたダイナミックメモリのそれと実質的に
同様である。

すなわち、プリチャージ回路ＰＣ１は、メモリセルから
読み出される微小レベルのデータ信号の増幅が可能とな
るようにするために、メモリのアクセスの開始におい
て、メモリアレイＭ−ＡＲＹ１の各相補データ線の電位
をプリチャージレベルにさせる。

センスアンプＳＡ１は、データの書込み／読み出し動作
の時には、タイミング信号φpaにより選択的に動作状態
とされる。ワード線の選択動作によって一方のデータ線
に結合されたメモリセルから読み出された微小読み出し
電圧は、その電圧とダミーワード線の選択動作によって
他方のデータ線に結合されたダミーセルによって設定さ
れた基準電圧と参照するセンスアンプによって増幅され
る。これによって相補データ線がハイレベル／ロウレベ
ルに増幅される。特に制限されないが、このセンスアン
プを構成する単位の回路は、第２図から明らかとなるよ
うにＣＭＯＳラッチ回路により構成される。

この実施例に従うと、特に制限されないが、メモリアレ
イＭ−ＡＲＹ１に対して同時に２ビットのデータをアク
セスすることができるようにするために、メモリアレイ
Ｍ−ＡＲＹ１に対して２組の共通相補データ線、すなわ
ち▲▼，ＣＤ０，▲▼及びＣＤ１が設けら
れている。カラムスイッチ回路Ｃ−ＳＷ１は、後で第２
図によって説明するように、それが動作されたときに、
メモリアレイＭ−ＡＲＹ１の２組の相補データ線を同時
に２組の共通相補データ線▲▼ないしＣＤ１に結
合させる構成にされている。

メモリアレイＭ−ＡＲＹ２は、メモリアレイＭ−ＡＲＹ
１と同様な構成にされ、それに結合されるセンスアンプ
ＳＡ２、プリチャージ回路ＰＣ２及びカラムスイッチ回
路Ｃ−ＳＷ２は、メモリアレイＭ−ＡＲＹ１に結合され
るそれぞれと同様な構成にされる。

この実施例のようなアドレスマルチプレクス方式のＲＡ
Ｍにおいて、アドレス入力端子ＡＴには、ロウアドレス
ストローブ信号▲▼に同期してロウアドレス信号
（以下アドレス信号ＡＸのように記す）が供給され、カ
ラムアドレス信号▲▼に同期してカラムアドレス
信号（以下アドレス信号ＡＹのように記す）が供給され
る。

ロウアドレスバッファＲ−ＡＤＢは、その動作が、メモ
リのアクセスの開始時に発生されるタイミング信号φc
r、すなわちロウアドレスストローブ信号▲▼の
立下りに同期してタイミング発生回路ＴＧから発生され
るタイミング信号φcrによって制御される。これによっ
てロウアドレスバッファＲ−ＡＤＢは、外部端子ＡＴに
供給されるｎビットのアドレス信号ＡＸを、ロウアドレ
スストローブ信号▲▼に同期して取り込み、それ
に応じて内部相補アドレス信号ax0〜axnを形成する。上
記相補アドレス信号ax0〜axnのうち、特定のビット、例
えば最上位ビットaxnを除いた相補アドレス信号ax0〜ax
n-1は、ロウアドレスデコーダＲ−ＤＣＲ１，Ｒ−ＤＣ
Ｒ２に送出される。１ビットの内部相補アドレス信号ax
mは、ニブル動作制御信号とみなされ、後述のカウンタ
ＣＯＵＮＴ、タイミング発生回路ＴＣ及びマルチプレク
サＭＰＸに供給される。なお、例えば非反転アドレス信
号ax0と、これと逆相の反転アドレス信号▲▼と
を上記アドレス信号ax0のように表わす。後で説明する
他の信号も同様な表記法に従って以下の説明及び図面に
おいて示されている。

ロウアドレスデコーダＲ−ＤＣＲ１は、メモリアレイＭ
−ＡＲＹ１のワード線Ｗ０ないしＷ２及びダミーワード
線にそれぞれ一対一対応をもって結合された複数の出力
端子を持っている。ロウアドレスデコーダＲ−ＤＣＲ２
は、同様に、メモリアレイＭ−ＡＲＹ２のワード線及び
ダミーワード線に結合された複数の出力端子を持ってい
る。

これらのロウアドレスデコーダＲ−ＤＣＲ１及びＲ−Ｄ
ＣＲ２は、その動作がワード線選択タイミング信号φx
によって制御され、ロウアドレスバッファＲ−ＡＤＢか
ら供給される内部相補アドレス信号ax0ないしaxn-1をデ
コードする。これによって、メモリアレイＭ−ＡＲＹ１
及びＭ−ＡＲＹ２の複数のワード線及びダミーワード線
のうちの内部相補アドレス信号ax0ないしaxn-1に対応さ
れた１本ずつのワード線及びダミーワード線は、ワード
線選択タイミング信号φxに同期されて同時に選択レベ
ルにされる。

カラムアドレスバッファＣ−ＡＤＢは、その動作がタイ
ミング発生回路ＴＧのタイミング信号φccによって制御
され、カラムアドレスストローブ信号▲▼に同期
してアドレス入力端子に供給されたアドレス信号ＡＹを
受け、内部相補アドレス信号ay0〜aynを形成する。タイ
ミング信号φccは、メモリのアクセスが開始されたとき
のカラムアドレスストローブ信号▲▼の最初の立
下りに同期して発生される。内部相補アドレス信号ay0
ないしaynのうちの１ビット、すなわち、この実施例に
おける最上位ビットの信号aynは、ニブル動作制御信号
とみなされる。内部相補アドレス信号ay0ないしayn-1
は、マルチプレクサＭＰＸの一方の入力に供給される。
特に制限されないがアドレス信号aynもまたマルチプレ
クサＭＰＸの一方の入力端子に供給される。この相補ア
ドレス信号ay0〜ayn-1及びaynは、またアドレスカウン
タＣＯＵＮＴに初期値として供給される。

アドレスカウンタＣＯＵＮＴは、２種類のアドレスカウ
ンタＣＮＴ１及びＣＮＴ２から成る。

アドレスカウンタＣＮＴ１は、メモリのニブル動作及び
高速連続アクセスにおいて、４ビット毎のデータの転送
を制御するために設けられている。すなわち、４ビット
のデータのうちの転送されるべきデータは、アドレスカ
ウンタＣＮＴ１のカウント数によって決定される。この
カウンタＣＮＴ１は、特に制限されないが、４進カウン
タを構成するように、縦続接続された２ビットのバイナ
リカウンタから構成される。

アドレスカウンタＣＮＴ１を構成する２ビットのバイナ
リカウンタは、メモリのアクセスが開始されたときのロ
ウアドレスバッファＲ−ＡＤＢ及びカラムアドレスバッ
ファＣ−ＡＤＢから出力される内部相補アドレス信号ax
n及びaynによってそれぞれの初期値が決定される。この
実施例に従うと、特に制限されないが、カラムアドレス
バッファＣ−ＡＤＢの動作制御のためのタイミング信号
φccは、アドレスカウンタＣＯＵＮＴの初期値入力制御
信号として利用される。

アドレスカウンタＣＮＴ１は、タイミング発生回路ＴＧ
から出力される内部タイミング信号Ｃ１によって歩進さ
れる。内部タイミング信号Ｃ１は、外部端子▲▼
にロウアドレスストローブ信号（以下▲▼のよう
に記す）がロウレベルにされているときにおいて、カラ
ムアドレスストローブ信号▲▼がロウレベルにさ
れると、それに応答して発生される。従って、アドレス
カウンタＣＮＴ１は、実質的にカラムアドレスストロー
ブ信号▲▼によって歩進されると理解されて良
い。アドレスカウンタＣＮＴ１から出される２ビットの
信号cxn及びcynは、メインアンプＭＡ０〜ＭＡ３の選択
信号とみなされる。

アドレスカウンタＣＮＴ２は、データの高速連続アクセ
スを可能とするために設けられている。アドレスカウン
タＣＮＴ２は、カラムアドレスデコーダＣ−ＤＣＲで必
要とされるビット数と等しいビット数ｎ−１のアドレス
信号cy0〜cy-1を出力するように構成される。このアド
レスカウンタＣＮＴ２は、特に制限されないが、縦続接
続されたｎ−１ビットのバイナリカウンタから構成され
る。アドレスカウンタＣＮＴ２は、メモリのアクセスが
開始されたときに、カラムアドレスバッファＣ−ＡＤＢ
から出力されている内部相補信号ay0ないしayn-1によっ
てその初期値が設定されるように構成される。

アドレスカウンタＣＮＴ２は、基本的には、アドレスカ
ウンタＣＮＴ１の４カウント毎、言い換えると、アドレ
スカウンタＣＮＴ１によって４ビットのデータの連続的
な転送が実行される毎に、歩進される。しかしながら、
アドレスカウンタＣＮＴ２の歩進制御は、データの連続
アクセスのより高速化を図るために、都分複雑にされ
る。

すなわち、アドレスカウンタＣＮＴ２は、後の説明から
明らかとなるように、データの書き込み動作において、
４ビット毎のデータ転送の開始とともに、歩進される。
言い換えると、アドレスカウンタＣＮＴ２は、読み出し
動作において、４ビット毎のデータの連続的な読み出し
が終了される前に歩進される。これによって、以前にメ
インアンプＭＡ０ないしＭＡ３に与えられた４ビットデ
ータの読み出しが終了される前に、新しいカラム系アド
レス信号が、アドレスカウンタＣＮＴ２内に準備され
る。

アドレスカウンタＣＮＴ２の歩進タイミングは、書き込
み動作において、読み出し動作時の歩進タイミングに対
し、変更される。すなわち、アドレスカウンタＣＮＴ２
は、データの書き込みにおいて、４ビット毎のデータの
連続的な書き込みが終了される毎に歩進される。データ
の書き込み動作において、アドレスカウンタＣＮＴ２の
歩進タイミングがこのように遅延された場合であって
も、高速連続アクセスが可能となる理由は、後で説明さ
れる。

アドレスカウンタＣＮＴ２で必要とされる歩進パルス
は、タイミング発生回路ＴＧから出力される。タイミン
グ発生回路ＴＧは、かかる歩進パルスを形成するため
に、その内部に、後で第４図に基づいて詳細に説明する
ような２ビットのバイナリカウンタＣＮＴ３を持つ。バ
イナリカウンタＣＮＴ３は、バイナリカウンタＣＮＴ１
と同期して歩進される。

なお、アドレスカウンタＣＮＴ２で必要とされる歩進パ
ルスは、カウンタＣＮＴ３が設けられなくても、例えば
次のようなアドレスカウンタＣＮＴ１を利用する構成に
よって、それを発生させることができる。

すなわち、例えば、アドレスカウンタＣＮＴ１ととも
に、内部相補アドレス信号axn及びaynが初期値としてセ
ットされるレジスタと、アドレスカウンタＣＮＴ１の出
力とかかるレジスタの出力とを受けるロジック回路とが
設けられる。かかるロジック回路は、アドレスカウンタ
ＣＮＴ１の出力と上記レジスタの出力を比較する構成及
びアドレスカウンタＣＮＴ１の出力とレジスタの内容か
ら１だけ減算された値とを比較する構成とされる。レジ
スタにセットされたデータに対し１だけ減少された数の
データは、レジスタから出力される２ビットの比較的単
純な論理変換によって得ることができる。これによっ
て、上記ロジック回路は、アドレスカウンタＣＮＴ１の
４カウント動作毎に、歩進パルスを形成する。但し、こ
のようにする場合は、回路素子数の増加に注意する必要
がある。

上記アドレスカウンタＣＮＴ２によって形成された相補
アドレス信号cy0〜cyn-1は、マルチプレクサＭＰＸの他
方の入力に供給される。特に制限されないが、アドレス
カウンタＣＮＴ１によって形成された相補アドレス信号
cyn及びcxnもまた、マルチプレクサＭＰＸの他方の入力
に供給される。

マルチプレクサＭＰＸは、その動作が、タイミング発生
回路ＴＧから出力されるタイミング信号φmpxによって
制御される。タイミング信号φmpxは、メモリのアクセ
スの開始前及びメモリのアクセスが開始されたとき、言
い換えると、ロウアドレスストローブ信号▲▼が
ハイレベルに維持されているとき及びかかる信号▲
▼がロウレベルにされたとき、アドレスバッファＲ−
ＡＤＢ及びＣ−ＡＤＢの出力ay0ないしayn及びaxnを選
択させるレベルにされる。タイミング信号φmpxは、ま
たロウアドレスストローブ信号ＲＡＳとカラムアドレス
ストローブ信号▲▼との組み合せによってニブル
動作モードが指示されたとき、アドレスカウンタＣＮＴ
１及びＣＮＴ２の出力を選択されたレベルにされる。こ
れによって、マルチプレクサＭＰＸは、相補アドレス信
号ay0ないしayn及びaxnとcy0ないしcyn及びcxnとのうち
の一方に対応された相補アドレス信号my0ないしmyn及び
mxnをその出力端子に出力する。マルチプレクサＭＰＸ
を介して選択的に出力される相補アドレス信号my0〜myn
のうち、特定のビット、例えば最上位ビットmynを除い
た相補アドレス信号my0〜myn-1は、カラムアドレスデコ
ーダＣ−ＤＣＲに供給される。相補アドレス信号myn及
びmxnは、メインアンプＭＡ０ないしＭＡ３の動作を制
御するためのデコーダＤＥＣに供給される。

この実施例に従うと、マルチプレクサＭＰＸは、メモリ
のアクセスが開始されてからアドレスカウンタＣＮＴ１
及びＣＮＴ２の出力が初期値にセットされるまでの遅延
時間を考慮することによって設けられている。すなわ
ち、メモリのアクセスが開始されたときにおいて、アド
レスバッファＲ−ＡＤＢ及びＣ−ＡＤＢから出力される
内部相補アドレス信号は、アドレスカウンタＣＮＴ１及
びＣＮＴ２を介することなく、カラムアドレスデコーダ
Ｃ−ＤＣＲ及びデコーダＤＥＣに供給される。その結
果、メモリの最初の動作の高速化が可能となる。

しかしながら、この実施例のメモリは、アドレスカウン
タＣＮＴ１及びＣＮＴ２の出力が直接にカラムアドレス
デコーダＣ−ＤＣＲ及びデコーダＤＥＣに供給されても
動作する。このように変更された場合でも、最初の動作
を除く後の連続的なアクセス速度は、実質的に制限され
ない。それ故に、マルチプレクサＭＰＸは、メモリのよ
り高速化を可能とする上で意味が有るが、本発明にとっ
て本質的に必要とされるものではない、と理解された
い。

カラムアドレスデコーダＣ−ＤＣＲは、その動作がタイ
ミング発生回路ＴＧから発生されるデータ線選択タイミ
ング信号もしくはカラム選択タイミング信号φyによっ
て制御され、マルチプレクサＭＰＸから供給される内部
相補アドレス信号my0ないしmyn-1をデコードする。これ
によって、カラムアドレスデコーダＣ−ＤＣＲは、タイ
ミング信号φyに同期してカラム選択信号を出力する。

カラム選択タイミング信号φyは、読み出し動作がメモ
リに指示されているなら、すなわちライトエネイブル信
号▲▼がハイレベルに維持されているなら、第６図
Ｈに示されているようにカラムアドレスストローブ信号
▲▼が最初にロウレベルにされたときからかかる
カラムアドレスストローブ信号▲▼がハイレベル
にされるまでの期間、及びアドレスカウンタＣＮＴ２が
歩進されてからカラムアドレスストローブ信号▲
▼によって決められるまでの期間ハイレベルにされる。

カラムスイッチＣ−ＳＷ１，Ｃ−ＳＷ２は、上記カラム
アドレスデコーダＣ−ＤＣＲによって形成された選択信
号を設け、メモリアレイＭ−ＡＲＹ１及びメモリアレイ
Ｍ−ＡＲＹ２における上記２組の相補データ線を対応す
る２組の共通相補データＣＤ０，ＣＤ１及びＣＤ２，Ｃ
Ｄ３にそれぞれ結合させる。

デコーダＤＥＣは、マルチプレクサＭＰＸから供給され
る２ビットのアドレス信号axn及びaynをデコードするこ
とによって、４つのメインアンプＭＡ０ないしＭＡ３を
選択的に動作させるための制御信号を出力する。デコー
ダＤＥＣの具体的回路は、メインアンプＭＡ０及び入出
力回路Ｉ／Ｏとともに、後で第３図にもとづいて詳細に
説明される。

上記共通相補データ線ＣＤ０〜ＣＤ３は、それぞれメイ
ンアンプＭＡ０〜ＭＡ３の入力端子に結合されている。
これらのメインアンプＭＡ０〜ＭＡ３は、後で第３図に
基づいて詳細に説明するように、ラッチ回路を含んでい
る。これらのメインアンプＭＡ０〜ＭＡ３のラッチ出力
は、データ読み出しモードにおいてデコーダＤＥＣによ
り形成された選択信号と、カラムアドレスストローブ信
号▲▼とに同期されて時系列的に入出力回路Ｉ／
Ｏに含まれる共通のデータ出力回路に伝えられる。

入出力回路Ｉ／Ｏは、読み出しのためのデータ出力回路
と、書込みのためのデータ入力回路とにより構成され
る。ライトイネーブル信号▲▼のハイレベルによっ
て読み出し動作が指示されているなら、データ出力回路
は、所定のタイミングで動作状態にされる。これによっ
て、上記メインアンプＭＡ０〜ＭＡ３の出力は、出力回
路によって増幅され、外部端子Doutへ送出される。ライ
トイネーブル信号▲▼のロウレベルによって書き込
み動作が指示されているなら、データ入力回路が所定の
タイミングで動作状態にされる。これによって、外部端
子Dinに供給されている入力データは、データ入力回路
及びメインアンプ内の後述するような信号選択回路（第
１図では省略されている）を介して共通相補データ線Ｃ
Ｄ０〜ＣＤ３の１つに転送される。

タイミング発生回路ＴＧは、３つの外部制御信号▲
▼（ロウアドレスストローブ信号），▲▼（カ
ラムアドレスストローブ信号）及び▲▼（ライトイ
ネーブル信号）を受けて、メモリ動作に必要な上記各タ
イミング信号を形成する。また、タイミング発生回路Ｔ
Ｇは、前述のように２ビットのバイナリーカウンタ回路
ＣＮＴ３を含んでいる。このカウンタ回路の計数出力
は、連続読み出し動作におけるカラム選択タイミング信
号φy，メインアンプ動作タイミング信号φma、及び上
記アドレスカウンタ回路ＣＮＴ２に供給される歩進パル
スを形成するために利用される。

第２図には、メモリアレイＭ−ＡＲＹ１，センスアンプ
ＳＡ１，プリチャージ回路ＰＣ１及びカラムスイッチ回
路Ｃ−ＳＷ１の具体的回路が示されている。

メモリアレイＭ−ＡＲＹ１は、複数対のデータ線Ｄ０，
▲▼ないしＤｋ，▲▼、複数のワード線Ｗ０な
いしＷ３及び複数のメモリセルＭ００ないしＭｋ３を持
つ。メモリセルＭ００のように、各メモリセルは、スイ
ッチＭＯＳＦＥＴQmとそれに直列接続されたＭＯＳキャ
パシタCmとから構成されている。

各データ線と、それに交差されるダミーワード線ＤＷ０
及びＤＷ１との間には、ダミーセルＤＳ１ないしＤＳ６
が設けられている。ダミーセルのそれぞれは、特に制限
されないが、ＭＯＳキャパシタから構成される。

センスアンプＳＡ１は、図示のように、各データ線対に
一対一対応をもって設けられた単位回路ＵＳＡ０ないし
ＵＳＡｋと、パワースイッチＭＯＳＦＥＴＱ１０４及び
Ｑ１０５から成る。各単位回路は、図示のように、Ｐチ
ャンネルＭＯＳＦＥＴＱ１０２，Ｑ１０３、及びＮチャ
ンネルＭＯＳＦＥＴＱ１００，Ｑ１０１から成る入出力
共通のＣＭＯＳラッチ回路から成る。

プリチャージ回路ＰＣ１は、複数の単位回路ＵＰＣ０な
いしＵＰＣｋから成り、各単位回路は、対のデータ線間
に接続されたイコライズＭＯＳＦＥＴＱ１０６、及び各
データ線と電源端子Ｖｃｃとの間に接続されたプリチャ
ージ用ＭＯＳＦＥＴＱ１０７及びＱ１０８から成る。

カラムスイッチ回路Ｃ−ＳＷ１は、それぞれカラム選択
信号ＹＯ，Ｙｊによってスイッチ制御されるスイッチＭ
ＯＳＦＥＴＱ１０９ないしＱ１１４から成る。

かかる回路の動作は、次のようになる。

先ず、メモリがアクセスされていないとき、すなわちロ
ウアドレスストローブ信号▲▼がハイレベルにさ
れているとき、センスアンプＳＡ１の動作制御のための
タイミング信号φpa及び▲▼はそれぞれロウレベ
ル、ハイレベルにされ、プリチャージ回路の動作制御の
ためのタイミング信号φpcはハイレベルにされている。
これにより、センスアンプＳＡ１は、それにおけるパワ
ースイッチＭＯＳＦＥＴＱ１０４及びＱ１０５がオフ状
態にされているので非動作状態に置かれる。各データ線
は、プリチャージ回路ＰＣ１がタイミング信号φpcによ
って動作状態にされているので、ほぼ電源端子Ｖｃｃに
等しいようなプリチャージレベルに置かれる。メモリが
アクセスされていないときは、またワード線Ｗ０ないし
Ｗ３は、非選択レベルすなわちロウレベルにされてい
る。ダミーワード線ＤＷ０及びＤＷ１は、いずれもハイ
レベルの非選択レベルにされる。

メモリのアクセスが開始されたなら、言い換えるとロウ
アドレスストローブ信号▲▼がロウレベルにされ
たなら、それに同期して先ずタイミング信号φpcがロウ
レベルにされ、プリチャージ回路ＰＣ１が非動作状態に
される。プリチャージ回路ＰＣ１が非動作状態にされた
後に、ワード線選択タイミング信号φx（第１図）がハ
イレベルにされ、第１図のロウアドレスデコーダＲ−Ｄ
ＣＲ１が動作状態にされる。これに応答してワード線Ｗ
０ないしＷ３のうちの１つが選択レベルにされる。ワー
ド線が選択されることによってメモリセルのデータが、
これに対応されたデータ線に与えられる。例えばワード
線Ｗ０が選択されたなら、メモリセルＭ００，Ｍ１０及
びＭｋ０のデータが、データ線Ｄ０，Ｄ１及びＤｋに与
えられる。ダミーワード線ＤＷ０及びＤＷ１は、ワード
線の選択タイミングと同期してその一方が選択レベルす
なわちロウレベルにされる。例えば上記のようにワード
線Ｗ０が選択されるなら、それに対応してダミーワード
線ＤＷ０が選択レベルにされる。その結果、それぞれ対
にされたデータ線、すなわち相補データ線の一方に、ダ
ミーセルによって参照電位が与えられる。特に制限され
ないが、参照電位が、メモリセルによってデータ線に与
えられるレベル振幅の中間の値を取るようにするため
に、及び集積回路製造上のばらつきによって生ずるメモ
リセルのキャパシタＣｍとダミーセルのキャパシタとの
相対的ばらつきをできるだけ小さくさせるために、ダミ
ーセルのキャパシタは、メモリセルのそれと実質的に同
じサイズにされ、ダミーワード線に与えられるレベル振
幅は、選択ワード線に与えられるそれに対して半分にさ
れる。

タイミング信号φpa及び▲▼は、ワード線及びダ
ミーワード線が選択された後、言い換えると、タイミン
グ信号φxがハイレベルにされた後に、それぞれハイレ
ベル、ロウレベルにされる。これによって、センスアン
プＳＡ１は動作開始され、メモリセルから各データ線に
与えられたデータ信号は増幅される。

カラム選択信号Ｙ０ないしＹｊは、予めロウレベルの非
選択レベルにされている。ロウアドレスストローブ信号
▲▼がロウレベルにされた後にカラムアドレスス
トローブ信号▲▼がロウレベルにされると、それ
から適当な遅延時間の後に、タイミング信号φyがハイ
レベルにされ、カラムアドレスデコーダＣ−ＤＥＣ（第
１図）の動作が開始される。その結果、カラム選択信号
Ｙ０ないしＹｊのうちの１つがハイレベルの選択レベル
にされ、カラムスイッチＭＯＳＦＥＴがオン状態にされ
る。すなわち、複数の相補データ線のうちの２組の相補
データ線がカラムスイッチ回路Ｃ−ＳＷ１を介して共通
相補データ線▲▼ないし▲▼に結合される
ようになる。

第３図には、データの入力及び出力系の一実施例の回路
図が示されている。

代表として示された共通相補データ線ＣＤ０，▲
▼は、メインアンプＭＡ０の入力端子に結合される。メ
インアンプＭＡ０は、増幅回路ＡＭＰ、ラッチ回路ＦＦ
及び出力選択回路ＳＬとから構成される。

増幅回路ＡＭＰは、特に制限されないが、大きい利得を
持つように、２段の縦続接続された増幅回路１ｓｔ及び
２ｎｄから構成される。これによって、増幅回路ＡＭＰ
は、共通相補データ線▲▼とＣＤ０との間に与え
られるデータ信号が充分に大きいレベルに変化されてい
ないタイミングにおいても、充分なレベルの信号を出力
するようになる。これに応じて、メモリは、高速動作が
可能となる。

増幅回路１ｓｔ及び２ｎｄのそれぞれは、ノイズに対す
る感度を低下させるため、全差動増幅回路構成、すなわ
ち一対の相補入力端子とともに一対の相補出力端子を持
つ構成にされている。これらの回路のそれぞれは、また
それぞれの利得を増大させるために、カレントミラー負
荷を持つ一対の差動増幅回路から構成される。

すなわち、初段増幅回路１ｓｔにおいて、それを構成す
る一対の差動増幅回路のうちの一方は、図示されている
ように、Ｎチャンネル差動増幅ＭＯＳＦＥＴＱ７，Ｑ８
と、そのドレインと電源電圧Ｖｃｃとの間に設けられた
Ｐチャンネル負荷ＭＯＳＦＥＴＱ５，Ｑ６及び上記差動
増幅ＭＯＳＦＥＴＱ７，Ｑ８の共通ソースと回路の接地
電位点との間に設けられたＮチャンネル型のパワースイ
ッチＭＯＳＦＥＴＱ１３とにより構成される。上記負荷
ＭＯＳＦＥＴＱ５，Ｑ６は、電流ミラー形態にされるこ
とによって、アクテイブ負荷回路を構成する。上記差動
増幅回路の他方は、上記類似のＮチャンネル差動増幅Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２とＰチャンネル負荷ＭＯＳＦ
ＥＴＱ９，Ｑ１０により構成され、上記差動増幅ＭＯＳ
ＦＥＴＱ１１，Ｑ１２の共通ソースは、上記一方の差動
増幅ＭＯＳＦＥＴＱ７，Ｑ８の共通ソースと共通化さ
れ、上記パワースイッチＭＯＳＦＥＴＱ１３によりその
動作の制御が行われる。このＭＯＳＦＥＴＱ１３のゲー
トには、メインアンプの動作タイミング信号φmaが供給
される。

上記一方の差動増幅回路における反転入力端子としての
ＮチャンネルＭＯＳＦＥＴＱ７のゲートと、他方の差動
増幅回路における非反転入力端子としてのＮチャンネル
ＭＯＳＦＥＴＱ１１のゲートは、上記共通相補データ線
▲▼に結合されている。また、上記一方の差動増
幅回路における非反転入力端子としてのＮチャンネルＭ
ＯＳＦＥＴＱ８のゲートと、他方の差動増幅回路におけ
る反転入力端子としてのＮチャンネルＭＯＳＦＥＴＱ１
２のゲートは、上記共通相補データ線ＣＤ０に結合され
ている。

初段差動増幅回路１ｓｔの一対の出力信号は、特に制限
されないが、同図において点線で囲まれた回路のよう
に、上記類似の回路によって構成された第２段差動増幅
回路２ｎｄの一対の入力端子に供給される。この第２段
差動増幅回路における各回路素子は、上記初段増幅回路
のそれと同様であるので、回路信号とその説明を省略す
る。

上記２段差動増幅回路２ｎｄの一対の出力信号は、ラッ
チ回路ＦＦに供給される。特に制限されないが、ラッチ
回路ＦＦは、２つのナンド(NAND)ゲート回路Ｇ５，Ｇ６
から構成される。ナンドゲート回路Ｇ５及びＧ６の一方
の入力と出力とは交差結合されている。上記ナンドゲー
ト回路Ｇ５，Ｇ６の他方の入力には、上記第２段差動増
幅回路２ｎｄの出力信号が供給される。上記ナンドゲー
ト回路Ｇ５，Ｇ６のそれぞれの他方の入力と電源電圧Ｖ
ｃｃとの間には、上記メインアンプの動作タイミング信
号φmaを受けるＰチャンネルＭＯＳＦＥＴＱ１４，Ｑ１
５がそれぞれ設けられている。ラッチ回路ＦＦは、動作
タイミング信号φmaのハイレベルによって増幅回路ＡＭ
Ｐが動作状態にされ、かつ上記ＰチャンネルＭＯＳＦＥ
ＴＱ１４，Ｑ１５がオフ状態にされているなら、そのと
きの差動増幅回路２ｎｄの増幅出力信号の取り込みを行
う。ラッチ回路ＦＦは、また動作タイミング信号φmaの
ロウレベルによって上記増幅回路ＡＭＰが非動作状態に
されかつ上記ＰチャンネルＭＯＳＦＥＴＱ１４，Ｑ１５
がオン状態にされているなら、それにおけるナンドゲー
ト回路Ｇ５，Ｇ６の他方の入力が電源電圧Ｖｃｃのよう
なハイレベル（論理“１”）に強制されるので、上記取
り込んだ情報を保持する。

動作タイミング信号φmaは、第１図に示されたタイミン
グ発生回路ＴＧから出力される。タイミング回路ＴＧの
具体的構成は、後で第５図に基づいて説明される。

上記ラッチ回路ＦＦの一対の出力信号は、出力選択回路
ＳＬＣを通して共通のデータ出力回路ＤＯＢの入力に伝
えられる。出力選択回路ＳＬは２つの出力選択回路ＳＬ
Ｃ１及びＳＬＣ２からなる。上記ラッチ回路ＦＦを構成
するナンドゲート回路Ｇ５の出力信号を受ける一方の出
力選択回路ＳＬＣ１は、ｐチャンネルＭＯＳＦＥＴＱ１
７とＮチャンネルＭＯＳＦＥＴＱ１８により構成された
ＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回
路に電源電圧Ｖｃｃ及び回路の接地電位を供給するため
のＰチャンネルＭＯＳＦＥＴＱ１６とＮチャンネルＭＯ
ＳＦＥＴＱ１９とから構成されている。ＭＯＳＦＥＴＱ
１６とＱ１９は、互いに逆相の信号によって駆動され、
そのスイッチ状態が互いに同じにされる。出力選択回路
ＳＬＣ１は、それにおけるＭＯＳＦＥＴＱ１６及びＱ１
９がオン状態にされたなら、それに応じて動作状態にさ
れる。逆に、出力選択回路ＳＬＣ１は、それにおけるＭ
ＯＳＦＥＴＱ１６とＱ１９がオフ状態にされたなら非動
作状態にされその出力がハイインピーダンス状態にされ
る。上記ラッチ回路ＦＦを構成するナンドゲート回路Ｇ
６の出力信号を受ける他方の出力選択回路ＳＬＣ２は、
上記同様なＣＭＯＳインバータ回路を構成するＰチャン
ネルＭＯＳＦＥＴＱ２１，ＮチャンネルＭＯＳＦＥＴＱ
２２及びそれらのＭＯＳＦＥＴに動作電圧を供給するＰ
チャンネルＭＯＳＦＥＴＱ２０，ＮチャンネルＭＯＳＦ
ＥＴＱ２３により構成されている。出力選択回路ＳＬＣ
２の出力は、上記ＭＯＳＦＥＴＱ２０とＱ２３がオフ状
態にされると、ハイインピーダンス状態にされる。

メインアンプＭＡ０における出力選択回路ＳＬＣ１及び
ＳＬＣ２の出力端子は、第１図のメインアンプＭＡ１な
いしＭＡ３における出力選択回路のそれとともに、出力
回路ＤＯＢの一対の入力線▲▼及びＣＤ５にそれ
ぞれ共通接続されている。入力線▲▼及びＣＤ５
は、メインアンプＭＡ０ないしＭＡ３の共通の出力ライ
ンを構成しているとみなされても良い。

以上構成のメインアンプＭＡ０は、その動作が、タイミ
ング信号φma及びデコーダＤＥＣの出力信号によって制
御される。

すなわち、メインアンプＭＡ０における増幅回路ＡＭＰ
及びラッチ回路ＦＦは、前述のように、動作タイミング
信号φmaによってそれぞれの動作が制御される。

出力選択回路ＳＬＣは、デコーダＤＥＣの出力信号によ
ってその動作が制御される。デコーダＤＥＣは、各メイ
ンアンプに一対一対応される単位回路を持つ。デコーダ
ＤＥＣにおける各単位回路は、マルチプレクサＭＰＸか
ら供給される２ビットの相補アドレス信号mxn及びmynの
互いに異なる組み合せをデコードするように構成され
る。

デコーダＤＥＣの、メインアンプＭＡ０に対応される単
位回路は、第３図に示されているように、それぞれ負レ
ベルのアドレス信号▲▼及び▲▼が供給さ
れるナンドゲート回路Ｇ２及びＧ４から構成される。ナ
ンドゲート回路Ｇ２は、後で説明する入力選択回路ＳＬ
Ｃ３に対応され、ナンドゲート回路Ｇ４は出力選択回路
ＳＬＣに対応される。なお、デコーダＤＥＣのメインア
ンプＭＡ０に対応される単位回路は、ナンドゲート回路
Ｇ２，Ｇ４、ノアゲート回路Ｇ１及びＧ７から構成され
ているとみなされて良い。この場合、ナンドゲート回路
Ｇ１２は、デコーダＤＥＣにおける共通回路を構成して
いるとみなされる。すなわち、ナンドゲート回路Ｇ１２
の出力は、メインアンプＭＡ１ないしＭＡ３のそれぞれ
に対応されるノアゲート回路Ｇ７のそれぞれに供給され
る。

ナンドゲート回路Ｇ４の出力は、アドレス信号▲
▼と▲▼が共にハイレベルにされているなら、そ
れに応じてロウレベルの選択レベルにされる。この出力
信号は、出力選択回路ＳＬの動作タイミング信号を形成
するノアゲート回路Ｇ７の一方の入力に供給される。こ
のノアゲート回路Ｇ７の他方の入力には、カラムアドレ
スストローブ信号▲▼に同期して形成される内部
制御信号Ｃ１と、センスアンプの動作タイミング信号φ
paに基づいて形成されるロウ系のタイミング信号ＲＧ２
とを受けるナンドゲート回路Ｇ１２の出力▲▼が供
給される。このノアゲート回路Ｇ７の出力は、一方にお
いてＣＭＯＳインバータ回路ＩＶ３によって反転された
上で、出力選択回路ＳＬのＰチャンネルＭＯＳＦＥＴＱ
１６，Ｑ２０のゲートに供給される。上記ノアゲート回
路Ｇ７の出力は、他方において出力選択回路ＳＬＣのＮ
チャンネルＭＯＳＦＥＴＱ１９，Ｑ２３のゲートに直接
に供給される。上記ナンドゲート回路Ｇ１２の出力▲
▼は、図示しないインバータ回路によって反転され、
データ出力回路ＤＯＢの入力ライン▲▼及びＣＤ
５に設けられたＰチャンネルＭＯＳＦＥＴＱ２４，Ｑ２
５のゲートに供給される。

入力ライン▲▼及びＣＤ５のレベルは、次のよう
にされる。

すなわち、デコーダＤＥＣにおける共通回路であるナン
ドゲート回路Ｇ１２の出力▲▼は、メモリのアクセ
ス開始前及びロウアドレスストローブ信号▲▼に
よるメモリのアクセス開始の直後において、タイミング
信号ＲＧ２及びＣ１の少なくとも一方のロウレベルによ
って、ハイレベルにされている。メインアンプＭＡ０な
いしＭＡ３のそれぞれにおける出力選択回路は、信号▲
▼のハイレベルに応答して、相補アドレス信号mxn
及びmynにかかわらずに、高出力インピーダンス状態に
される。ＭＯＳＦＥＴＱ２４及びＱ２５は、信号▲
▼に対し反転されたレベルの信号ＤＳによって、オン状
態にされている。従って、ライン▲▼及びＣＤ５
は、その両方がいわばリセットレベルのハイレベルにさ
れている。

ナンドゲート回路Ｇ１２の出力信号▲▼は、タイミ
ング信号ＲＧ２及びＣ１によって決定されるタイミン
グ、言い換えると、第１図のセンスアンプＳＡ１及びＳ
Ａ２が動作されかつカラムスイッチ回路Ｃ−ＳＷ１及び
Ｃ−ＳＷ２が動作された後の適当なタイミングにおいて
ロウレベルにされる。ＭＯＳＦＥＴＱ２４及びＱ２５
は、信号▲▼のロウレベルに応答してオフ状態にさ
れる。信号▲▼がロウレベルにされると、ライン▲
▼及びＣＤ５に結合された複数の出力選択回路の
うちの相補アドレス信号mxn及びmynに対応された１つが
動作状態にされる。その結果、ライン▲▼及びＣ
Ｄ５のレベルは、動作状態にされた出力選択回路によっ
て決定されるようになる。

第１図の入出力回路Ｉ／Ｏにおけるデータ出力回路ＤＯ
Ｂは、その具体例が第３図に示されている。

データ出力回路ＤＯＢは、特に制限されないが、トライ
ステート回路から構成される。

すなわち、データ出力回路ＤＯＢは、上記メインアンプ
ＭＡ０を構成するラッチ回路ＦＦと類似のナンドゲート
回路Ｇ８，Ｇ９により構成されたラッチ回路からなる初
段回路を持つ。ラッチ回路は、メインアンプＭＡ０ない
しＭＡ３から入力ライン▲▼及びＣＤ５に供給さ
れるデータ信号を取り込む。ラッチ回路は、また、入力
ライン▲▼及びＣＤ５がリセットレベルにされて
いるなら、以前のデータ信号を保持する。

このラッチ回路の出力信号は、それぞれナンドゲート回
路Ｇ１０とＣＭＯＳインバータ回路ＩＶ５及びナンドゲ
ート回路Ｇ１１とＣＭＯＳインバータ回路ＩＶ６を介し
てプッシュプル形態のＮチャンネル出力ＭＯＳＦＥＴＱ
２６及びＮチャンネル出力ＭＯＳＦＥＴＱ２７のゲート
に伝えられる。上記ナンドゲート回路Ｇ１０，Ｇ１１の
他方の入力には、動作タイミング信号ＤＯＥが供給され
る。

動作タイミング信号ＤＯＥは、ロウアドレスストローブ
信号▲▼，カラムアドレスストローブ信号▲
▼及びライトイネイブル信号▲▼に応答され、後
で説明するような出力タイミングにおいてハイレベルに
される。

今、タイミング信号ＤＯＥがハイレベル（論理“１”）
なら、これに応じてナンドゲート回路Ｇ１０，Ｇ１１が
開かれる。これに応じて、初段回路から出力されている
信号は、これらゲート回路Ｇ１０，Ｇ１１，ＣＭＯＳイ
ンバータ回路ＩＶ５，ＩＶ６及び出力ＭＯＳＦＥＴＱ２
６，Ｑ２７を介して外部端子D_outへ送出される。上記タ
イミング信号ＤＯＥが回路の接地電位のようなロウレベ
ルなら、ノアゲート回路Ｇ１０，Ｇ１１の出力は共にハ
イレベルになる。これに応じてインバータ回路ＩＶ５，
ＩＶ６の出力は共にロウレベルにされ、出力ＭＯＳＦＥ
ＴＱ２６とＱ２７は共にオフ状態にされる。その結果、
出力はハイインピーダンス状態にされる。なお、この実
施例に従うと、上記外部出力端子D_outは、後述するデー
タ入力回路ＤＩＢの入力端子が結合される外部入力端子
D_inに対し独立にされているが、必要なら外部入力端子D
_inと共に１つの共通の外部端子とされてもよい。

データ出力回路ＤＯＢとともに第１図の入出力回路Ｉ／
Ｏを構成するデータ入力回路ＤＩＢは、外部入力端子D
_inに供給された書き込みデータ信号に応答してそれと同
相の書き込み信号と逆相の書き込み信号、すなわち相補
信号、を共通書き込み線▲▼及びＣＤ６に出力す
る。共通書き込み線▲▼及びＣＤ６は、第３図に
示されたメインアンプＭＡ０だけでなく、第１図に示さ
れたメインアンプＭＡ１ないしＭＡ３にも結合される。

メインアンプＭＡ０は、第３図に示されたように、共通
書き込み線▲▼と共通データ線▲▼との
間、及び共通書き込み線ＣＤ６と共通データ線ＣＤ０と
の間にそれぞれ設けられたデータ書き込み用のＮチャン
ネル伝送ゲートＭＯＳＦＥＴＱ１及びＱ２を持つ。メイ
ンアンプＭＡ０は、また、特に制限されないが、共通デ
ータ線▲▼及びＣＤ０と電源端子Ｖ_ｃｃとの間に
設けられたＮチャンネル負荷ＭＯＳＦＥＴＱ３，Ｑ４を
持つ。負荷ＭＯＳＦＥＴＱ３及びＱ４は、比較的小さな
コンダクタンスを持つようにされる。

上記データ入力回路ＤＩＢの出力信号を伝える伝送ゲー
トＭＯＳＦＥＴＱ１，Ｑ２のゲートには、次のノアゲー
ト回路Ｇ１とナンドゲート回路Ｇ２とにより構成された
デコーダＤＥＣの出力選択信号が供給される。ナンドゲ
ート回路Ｇ２の入力には上記同様なアドレス信号▲
▼，▲▼と書き込み制御信号ＷＹＰが供給され
る。このナンドゲート回路Ｇ２の出力は、ノアゲート回
路Ｇ１の１つの入力に供給される。このノアゲート回路
Ｇ１の他方の入力には、反転の内部カラムアドレススト
ローブ信号１が供給される。特に制限されないが、タ
イミング発生回路ＴＧから出力される書き込み制御信号
ＷＹＰは、外部から供給されるライトイエネイブル信号
ＷＥに対し、逆相にされる。かつ相補アドレス信号mxn
及びmynがメインアンプＭＡ０を指示するレベルにされ
たなら、すなわちアドレス信号▲▼，▲▼
が共にハイレベルにされたなら、ナンドゲート回路Ｇ２
の出力は、それに応じてロウレベルにされる。ノアゲー
ト回路Ｇ１の出力は、カラムアドレスストローブ信号▲
▼と同相で変化する内部カラム系タイミング信号
１がロウレベルにされるとそれに応じてハイレベルに
され、伝送ゲートＭＯＳＦＥＴＱ１，Ｑ２は、ノアゲー
ト回路Ｇ１のハイレベル出力に応じてオン状態にされ
る。その結果として、外部入力端子D_inから供給された
書き込み信号が共通相補データ線ＣＤ０，▲▼に
伝えられる。なお、読み出し動作においては、制御信号
ＷＹＰがロウレベルにされるので、ナンドゲート回路Ｇ
２の出力は、アドレス信号▲▼及び▲▼の
状態にかかわらずにハイレベルにされる。これにより、
ノアゲート回路Ｇ１の出力がロウレベルにされるため、
上記伝送ゲートＭＯＳＦＥＴＱ１，Ｑ２はオフ状態にさ
れる。

上記ノアゲート回路Ｇ１の出力は、ＣＭＯＳインバータ
回路ＩＶ１により反転されてＮチャンネルＭＯＳＦＥＴ
Ｑ３，Ｑ４のゲートに伝えられる。したがって、上記書
き込み動作以外の時に、これらのＭＯＳＦＥＴＱ３，Ｑ
４はオン状態にされ、共通相補データ線ＣＤ０，▲
▼０に実質的に一定のバイアスレベルを与える。このよ
うなＭＯＳＦＥＴＱ３，Ｑ４のオン状態によって、読み
出し動作等において共通相補データ線ＣＤ０，▲▼
０の信号振幅が実質的に制限されるから、メモリセルか
らの読み出し信号に対して高速に応答させることができ
る。

第４図には、タイミング発生回路ＴＧに含まれる２ビッ
トのバイナリーカウンタの一実施例の回路図が示されて
いる。なお、特に制限されないが、前記アドレスカウン
タＣＯＵＮＴもこの実施例回路と類似の回路によって構
成することができる。

２ビットのバイナリーカウンタを構成する初段回路ＦＦ
０は、同図に点線で囲まれた次の各回路により構成され
ており、リセット入力端子Ｔ１，歩進パルス入力端子Ｔ
２，カウント動作制御端子Ｔ３，キャリー入力端子Ｔ
４，キャリー出力端子Ｔ５、及び計数値出力端子Ｔ６及
びＴ７を持っている。ＣＭＯＳインバータ回路ＩＶ１１
は、その出力信号が帰還用のＣＭＯＳインバータ回路Ｉ
Ｖ１０を介してその入力に帰還される。これによりＣＭ
ＯＳインバータ回路ＩＶ１１とＩＶ１０は、マスターフ
リップフロップを構成する。特に制限されないが、イン
バータ回路ＩＶ１０は、ＭＯＳＦＥＴＱ３０を介してイ
ンバータ回路ＩＶ１１の入力に供給される信号レベルが
制御されないようにするために、比較的小さい相互コン
ダクタンスを持つＰチャンネルＭＯＳＦＥＴとＮチャン
ネルＭＯＳＦＥＴから構成される。上記類似のＣＭＯＳ
インバータ回路ＩＶ１３とＩＶ１２によりスレーブフリ
ップフロップが構成される。上記マスターフリップフロ
ップの出力であるＣＭＯＳインバータ回路ＩＶ１１の出
力信号は、Ｎチャンネル伝送ゲートＭＯＳＦＥＴＱ３２
を介してスレーブフリップフロップの入力であるＣＭＯ
Ｓインバータ回路ＩＶ１３の入力に伝えられる。このス
レーブフリップフロップの出力であるＣＭＯＳインバー
タ回路ＩＶ１３のＣＭＯＳ信号は、ＣＭＯＳインバータ
回路ＩＶ１４とＰチャンネル伝送ゲートＭＯＳＦＥＴＱ
３０を介してマスターフリップフロップの入力であるＣ
ＭＯＳインバータ回路ＩＶ１１の入力に帰還される。上
記マスターフリップフロップの入力であるＣＭＯＳイン
バータ回路ＩＶ１１の入力と回路の接地電位点との間に
は、リセット用のＮチャンネルＭＯＳＦＥＴＱ３１が設
けられている。なお、カウンタＦＦ０を上記アドレスカ
ウンタＣＯＵＮＴとして使用する場合、伝送ゲートＭＯ
ＳＦＥＴＱ３１を介して入力アドレス信号が供給され
る。

上記伝送ゲートＭＯＳＦＥＴＱ３０とＱ３２のゲートに
は、ナンドゲート回路Ｇ２０の出力信号が供給される。
このナンドゲート回路Ｇ２０の１つの入力すなわち歩進
パルスもしくはクロック入力端子Ｔ２には、上記カラム
系タイミング信号１が供給され、１つの入力端子すな
わち動作制御端子Ｔ３にはロウ系タイミング信号Ｒ１が
供給される。ナンドゲート回路Ｇ２０の残りの１つの入
力端子すなわちキャリー入力端子Ｔ４は、回路ＦＦ０が
カウンタＣＮＴ３の初段回路であるので電源電圧Ｖ_ｃｃ
に等しいようなハイレベルに維持される。このキャリー
端子Ｔ４のハイレベル信号とスレーブフリップフロップ
の出力信号とは、ナンドゲート回路Ｇ２１に供給され
る。このナンドゲート回路Ｇ２１の出力はＣＭＯＳイン
バータ回路ＩＶ１８及び出力端子Ｔ４を介して反転さ
れ、次段の回路ＦＦ１のキャリー入力端子へ送出され
る。回路ＦＦ０における上記マスターフリップフロップ
の出力は、特に制限されないが、直列形態のＣＭＯＳイ
ンバータ回路ＩＶ１５〜ＩＶ１７を介して計数出力とし
て送出される。すなわち、ＣＭＯＳインバータ回路ＩＶ
１６の出力から反転の計数出力０が、ＣＭＯＳインバ
ータ回路ＩＶ１７の出力から非反転の計数出力ｓ１が形
成される。

次段回路ＦＦ１は、上記初段回路ＦＦ０と同一の回路に
より構成される。ただし、それにおけるキャリー入力端
子には、上記初段回路ＦＦ０により形成されたキャリー
信号ｃａ０が供給される。

タイミング発生回路ＴＧは、この２ビットのバイナリー
カウンタ回路の計数出力ｓ０，０及びｓ１，１の組
み合せにより、前述し、また後述するような拡張ニブル
モードにおけるメインアンプのタイミング信号φmaは、
データ線選択タイミング信号φｙ等を形成する。

第５図には、上記タイミング発生回路ＴＧに含まれるメ
インアンプの動作タイミング信号φmaとデータ線選択タ
イミング信号φｙを形成するタイミング発生回路の回路
図が示されている。

上記ロウ系のタイミング信号ＲＧ２と第４図に示したバ
イナリーカウンタＣＮＴ３によって形成された計数出力
信号０，１とは、ナンドゲート回路Ｇ２２の入力に
供給される。このナンドゲート回路Ｇ２２の出力は、前
記書き込み信号ＷＹＰとともにノアゲート回路Ｇ２５に
入力される。ノアゲート回路Ｇ２５の出力は、複数段の
継続接続された遅延回路としてのＣＭＯＳインバータ回
路ＩＶ２３〜ＩＶ２６に供給される。これに応じて、カ
ラム選択タイミング信号φｙに対して適当にタイミング
調整されたメインアンプの動作タイミング信号φmaがＣ
ＭＯＳインバータ回路ＩＶ２６から出力される。

また、上記バイナリーカウンタの計数出力信号ｓ０，ｓ
１と前記書き込み制御信号ＷＹＰとは、ナンドゲート回
路Ｇ２３の入力に供給される。このナンドゲート回路Ｇ
２３の出力は、ＣＭＯＳインバータ回路ＩＶ２１によっ
て反転され、上記ノアゲートＧ２５の出力とともにノア
ゲート回路Ｇ２４の入力に供給される。このノアゲート
回路Ｇ２４の出力信号は、ＣＭＯＳインバータ回路ＩＶ
２２を介して反転され、データ線選択タイミング信号φ
ｙとして送出される。

次に、第６図に示したタイミング図を参照して、動作の
読み出し動作の一例を説明する。

ロウアドレスストローブ信号▲▼が第６図Ａに示
されたようにロウレベルにされると、それに応じてタイ
ミング信号φｃｒ（図示しない）がハイレベルにされ
る。ロウアドレスバッファＲ−ＡＤＢは、タイミング信
号φｃｒがハイレベルにされると、それに応じて、外部
端子から供給されているロウアドレス信号を取り込む。
上記アドレス信号のうち、最上位ビットのアドレス信号
axnは、前述のように、アドレスカウンタＣＯＵＮＴに
含まれる２ビットのバイナリーアドレスカウンタＣＮＴ
１に初期値として取り込まれる。ロウアドレスデコーダ
Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ２は、上記ロウアドレスバッ
ファＲ−ＡＤＢに取り込まれたアドレス信号のうちの残
りのアドレス信号ax0〜axn-1とワード線選択タイミング
信号φｙとに応答してメモリアレイＭ−ＡＲＹ１，Ｍ−
ＡＲＹ２におけるワード線とダミーワード線の選択動作
を行う。次に、タイミング信号φｐａ及び▲▼が
発生されることによってセンスアンプＳＡが動作状態に
され、メモリセルからの読み出されたデータ信号が増幅
される（図示せず）。センスアンプの動作タイミングに
同期してロウ系のタイミング信号ＲＧ２はハイレベルに
立ち上がる。

なお、上記第４図に示した２ビットのバイナリーカウン
タＣＮＴ３に供給される信号▲▼は、予めのチップ
非選択期間におけるロウアドレス信号▲▼のハイ
レベルに応答してハイレベルにされている。従って、カ
ウンタＣＮＴ３はチップ非選択期間において、予めリセ
ット状態にされ、その計数出力ｓ０とｓ１はともにロウ
レベル（したがって、０と１はハイレベル）にされ
ている。

次に、カラムアドレスストローブ信号▲▼がロウ
レベルにされると、それに応じてタイミング信号φｃｃ
（図示しない）がハイレベルにされ、上記外部端子から
供給されたカラムアドレス信号が、カラムアドレスバッ
ファＣ−ＡＤＢに取り込まれる。前述のように、タイミ
ング信号φｃｃは、アドレスカウンタＣＯＵＮＴの初期
値設定制御信号とされる。従って、タイミング信号φｃ
ｃが発生されると、ロウアドレスバッファＲ−ＡＤＢか
ら予め出されているアドレス信号axn及びカラムアドレ
スバッファＣ−ＡＤＢから出力されるアドレス信号ay0
〜aynは、アドレスカウンタＣＯＵＮＴに初期値として
保持される。

マルチプレクサＭＰＸの動作制御のためのタイミング信
号φmpx（図示しない）は、前述のようにカラムアドレ
スストローブ信号▲▼の最初のロウレベルへの変
化に応答されずに、ロウレベルに維持される。タイミン
グ信号φmpxがロウレベルにされていることによって、
カラムアドレスバッファＣ−ＡＤＢに取り込まれたアド
レス信号ay0〜ayn及びロウアドレスバッファＲ−ＡＤＢ
に取り込まれたアドレス信号axnは、マルチプレクサＭ
ＰＸを介してカラムアドレスデコーダＣ−ＤＣＲ及びメ
インアンプのデコーダＤＥＣに供給される。

データ線選択タイミング信号φｙ及びメインアンプの動
作タイミング信号φｍａは、前述の回路（第５図）によ
って、同期してハイレベルにされる。

すなわち、カラムアドレスストローブ信号▲▼が
ロウレベルにされた後に最初に形成されるタイミング信
号φｍａは、上記バイナリーカウンタＣＮＴ３が上記の
ようにリセットされているから、上記ロウ系のタイミン
グ信号ＲＧ２のハイレベルに同期してハイレベルにされ
る。データ線選択タイミング信号φｙは、上記バイナリ
ーカウンタの計数出力ｓ０，ｓ１がいずれもロウレベル
にされているから、上記第５図に示した回路により、上
記最初のタイミンク信号φｍａに同期して発生させられ
る。上記タイミング信号φｙにより、カラムスイッチ回
路Ｃ−ＳＷ１及びＣ−ＳＷ２が動作され、メモリセルか
ら読み出されたデータ信号が共通相補データ線▲
▼ないしＣＤ３に与えられる。タイミング信号φｍａに
より４個のメインアンプＭＡ０〜ＭＡ３が一斉に動作状
態にされる。すなわち共通相補データ線ＣＤ０，▲
▼〜ＣＤ３，▲▼に現れたメモリセルからの読
み出しデータ信号が増幅される。

メインアンプＭＡ０〜ＭＡ３によって増幅されたデータ
信号は次のようにして外部端子D_outへ転送される。

すなわち、予めアドレスバッファＲ−ＡＤＢ及びＣ−Ａ
ＤＢに取り込まれたアドレス信号axmとaynがハイレベル
なら、メインアンプＭＡ０の出力が次のようにして最初
に選択される。すなわち、タイミング信号▲▼（図
示せず）は、ロウ系タイミング信号Ｃ１の最初のハイレ
ベル期間（ロウアドレスストローブ信号▲▼が最
初にロウレベルにされた期間０）において、上記ロウ系
のタイミング信号ＲＧ２が発生された後にロウレベルに
される。タイミング信号▲▼がロウレベルにされる
ことにより、第３図のノアゲート回路Ｇ７の出力がハイ
レベルにされ、ＮチャンネルＭＯＳＦＥＴＱ１９，Ｑ２
３とＣＭＯＳインバータ回路ＩＶ３により反転されたハ
イレベルによりＰチャンネルＭＯＳＦＥＴＱ１６，Ｑ２
０が共にオン状態にされる。これに応じてラッチ回路Ｆ
Ｆの出力がデータ出力回路ＤＯＢに入力ライン▲
▼及びＣＤ５に供給され、最初のデータ信号Ｄ０がタイ
ミング信号ＤＯＥに従って外部端子D_outへ送出される。

次に、カラムアドレスストローブ信号▲▼がハイ
レベルにされると、これに応じて内部信号Ｃ１が第６図
Ｃに示されたようにロウレベルに変化される。したがっ
て、第４図に示したバイナリーカウンタＣＮＴ３に供給
される反転の内部信号１はハイレベルとなり、これに
応じてＮチャンネルＭＯＳＦＥＴＱ３２がオフ状態にさ
れ、ＮチャンネルＭＯＳＦＥＴＱ３０がオン状態にされ
る。これにより、スレーブ側の出力信号がＣＭＯＳイン
バータ回路ＩＶ１４によって反転されてマスター側に帰
還される。その結果、計数出力ｓ０がハイレベルに変化
される。このような計数動作による出力ｓ０の変化によ
って、上記メインアンプの動作タイミング信号φｍａと
データ線選択タイミング信号φｙはロウレベルにされ
る。これによりメインアンプＭＡ０〜ＭＡ３は非動作状
態にされ、カラムスイッチ回路Ｃ−ＳＷ１及びＣ−ＳＷ
２はオフ状態にされる。しかしながら、メインアンプＭ
Ａ０〜ＭＡ３に含まれるラッチ回路ＦＦは、それぞれに
おけるＰチャンネルＭＯＳＦＥＴＱ１４，Ｑ１５等が上
記タイミング信号φmaのロウレベルよってオン状態にさ
れるので、上記取り込んだ記憶情報を保持している。

この実施例に従うと、前述のように、ロウアドレススト
ローブ信号▲▼がロウレベルの状態で、カラムア
ドレスストローブ信号▲▼がハイレベルにされる
と、ニブルモードとみなして、マルチプレクサＭＰＸを
自動的にアドレスカウンタＣＯＵＮＴ側に切り換えるよ
うに構成される。マルチプレクサＭＰＸの動作制御のた
めのタイミング信号φmpxは、ロウアドレスストローブ
信号▲▼のハイレベルによりリセットされ、上記
のような条件でセットされるラッチ回路によって形成す
ることができる。なお、このような内部論理回路に代え
て、上記マルチプレクサＭＰＸの切り換え制御が外部か
ら供給する所定の制御信号により行われるようにされて
もよい。

アドレスカウンタＣＮＴ１へ、内部信号Ｃ１がロウレベ
ルにされると、それに応じてその内容が歩進される。す
なわち、アドレス信号cynとcxnに従って出力選択回路が
制御され、上記ラッチ回路ＦＦに保持された４ビットの
データ信号Ｄ０〜Ｄ３が連続的に読み出される。このよ
うな動作は、実質的に従来のニブルモードと同様であ
る。

バイナリーカウンタの計数出力ｓ０とｓ１が共にハイレ
ベルにされる第４ビット目のデータ信号Ｄ３を出力させ
るときに、アドレス信号cy0〜cyn-1を形成するアドレス
カウンタＣＮＴ２は、前述のように、カウンタＣＮＴ３
の出力ｓ０とｓ１の同時のハイレベルに応答して１だけ
歩進される。それとともに、データ線選択タイミング信
号φｙは、第６図Ｈに示されたように再びハイレベルに
される。これに応じてカラムアドレスデコーダＣ−ＤＣ
Ｒがタイミング信号φｙに同期して次のカラムアドレス
ｙｉ＋１の選択信号を形成するので、カラムスイッチの
切り換えが行われる。

次に、第６図Ｃに示された期間３の後にカラムアドレス
ストローブ信号▲▼が再びハイレベルに変化され
ると、バイナリーカウンタＣＮＴ３の計数出力が再び初
期値にされる。これに応じてメインアンプの動作タイミ
ング信号φｍａが再び発生され、上記既に切り換えられ
たデータ線からの読み出しデータ信号の増幅動作及びラ
ッチ回路ＦＦの取り込み及び出力選択回路の切り換え動
作が行われる。カラムアドレスストローブ信号▲
▼が再びロウレベル（期間４）にされると、それに応じ
て複数の出力選択回路の１つが動作状態にされ、５ビッ
ト目のデータ信号Ｄ４が外部端子D_outに出力される。以
下同様にして第６ビット目から第８ビット目のデータ信
号Ｄ５〜Ｄ７を得ることができる。この場合、上記第５
ビットの目の読み出しデータ信号Ｄ４は、カラム選択動
作が既に行われていることにより、単にメインアンプの
増幅動作に要する時間しか遅れないから、極めて高速に
出力させることができる。

以下同様にして、カラムアドレスストローブ信号▲
▼に同期して、連続的にデータの高速読み出しを行う
ことができる。

なお、ロウアドレスストローブ信号▲▼をハイレ
ベルにすることによって、全ての回路がリセットされ
る。したがって、１ビットの単位でデータの読み出しを
行う場合、１ビットのデータ信号を読み出した後に、ロ
ウアドレスストローブ信号▲▼とカラムアドレス
ストローブ信号▲▼がハイレベルにされればよ
い。

第７図には、書き込み動作の一例のタイミング図が示さ
れている。

書き込み動作においては、ライトイネーブル信号▲
▼のロウレベルによって、内部制御信号ＷＹＰがハイレ
ベルにされる。したがべて、書き込み動作の時には、デ
ータ線選択タイミング信号φｙが発生され、メインアン
プの動作タイミング信号φｍａは、発生されない。これ
により、第３図に示したデータ入力回路ＤＩＢの入力に
カラムアドレスストローブ信号▲▼に同期させて
時系列的に供給された書き込みデータは、それと同期し
て上記読み出し動作の場合と同様に形成されたアドレス
カウンタの出力によって切り換えられる伝送ゲートＭＯ
ＳＦＥＴＱ１，Ｑ２を介して各共通相補データ線に伝え
られることによって、連続的な書き込み動作を行うこと
ができる。この場合には、４ビット毎にカラムアドレス
の切り換えを行うものであるが、書き込み動作にあって
は、フルスイング（５Ｖと０Ｖ）の書き込み信号を共通
相補データ線、カラムスイッチＭＯＳＦＥＴ及びデータ
線を通してメモリセルに伝えるものであるので、極めて
高速に書き込みを行うことができる。したがって、カラ
ム切り換え動作を予め行うことなく、上記のような連続
的な書き込み動作を読み出し動作と同じ動作サイクルで
行うことができる。

なお、第７図に示したタイミング図においては、ロウ系
のタイミング信号ＲＡＳ等は前記第６図と同様であるの
で、省略されている。

〔効果〕

(1) パラレルに読み出した信号をラッチ回路に保持さ
せておいて、それをアドレスストローブ信号に同期させ
てシリアルに送出させるとき、保持情報の全ビットをシ
リアルに出力させる前に内部に設けたカウンタ回路によ
り形成したタイミング信号によりカラムアドレス信号の
歩進動作と、データ線の選択動作の切り換えを行うこと
によって、高速に連続的なニブル読み出し動作を実現で
きるという効果が得られる。

(2) 上記連続的な読み出し動作は、内蔵のカウンタに
よってタイミング信号及びアドレス信号を形成するもの
であるので、外部からは初期アドレス信号とクロックと
してのカラムアドレスストローブ信号を供給するのみで
良いから、極めて簡便に高速の連続読み出しを行うこと
ができるという効果が得られる。

(3) 上記(1)，(2)により、１つのワード線に設けられ
たメモリセルの全ての読み出し動作を簡単に、かつ高速
に行うことができるから、画像処理用の画素データの記
憶装置に適したダイナミック型ＲＡＭを得ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
は、上記２つのメモリアレイに分割するものの他、４分
割して各マット毎に前記のような書き込み／読み出し動
作を実現する入出力回路を設けるものであってもよい。
また、上記複数ビットは、４ビットの他８対の共通相補
データ線に対して８対の入出力回路を設けて、８ビット
づつのデータを連続的に書き込み又読み出すようにする
もの等であってもよい。

更に、カラムデコーダに供給するアドレス信号は全て外
部端子から供給するものであってもよい。例えば、第５
図に示したタイミング図において、４ビット目のデータ
読み出しのためのカラムアドレスストローブ信号▲
▼(3)に同期して、外部から次に選択すべきデータ線
を指示するアドレス信号を供給するものであってもよ
い。この場合には、任意のアドレス指定によって連続的
なニブルモードを行わせることができる。

また、各回路の具体的回路は種々の実施形態を取ること
ができるものである。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、センスアンプ，プリチャージ回路，メモリア
レイ及びカラムスイッチ回路の具体的回路図、 第３図は、メインアンプ及び入出力回路の具体的な回路
図、 第４図は、カウンタの回路図、 第５図は、タイミング発生回路の一部の回路の回路図、 第６図及び第７図は、第１図の実施例の動作を説明する
ためのタイミング図である。 Ｍ−ＡＲＹ１，Ｍ−ＡＲＹ２……メモリアレイ、ＳＡ
１，ＳＡ２……センスアンプ、Ｒ−ＡＤＢ……ロウアド
レスバッファ、Ｃ−ＳＷ１，Ｃ−ＳＷ２……カラムスイ
ッチ、Ｃ−ＡＤＢ……カラムアドレスバッファ、Ｒ−Ｄ
ＣＲ１，Ｒ−ＤＣＲ２……ロウデコーダ、Ｃ−ＤＣＲ…
…カラムデコーダ、ＤＥＣ……デコーダ、ＣＯＵＮＴ…
…アドレスカウンタ、ＭＡ０〜ＭＡ３……メインアン
プ、ＴＧ……タイミング発生回路、Ｉ／Ｏ……入出力回
路、ＦＦ……ラッチ回路、ＤＯＢ……データ出力回路、
ＤＩＢ……データ入力回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数の共通データ線に読み出された信号を
   それぞれ増幅して保持する複数のメインアンプと、カラ
   ムアドレスストローブ信号の変化に応答して上記複数の
   メインアンプの出力信号を時系列的に出力させる選択信
   号を形成する第１のカウンタ又はレジスタを含むメイン
   アンプ制御回路と、外部から供給されるアドレス信号を
   取り込むカラムアドレスバッファと、このカラムアドレ
   スバッファの出力信号のうち、上記メインアンプの選択
   動作に用いられるアドレス信号を除くアドレス信号を初
   期値として取り込む第２のカウンタと、上記第２のカウ
   ンタの出力と、かかる第２のカウンタの出力に対応した
   上記カラムアドレスバッファの出力信号とを選択的にカ
   ラムデコーダに伝えるマルチプレクサとを備え、外部か
   ら供給される信号により上記メインアンプからの時系列
   的な読み出し動作とされたとき、上記マルチプレクサを
   第２のカウンタ側に切り替えて、上記メインアンプの全
   ての出力信号が出力される前に、上記第２のカウンタの
   歩進動作を行わせて、カラム系のアドレス切り替えを行
   うようにしたことを特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】上記メインアンプ制御回路の第１のアドレ
   スカウンタ又はレジスタには、上記複数のメインアンプ
   の１つを選択するために外部端子から供給されるアドレ
   ス信号が初期値として取り込まれるものであることを特
   徴とする特許請求の範囲第１項記載のダイナミック型Ｒ
   ＡＭ。
3. 【請求項３】外部から供給される信号により書き込み動
   作が指示されたときには、第１のカウンタ又はレジスタ
   により上記複数の共通データ線に対して書き込み信号が
   供給された後のカラムアドレスストローブ信号の変化に
   より第２のカウンタの歩進動作を行わせるものであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載のダ
   イナミック型ＲＡＭ。