JPS634494A - ダイナミツク型半導体メモリ - Google Patents
ダイナミツク型半導体メモリInfo
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- JPS634494A JPS634494A JP61148511A JP14851186A JPS634494A JP S634494 A JPS634494 A JP S634494A JP 61148511 A JP61148511 A JP 61148511A JP 14851186 A JP14851186 A JP 14851186A JP S634494 A JPS634494 A JP S634494A
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- Japan
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- memory
- sense amplifier
- memory block
- digit line
- amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000005540 biological transmission Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミ・ツク型半導体メモリに関し、ＭＯＳ
トランジスタを用いたダイナミック型ランダムアクセス
メモリに関する。
トランジスタを用いたダイナミック型ランダムアクセス
メモリに関する。
ＭＯＳトランジスタを用いた読出し書込み可能な半導体
メモリ（通常ＤＲＡＭと称されている）において、メモ
リセルはマトリクスを構成し、メモリセルは列アドレス
及び行アドレスにより選択される。行アドレスの各々に
対してデータ入出力回路へ情報を伝える入出力バスと情
報の相互伝送を行うディジット線が存在する。又、ディ
ジ・・ｌト線には、メモリセルに記憶した情報が“１゛
か“Ｏ”かを恐知し、増幅するセンス増幅器が接続され
る。列アドレスには、メモリセルとディジット線間の情
報伝送を制御するワード線が対応して存在する。セルに
蓄積された情報が時間とともに消えてしまうという特徴
を持つダイナミック型のＲＡＭでは、情報を保持する為
、−定時間毎にメモリセルの情報をリフレッシュしなく
てはならない。リフレッシュはワード線により選択され
たメモリセルの情報が一度デイジツト線に伝送され、セ
ンス増幅器により増幅され、再びメモリセルへ書き込ま
れることにより行われる。即ち一回のリフレッシュでは
、同じワード線により制御される数だけのメモリセルが
リフレッシュ出来る。情報を保持出来る時間が短かけれ
ば、−回で多くのメモリセルをリフレッシュすることが
必要となるが、ワード線を延長することはチップをワー
ド線方向に延ばすことになり、多くの場合パッケージの
問題が有り不適である。従来のＭＯＳ ＤＲＡＭでは
、第２図に示す如く同じワード線により制御されるメモ
リセルマトリクスを持つ複数のメモリブロック牙構成し
一回で多くのメモリセルをリフレッシュすることを実現
している。以下、第２図に従って説明する。ワード線Ｗ
、、Ｗ２．・・・。
メモリ（通常ＤＲＡＭと称されている）において、メモ
リセルはマトリクスを構成し、メモリセルは列アドレス
及び行アドレスにより選択される。行アドレスの各々に
対してデータ入出力回路へ情報を伝える入出力バスと情
報の相互伝送を行うディジット線が存在する。又、ディ
ジ・・ｌト線には、メモリセルに記憶した情報が“１゛
か“Ｏ”かを恐知し、増幅するセンス増幅器が接続され
る。列アドレスには、メモリセルとディジット線間の情
報伝送を制御するワード線が対応して存在する。セルに
蓄積された情報が時間とともに消えてしまうという特徴
を持つダイナミック型のＲＡＭでは、情報を保持する為
、−定時間毎にメモリセルの情報をリフレッシュしなく
てはならない。リフレッシュはワード線により選択され
たメモリセルの情報が一度デイジツト線に伝送され、セ
ンス増幅器により増幅され、再びメモリセルへ書き込ま
れることにより行われる。即ち一回のリフレッシュでは
、同じワード線により制御される数だけのメモリセルが
リフレッシュ出来る。情報を保持出来る時間が短かけれ
ば、−回で多くのメモリセルをリフレッシュすることが
必要となるが、ワード線を延長することはチップをワー
ド線方向に延ばすことになり、多くの場合パッケージの
問題が有り不適である。従来のＭＯＳ ＤＲＡＭでは
、第２図に示す如く同じワード線により制御されるメモ
リセルマトリクスを持つ複数のメモリブロック牙構成し
一回で多くのメモリセルをリフレッシュすることを実現
している。以下、第２図に従って説明する。ワード線Ｗ
、、Ｗ２．・・・。
ＷＮ−１、ｗＮによって制御されるメモリセルＣ１゜・
・・、ｃＮ、ｃ、’、・・、ＣＮ′は、ディジット線り
、、Ｄ、に夫々接続される。又、ディジット線り、Ｄ、
には、内部信号ＳＥで活性化されるセンス増幅器ＳＡ、
が接続され行アドレスＡ、により制御される伝達ゲート
Ｔ１を通して入出力バスＩ１０、ｌ１０１に接続される
。これらのワード線Ｗ１〜ＷＮ、メモリセルＣ１〜ＣＮ
、Ｃ＋′〜Ｃ９′、ディジット線り、、Ｄ、 、行ア
ドレスＡｌ、伝達ゲートＴ１．Ｔ、 ′、入出力バスＩ
／’０１、ｌ１０１、センス増幅器から成る情報伝達系
１と同様の構成であり、行アドレスＡ１の代りに行アド
レスＡ２・・・ＡＮが夫々入る情報伝達系２・・・Ｎに
より第１のメモリブロックＢ１を構成する。
・・、ｃＮ、ｃ、’、・・、ＣＮ′は、ディジット線り
、、Ｄ、に夫々接続される。又、ディジット線り、Ｄ、
には、内部信号ＳＥで活性化されるセンス増幅器ＳＡ、
が接続され行アドレスＡ、により制御される伝達ゲート
Ｔ１を通して入出力バスＩ１０、ｌ１０１に接続される
。これらのワード線Ｗ１〜ＷＮ、メモリセルＣ１〜ＣＮ
、Ｃ＋′〜Ｃ９′、ディジット線り、、Ｄ、 、行ア
ドレスＡｌ、伝達ゲートＴ１．Ｔ、 ′、入出力バスＩ
／’０１、ｌ１０１、センス増幅器から成る情報伝達系
１と同様の構成であり、行アドレスＡ１の代りに行アド
レスＡ２・・・ＡＮが夫々入る情報伝達系２・・・Ｎに
より第１のメモリブロックＢ１を構成する。
又、同様に入出力バスｌ１０１．１１０１の代りに入出
力バスｌ１０２．ｌ１０２が入り、情報伝送系１１．・
・・、ＩＮにより第２のメモリブロックＢ２を構成する
。第２図に示す従来のＭＯ３ＤＲＡＭのリフレッシュは
次のように行われる。
力バスｌ１０２．ｌ１０２が入り、情報伝送系１１．・
・・、ＩＮにより第２のメモリブロックＢ２を構成する
。第２図に示す従来のＭＯ３ＤＲＡＭのリフレッシュは
次のように行われる。
ワード線Ｗｌが選択され、メモリセルＣ１の情報がディ
ジット線Ｄ１に伝送され、内部信号ＳＥによりセンス増
幅器ＳＡ、が動作し情報を増幅し再びディジット線Ｄ１
からメモリセルＣ１へ伝送されリフレッシュが完了する
。池の情報伝送系２゜・・・、Ｎ＋、１１． ・・、
ＩＮも同様の動作によりワード線Ｗ、により制御される
メモリセルがリフレッシュされる。次に読み出し動作は
次のように行われる。センス増幅器ＳＡ、により情報が
増幅されるまではリフレッシュと同じであり、その後、
行アドレスＡ、が選択され伝達ゲートＴ、、 Ｔ；Ｎを
介して１１０１．ｌ１０１に情報が伝送される。同様に
ｌ１０２．ｌ１０２にも情報伝送系１１から情報が伝送
され、列アドレスによりｌ１０１、ｌ１０２．ｌ１０１
．ｌ１０２のいずれがが入出力回路へ情報を伝送する。
ジット線Ｄ１に伝送され、内部信号ＳＥによりセンス増
幅器ＳＡ、が動作し情報を増幅し再びディジット線Ｄ１
からメモリセルＣ１へ伝送されリフレッシュが完了する
。池の情報伝送系２゜・・・、Ｎ＋、１１． ・・、
ＩＮも同様の動作によりワード線Ｗ、により制御される
メモリセルがリフレッシュされる。次に読み出し動作は
次のように行われる。センス増幅器ＳＡ、により情報が
増幅されるまではリフレッシュと同じであり、その後、
行アドレスＡ、が選択され伝達ゲートＴ、、 Ｔ；Ｎを
介して１１０１．ｌ１０１に情報が伝送される。同様に
ｌ１０２．ｌ１０２にも情報伝送系１１から情報が伝送
され、列アドレスによりｌ１０１、ｌ１０２．ｌ１０１
．ｌ１０２のいずれがが入出力回路へ情報を伝送する。
上述の従来のダイナミック型半導体メモリは、リフレッ
シュ動作期間を除く通常の動作時に、選択された一つの
メモリブロックのみか入出力回路との情報伝達に寄与し
動作特性もそのメモリブロック固有のものとなり、池の
メモリブロックが遊休状態のままになっていて無駄が多
いという欠点がある０本発明の目的は、遊休状態のメモ
リブロックを利用して高速動作を可能としたダイナミッ
ク型半導体メモリを提供することにある。
シュ動作期間を除く通常の動作時に、選択された一つの
メモリブロックのみか入出力回路との情報伝達に寄与し
動作特性もそのメモリブロック固有のものとなり、池の
メモリブロックが遊休状態のままになっていて無駄が多
いという欠点がある０本発明の目的は、遊休状態のメモ
リブロックを利用して高速動作を可能としたダイナミッ
ク型半導体メモリを提供することにある。
本発明のダイナミック型半導体メモリは、ワード線とデ
ィジット線とで指定される位置に配置されたメモリセル
及び前記ディジット線の一端に接続されたセンス増幅器
を含んでなり、互いに隣接して配置された少なくとも第
１．第２のメモリブロックを備えたダイナミック型半導
体メモリにおいて、列アドレスにより選択された前記第
１（又は第２）のメモリプロ・ツクの書込み読出し動作
期間中でかつ前記列アドレスにより選択されない前記第
２（又は第１）のメモリブロックの非リフレッシュ動作
期間中に導通状態となる第１（又は第２）及び第３の半
導体スイッチがそれぞれ前記第１（又は第２）のメモリ
ブロック内の前記センス増幅器と前記ディジ・・ｌト線
の間及び前記第１゜第２のメモリブロック内のセンス増
幅器の間に設けられているものである。
ィジット線とで指定される位置に配置されたメモリセル
及び前記ディジット線の一端に接続されたセンス増幅器
を含んでなり、互いに隣接して配置された少なくとも第
１．第２のメモリブロックを備えたダイナミック型半導
体メモリにおいて、列アドレスにより選択された前記第
１（又は第２）のメモリプロ・ツクの書込み読出し動作
期間中でかつ前記列アドレスにより選択されない前記第
２（又は第１）のメモリブロックの非リフレッシュ動作
期間中に導通状態となる第１（又は第２）及び第３の半
導体スイッチがそれぞれ前記第１（又は第２）のメモリ
ブロック内の前記センス増幅器と前記ディジ・・ｌト線
の間及び前記第１゜第２のメモリブロック内のセンス増
幅器の間に設けられているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部を示すブロック図で
ある。
ある。
この実施例は、ワード線Ｗ１〜ＷＮとディジット線Ｄ１
．Ｄ、・・・とで指定される位置に配置されたメモリセ
ルＣ１〜ＣＮ、ＣＩ’〜ＣＮ’、・・・及びディジット
線ｐ、、ｐ、、・・・の−端に接続されたセンス増幅器
ＳＡ１．・・・を含んでなり、互いに隣接して配置され
た第１のメモリブロックＢ１及び同型の第２のメモリブ
ロックＢ２を備えたダイナミック型半導体メモリにおい
て、列アドレスＡ１〜ＡＮにより選択された第１（又は
第２）のメモリブロックＢ、（又はＢ２ ）の書込み読
出し動作期間中でかつ列アドレスＡ１〜ＡＮにより選択
されない第２（又は第１）のメモリブロックＢ２（又は
Ｂｌ）の非リフレッシュ動作期間中に導通状窓となる第
１（又は第２）の半導体スイッチＱ１１． Ｃ１１′、
・・・、（又はＣ１２，Ｃ１２′、・・・）及び第３の
半導体スイッチＱ＋ 、Ｑｓ ′、・−・がそれぞれ第
１（又は第２）のメモリブロックＢ、（又はＢ２）内の
センス増幅器ＳＡ、・・・（又はＳ Ａ ２０１．）と
ディジット線Ｄ＋、Ｄ＋、・・・（又はＢ１２゜Ｂ１２
）の間及び第１．第２のメモリブロックＢｌ。
．Ｄ、・・・とで指定される位置に配置されたメモリセ
ルＣ１〜ＣＮ、ＣＩ’〜ＣＮ’、・・・及びディジット
線ｐ、、ｐ、、・・・の−端に接続されたセンス増幅器
ＳＡ１．・・・を含んでなり、互いに隣接して配置され
た第１のメモリブロックＢ１及び同型の第２のメモリブ
ロックＢ２を備えたダイナミック型半導体メモリにおい
て、列アドレスＡ１〜ＡＮにより選択された第１（又は
第２）のメモリブロックＢ、（又はＢ２ ）の書込み読
出し動作期間中でかつ列アドレスＡ１〜ＡＮにより選択
されない第２（又は第１）のメモリブロックＢ２（又は
Ｂｌ）の非リフレッシュ動作期間中に導通状窓となる第
１（又は第２）の半導体スイッチＱ１１． Ｃ１１′、
・・・、（又はＣ１２，Ｃ１２′、・・・）及び第３の
半導体スイッチＱ＋ 、Ｑｓ ′、・−・がそれぞれ第
１（又は第２）のメモリブロックＢ、（又はＢ２）内の
センス増幅器ＳＡ、・・・（又はＳ Ａ ２０１．）と
ディジット線Ｄ＋、Ｄ＋、・・・（又はＢ１２゜Ｂ１２
）の間及び第１．第２のメモリブロックＢｌ。
Ｂ２内のセンス増幅器Ｓ Ａ １． Ｓ Ａ２ 、・・
・の間に設けられているものである。
・の間に設けられているものである。
なお、ディジット線Ｄ１．Ｄ１、ワード線ＷＩ。
Ｗ２．・・・ＷＮ−、、ＷＮ 、メモリセルＣ１・・・
ＣＮ、Ｃ１′・・・ＣＮ’、伝達ゲートＴ、、Ｔ、’
、行アドレスＡ１、入出力バスｌ１０１．ｌ１０１内部
信号ＳＥ、センス増幅器ＳＡＩの接続は第２図に示す従
来例と同様であり、これに加えディジット線Ｄ１．Ｄｓ
とセンス増幅器ＳＡ、の間に夫々、列アドレスにより第
１のメモリブロックＢ１が選択され、かつ第２のブロッ
クＢ２のリフレッシュ動作以外のとき高レベルとなる制
御信号φ１がゲートに入る第１の半導体スイッチである
トランジスタＱ＋ｉ、Ｑ１＋’が挿入され、情報伝送系
２１が構成される。行アドレスＡ１の代りにそれぞれ行
アドレスＡ２・・・ＡＮが入る情報伝送系２２．・・・
、 。
ＣＮ、Ｃ１′・・・ＣＮ’、伝達ゲートＴ、、Ｔ、’
、行アドレスＡ１、入出力バスｌ１０１．ｌ１０１内部
信号ＳＥ、センス増幅器ＳＡＩの接続は第２図に示す従
来例と同様であり、これに加えディジット線Ｄ１．Ｄｓ
とセンス増幅器ＳＡ、の間に夫々、列アドレスにより第
１のメモリブロックＢ１が選択され、かつ第２のブロッ
クＢ２のリフレッシュ動作以外のとき高レベルとなる制
御信号φ１がゲートに入る第１の半導体スイッチである
トランジスタＱ＋ｉ、Ｑ１＋’が挿入され、情報伝送系
２１が構成される。行アドレスＡ１の代りにそれぞれ行
アドレスＡ２・・・ＡＮが入る情報伝送系２２．・・・
、 。
２Ｎが同様に構成され、更にこれらにより第１のメモリ
ブロックＢ、が構成される。情報伝送系３１は、列アド
レスにより第２のメモリブロックが選択されかつ第１の
メモリブロックのリフレッシュ動作以外のとき高レベル
となる制御信号φ２及び第２の半導体スイッチであるト
ランジスタＱ１□、Ｑ＋２’が情報伝送系２１の制御信
号φ１、トランジスタＱｌｌ、Ｑｌｌ’に対応して構成
されている。又、行アドレスＡ、の代りにそれぞれ行ア
ドレスＡ２ 、・・・、Ａｓが入る同様の構成の情報伝
送系３２．・・・、３Ｎとで第２のメモリブロックＢ２
を構成する。ディジット線り、、Ｄ、とＤ１□。
ブロックＢ、が構成される。情報伝送系３１は、列アド
レスにより第２のメモリブロックが選択されかつ第１の
メモリブロックのリフレッシュ動作以外のとき高レベル
となる制御信号φ２及び第２の半導体スイッチであるト
ランジスタＱ１□、Ｑ＋２’が情報伝送系２１の制御信
号φ１、トランジスタＱｌｌ、Ｑｌｌ’に対応して構成
されている。又、行アドレスＡ、の代りにそれぞれ行ア
ドレスＡ２ 、・・・、Ａｓが入る同様の構成の情報伝
送系３２．・・・、３Ｎとで第２のメモリブロックＢ２
を構成する。ディジット線り、、Ｄ、とＤ１□。
Ｄ１□は、リフレッシュ動作時以外に高レベルとなる制
御信号φ、がゲートに入る第３の半導体スイッチである
トランジスタＱ１２． Ｃ１２′により夫々接続される
。
御信号φ、がゲートに入る第３の半導体スイッチである
トランジスタＱ１２． Ｃ１２′により夫々接続される
。
次に、この実施例の動作について説明する。
読み出し動作時に、列アドレスにより第１のメモリブロ
ックＢ＋が選択され、かつワード線Ｗ１が選択されたと
すると、制御信号φ１は高レベル、φ２は低レベル、φ
、は高レベルとなる。メモリセルＣ１の情報はトランジ
スタＱ１．ｔ！−介してセンス増幅器ＳＡ１に伝送され
、そこで増幅されるが、このとき第２のメモリブロック
Ｂ２のセンス増幅器ＳＡ２がトランジスタＱ１を介して
センス増幅器ＳＡ、に並列に入り、ディジット線の電位
を基準電位Ｖ５に引っばる能力が倍になるので、高速な
読み出し動作が可能となる。書き込み動作時にも同様の
ことがいえる。リフレッシュ動作時には、制御信号φ１
．φ２は高レベル、φ３は低レベルとなり、第１．第２
のメモリブロックＢ、、Ｂ２は夫々独立に動作し従来例
と変らない。本発明においてセンス増幅器は図示した型
のものに限らず、基本的に相補信号を増幅するものであ
れば良い。
ックＢ＋が選択され、かつワード線Ｗ１が選択されたと
すると、制御信号φ１は高レベル、φ２は低レベル、φ
、は高レベルとなる。メモリセルＣ１の情報はトランジ
スタＱ１．ｔ！−介してセンス増幅器ＳＡ１に伝送され
、そこで増幅されるが、このとき第２のメモリブロック
Ｂ２のセンス増幅器ＳＡ２がトランジスタＱ１を介して
センス増幅器ＳＡ、に並列に入り、ディジット線の電位
を基準電位Ｖ５に引っばる能力が倍になるので、高速な
読み出し動作が可能となる。書き込み動作時にも同様の
ことがいえる。リフレッシュ動作時には、制御信号φ１
．φ２は高レベル、φ３は低レベルとなり、第１．第２
のメモリブロックＢ、、Ｂ２は夫々独立に動作し従来例
と変らない。本発明においてセンス増幅器は図示した型
のものに限らず、基本的に相補信号を増幅するものであ
れば良い。
以上説明したように本発明は、通常動作時に遊棒状態に
あるメモリブロックのセンス増幅器をそれに接続された
ディジット線から電気的に切離し、読み出し書き込みを
行うメモリブロックのディジット線に接続されたセンス
増幅器に接続し、センス増幅器の能力を倍増させること
により、ダイナミック型半導体メモリの高速な動作が可
能なる効果がある。又、雑音、ホットエレクトロンによ
る誤動作に対してもセンス増幅器の能力向上により耐性
を増すことが出来る。
あるメモリブロックのセンス増幅器をそれに接続された
ディジット線から電気的に切離し、読み出し書き込みを
行うメモリブロックのディジット線に接続されたセンス
増幅器に接続し、センス増幅器の能力を倍増させること
により、ダイナミック型半導体メモリの高速な動作が可
能なる効果がある。又、雑音、ホットエレクトロンによ
る誤動作に対してもセンス増幅器の能力向上により耐性
を増すことが出来る。
第１図は本発明の一実施例の主要部を示すブロック図、
第２図は従来の一例の主要部を示すプロ・ツク図である
。 １〜Ｎ、１１〜ＩＮ、２１〜２Ｎ、３１〜３Ｎ・・情報
伝送系、ＡＨ〜ＡＮ・・・行アドレス、Ｂ１・・・第１
のメモリブロック、Ｂ２・・・第２のメモリブロック、
Ｃ１〜ＣＮ、Ｃ１′〜ＣＮ′、 ＣＩ２〜ＣＮ２．Ｃ，
２′〜ＣＮ２′・・・メモリセル、Ｄｌ。 Ｄ＋ 、Ｄｌ２． Ｂ１２・・・ディジット線、ｌ１０
１゜ｌ１０１．ｌ１０２．ｌ１０２・・・入出力バス、
Ｑ＋ 、Ｑ＋ ′〜ＱＮ 、 ＱＮ ′・・・第３の半
導体スイッチ、Ｑ＋ｔ、Ｑ＋＋′・・・第１の半導体ス
イッチ、Ｑ１０．Ｑ１２′・・・第２の半導体スイッチ
、ＳＡ、。 ＳＡ２・・・センス増幅器、ＳＥ・・・制御信号、Ｗ１
〜ＷＮ・・・ワード線。 代理人 弁理士 内 原 音１°〜′弄 ２ １へＮ、７１．ｉＮ）鵬餠は蜂 圀
第２図は従来の一例の主要部を示すプロ・ツク図である
。 １〜Ｎ、１１〜ＩＮ、２１〜２Ｎ、３１〜３Ｎ・・情報
伝送系、ＡＨ〜ＡＮ・・・行アドレス、Ｂ１・・・第１
のメモリブロック、Ｂ２・・・第２のメモリブロック、
Ｃ１〜ＣＮ、Ｃ１′〜ＣＮ′、 ＣＩ２〜ＣＮ２．Ｃ，
２′〜ＣＮ２′・・・メモリセル、Ｄｌ。 Ｄ＋ 、Ｄｌ２． Ｂ１２・・・ディジット線、ｌ１０
１゜ｌ１０１．ｌ１０２．ｌ１０２・・・入出力バス、
Ｑ＋ 、Ｑ＋ ′〜ＱＮ 、 ＱＮ ′・・・第３の半
導体スイッチ、Ｑ＋ｔ、Ｑ＋＋′・・・第１の半導体ス
イッチ、Ｑ１０．Ｑ１２′・・・第２の半導体スイッチ
、ＳＡ、。 ＳＡ２・・・センス増幅器、ＳＥ・・・制御信号、Ｗ１
〜ＷＮ・・・ワード線。 代理人 弁理士 内 原 音１°〜′弄 ２ １へＮ、７１．ｉＮ）鵬餠は蜂 圀
Claims (1)
- ワード線とディジット線とで指定される位置に配置され
たメモリセル及び前記ディジット線の一端に接続された
センス増幅器を含んでなり、互いに隣接して配置された
少なくとも第１、第２のメモリブロックを備えたダイナ
ミック型半導体メモリにおいて、列アドレスにより選択
された前記第１（又は第２）のメモリブロックの書込み
読出し動作期間中でかつ前記列アドレスにより選択され
ない前記第２（又は第１）のメモリブロックの非リフレ
ッシュ動作期間中に導通状態となる第１（又は第２）及
び第３の半導体スイッチがそれぞれ前記第１（又は第２
）のメモリブロック内の前記センス増幅器と前記ディジ
ット線の間及び前記第１、第２のメモリブロック内のセ
ンス増幅器の間に設けられていることを特徴とするダイ
ナミック型半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148511A JPH0612610B2 (ja) | 1986-06-24 | 1986-06-24 | ダイナミツク型半導体メモリ |
| US07/065,756 US4811302A (en) | 1986-06-24 | 1987-06-24 | Dynamic semiconductor memory with improved sensing scheme |
| DE8787109031T DE3782103T2 (de) | 1986-06-24 | 1987-06-24 | Dynamischer halbleiterspeicher mit leseschema. |
| EP87109031A EP0254057B1 (en) | 1986-06-24 | 1987-06-24 | Dynamic semiconductor memory with improved sensing scheme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148511A JPH0612610B2 (ja) | 1986-06-24 | 1986-06-24 | ダイナミツク型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634494A true JPS634494A (ja) | 1988-01-09 |
| JPH0612610B2 JPH0612610B2 (ja) | 1994-02-16 |
Family
ID=15454401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148511A Expired - Lifetime JPH0612610B2 (ja) | 1986-06-24 | 1986-06-24 | ダイナミツク型半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4811302A (ja) |
| EP (1) | EP0254057B1 (ja) |
| JP (1) | JPH0612610B2 (ja) |
| DE (1) | DE3782103T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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