JPH0330184A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像メモリ等に供されるマルチボートＲＡＭ（ランダム
アクセスメモリ）等に利用して特に有効な技術に関する
ものである。

〔従来の技術〕

記憶データを数ビット単位でランダムに人出力するラン
ダムアクセスポートと、一連の記ｔＱデータを例えばＣ
ＲＴ　（陰極線管）ディスプレイ装置のドノトレートに
従ってシリアルに出力するシリアルアクセスポートとを
有し、画像メモリ等に供されるマルチボートＲＡＭ　（
デュアルポートメモリ）がある。マルチボートＲＡＭの
シリアルアクセスポートは、ランダムアクセスポートと
の間でパラレルに授受される記憶データを並直列変換す
るためのデータレジスタを含む。

マルチポートＲＡＭについては、例えば、日経マグロウ
ヒル社発行の１９８６年３月２４日付ｒ日経エレクトロ
ニクスＪ第２４３頁〜第２６４頁に記載されている。

〔発明が解決しようとする課題〕

画像メモリを含む画像処理システム等では、システム性
能の向上にともなって、画像メモリに保持される画像デ
ータやマルチボー｝ＲＡＭ等のデークレジスタに取り込
まれた画像データを全面的に又は部分的にクリアしある
いはカラーコードのような属性データにそって一斉に書
き換えることが、比較的有効な機能となりつつある。

ところが、上記に記載されるような従来のマルチボート
ｒｉ！ＡＭは、上記機能を実現するための専用のハード
ウェアを具備しない。したがって、このマルチボートＲ
ＡＭによって上記機能を実現しようとすると、画像デー
タをランダムアクセスボートを介して数ビット単位で書
き換えるか、シリアルアクセスポートを介してワード線
単位で書き換える方法を採らざるを得ない。しかし、ラ
ンダムアクセスポートを介してデータを書き換える場合
、書き換えの単位が数ビットであることから相当の時間
を必要とし、シリアルアクセスポートを介して書き換え
る場合、その間、画像データの出力動作が停止されるた
めＣＲＴディスプレイ装置等による画像表示が途絶えて
しまう。

この発明の目的は、高速クリア機能を有するマルチポー
｝ＲＡＭ等の半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、マルチボー｝ＲＡＭ等において、シリアルア
クセスポートに設けられるデータレジスクを、ランダム
アクセスポートのセンスアンプと同様に、一対のコモン
ソース線を介して回路の電源電圧及び接地電位が選択的
に供給されることで選択的に動作状態とされる複数の単
位増幅回路を基本として構成し、上記センスアンプ及び
／又はデータレジスタを構成する単位地幅回路の非反転
及び反転入出力ノードと上記コモンソース線の一方又は
他方との間に、単位１曽幅回路が非動作状態とされると
き及び動作状態とされる当初において選択的にオン状態
とされるプリセ・ノ｝ＭＯＳＦＥＴを設け、これらのＭ
ＯＳＦＥＴをプリチャージＭＯＳＦＥＴとして兼用する
． 〔作　用〕 上記手段によれば、多くの回路素子を追加することなく
、またその通常機能を制約することなく、高速クリア機
能を有するマルチボ−１−ＲＡＭ等を実現できる。これ
により、上記マルチポートＲＡＭ等を画像メモリとする
画像処理システム等の性能を高めることができる． 〔実施例〕 第２図には、この発明が通用されたマルチポ−１−ＲＡ
Ｍの一実施例のブロノク図が示されている。

また、第１図には、第２図のマルチポー１−ＲＡＭのデ
ータレジスタ及びその周辺回路の一実施例の回路図が示
されている。これらの図をもとに、この実施例のマルチ
ポートＲＡＭの構戒とその特徴について説明する。なお
、第１図の回路素子ならびに第２図の各ブロノクを構戒
する回路素子は、特に制限されないが、半導体集積回路
技術によって、単結晶シリコンのような１涸の半導体基
板上において形威される．第２図において、ＳＩＯ３等
の記号が付された比較的小さいサイズの方形の記号は、
半導体集積回路の外部端子を意味する．また、以下の図
において、そのチャンネル（バ・ノクゲート）部に矢印
が付加されるＭＯＳＦＥＴ　（金属酸化物半導体型電界
効果トランジスタ。この明８［書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
はＰチャンネル型であって、矢印の付加されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される。

この実施例のマルチポートＲＡＭは、特に制限されない
が、通当なアドレスにランダム入出力回路ＲＩＯを介し
て記憶データをランダムに入出力するランダムアクセス
ポートＲＡＰと、通当なワード線に結合される複数のメ
モリセルに対しシリアル入出力回路ＳＩＯを介して記憶
データをシリアルに入出力するシリアルアクセスポート
ＳＡＰとを備える。各アクセスポートは、ボート間のデ
ータ転送時を除いてそれぞれ独立に動作状態とされ、と
もに４ビットの記憶データを同時に入出力する。ランダ
ムアクセスポートＲＡＰ及びシリアルアクセスポー｝Ｓ
ＡＰ間のデータ転送動作は、ワード線単位で行われる。

この実施例において、マルチボートＲＡＭのシリアルア
クセスボー｝ＳＡＰは、記憶データの直並列変換を実現
するためのデータレジスタＤＲを備える．データレジス
タＤＲは、メモリアレイＭＡＲＹの各相補データ線に対
応して設けられ、かつセンスアンブＳＡと同様に所定の
タイミング信号に従って遼択的に動作状態とされる複数
の単位増幅回路を基本構戒とする．マルチポー｝ＲＡＭ
は、特に制限されないが、クリアモード信号ＣＭがロウ
レベルとされるとき、上記データレジスタＤＲを構戒す
るすべての単位増幅回路の相補入出力ノードを論理″０
”にプリセッ１・シ、これを転送することで、指定され
るワード線に結合されるメモリセルの記憶データを一斉
にクリアするいわゆる高速クリア機能を有する。

第２図において、ランダムアクセスポートＲＡＰは、メ
モリアレイＭＡＲＹを含む。メモリアレイＭＡＲＹは、
その内部構威の詳細は本発明に直接関係しないので図示
しないが、マトリクス配置された複数のダイナ文ンク型
メモリセルと、同図の垂直方向に配置されるｍ＋１本の
ワード線ＷＯ〜Ｗｍと、水平方向に配置されるｎ＋１組
の相補データ線旦０〜Ｄｎ（ここで、例えば非反転デー
タ線ＤＯと反転データ線ＤＯをあわせて相補データ線旦
０のように表す。以下、相補信号線について同様）を含
む。各ダイナミック型メモリセルは、特に制限されない
が、一つのスイソチＭＯＳＦＥＴと一つの情報記憶用容
量とからなるいわゆるｌトランジスタ／セル型のメモリ
セルからなる。メモリアレイＭＡＲＹは、いわゆる２交
点方式の構戒とされ、それ故に、上記ワード線及び相補
データ線の交点に設けられた合計（ｍ＋ｌ）Ｘ　（ｎ＋
１）１１８のダイナ主ツタ型メモリセルを持つ。

メモリアレイＭＡＲＹを構成するワード線は、ロウアド
レスデコーダＲＤに結合され、択一的に選択状態とされ
る．ロウアドレスデコーダＲＤには、ロウアドレスバッ
ファＲＡＢからｉ＋ｌビ・ノトの相禎内部アドレス信号
ａｘＱ〜ａｘｉが供給され、タイミング発生回路ＴＯか
らタイミング信号φＸが供給される。

ロウアドレスデコーダＲＤは、上記タイミング［−φＸ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ロウアドレスデコーダＲＤ
は、上記相補内部アドレス信ｑａｘＯ〜ａｘｌをデコー
ドし、メモリアレイＭＡＲＹの対応するワード線を択一
的にハイレヘルの選択状態とする。

ロウアドレスバッファＲＡＢは、アドレス入力端子ＡＯ
〜Ａｉを介して時分割的に供給されるＸアドレス信！Ａ
ＸＯ〜ＡＸｉを、タイミング信号φａｒに従って取り込
み、これを保持する。また、これらのＸアドレス信号を
もとに、上記相袖内部アドレス信号土ｘＯ〜ａｘｉを形
威し、ロウアドレスデコーダＲＤに供給する。

次に、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、センスアンブＳＡの対応する単位
増幅回路に結合されるとともに、シリアルアクセスポー
トＳＡＰのデータレジスタＤＲの対応する単位増幅回路
に結合される。相捕データ線は、その他方において、カ
ラムスイソチＣＳＷの対応するスイソチＭ　Ｏ　Ｓ　Ｆ
　Ｅ　Ｔを介して、ＲＡＰ用相補共通データ線ＣＤＲＯ
〜ＣＤＲ３に４組ずつ選択的に接続される。

センスアンプＳＡは、特に制限されないが、メモリアレ
イＭＡＲＹの相補デーク線に対応して設けられるｎ＋ｌ
涸の単位埠幅回路と単位プリチャージ回路とを含む。

このうち、単位増幅回路は、後述するデータレジスタＤ
Ｒの単位ｌ曽幅回路と同様に、一対のＣＭＯＳインバー
タ回路が交差接続されてなるランチ回路を基本構成とす
る。これらのラッチ回路は、特に制限されないが、タイ
ミング発生回路ＴＧから供給される相補クイ主ング信号
１ｐ　ａ　ｒが論理“１″　（ここで、例えば非反転タ
イミング信号φｐａｒがハイレベルとされ反転タイミン
グ信号φｐａｒがロウレベルとされる状態を論理“ｌ”
と称し、逆の状態を論理“０”と称する．以下、相？Ｉ
Ｎ信号について同様）とされることで、選択的にかつ一
斉に動作状態とされる。この動作状態において、各単位
増幅回路は、メモリアレイＭＡＲＹの選択されたワード
線に結合されるｎ＋ｌ涸のメモリセルから対応する相補
データ線を介して出力される微小読み出し信号を増幅し
、ハイレヘル又はロウレベルの２埴読み出し信号とする
。

一方、センスアンプＳＡの単位プリチャージ回路は、特
に制限されないが、対応する相禎デーク線の非反転及び
反転信号線間に設けられる複数のプリチャージＭＯ　Ｓ
　Ｆ　ＥＴをそれぞれ含む。これらのＭＯ　Ｓ　Ｆ　Ｅ
Ｔは、マルチポートＲＡＭが非選択状態とされタイミン
グ信号φｐＣｒがハイレヘルとされることで選択的にオ
ン状態とされ、対応する相補データ線の非反転及び反転
信号線を短絡しかつハーフプリチャージレベルとする。

マルチポートＲＡＭが選択状態とされ上記タイミング信
号φｐｃｒがロウレベルとされるとき、上記ブリチャー
ジＭＯ　Ｓ　Ｆ　ＥＴによる相補データ線のプリチャー
ジ動作は停止される。

カラムスイッチＣＳＷは、メモリアレイＭＡＲＹの相補
データ線に対応して設けられるｎ＋ｌ組のスイノチＭＯ
ＳＦＥＴｔｌ−含む。これらのスイノチＭＯ　Ｓ　Ｆ　
ＥＴの一方は、メモリアレイＭＡＲＹの対応する相補デ
ータ線にそれぞれ結合され、その他方は、ＲＡＰ用相補
共通データ線ＣＤＲＯ〜ＣＤＲ３に４組おきに共通結合
される。これにより、これらのスイソチＭＯＳＦＥＴは
それぞれ４組ずつ群分割されるものとなる。各群を構戊
する４組のスイッチＭＯＳＦＥＴのゲートはそれぞれ共
通結合され、ＲＡＰ用力ラムアドレスデコーダＲＣＤか
ら対応するデータ線選択信号が供給される。各群を構成
する４組のスイッチＭＯＳＦＥＴは、対応する上記デー
タ線遺択信号が択一的にハイレベルとされることで一斉
にオン状態となり、メモリアレイＭＡＲＹの対応する４
組の相補データ線とＲＡＰ用相補共通データ線ＣＤＲＯ
〜旦ＤＲ３を選択的に接続する。

ＲＡＰ用力ラムアドレスデコーダＲＣＤには、特に制限
されないが、カラムアドレスバソファＣ，ＡＢからｌ＋
１ピントの相禎内部アドレス信号ユｙＯ〜ａｙｉが供給
され、タイミング発生回路ＴＧからタイミング信号φｙ
ｒが供給される。

ＲＡＰ用力ラムアドレスデコーダＲＣＤは、上記タイミ
ング信号φｙｒがハイレベルとされることで、選択的に
動作状態とされる。この動作状態ニオイて、ＲＡＰ用力
ラムアドレスデコーダＲＣＤは、上記相補内部アドレス
信号ａｙｏ−ｗａｙｉをデコードし、対応する上記デー
タ線選択信号を択一的にハイレヘルとする。

カラムアドレスバソファＣＡＢは、特に制限されないが
、アドレス入力端子ＡＯ〜Ａｉを介して時分割的に供給
されるＹアドレス信号ＡＹＯ−ＡＹｌをタイミング信号
φａｃに従って取り込み、これを保持する。また、これ
らのＹアドレス信号をもとに、上記相補内部アドレス信
号ａｙＱ〜まｙｉを形成し、ＲＡＰ用力ラムアドレスデ
コーダＲＣＤに供給する。相捕内部アドレス信号ａｙＱ
〜土ｙｉは、ｌ＆述するＳＡＰ用力ラムアドレスデコー
ダＳＣＤにも供給される。

ＲＡＰ用相補共通データ線旦ＤＲＯ〜．ｆＬＤＲ３は、
ランダム入出力回路ＲＩＯの対応する単位回路の一方の
入出力端子に結合される。これらの単位回路の他方の入
出力端子は、対応するデータ入出力端子ＲＩＯＯ〜ＲＩ
Ｏ３に結合される。ランダム入出力回路ＲＩＯの各単位
回路には、タイミング発生回路ＴＧから、タイミング信
号φｗｒ及びφＯｅが共通に供給される。

ランダム入出力回路ＲＩＯの各単位回路は、マルチボー
トＲＡＭがランダム書き込み動作モードとされるように
上記タイミング信号φｗｒがハイレベルとされることで
、選択的に動作状態とされる。この動作状態において、
各単位回路は、データ入出力端子ＲＩＯＯ〜Ｒｆ０３を
介して供給される４ビットの書き込みデータを相禎書き
込み信号とし、対応するＲＡＰ用相禎共通データ線ＣＤ
ＲＯ〜一ＣＤＲ３にそれぞれ伝達する．同様に、ランダ
ム入出力回路ＲＩＯの各単位回路は、マルチポートＲＡ
Ｍがランダム読み出し動作モードとされるように上記タ
イミング信号φ０６がハイレベルとされることで、選択
的に動作状態とされる。

この動作状態において、各単位回路は、ＲＡＰ用相禎共
通データＩＪＩＣＤＲＯ−ＣＤＲ３を介して伝達される
読み出し信号をさらに増幅し、データ人出力端子Ｒ１０
０〜ＲＩ０３から送出する。

第２図において、マルチボートＲＡＭのシリアルアクセ
スポートＳＡＰは、特に制限されないが、データレジス
タＤＲとデータセレククＤＳＬならびにポインタＰＮＴ
及びＳＡＰ用カラムアドレスデコーダＳＣＤを備える。

このうち、データレジスタＤＲは、第１図に例示される
ように、メモリアレイＭＡＲＹの相禎データ線に対応し
て設けられたｎ　＋　１　（ＩＩの単位増幅回路ＵＤＲ
Ｏ〜ＵＤＲ３等を含む。これらの単位増幅回路は、単位
増幅回路ＵＤＲＯに代表して示されるように、Ｐチャン
ネルＭＯＳＦＥＴＱＩ及びＮチャンネルＭＯＳＦＥＴＱ
Ｉ　ｌならびにＰチャンネルＭＯＳＦＥＴＱ２及びＮチ
ャンネルＭＯＳＦＥＴＱ１２からなる２個のＣＭＯＳイ
ンバータ回路が交差接続されてなるランチを基本構成と
する．ＭＯＳＦＥＴＱＩ及びＱｌｌの共通結合されたド
レインすなわちＭＯＳＦＥＴＱ２及びＱ１２の共通結合
されたゲートは、各単位増幅回路の非反転入出力ノード
ＤＤＯとされ、データ転送用のスイッチＭＯＳＦＥＴＱ
Ｉ　５等を介して、対応する相捕データ線の非反転信号
線ＤＯ等に結合される．同様に、ＭＯＳＦＥＴＱ２及び
Ｑ１２の共通結合されたドレインすなわちＭＯＳＦＥＴ
ＱＩ及びＱＩＬの共通結合されたゲートは、各単位増幅
回路の反転入出力ノードＤＤＯとされ、データ転送用の
スイッチＭＯＳＦＥＴＱ１６等を介して、対応する相補
データ線の反転信号線ＤＯ等に結合される。上記データ
転送用のスインチＭＯＳＦＥＴＱ１５及びＱｌ６等のゲ
ートはすべて共通結合され、タイミング発生回路ＴＯか
らタイ【ング信号φｔｒが供給される。， ここで、タイミング信号φｔｒは、通常口ウレベルとさ
れ、マルチボ−１−ＲＡＭが読み出し又は書き込みデー
タ転送モードで選択状態とされるとき、所定のタイミン
グで一時的にハイレベルとされる．スイッチＭＯＳＦＥ
ＴＱＩ　５及びＱ１６等は、タイ）ング信号φｔｒがハ
イレヘルとされることで選択的にオン状態となり、デー
タレジスタＤＲの対応する単位増幅回路の非反転及び反
転入出力ノードを、メモリアレイＭＡＲＹの対応する相
補データ線の非反転及び反転信号線に一時的に接続する
。その結果、データレジスクＤＲを構威するｎ　＋　ｌ
　ｌ［ｌｊの単位増幅回路とメモリアレイＭＡＲＹの選
択されたワード線に結合されるｎ　＋　１　｛固のメモ
リセルとの間で、記憶データのパラレル転送が行われる
． 各単位増幅回路を構成するＭＯ　Ｓ　Ｆ　ＥＴＱ　１及
びＱ２のソースは、コモンソース線ＳＰ（第１のコモン
ソース線）に共通結合され、ＭＯＳＦＥＴＱｌｌ及びＱ
１２のソースは、コモンソース線ＳＮ（第２のコモンソ
ース線）に共通結合される。

コモンソース線ＳＰは、特に制限されないが、Ｐチャン
ネル型の駆動ＭＯＳＦＥＴＱ３及びＱ４を介して回路の
電源電圧Ｖｃｃ　（第１の電源電圧）に結合され、コモ
ンソース線ＳＮは、Ｎチャンネル型の駆動ＭＯＳＦＥＴ
Ｑ２　１及びＱ２２を介して回路の接地電位（第２の電
源電圧）に結合される。これらの駆動ＭＯＳＦＥＴＱ３
及びＱ　４　ナらびにＱ２１及びＱ２２のゲートには、
タイミング発生回路ＴＧから、相補タイミング信号．．
！ＩＬｐａ１及びｉｐａ２（第１のタイミング信号）す
なわち反転タイミング信号φｐａｌ及びφｐａ２ならび
に非反転タイミング信号φｐａｌ及びφｐａ２がそれぞ
れ供給される。

ここで、相補タイミング信号１ｐａｌ及びｉｐａ２は、
通常論理“０′″とされ、マルチポートＲＡＭが読み出
し又は書き込みデータ転送モードあるいはクリアモード
等で選択状態とされるとき、所定のタイミングでかつ所
定の時間差をもって順次論理“１′とされ、シリアルア
クセスポートＳＡＰによる記憶データのシリアル人出力
動作が実行される間、論理“１″のままとされる。した
がって、データレジスタＤＲの各単位増幅回路は、上記
相禎タイミング信号１ｐａｌ及び１ｐａ２が順次論理“
ビとされ、コモンソース線ＳＰ及びＳＮを介して回路の
電源電圧Ｖｃｃ又は接地電位がそれぞれ段階的に供給さ
れることで、選択的に動作状態とされる。この動作状態
において、各単位増幅回路は、メモリアレイＭＡＲＹの
選択されたワード線に結合されるｎ　＋　ｌ　｛［１の
メモリセルから対応する相捕データ線を介して転送され
る読み出し信号を増幅し、これを保持する。

ところで、上記コモンソース線ＳＰ及びＳＮの間には、
特に制限されないが、ＮチャンネルＭＯＳＦＥＴＱｌ９
が設けられる．また、コモンソース線ＳＮと内部電圧供
給点Ｖｐｃとの間には、ＮチャンネルＭＯＳＦＥＴＱ２
　０が設けられる。これらのＭＯＳＦＥＴＱ１９及びＱ
２０のゲートは共通結合され、クイ主ング発生回路ＴＧ
からタイミング信号φｐｃｓが供給される。

ここで、タイミング信号φｐｃｓは、通常ハイレベルと
され、上記相禎タイミング信号１ｐａｌ及び１ｐａ２が
論理“１”とされる直前においてロウレベルとされる．
また、内部電圧Ｖｐｃは、特に制限されないが、回路の
電源電圧Ｖｃｃのほぼ二分の一すなわちハーフプリチャ
ージレベルとされる。したがって、ＭＯＳＦＥＴＱＩ　
９及びＱ２０は、マルチボー｝ＲＡＭが非選択状態とさ
れ上記タイミング信号φｐｃｓがハイレベルとされるこ
とでオン状態となり、コモンソース線ＳＰ及びＳＮをハ
ーフプリチャージレベルとする。マルチポートＲＡＭが
選択状態とされ、タイミング信号φｐｃｓがロウレヘル
とされるとき、ＭＯＳＦＥＴＱｌ９及びＱ２０はオフ状
態となり、上記ブリチャージ動作は停止される。

この実施例において、データレジスタＤＲの各単位増幅
回路の非反転入出力ノードＤＤＯは、特に制限されない
が、さらにＮチャンネルＭＯＳＦＥＴＱｌ４等（第１の
ＭＯＳＦＥＴ）を介してコモンソース線ＳＮに共通結合
される．同様に、各単位増幅回路の反転入出力ノードＤ
ＤＯは、ＮチャンネルＭＯＳＦＥＴＱ１　３等（第２の
ＭＯＳＦＥＴ）を介してコモンソース線ＳＰに共通結合
される。これらのＭＯＳＦＥＴＱ１３及びＱＬ４等のゲ
ートはすべて共通結合され、タイミング発生回路ＴＧか
らタイξング信号φｐｓ（第２のタイくング信号）が供
給される。

ここで、タイミング信号φｐｓは、マルチポートＲＡＭ
が通常の読み出し又は書き込みデータ転送モードで選択
状態とされるとき、上記タイミング信号φｐｃｓと同時
にハイレベル又はロウレベルとされる．これらのタイミ
ング信号φｐｓ及びφｐｃｓがハイレベルとされるとき
、相補タイミング信号［ｐａｌ及びｉｐａ２は論理“０
′とされ、コモンソース線ＳＰ及びＳＮには内部電圧Ｖ
ｐｃが供給される。このため、ＭＯＳＦＥＴＱＩ３及び
Ｑ１４等は、対応する単位１！＠回路の相補入出力ノー
ドＤＤＯを内部電圧Ｖｐｃすなわちハーフプリチャージ
レベルとするプリチャージＭＯＳＦＥＴとして作用する
。一方、クリアモード信号ＣＭがロウレベルとされるこ
とによりマルチポートＲＡＭがクリアモードとされる場
合、上記タイミング信号φｐｓは、後述するように、タ
イミング信号φｐｃｓならびに相褌タイミング信号１ｐ
ａｌ及び］ｐａ２に遅れてロウレベルとされる。

この間、コモンソースｉｊｌｓＰ及びＳＮは、プリチャ
ージを解かれ、回路の電源電圧Ｖｃｃ及び接地電位がそ
れぞれ供給される。このため、ＭＯＳＦＥＴＱ１３及び
Ｑ１４等は、対応する単位増幅回路の非反転及び反転入
出力ノードに所定のレベル差を生じさせるプリセットＭ
ＯＳＦＥＴとして作用する．その結果、各単位増幅回路
の相補入出力ノードは、増幅動作の当初において強制的
に論理“Ｏ″とされ、増幅動作後の保持データも論理“
０′すなわちクリア状態とされる。

データレジスタＤＲの各単位増幅回路の相補人出力ノー
ドＤＤＯは、さらにデータセレクタＤＳＬの対応するス
イッチＭＯＳＦＥＴＱｌ７・Ｑｌ８等に結合される． データセレクタＤＳＬは、第１図に例示されるように、
データレジスタＤＲの単位増幅回路に対応して設けられ
るｆｉ＋ｌ組のスイソチＭＯＳＦＥＴＱｌ？・Ｑ１８等
を含む．これらのスイッチＭＯＳＦＩＥＴの一方は、デ
ータレジスタＤＲの対応する単位増幅回路の相補入出力
ノード旦ＤＯ等に結合され、その他方は、ＳＡＰ用相補
共通データ線ＣＤＳＯ〜ＣＤＳ３に４組おきに共通結合
される．これにより、これらのスイッチＭＯＳＦＥＴは
、それぞれ４組ずつ群分割される。各群を構成する４組
のスイッチＭＯＳＦＥＴＱＩ　？・Ｑ１８等のゲートは
それぞれ共通結合され、ポインタＰＮＴから対応するデ
ータレジスタ選択信号ＳＯ３等が供給される．各群を構
成する４組のスイッチＭＯＳＦＥＴＱｌ？・Ｑ１８等は
、対応する上記データレジスタ選択信号３０３等が択一
的にハイレベルとされることで一斉にオン状態となり、
データレジスタＤＲの対応する４個の単位増幅回路とＳ
ＡＰ用相補共通データ線旦ＤＳＯ−旦ＤＳ３を選択的に
接続する。

第２図において、ポインタＰＮＴは、上記データセレク
タＤＳＬの各群を構戊する４組のスイソチＭＯＳＦＥＴ
ＱＩ？・ＱＬ８等に対応して設けられる（ｎ＋１）／４
ビットのシフトレジスタを含む．これらのシフトレジス
タは、マルチポートＲＡＭがシリアル入出力モードとさ
れるとき、タイミング発生回路ＴＧから供給されるシフ
ト用タイミング信号φｓｃに従ってシフト動作を行う．
ポインタＰＮＴを構威するシフトレジスタの各ビットの
出力信号は、上記データレジスタ選択信号Ｓ０３等とし
て、上記データセレクタＤＳＬ，の対応する４組ノスイ
ッチＭＯＳＦＥＴＱＩ　？−Ｑｌ８等にそれぞれ供給さ
れる．また、各ビットの人力端子は、ＳＡＰ用カラムア
ドレスデコーダｓｃＤの対応する出力端子に結合される
． ＳＡＰ用力ラムアドレスデコーダＳＣＤは、特に制限さ
れないが、タイミング発生回路ＴＧから供給されるタイ
ミング信号φｙＳに従って選択的に動作状態とされる。

この動作状態において、ＳＡＰ用カラムアドレスデコー
ダＳＣＤは、カラムアドレスバッファＣＡＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ａｙｔをデコードし
、対応する出力信号を択一的にハイレベルとする．これ
らの出力信号は、上記ポインタＰＮＴを構成するシフト
レジスタの対応するビットに伝達され、シフト信号とさ
れる．このシフト信号は、前述のように、タイミング信
号φ３ｃに従ってポインタＰＮＴ内をシフトされ、これ
によってデータセレクタ選択信号３０３等が順次形威さ
れる．ＳＡＰ用相補共通データ線ＣＤＳＯ〜旦ＤＳ３は
、シリアル入出力回路ＳＩＯの対応する単位回路の一方
の入出力端子に結合される。これらの単位回路の他方の
入出力端子は、対応するデータ入出力噛子ＳＩＯＯ−Ｓ
Ｉ０３に結合される。シリアル入出力回路３１０の各単
位回路には、タイミング発生回路ＴＧから、タイミング
信号φｗｓ及びφ３Ｇが共通に供給される。

シリアル入出力回路ＳｉＯは、マルチポートＲＡＭがシ
リアル出力モードとされタイミング信号φｗ３がロウレ
ベルとされるとき、データレジスタＤＲから対応するＳ
ＡＰ用相補共通データ線旦０５０〜ＣＤＳ３を介して出
力される読み出しデータを、タイミング信号φＳＣに従
って、対応するデータ入出力端子ｓｘｏｏ〜３１０３か
らシリアルに送出する．また、マルチボートＲＡＭがシ
リアル入力モードとされタイミング信号φＷ３がハイレ
ベルとされるとき、対応するデータ人出力端子ＳＩＯＯ
−Ｓｌ○３を介してシリアルに入力される書き込みデー
タを相補書き込み信号とし、タイミング信号φｓｃに従
って、対応するＳＡＰ用相補共通データ線旦ＤＳＯ−Ｃ
ＤＳ３からデータレジスタＤＲに伝達する。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ（Ｋ号ＲＡＳ，カラム
アドレスストローブ信号ＣＡＳ，　　ライトイネーブル
信号ＷＥ．データ転送制御信号ＤＴ／Ｏ　Ｅ，　　シリ
アル入出力制御信号ＳＯＥ及びクリアモード（言号ＣＭ
ならびにシリアノレクロ・冫ク信号ＳＣをもとに、上記
各種のタイミング信号を形威し、各回路に供給する． ４ｉ＄３図には、この発明が通用されたマルチポートＲ
ＡＭのクリアモードの一実施例のタイミング図が示され
ている。同図をもとに、この実施例のマルチボートＲＡ
Ｍのクリアモードの概要とその特徴について説明する．
なお、第３図において、相補信号については、その非反
転信号が実線で示され、反転信号が点線で示される。

第３図において、マルチポートＲＡＭは、特に制限され
ないが、ロウアドレスストロープ信号ＲＡＳがロウレベ
ルとされることで、選択状態とされ、上記ロウアドレス
ストローブ信号ＲＡＳのロウレペル変化に先立ってクリ
ア七〜ド信号ＣＭがロウレベルとされることで、クリア
モードとされる．アドレス入力端子ＡＯ−’−Ａｉには
、ロウアドレスストロープ信号ＲＡＳの立ち下がりエッ
ジに同期して、ワード線を指定するためのＸアドレス信
号ＡＸＯ−ＡＸｉが供給される。

タイミング発生回路ＴＧは、ロウアドレスストローブ信
号ＲＡＳＯロウレベル変化に従って、タイミング信号φ
ａ『をハイレベルとする。また、やや遅れてタイミング
信号φｐｃｒをロウレヘルとし、さらにタイミング信号
φＸをハイレヘルとする． ランダムアクセスポートＲＡＰでは、タイミング信号φ
ａｒがハイレベルとされることで、上記Ｘアドレス信ｑ
ＡＸＯ〜ＡＸｔがＸアドレスバソファＸＡＢに取り込ま
れ、相補内部アドレス信号ａｘＱ〜ａｘｉが形威される
．また、タイミング信号φｐｃｒがロウレベルとされる
ことで、相補データ線のブリチャージ動作が停止され、
タイミング信号φＸがハイレベルとされることで、ロウ
アドレスデコーダＲＤによるワード線の選択動作が開始
される。その結果、Ｘアドレス信号ＡＸＯ〜Ａ　Ｘ．　
ｉにより指定される１本のワード線が択一的に選択状態
とされ、このワード線に結合されるｎ＋１個のメモリセ
ルの微小読み出し信号が対応する相補データ線旦０等に
出力される。しかし、相禎タイミング信号１ｐｃｒが依
然論理“０”のままとされセンスアンプＳＡの単位壜幅
回路が動作状態とされないため、これらの微小読み出し
信号は壜幅されることなく、対応する相補データ線上で
待機する。

一方、タイミング発生回路ＴＧは、上記ロウアドレスス
トローブ（ｉ号ＲＡｓのロウレベル変化に従って、タイ
ミング信号φｐｃｓをロウレベルとする。また、やや遅
れて相補タイミング信号Ｌｐａ１及び＄ｐａ２を順次論
理“１”とし、さらにタイミング信号φｐａをロウレベ
ルとし、タイミング（８号φｔｒをハイレベルとする．
そして、タイミング信号φｔ『のハイレベル変化から所
定の時間が経過した時点で、相補タイミング信号ｌ』ｓ
ｒを抽理“ｌ”とする。

シリアルアクセスボートＳＡＰでは、タイミング信号φ
ｐ　ｃ　ｓがロウレベルとされることで、データレジス
タＤＲのコモンソースＩＪＩＳＰ及びＳＮのプリチャー
ジが解かれ、相補タイミング信号ｔｐａｌ及び．ｉｌ）
ａ２が順次論理“ｌ”とされることで、コモンソース線
ＳＰ及びＳＮに回路の電源電圧Ｖｃｃ及び接地電位がそ
れぞれ段階的に供給される。これにより、データレジス
タＤＲが動作状態とされるとともに、タイミング信号φ
ｐｓがロウレベルとされるまでの間、プリセントＭＯＳ
ＦＥＴＱ１３及びＱ１４がオン状態とされることで、デ
ータレジスタＤＲの各単位増幅回路の相補入出力ノード
旦Ｄｏ等が論理″Ｏ”にプリセットされる，その結果、
単位増幅回路の増幅動作が終了した時点で、その相捕入
出力ノードーＤＤＯのレベルが論理“０”に確定される
。

データレジスタＤＲの各単位増幅回路の論理“０”の出
力信号は、クイ【ング信号φ（ｒがハイレヘルとされる
ことで、メモリアレイＭＡＲＹの対応する相補データ線
ＤＯ等に伝達される．このため、先に選択されたワード
線に結合されるｎ＋１個のメモリセルから相補データ線
Ｂｏ等に出力された微小読み出し信号は打ち消され、強
制的に論理゜０”のクリア信号とされる。これらのクリ
ア信号は、相補タイミング信号１ｐａｒが論理“１”と
されることで、センスアンプＳＡの対応する単位増幅回
路によって増幅され、これによって、相褌デーク線旦０
等のレベルが論理“０”に確定される。その結果、選択
されたワード線に結合されるｎ　＋　１　ｆｔ１のメモ
リセルの記憶データが、すべて論理″０１にクリアされ
る。

以上のように、この実施例のマルチボートＲＡＭでは、
データレジスタＤＲの各単位増幅回路の非反転及び反転
入出力ノードをブリチャージする一対のブリチャージＭ
ＯＳＦＥＴが、非反転入出カノードとコモンソース線Ｓ
Ｎとの間ならびに反転人出力ノードとコモンソースｌｐ
ｓＰとの間にそれぞれ設けられる。これらのプリチャー
ジＭＯＳＦＥＴは、マルチボートＲＡＭが所定のクリア
モードとされるとき、各単位増幅回路が動作状態とされ
る当初までオン状態とされる。このため、各単位増幅回
路の非反転及び反転入出力ノードは、強制的に論理“０
゛にプリセノトされる．各単位増幅回路の論理“０”の
出力信号は、さらにメモリアレイＭＡＲＹの対応する相
禎データ線に伝達され、これによって選択されたワード
線に結合されるｎ＋１個のメモリセルの記憶データが論
理“０”にクリアされる．その結果、多くの回路素子を
追加することなく、またシリアルアクセスポートＳＡＰ
によるシリアル入出力動作を制約することなく、メモリ
セルの記憶データをワード線単位でクリアするいわゆる
高速クリア機能を有するマルチポー１−ＲＡＭが実現さ
れる． 以上の本実施例に示されるように、この発明をマルチポ
ートＲＡＭ等の半導体記憶装置に通用することで、次の
ような作用効果を得ることができる。すなわち、 （１１マルチボー｝ＲＡＭ等のシリアルアクセスボート
に設けられるデータレジスタを、ランダムアクセスポー
トのセンスアンプと同様に、一対のコモンソース線を介
して回路の電源電圧及び接地電位が選択的に供給される
ことで遣沢的に動作状態とされる複数の単位増幅回路を
基本として構威し、これらのセンスアンプ及び／又はデ
ータレジスタを構成する単位増幅回路が動作状態とされ
る直前又はその当初において、各単位増幅回路の非反転
及び反転入出力ノードに所定のレベル差を生しさせるた
めのプリセント回路を設けることで、メモリセルの記億
デークをワード線単位でクリアできるという効果が得ら
れる。

（２）上記（１１項において、各単位増幅回路の非反転
及び反転入出力ノードをクリアするための一対のブリチ
ャージＭＯＳＦＥＴを、上記非反転及び反転入出力ノー
ドとコモンソース線の一方又は他方との間に設け、各単
位増幅回路が動作状態とされる当初までオン状態とする
ことで、これらのプリチャージＭＯＳＦＥＴを上記プリ
セット回路として兼用できるという効果が得られる。

（３》上記＋１１項及び（２）項により、多くの回路素
子を追加することなく、またシリアルアクセスポートに
よるシリアル入出力動作を制約することなく、高速クリ
ア機能を有するマルチボートＲＡＭ等を実現できるとい
う効果が得られる． 《４》上記（１１項〜（３）項により、マルチボートＲ
ＡＭを含む画像処理システムの性能を高めることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、ＭＯ　Ｓ　Ｆ　ＥＴＱ１３及びＱ１４等を、コモン
ソース線ＳＰと単位１曽幅回路の非反転入出力ノードＤ
ＤＯ等との間ならびにコモンソース線ＳＮと単位地幅回
路の反転入出力ノードＤＤＯ等との間に設けることで、
単位増幅回路の相禎入出力ノード旦ＤＯ等を論理“１″
にブリセノトすることができる。また、第４図に示され
るように、上記第１図のＭＯＳＦＥＴＱ１３及びＱｌ４
！Ｉに加えて、単位坩幅回路の非反転入出力ノードＤＤ
Ｏ等とコモンソース＃ｆＡＳＰとの間にＭＯＳＦＥＴＱ
２３等を設け、単位増幅回路の反転入出力ノードＤＤＯ
等とコモンソース＄ＪＩｔＳＮとの間にＭＯＳＦＥＴＱ
２４等を設けることで、単位増幅回路の相補入出力ノー
ドーＤＤＯ等を論理“０゜又は論理“ｌ゛のいずれにも
ブリセ・７トできるようにしてもよい．第４図の場合、
単位増幅回路の相補入出力ノードＤＤＯ等は、単位増幅
回路が動作状態とされる当初までタイξング（８号φｐ
ｓＱがハイレベルとされることで論理“０”にプリセッ
トされ、またタイミング信号φｐｓｌがハイレベルとさ
れることで論理“ｌ″にプリセットされる。プリセット
用のＭＯＳＦＥＴＱ１３及びＱＩ４ならびにＱ２３及び
Ｑ２４等は、単位壜幅回路の非反転及び反転入出力ノー
ドと回路の電源電圧Ｖｃｃ又は接地電位との間に直接設
けることもよい。この場合、これらのプリセノトＭＯＳ
ＦＥＴは、単位増幅回路の相補人出力ノードＤＤＯ等の
プリチャージ動作が停止されてから各単位増幅回路が動
作状態とされるまでの間ないしその当初において、任意
のタイミングでオン状態とすることができる。

第２図において、マルチポートＲＡＭのシリアルアクセ
スポートＳＡＰは、交互に使用される２涸のデータレジ
スタを備えることもよいし、センスアンプＳＡの単位増
幅回路について、同様なプリセット回路を備えるもので
あってもよい。メモリアレイＭＡＲＹは、複数のメモリ
マントによって構威されることもよいし、例えばシェア
ドセンス方式を採るものであってもよい。マルチボート
ＲＡＭのクリアモードは、シリアルアクセスポートＳＡ
ＰのデータレジスタＤＲ等に対するプリセント動作と、
ランダムアクセスポートＲＡＰのメモリアレイＭＡＲＹ
に対するデータ転送動作を別個のサイクルによって実行
してもよい．また、マルチポートＲＡＭのクリアモード
は、他の起動制御信号の組み合わせによって指定される
ものであってもよい。

さらに、第１図に示されるデータレジスタＤＲ及びその
周辺回路の具体的な構成や＄２図に示されるマルチボー
トＲＡＭのブロック構戒ならびに制御信号やアドレス信
号及び電源電圧の組み合わせ等、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチポートＲＡＭ
に通用した場合について説明したが、それ番こ限定され
るものではなく、例えば、ダイナ主ノク型ＲＡＭや同様
なセンスアンプ及びデータレジスタを有する各種の半導
体記憶装置にも通用できる。本発明は、少なくとも選択
的に動作状態とされる複数の単位増幅回路を含むセンス
アンプ又はデータレジスタを備える半導体記憶装置なら
びにこのような半導体記憶装置を内蔵するディジタル装
置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
．すなわち、マルチボートＲＡＭ等のシリアルアクセス
ポートに設けられるデータレジスタを、センスアンプと
同様に、一対のコモンソース線を介して回路の電源電圧
及び接地電位が選択的に供給されることで選択的に動作
状態とされる複数の単位増幅回路によって構威し、これ
らのセンスアンプ及び／又はデータレジスタを構戒する
単位増幅回路の非反転及び反転入出力ノードとコモンソ
ース線の一方又は他方との間に、単位増幅回路が非動作
状態とされるときならびに動作状態とされる当初におい
て遺沢的にオン状態とされる一対のプリセットＭＯＳＦ
ＥＴを設け、これらのＭＯＳＦＥＴをプリチャージＭＯ
　Ｓ　Ｆ　ＥＴとして兼用することで、多くの回路素子
を追加することなく、またその通常１８　ｆｌを制約す
ることなく、高速クリア機能を有するマノレチポートＲ
ＡＭ等を実現できる。これにより、上記マノレチポート
ＲＡＭ等を画像メモリとする画像処理システム等の性能
を高めることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたマルチボートＲＡＭの
データレジスタ及びその周辺回路の一実施例を示す回路
図、 第２図は、第１図のデータレジスタを含むマルチボー｝
ＲＡＭの一実施例を示すブロック図、第３図は、第２図
のマルチポートＲＡＭのクリアモードの一実施例を示す
タイミング図、第４図は、この発明が通用されたマルチ
ボートＲＡＭのデータレジスタ及びその周辺回路のもう
一つの実施例を示す回路図である。 ＤＲ・・・データレジスタ、ＤＳＬ・・・データセレク
タ、ＵＤＲＯ〜ＵＤＲ３・・・データレジスタ単位増幅
回路、Ｑｌ−Ｑ４・・・ＰチャンネルＭＯＳＦＥＴ，Ｑ
ｌ　１〜Ｑ２４・・・ＮチャンネルＭＯＳＦＥＴ， ＲＡＰ・・・ランダムアクセスポ−１・、ＳＡＰ・・・
シリアルアクセスポート、ＭＡＲＹ・・・メモリアレイ
、ＳＡ・・・センスアンプ、ＣＳＷ・・・カラムスイソ
チ、ＲＤ・・・ロウアドレスデコーダ、ＲＣＤ・・・Ｒ
ＡＰ用力ラムアドレスデコーダ、ＰＮＴ・・・ポインタ
、ＳＣＤ・・・ＳＡＰ用カラムアドレスデコーダ、ＲＡ
Ｂ・・・ロウアドレスバンファ、ＣＡＢ・・・カラムア
ドレスバノファ、ＲＩＯ・・・ランダム入出力回路、５
１０・・・シリアル入出力回路、ＴＯ・・・タイミング
発生回路。

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイを構成するデータ線に対応して設けら
   れ第１のタイミング信号に従って動作状態とされる複数
   の単位増幅回路と、上記単位増幅回路に対応して設けら
   れ上記単位増幅回路の入出力ノードに所定のレベルを与
   える複数のプリセット回路とを具備することを特徴とす
   る半導体記憶装置。 ２、上記半導体記憶装置は、さらに、上記第１のタイミ
   ング信号に従って上記単位増幅回路に第１もしくは第２
   の電源電圧を供給する第１及び第２のコモンソース線を
   具備するものであって、上記プリセット回路のそれぞれ
   は、上記第１のコモンソース線と対応する上記単位増幅
   回路の非反転又は反転入出力ノードとの間に設けられ第
   ２のタイミング信号に従って選択的にオン状態とされる
   第１のＭＯＳＦＥＴと、上記第２のコモンソース線と対
   応する上記単位増幅回路の反転又は非反転入出力ノード
   との間に設けられ上記第２のタイミング信号に従って選
   択的にオン状態とされる第２のＭＯＳＦＥＴとを含むも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。 ３、上記第１及び第２のコモンソース線は、上記単位増
   幅回路が非動作状態とされるとき所定のプリチャージレ
   ベルとされるものであって、上記第１及び第２のＭＯＳ
   ＦＥＴは、上記単位増幅回路が非動作状態とされるとき
   対応する上記単位増幅回路の相補入出力ノードを上記プ
   リチャージレベルとする作用をあわせ持つものであるこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   半導体記憶装置。