JPH0321996B2 - - Google Patents
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- JPH0321996B2 JPH0321996B2 JP57125687A JP12568782A JPH0321996B2 JP H0321996 B2 JPH0321996 B2 JP H0321996B2 JP 57125687 A JP57125687 A JP 57125687A JP 12568782 A JP12568782 A JP 12568782A JP H0321996 B2 JPH0321996 B2 JP H0321996B2
- Authority
- JP
- Japan
- Prior art keywords
- lines
- data line
- memory device
- semiconductor memory
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置、特に、高Ｓ／Ｎ
化ならびに高速化に好適な半導体メモリ装置に関
する。
化ならびに高速化に好適な半導体メモリ装置に関
する。
従来高Ｓ／Ｎ化を達成する手段として、特願昭
56−081042がある。すなわち、第１図に示すよう
に、第１の１本のデータ線を複数個、たとえば
D00，D01，D02，D03あるいはD10，D11，D12，
D13に分割し、これらの分割されたデータ線と、
スイツチSW00などを介して第２のデータ線Ｉ／
Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３とでデータ
の授受を行う方式である。この方式では、第１の
データ線が細分化されるために、その分だけメモ
リセルからみた負荷容量が小さくなり高Ｓ／Ｎ比
あるいは高速化が可能となる。しかし本方式は、
第２のデータ線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，
Ｉ／Ｏ３には多数のスイツチに関係する多数のト
ランジスタが接続されるので、これら第２のデー
タ線の負荷容量が大になるので高Ｓ／Ｎ化、高速
化には限界がある。
56−081042がある。すなわち、第１図に示すよう
に、第１の１本のデータ線を複数個、たとえば
D00，D01，D02，D03あるいはD10，D11，D12，
D13に分割し、これらの分割されたデータ線と、
スイツチSW00などを介して第２のデータ線Ｉ／
Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３とでデータ
の授受を行う方式である。この方式では、第１の
データ線が細分化されるために、その分だけメモ
リセルからみた負荷容量が小さくなり高Ｓ／Ｎ比
あるいは高速化が可能となる。しかし本方式は、
第２のデータ線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，
Ｉ／Ｏ３には多数のスイツチに関係する多数のト
ランジスタが接続されるので、これら第２のデー
タ線の負荷容量が大になるので高Ｓ／Ｎ化、高速
化には限界がある。
なお、Ｗはワードライン、XDECおよびYDEC
はＸおよびＹデコーダ、RWCはリードライトコ
ントローラ、MCはメモリセル、WEはライトイ
ネーブル信号、Diは入力データ、Dputは出力デー
タを示す。
はＸおよびＹデコーダ、RWCはリードライトコ
ントローラ、MCはメモリセル、WEはライトイ
ネーブル信号、Diは入力データ、Dputは出力デー
タを示す。
本発明の目的は、第２のデータ線の容量を抵減
するメモリ装置を提供することにある。
するメモリ装置を提供することにある。
第２図は、本発明の概念図である。すなわち第
２のデータ線Ｉ／Ｏ０，Ｉ／Ｏ１を、分割された
第１のデータ線D00，D01，D02，D03等と並行に
配置したものである。こうすることによつて、
Ｉ／Ｏ０，Ｉ／Ｏ１の負荷容量は、１本のデータ
線の分割数に対応した少数のスイツチに関係する
トランジスタのみが接続されるので、第１図に比
べて格段と小さくなる。したがつて、例えばスイ
ツチSW00，SW01等によつてＩ／Ｏ０，Ｉ／Ｏ１
に高速にとり出された信号はＹデコーダYDECに
よつて制御されるスイツチSWY0，SWY1のいずれ
かが選択されて第３のデータ線Ｉ／Ｏに出力さ
れ、リードライト制御回路RWCによつてデータ
出力Dputとなる。
２のデータ線Ｉ／Ｏ０，Ｉ／Ｏ１を、分割された
第１のデータ線D00，D01，D02，D03等と並行に
配置したものである。こうすることによつて、
Ｉ／Ｏ０，Ｉ／Ｏ１の負荷容量は、１本のデータ
線の分割数に対応した少数のスイツチに関係する
トランジスタのみが接続されるので、第１図に比
べて格段と小さくなる。したがつて、例えばスイ
ツチSW00，SW01等によつてＩ／Ｏ０，Ｉ／Ｏ１
に高速にとり出された信号はＹデコーダYDECに
よつて制御されるスイツチSWY0，SWY1のいずれ
かが選択されて第３のデータ線Ｉ／Ｏに出力さ
れ、リードライト制御回路RWCによつてデータ
出力Dputとなる。
第３図は、第２図の更に詳細な実施例で、各デ
ータ線にセンスアンプSA1，SA2，SA3を設けた
例である。これによつて各データ線に現われた信
号を高速に増幅することができる。場合によつて
は、各センスアンプを適宜とり除いた構成もとれ
ることは自明である。
ータ線にセンスアンプSA1，SA2，SA3を設けた
例である。これによつて各データ線に現われた信
号を高速に増幅することができる。場合によつて
は、各センスアンプを適宜とり除いた構成もとれ
ることは自明である。
第４図は、第２図の変形でデータ線が対線で構
成される例である。
成される例である。
第５〜第７はデータ線が対線で構成されるメモ
リセルの具体例である。第５図は、スタテイツク
RAMなどで用いられているフリツプフロツプ型
メモリセルMCである。第６図は、例えば、特願
昭50−59783に開示されているツインメモリセル
の例、第７図は、例えば、特願昭49−148056に開
示されている如きメモリセルである。
リセルの具体例である。第５図は、スタテイツク
RAMなどで用いられているフリツプフロツプ型
メモリセルMCである。第６図は、例えば、特願
昭50−59783に開示されているツインメモリセル
の例、第７図は、例えば、特願昭49−148056に開
示されている如きメモリセルである。
第８図は、特願昭49−148056の従来例として記
述されているメモリセル（Open Bit Line Cell）
に対して、本発明を適用した例である。
述されているメモリセル（Open Bit Line Cell）
に対して、本発明を適用した例である。
第９図は、第３図の具体的実施例を、１ビツト
のメモリセルが１トランジスタとキヤパシターで
構成されるセルについて示したものである。動作
の概要は下記の通りである。
のメモリセルが１トランジスタとキヤパシターで
構成されるセルについて示したものである。動作
の概要は下記の通りである。
まずワード線Ｗが選択されると、メモリセル
MCが接続されるデータ線D00，D10，D20，D30
に、各セルMCから微少な読み出し信号が出力さ
れる。同時にダミーワード線DWLにもパルス電
圧が印加され、ダミーセルDCが接続されるデー
タ線D00，D10，D20，D30に、各ダミーセルDCか
ら、上記メモリセルMCからの“１”と“０”の
出力信号の中間レベルが出力される。これらデー
タ線D00，D10などの対線の出力信号がデータ線
GCLをONすることによつてセンスアンプSA1に
伝達され、センスアンプSA1によつて差動増幅さ
れる。この増幅された信号は、アドレス信号で制
御することによつて、信号IOC0あるいはIOC1の
いずれかをONすることによつてセンスアンプ
SA2に出力される。たとえば、信号IOC0をONす
れば、対線D10とD10ならびに対線D30とD30のそ
れぞれの信号がそれぞれに対応したセンスアンプ
SA2に出力される。同様に、信号IOC1をONにす
れば、対線D00とD00ならびに対線D20とD20の信
号がそれぞれに対応したセンスアンプSA2に出力
される。本例では対線Ｉ／Ｏ０とＩ／Ｏ０ならび
に対線Ｉ／Ｏ１とＩ／Ｏ１の配線ピツチを大にす
るために信号IOC0、IOC1でデコードした例であ
る。本方式は、対線Ｉ／Ｏ０とＩ／Ｏ０などを、
特願昭56−081042のように、配線ピツチを大にす
る製造が比較的難かしい２層目のAlで形成した
場合に有効である。尚信号IOC2、IOC3で制御さ
れる回路SAIO（図中の詳細は簡単のため省略）
の動作についても同様である。
MCが接続されるデータ線D00，D10，D20，D30
に、各セルMCから微少な読み出し信号が出力さ
れる。同時にダミーワード線DWLにもパルス電
圧が印加され、ダミーセルDCが接続されるデー
タ線D00，D10，D20，D30に、各ダミーセルDCか
ら、上記メモリセルMCからの“１”と“０”の
出力信号の中間レベルが出力される。これらデー
タ線D00，D10などの対線の出力信号がデータ線
GCLをONすることによつてセンスアンプSA1に
伝達され、センスアンプSA1によつて差動増幅さ
れる。この増幅された信号は、アドレス信号で制
御することによつて、信号IOC0あるいはIOC1の
いずれかをONすることによつてセンスアンプ
SA2に出力される。たとえば、信号IOC0をONす
れば、対線D10とD10ならびに対線D30とD30のそ
れぞれの信号がそれぞれに対応したセンスアンプ
SA2に出力される。同様に、信号IOC1をONにす
れば、対線D00とD00ならびに対線D20とD20の信
号がそれぞれに対応したセンスアンプSA2に出力
される。本例では対線Ｉ／Ｏ０とＩ／Ｏ０ならび
に対線Ｉ／Ｏ１とＩ／Ｏ１の配線ピツチを大にす
るために信号IOC0、IOC1でデコードした例であ
る。本方式は、対線Ｉ／Ｏ０とＩ／Ｏ０などを、
特願昭56−081042のように、配線ピツチを大にす
る製造が比較的難かしい２層目のAlで形成した
場合に有効である。尚信号IOC2、IOC3で制御さ
れる回路SAIO（図中の詳細は簡単のため省略）
の動作についても同様である。
以上述べた実施例で明らかなように、本発明で
は、従来に比べてデータ線の負荷容量が軽減され
る結果、高Ｓ／Ｎを維持したままで高速化が達成
できる。
は、従来に比べてデータ線の負荷容量が軽減され
る結果、高Ｓ／Ｎを維持したままで高速化が達成
できる。
第１図は従来の構成図、第２〜９図は本発明の
実施例で、第２図は概念図、第３図は一実施例の
回路図、第４図は他の実施例の回路図、第５図〜
第７図はメモリセルの構成図、第８図および第９
図はさらに他の実施例の回路図を示す。 D00，D01，D02……第１のデータ線、Ｉ／Ｏ
０，Ｉ／Ｏ１……第２のデータ線。
実施例で、第２図は概念図、第３図は一実施例の
回路図、第４図は他の実施例の回路図、第５図〜
第７図はメモリセルの構成図、第８図および第９
図はさらに他の実施例の回路図を示す。 D00，D01，D02……第１のデータ線、Ｉ／Ｏ
０，Ｉ／Ｏ１……第２のデータ線。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交差するよ
うに配置された複数の第１のデータ線と、第１の
スイツチと、該第１のスイツチを介して上記第１
のデータ線とデータの授受を行うための第２のデ
ータ線と、第２のスイツチと、該第２のスイツチ
を介して上記第２のデータ線とデータの授受を行
うための第３のデータ線と、上記ワード線と第１
のデータ線とが交差する所望の部分に配置された
メモリセルと、上記ワード線を選択するための第
１のデコーダと、上記第１、第２、及び第３のデ
ータ線のうち少なくともひとつを選択するための
第２のデコーダとを有し、 上記第１のデータ線はデータ線が伸びる方向に
分割され、上記第２のデータ線は上記第１のデー
タ線とほぼ同一方向に配置され、かつ、上記第２
のデータ線は上記第３のデータ線とほぼ直角方向
に配置されていることを特徴とする半導体メモリ
装置。 ２ 特許請求の範囲第１項記載の半導体メモリ装
置において、 上記第１のスイツチはアドレス信号によつて制
御されることを特徴とする半導体メモリ装置。 ３ 特許請求の範囲第１項又は第２項記載の半導
体メモリ装置において、 上記第２のスイツチはアドレス信号によつて制
御されることを特徴とする半導体メモリ装置。 ４ 特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体メモリ装置において、 上記第１、第２ならびに第３のデータ線は対線
からなることを特徴とする半導体メモリ装置。 ５ 特許請求の範囲第１項乃至第４項のいずれか
に記載の半導体メモリ装置において、 上記第１のデータ線にはそれぞれセンスアンプ
が設けられていることを特徴とする半導体メモリ
装置。 ６ 特許請求の範囲第１項乃至第５項のいずれか
に記載の半導体メモリ装置において、 上記第２のデータ線にはそれぞれセンスアンプ
が設けられていることを特徴とする半導体メモリ
装置。 ７ 特許請求の範囲第１項乃至第６項のいずれか
に記載の半導体メモリ装置において、 上記第３のデータ線にはそれぞれセンスアンプ
が設けられていることを特徴とする半導体メモリ
装置。 ８ 特許請求の範囲第１項乃至第７項のいずれか
に記載の半導体メモリ装置において、 上記第２のデータ線は、上記ワード線又は第１
のデータ線を構成する層とは異なる層で設けられ
たことを特徴とする半導体メモリ装置。 ９ 特許請求の範囲第１項乃至第８項のいずれか
に記載の半導体メモリ装置において、 上記第２のデータ線は対線からなり、該対線は
互いに近接して平行に配置され、かつ、互いに異
なる情報を有することを特徴とする半導体メモリ
装置。 １０ 特許請求の範囲第１項乃至第９項のいずれ
かに記載の半導体メモリ装置において、 上記第１のデータ線は対線からなり、該対線は
互いに近接して平行に配置され、かつ、互いに異
なる情報を有することを特徴とする半導体メモリ
装置。 １１ 特許請求の範囲第１項乃至第９項のいずれ
かに記載の半導体メモリ装置において、 上記第１のデータ線は対線からなり、該対線は
互いにセンスアンプを中心にして直線状に配置さ
れ、かつ、互いに異なる情報を有することを特徴
とする半導体メモリ装置。 １２ 特許請求の範囲第１項乃至第１１項のいず
れかに記載の半導体メモリ装置において、 上記第３のデータ線は対線からなり、該対線は
互いに近接して平行に配置され、かつ、互いに異
なる情報を有することを特徴とする半導体メモリ
装置。 １３ 特許請求の範囲第１項乃至第１０項及び第
１２項のいずれかに記載の半導体メモリ装置にお
いて、 上記第１のデータ線が構成する対線のうち、２
組の対線に対して１個のセンスアンプが設けられ
たことを特徴とする半導体メモリ装置。 １４ 特許請求の範囲第１項乃至第１３項のいず
れかに記載の半導体メモリ装置において、 上記メモリセルは１トランジスタとキヤパシタ
ーからなることを特徴とする半導体メモリ装置。 １５ 特許請求の範囲第１項乃至第１０項、第１
２項及び第１３項のいずれかに記載の半導体メモ
リ装置において、 上記メモリセルはフリツプフロツプ型メモリセ
ルからなることを特徴とする半導体メモリ装置。 １６ 複数のワード線と、該ワード線と交差する
ように配置された複数の第１のデータ線と、第１
のスイツチと、該第１のスイツチを介して上記第
１のデータ線とデータの授受を行うための第２の
データ線と、上記ワード線と第１のデータ線とが
交差する所望の部分に配置されたメモリセルと、
上記ワード線を選択するための第１のデコーダ
と、上記第１、及び第２のデータ線のうち少なく
ともひとつを選択するための第２のデコーダとを
有し、 上記第１のデータ線はデータ線が伸びる方向に
分割され、上記第２のデータ線は上記第１のデー
タ線とほぼ同一方向に配置され、上記メモリセル
は１トランジスタとキヤパシターからなり、 上記第１のデータ線は対線からなり、該対線は
互いに近接して平行に配置され、かつ、互いに異
なる情報を有し、 上記第２のデータ線は対線からなり、該対線は
互いに近接して平行に配置され、かつ、互いに異
なる情報を有することを特徴とする半導体メモリ
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125687A JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
| EP83107070A EP0101884A3 (en) | 1982-07-21 | 1983-07-19 | Monolithic semiconductor memory |
| US06/515,519 US4590588A (en) | 1982-07-21 | 1983-07-20 | Monolithic semiconductor memory |
| KR1019830003347A KR910002962B1 (ko) | 1982-07-21 | 1983-07-20 | 데이터선의 저항을 저감하는 모노리식 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125687A JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919291A JPS5919291A (ja) | 1984-01-31 |
| JPH0321996B2 true JPH0321996B2 (ja) | 1991-03-25 |
Family
ID=14916191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125687A Granted JPS5919291A (ja) | 1982-07-21 | 1982-07-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919291A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750553B2 (ja) * | 1984-02-17 | 1995-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS61292292A (ja) * | 1985-06-19 | 1986-12-23 | Toshiba Corp | 半導体記憶装置 |
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPS62226024A (ja) * | 1986-03-28 | 1987-10-05 | Matsushita Electric Ind Co Ltd | 分光器 |
| JP2543870B2 (ja) * | 1986-09-30 | 1996-10-16 | 株式会社東芝 | 半導体記憶装置 |
| JPH023168A (ja) * | 1988-06-08 | 1990-01-08 | Nec Corp | 半導体メモリ装置 |
| JP3279681B2 (ja) * | 1992-09-03 | 2002-04-30 | 株式会社日立製作所 | 半導体装置 |
-
1982
- 1982-07-21 JP JP57125687A patent/JPS5919291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5919291A (ja) | 1984-01-31 |
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