JPS636952B2 - - Google Patents
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- JPS636952B2 JPS636952B2 JP55125471A JP12547180A JPS636952B2 JP S636952 B2 JPS636952 B2 JP S636952B2 JP 55125471 A JP55125471 A JP 55125471A JP 12547180 A JP12547180 A JP 12547180A JP S636952 B2 JPS636952 B2 JP S636952B2
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- JP
- Japan
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- digit line
- sense amplifier
- time
- digit
- true
- Prior art date
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- Expired
Links
- 239000004020 conductor Substances 0.000 claims 1
- 230000000295 complement effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はメモリ装置に関する。
１トランジスタ型MOSダイナミツクメモリを
高速動作させるには、アドレスバツフア回路、デ
コーダ回路、センスアンプ回路、プリチヤージ回
路などの内部回路の動作が早く完了するように設
計を行なえば良い。しかしデイジツト線として拡
散層又はポリシリコンを用いていると、高集積度
化のため、微細加工技術の使用に伴ない、デイジ
ツト線の抵抗が大きくなる。
高速動作させるには、アドレスバツフア回路、デ
コーダ回路、センスアンプ回路、プリチヤージ回
路などの内部回路の動作が早く完了するように設
計を行なえば良い。しかしデイジツト線として拡
散層又はポリシリコンを用いていると、高集積度
化のため、微細加工技術の使用に伴ない、デイジ
ツト線の抵抗が大きくなる。
その結果、デイジツト線のCR時定数が大きく
なり、デイジツト線のプリチヤージ、セル信号の
センスアンプ回路への伝達、センスアンプ回路に
よるデイジツト電荷の放電、入出力（Ｉ／Ｏ、
I-／Ｏ）バスからのデータの書き込み、負荷（ロ
ード）回路によるデイジツトハイレベルの持ち上
げに要する時間が長くなり、高速動作が困難とな
る。
なり、デイジツト線のプリチヤージ、セル信号の
センスアンプ回路への伝達、センスアンプ回路に
よるデイジツト電荷の放電、入出力（Ｉ／Ｏ、
I-／Ｏ）バスからのデータの書き込み、負荷（ロ
ード）回路によるデイジツトハイレベルの持ち上
げに要する時間が長くなり、高速動作が困難とな
る。
従来の方法は、デイジツト線のプリチヤージ回
路、センスアンプ回路Ｙデコーダ及びＹスイツ
チ、ロード回路はデイジツト線のどちらか一方の
端にそれぞれ１回路ずつ配置されている。そのた
め、デイジツト線のCR時定数が大きくなると動
作が遅くなる。
路、センスアンプ回路Ｙデコーダ及びＹスイツ
チ、ロード回路はデイジツト線のどちらか一方の
端にそれぞれ１回路ずつ配置されている。そのた
め、デイジツト線のCR時定数が大きくなると動
作が遅くなる。
本発明の目的はデイジツト線のCR時定数を実
効的に小さくしたメモリ装置を提供することにあ
る。
効的に小さくしたメモリ装置を提供することにあ
る。
本発明によるメモリ装置は平行して配置された
真補デイジツト線につながるプリチヤージ回路、
センスアンプ回路、Ｙデコーダ及びＹスイツチロ
ード回路の内、１回路ないしすべての回路が上記
真、補デイジツト線の中央部に接続されているこ
とを特徴とする。
真補デイジツト線につながるプリチヤージ回路、
センスアンプ回路、Ｙデコーダ及びＹスイツチロ
ード回路の内、１回路ないしすべての回路が上記
真、補デイジツト線の中央部に接続されているこ
とを特徴とする。
上記諸回路をデイジツト線の中央部に配置する
と、容量値、抵抗量共に1/2に見えるため、デイ
ジツト線の実効的なCR時定数は1/4となる。
と、容量値、抵抗量共に1/2に見えるため、デイ
ジツト線の実効的なCR時定数は1/4となる。
一方上記諸回路を複数回路デイジツト線におよ
そ等間隔に配置すれば、デイジツト線の実効的な
CR時定数を著しく小さくすることができる。た
とえば上記諸回路をｎ回路、デイジツト線の両端
を含め、等間隔に配置すれば容量値、抵抗値共に
１／２（ｎ−１）に見えるため、デイジツト線の実
効的なCR時定数は1/4（ｎ−１）2になる。
そ等間隔に配置すれば、デイジツト線の実効的な
CR時定数を著しく小さくすることができる。た
とえば上記諸回路をｎ回路、デイジツト線の両端
を含め、等間隔に配置すれば容量値、抵抗値共に
１／２（ｎ−１）に見えるため、デイジツト線の実
効的なCR時定数は1/4（ｎ−１）2になる。
以下図面を用いて説明を行なう。
第１図は従来のMOSダイナミツクメモリで使
用されている一例であり、真デイジツト線１、補
デイジツト線２、プリチヤージ回路１１，１２、
センスアンプ回路２１、Ｙデコーダ及びＹスイツ
チ３１，３２、ロード回路４１，４２で構成され
ており、上記諸回路は真、補デイジツト線のセン
スアンプ回路側の端に１回路ずつ配置されてい
る。セル信号の再生動作の説明を行なう。
用されている一例であり、真デイジツト線１、補
デイジツト線２、プリチヤージ回路１１，１２、
センスアンプ回路２１、Ｙデコーダ及びＹスイツ
チ３１，３２、ロード回路４１，４２で構成され
ており、上記諸回路は真、補デイジツト線のセン
スアンプ回路側の端に１回路ずつ配置されてい
る。セル信号の再生動作の説明を行なう。
第２図は真デイジツト線につながつているセル
の“１”信号（電荷のない状態を指す）の再生動
作の説明に必要な内部波形を示している。図中
φPRI、φWORD、φSE、φLOADはそれぞれプ
リチヤージ回路、ワード線、センスアンプ回路、
ロード回路の動作するタイミングを示している。
の“１”信号（電荷のない状態を指す）の再生動
作の説明に必要な内部波形を示している。図中
φPRI、φWORD、φSE、φLOADはそれぞれプ
リチヤージ回路、ワード線、センスアンプ回路、
ロード回路の動作するタイミングを示している。
最初時刻t1で真補両デイジツト線共にハイレベ
ルにプリチヤージされている。時刻t2で第１図に
は示されていないが、Ｘデコーダで１本のワード
線が選択され、それにつながるアクセスゲートが
オンしてセルと真デイジツト線が一方ダミーワー
ド線によりダミーセルと補デイジツト線が接続さ
れる。この結果セル信号がデイジツト線を経て、
センスアンプ回路に時刻t3までかかり伝達され
る。時刻t4でセンスアンプ回路が動作し、真、補
デイジツト線間に生じた微小信号を増幅する。第
２図の例では時刻t5までかかり、補デイジツト線
のハイレベルがOVまで放電される。時刻t6でロー
ド回路が動作し、時刻t7までかかつてセンスアン
プ動作が低下した真デイジツト線のハイレベルを
再び所定のハイレベルまで持上げる。
ルにプリチヤージされている。時刻t2で第１図に
は示されていないが、Ｘデコーダで１本のワード
線が選択され、それにつながるアクセスゲートが
オンしてセルと真デイジツト線が一方ダミーワー
ド線によりダミーセルと補デイジツト線が接続さ
れる。この結果セル信号がデイジツト線を経て、
センスアンプ回路に時刻t3までかかり伝達され
る。時刻t4でセンスアンプ回路が動作し、真、補
デイジツト線間に生じた微小信号を増幅する。第
２図の例では時刻t5までかかり、補デイジツト線
のハイレベルがOVまで放電される。時刻t6でロー
ド回路が動作し、時刻t7までかかつてセンスアン
プ動作が低下した真デイジツト線のハイレベルを
再び所定のハイレベルまで持上げる。
時刻t3で選択されていたワード線が非選択の状
態になり、アクセスゲートがオフしてセルの内容
が再生される。時刻t9でプリチヤージ回路が動作
し、時刻t10までかかつて真、補デイジツト線を
共にハイレベルにプリチヤージする。時刻t1〜t10
で１サイクルの動作を行なう。
態になり、アクセスゲートがオフしてセルの内容
が再生される。時刻t9でプリチヤージ回路が動作
し、時刻t10までかかつて真、補デイジツト線を
共にハイレベルにプリチヤージする。時刻t1〜t10
で１サイクルの動作を行なう。
次にライト動作の説明を行なう。第３図はライ
ト動作の説明に必要な内部波形を示している。図
中φPRI、φWORD、φSE、φYSW、はそれぞれ
プリチヤージ回路、ワード線、センスアンプ回
路、Ｙスイツチの動作しているタイミングを、実
線はもとあつたデータと逆データを、破線は同じ
データをライトする場合を示している。時刻t1〜
t5と時刻t8〜t10は再生動作の場合と同じである。
ト動作の説明に必要な内部波形を示している。図
中φPRI、φWORD、φSE、φYSW、はそれぞれ
プリチヤージ回路、ワード線、センスアンプ回
路、Ｙスイツチの動作しているタイミングを、実
線はもとあつたデータと逆データを、破線は同じ
データをライトする場合を示している。時刻t1〜
t5と時刻t8〜t10は再生動作の場合と同じである。
即ち時刻t2〜t3でセル信号がセンスアンプ回路
に伝達され、時刻t4〜t5でセンスアンプ回路が動
作しデイジツト線が放電される。時刻t6でＹデコ
ーダで選択されたＹスイツチがオンし、Ｉ／Ｏバ
スと真デイジツト線、I-／Ｏバスと補デイジツト
線が接続され、時刻t7までかかつて、データイン
バツフア回路（第１図には示されていない）から
Ｉ／Ｏ又はI-／Ｏバス、Ｙスイツチを経て、真補
デイジツト線線にデータが書き込まれる。時刻t8
でワード線が非選択状態になり、セルにデータが
蓄えられる、時刻t9〜t10で真、補デイジツト線の
プリチヤージが行なわれる。
に伝達され、時刻t4〜t5でセンスアンプ回路が動
作しデイジツト線が放電される。時刻t6でＹデコ
ーダで選択されたＹスイツチがオンし、Ｉ／Ｏバ
スと真デイジツト線、I-／Ｏバスと補デイジツト
線が接続され、時刻t7までかかつて、データイン
バツフア回路（第１図には示されていない）から
Ｉ／Ｏ又はI-／Ｏバス、Ｙスイツチを経て、真補
デイジツト線線にデータが書き込まれる。時刻t8
でワード線が非選択状態になり、セルにデータが
蓄えられる、時刻t9〜t10で真、補デイジツト線の
プリチヤージが行なわれる。
以上説明を行なつた動作の内セル信号の伝達時
間t2〜t3、デイジツト線の放電時間t4〜t5、ロー
ド回路の動作時間又は、Ｉ／Ｏ、I-／Ｏバスから
のデータ書き込み時間t6〜t7デイジツト線のプリ
チヤージ時間t9〜t10はデイジツト線のCR時定数
で決められる。そのため、デイジツト線のCR時
定数が大きくなると、高速動作は困難となる。
間t2〜t3、デイジツト線の放電時間t4〜t5、ロー
ド回路の動作時間又は、Ｉ／Ｏ、I-／Ｏバスから
のデータ書き込み時間t6〜t7デイジツト線のプリ
チヤージ時間t9〜t10はデイジツト線のCR時定数
で決められる。そのため、デイジツト線のCR時
定数が大きくなると、高速動作は困難となる。
本発明の一実施例を第４図に示す。
この実施例は、第１図と同様、真デイジツト線
１、補デイジツト線２、プリチヤージ回路１１，
１２、センスアンプ回路２１、Ｙデコーダ及びＹ
スイツチ３１，３２、ロード回路４１，４２で構
成されており、上記諸回路は真、補デイジツト線
の中央部に１回路ずつ配置されている例である。
第４図のようにデイジツト線の中央部から見たデ
イジツト線の実効的なCR時定数は、容量値、抵
抗値共に1/2になるため、第１図の場合と比較し
て1/4となる。
１、補デイジツト線２、プリチヤージ回路１１，
１２、センスアンプ回路２１、Ｙデコーダ及びＹ
スイツチ３１，３２、ロード回路４１，４２で構
成されており、上記諸回路は真、補デイジツト線
の中央部に１回路ずつ配置されている例である。
第４図のようにデイジツト線の中央部から見たデ
イジツト線の実効的なCR時定数は、容量値、抵
抗値共に1/2になるため、第１図の場合と比較し
て1/4となる。
本発明の他の実施例を第５図に示す。この実施
例は、真デイジツト線１、補デイジツト線２、プ
リチヤージ１１，１２，１３，１４、センスアン
プ回路２１、Ｙデコーダ及びＹスイツチ３１，３
２，３３，３４、ロード回路４１，４２，４３，
４４で構成されており、センスアツプ回路以外の
上記諸回路は真、補デイジツト線の両端に１回路
ずつ配置されている例である。
例は、真デイジツト線１、補デイジツト線２、プ
リチヤージ１１，１２，１３，１４、センスアン
プ回路２１、Ｙデコーダ及びＹスイツチ３１，３
２，３３，３４、ロード回路４１，４２，４３，
４４で構成されており、センスアツプ回路以外の
上記諸回路は真、補デイジツト線の両端に１回路
ずつ配置されている例である。
本発明の参考例を第６図に示す。この実施例
は、真デイジツト線１、補デイジツト線２、プリ
チヤージ回路１１，１２，１３，１４、センスア
ンプ回路２１，２２、Ｙデコーダ及びＹスイツチ
３１，３２，３３，３４、ロード回路４１，４
２，４３，４４で構成されており、上記諸回路は
真、補デイジツト線の両端に１回路ずつ配置した
例である。
は、真デイジツト線１、補デイジツト線２、プリ
チヤージ回路１１，１２，１３，１４、センスア
ンプ回路２１，２２、Ｙデコーダ及びＹスイツチ
３１，３２，３３，３４、ロード回路４１，４
２，４３，４４で構成されており、上記諸回路は
真、補デイジツト線の両端に１回路ずつ配置した
例である。
第５図、第６図のようにデイジツト線の両端か
ら見たデイジツト線の実効的なCR時定数は、容
量値、抵抗値共に1/2になるため、第１図の場合
と比較して1/4となる。
ら見たデイジツト線の実効的なCR時定数は、容
量値、抵抗値共に1/2になるため、第１図の場合
と比較して1/4となる。
第１図は上記諸回路をデイジツト線のセンスア
ンプ側の端に１回路ずつ配置した従来構成の１例
を示す図、第２図はセル信号再生動作説明のため
の内部波形を示す図、第３図はライト動作説明の
ための内部波形第４図は上記諸回路をデイジツト
線の中央部に１回路ずつ配置した本発明の１実施
例を示す図、第５図はセンスアンプ回路以外の上
記諸回路をデイジツト線の両端に１回路ずつ配置
した本発明の他の１実施例を示す図、第６図は上
記諸回路をデイジツト線の両端に１回路ずつ配置
した本発明の参考例を示す図である。 １……真デイジツト、２……補デイジツト、１
１，１２，１３，１４……プリチヤージ回路、２
１，２２……センスアンプ回路、３１，３２，３
３，３４……Ｙデコーダ及びＹスイツチ、４１，
４２，４３，４４……ロード回路、VDD……電源
電圧端子、VSS……GND電圧端子、Ｉ／Ｏ……真
データイン／データアウトバス端子、I-／Ｏ……
補データイン／データアウトバス端子。
ンプ側の端に１回路ずつ配置した従来構成の１例
を示す図、第２図はセル信号再生動作説明のため
の内部波形を示す図、第３図はライト動作説明の
ための内部波形第４図は上記諸回路をデイジツト
線の中央部に１回路ずつ配置した本発明の１実施
例を示す図、第５図はセンスアンプ回路以外の上
記諸回路をデイジツト線の両端に１回路ずつ配置
した本発明の他の１実施例を示す図、第６図は上
記諸回路をデイジツト線の両端に１回路ずつ配置
した本発明の参考例を示す図である。 １……真デイジツト、２……補デイジツト、１
１，１２，１３，１４……プリチヤージ回路、２
１，２２……センスアンプ回路、３１，３２，３
３，３４……Ｙデコーダ及びＹスイツチ、４１，
４２，４３，４４……ロード回路、VDD……電源
電圧端子、VSS……GND電圧端子、Ｉ／Ｏ……真
データイン／データアウトバス端子、I-／Ｏ……
補データイン／データアウトバス端子。
Claims (1)
- １ それぞれ電気的に一体の導体で形成されかつ
互いに平行に配置された一対のデイジツト線と、
該一対のデイジツト線に接続された一対の入力を
有する差動増幅回路によるセンスアンプ回路とを
有するメモリ装置において、前記センスアンプ回
路は前記一対のデイジツト線のほぼ中央部に接続
され、該センスアンプの一対の入力の一方は該一
対のデイジツト線の一方に接続され、該センスア
ンプの一対の入力の他方は該一対のデイジツト線
の他方と接続されていることを特徴とするメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125471A JPS5750387A (en) | 1980-09-10 | 1980-09-10 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125471A JPS5750387A (en) | 1980-09-10 | 1980-09-10 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750387A JPS5750387A (en) | 1982-03-24 |
| JPS636952B2 true JPS636952B2 (ja) | 1988-02-13 |
Family
ID=14910902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125471A Granted JPS5750387A (en) | 1980-09-10 | 1980-09-10 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750387A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051323A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | Ｃｍｏｓ伝送回路 |
| JP6433633B2 (ja) | 2016-08-22 | 2018-12-05 | 三菱電機株式会社 | 通信装置および帯域制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264236A (en) * | 1975-11-21 | 1977-05-27 | Toshiba Corp | Dynamic memory unit |
-
1980
- 1980-09-10 JP JP55125471A patent/JPS5750387A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264236A (en) * | 1975-11-21 | 1977-05-27 | Toshiba Corp | Dynamic memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750387A (en) | 1982-03-24 |
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