JPH0750553B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0750553B2 JPH0750553B2 JP59027044A JP2704484A JPH0750553B2 JP H0750553 B2 JPH0750553 B2 JP H0750553B2 JP 59027044 A JP59027044 A JP 59027044A JP 2704484 A JP2704484 A JP 2704484A JP H0750553 B2 JPH0750553 B2 JP H0750553B2
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- Japan
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- line pair
- data
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置、特に、高S/N化ならびに
高速化に好適な半導体メモリ装置に関する。
高速化に好適な半導体メモリ装置に関する。
従来高S/N化を達成する手段として、特願昭56−081042
がある。すなわち、第１図に示すように、第１の１本の
データ線を複数個、たとえばD00,D01,D02,D03あるいはD
10,D11,D12,D13に分割し、これらの分割されたデータ線
と、スイツチSW00などを介して第２のデータ線I/O
（０）,II/O（２）,I/O（３）とでデータの授受を行う
方式である。この方式では、第１のデータ線が細分化さ
れるために、その分だけメモリセルからみた負荷容量が
小さくなり高S/N化あるいは高速化が可能となる。ま
た、負荷容量の低減により、その充放電に伴なう消費電
力、過渡電源電流の低減も可能になる。
がある。すなわち、第１図に示すように、第１の１本の
データ線を複数個、たとえばD00,D01,D02,D03あるいはD
10,D11,D12,D13に分割し、これらの分割されたデータ線
と、スイツチSW00などを介して第２のデータ線I/O
（０）,II/O（２）,I/O（３）とでデータの授受を行う
方式である。この方式では、第１のデータ線が細分化さ
れるために、その分だけメモリセルからみた負荷容量が
小さくなり高S/N化あるいは高速化が可能となる。ま
た、負荷容量の低減により、その充放電に伴なう消費電
力、過渡電源電流の低減も可能になる。
なお、Ｗはワードライン、XDECおよびYDECはＸおよびＹ
デコーダ、RWCはリードライトコントローラ、MCはメモ
リセル、WEはライトイネーブル信号、Diは入力データ、
Doutは出力データを示す。
デコーダ、RWCはリードライトコントローラ、MCはメモ
リセル、WEはライトイネーブル信号、Diは入力データ、
Doutは出力データを示す。
第２図は上記をさらに具体化した従来例であり、やはり
同一出願にて開示されている。ここでは、対となるデー
タ線が平行して配置された折り返し形データ線方式（Fo
lded Data Line Arrangement）のメモリセルを採用
している。これについては、1980 ISSCC Digest of
Technical Papers,P,228−229に詳しく述べられてい
る。なお、簡単のため同図では第１図の多数に分割され
たデータ線のうち、単位となる部分のみを抽出して示し
てある。
同一出願にて開示されている。ここでは、対となるデー
タ線が平行して配置された折り返し形データ線方式（Fo
lded Data Line Arrangement）のメモリセルを採用
している。これについては、1980 ISSCC Digest of
Technical Papers,P,228−229に詳しく述べられてい
る。なお、簡単のため同図では第１図の多数に分割され
たデータ線のうち、単位となる部分のみを抽出して示し
てある。
同図では、メモリアレーMA内のデータ対線D,と他のメ
モリアレーMA′内のデータ対線Ｄ′，′に共通にセン
スアンプSA,データ線プリチヤージ回路PC,ダミーセルD
C,I/O,▲▼との接続を制御するスイツチ回路SWを
配置している。これらの回路を共通にし、XDECで制御さ
れるゲートコントロールGCを介してD,あるいはＤ′，
′に結線し、いずれか一方の、選択されたメモリセル
MCに属するGCをONにすれば、MCからの読み出し信号電圧
は共通データ線CD,▲▼に伝達される。その信号電
圧は各SAで増幅され、この増幅された信号は、YDECで制
御されて出力されるYCによつて制御される。すなわち、
YC0によつて制御されるSAの出力だけが各I/O▲▼
に現われ、さらに第１図に示したリード／ライトコント
ロール回路（RWC）によつて、アドレス信号Ａと書き込
み読み出し制御信号WEに制御されたデータ出力Doutがチ
ツプ外部にとり出される。書き込みも同様に、チツプ外
部からのデータ入力Diが選択されたI/O線に入力され
て、選択されたMCに入力されることによつて行われる。
モリアレーMA′内のデータ対線Ｄ′，′に共通にセン
スアンプSA,データ線プリチヤージ回路PC,ダミーセルD
C,I/O,▲▼との接続を制御するスイツチ回路SWを
配置している。これらの回路を共通にし、XDECで制御さ
れるゲートコントロールGCを介してD,あるいはＤ′，
′に結線し、いずれか一方の、選択されたメモリセル
MCに属するGCをONにすれば、MCからの読み出し信号電圧
は共通データ線CD,▲▼に伝達される。その信号電
圧は各SAで増幅され、この増幅された信号は、YDECで制
御されて出力されるYCによつて制御される。すなわち、
YC0によつて制御されるSAの出力だけが各I/O▲▼
に現われ、さらに第１図に示したリード／ライトコント
ロール回路（RWC）によつて、アドレス信号Ａと書き込
み読み出し制御信号WEに制御されたデータ出力Doutがチ
ツプ外部にとり出される。書き込みも同様に、チツプ外
部からのデータ入力Diが選択されたI/O線に入力され
て、選択されたMCに入力されることによつて行われる。
第２図（Ｂ）の動作波形を用いてさらに詳細に説明す
る。なお、ここではMOSトランジスタはｎチヤネル形を
仮定する。まずブリチヤージ信号φＰによつて全ノード
（D,,CD,▲▼,D′，′など）が高電位にプリチ
ヤージされた後、XDECによつてワード線Ｗが選択されて
ワードパルスφＷが出力されると、それに接続される全
MCが選択されて、それに対応したデータ線（たとえば
Ｄ）に、MCの記憶容量CSとデータ線の容量とで決定され
る微少信号電圧が出力される。同時にダミーセルDCから
も、φDWをONすることによつてCDに参照電圧が発生す
る。尚、ワード線が選択れる以前に、選択されるMCが属
さないゲートコントロールGC′は、GCL′をプリチヤー
ジ時の高レベルから低レベルにすることによつてOFFと
なり、GCはONのままとなつている。したがつてD,CDには
MCからの情報に対応した信号電圧が、，▲▼には
DCからの参照電圧が現われる。この参照電圧はDCの容量
がCs/2に選ばれているために、MCの情報“1"“0"に対応
してD,CDに現われる読み出し電圧の中間に設定されるか
ら、センスアンプSAの入力端には、情報“1"“0"に対応
した微妙な変動電圧が常に現われることになる。その後
に起動パルスφａによつてSAを動作させて上記の差動電
圧を増幅する。その後でＹデコーダYDECで選択されたYC
にφｙが出力され、増幅された差動電圧は、スイツチSW
を経てI/O線に差動でとり出される。本回路の特長は、
データ線がGC,GC′によつてさらに２分割されている
ため、メモリセルからの信号電圧が大きくなる。I/O
線のとり出しが片側ではなく、MAとMA′の中間になつて
いるので高速に読み出し書き込み動作ができる。プリ
チヤージ回路PCや、DCがMA,MA′に共通化されているの
でそれだけ面積が小になることである。尚、第２図
（Ｂ）は電源電圧Vcc＝5Vの例であり、φP,GCL,GCL′が
7.5Vなのは、データ線D0,D0に同じ電圧がプリチヤージ
されるように、十分高電圧を与えるためである。また、
φW,φDWを7.5Vにしているのは、ワード線をコンデンサ
で7.5Gに昇圧することによつて、メモリセルからの読み
出し電圧を高くとるためである。また、φｙが7.5Vなの
は、書き込み動作時にI/O,▲▼からCD0,▲▼
０に5Vの信号を伝達するためと、CD0,▲▼０からI/
O,▲▼に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。これらの信号の具体的発
生法については、上記出願に具体的に述べてある。
る。なお、ここではMOSトランジスタはｎチヤネル形を
仮定する。まずブリチヤージ信号φＰによつて全ノード
（D,,CD,▲▼,D′，′など）が高電位にプリチ
ヤージされた後、XDECによつてワード線Ｗが選択されて
ワードパルスφＷが出力されると、それに接続される全
MCが選択されて、それに対応したデータ線（たとえば
Ｄ）に、MCの記憶容量CSとデータ線の容量とで決定され
る微少信号電圧が出力される。同時にダミーセルDCから
も、φDWをONすることによつてCDに参照電圧が発生す
る。尚、ワード線が選択れる以前に、選択されるMCが属
さないゲートコントロールGC′は、GCL′をプリチヤー
ジ時の高レベルから低レベルにすることによつてOFFと
なり、GCはONのままとなつている。したがつてD,CDには
MCからの情報に対応した信号電圧が、，▲▼には
DCからの参照電圧が現われる。この参照電圧はDCの容量
がCs/2に選ばれているために、MCの情報“1"“0"に対応
してD,CDに現われる読み出し電圧の中間に設定されるか
ら、センスアンプSAの入力端には、情報“1"“0"に対応
した微妙な変動電圧が常に現われることになる。その後
に起動パルスφａによつてSAを動作させて上記の差動電
圧を増幅する。その後でＹデコーダYDECで選択されたYC
にφｙが出力され、増幅された差動電圧は、スイツチSW
を経てI/O線に差動でとり出される。本回路の特長は、
データ線がGC,GC′によつてさらに２分割されている
ため、メモリセルからの信号電圧が大きくなる。I/O
線のとり出しが片側ではなく、MAとMA′の中間になつて
いるので高速に読み出し書き込み動作ができる。プリ
チヤージ回路PCや、DCがMA,MA′に共通化されているの
でそれだけ面積が小になることである。尚、第２図
（Ｂ）は電源電圧Vcc＝5Vの例であり、φP,GCL,GCL′が
7.5Vなのは、データ線D0,D0に同じ電圧がプリチヤージ
されるように、十分高電圧を与えるためである。また、
φW,φDWを7.5Vにしているのは、ワード線をコンデンサ
で7.5Gに昇圧することによつて、メモリセルからの読み
出し電圧を高くとるためである。また、φｙが7.5Vなの
は、書き込み動作時にI/O,▲▼からCD0,▲▼
０に5Vの信号を伝達するためと、CD0,▲▼０からI/
O,▲▼に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。これらの信号の具体的発
生法については、上記出願に具体的に述べてある。
以上述べた従来技術により高S/N化、高速化が可能とな
る。しかしながら、第２図の従来技術ではGC,GC′で囲
まれた共通部の回路構成が複雑で、またさらにこれら
は、データ線配置のピツチで決まる狭い領域に収める必
要があるため、レイアウト設計が極めて繁雑、困難とな
る。したがつて、回路相互の位置関係や回路定数を最適
に設計することが不可能となる。このため、回路性能を
犠牲にした設計を強いられることになり、上に述べた特
長を充分発揮することが不可能であつた。
る。しかしながら、第２図の従来技術ではGC,GC′で囲
まれた共通部の回路構成が複雑で、またさらにこれら
は、データ線配置のピツチで決まる狭い領域に収める必
要があるため、レイアウト設計が極めて繁雑、困難とな
る。したがつて、回路相互の位置関係や回路定数を最適
に設計することが不可能となる。このため、回路性能を
犠牲にした設計を強いられることになり、上に述べた特
長を充分発揮することが不可能であつた。
本発明の目的は上記問題を解決して、回路相互の位置関
係や、回路定数設計の自由度を高めて、高S/N、高速の
半導体記憶装置を提供することにある。
係や、回路定数設計の自由度を高めて、高S/N、高速の
半導体記憶装置を提供することにある。
本発明においては、データ線の共通回路部を異なる他の
２本以上とのデータ線間で共用する方式として、共用回
路を２個所以上に分散配置して、設計の自由度を高め
る。
２本以上とのデータ線間で共用する方式として、共用回
路を２個所以上に分散配置して、設計の自由度を高め
る。
以下、本発明の詳細を実施例によつて説明する。
第３図は本発明の一実施例である。ここではデータ線を
D00〜D03、あるいはD10〜D13の４本に分割し、各２本毎
にI/O線I/O（０）,I/O（１）を付加した例を示してい
る。
D00〜D03、あるいはD10〜D13の４本に分割し、各２本毎
にI/O線I/O（０）,I/O（１）を付加した例を示してい
る。
同図でCC1,CC2が各データ線で共用する回路である。こ
れらの具体的回路としては第２図に示したセンスアンプ
SA、データ線プリチヤージ回路PC、ダミーセルDC、I/O
線との接続制御用スイツチ回路SW、さらに、81 ISSCC
Digest of Technical Papers,P.84などに述べられ
ているような対となつたデータ線のうち高電位側のデー
タ線電位を補償する高電位補償回路RSなどがある。これ
らの回路のうちどの回路を使い、CC1,CC2のいずれに属
させるかは目的に応じ種々変更される。なお、ここでI/
O線はCC2から取り出しているが、これは一例であり、CC
1から取り出すようにすることも可能であることは言う
までもない。
れらの具体的回路としては第２図に示したセンスアンプ
SA、データ線プリチヤージ回路PC、ダミーセルDC、I/O
線との接続制御用スイツチ回路SW、さらに、81 ISSCC
Digest of Technical Papers,P.84などに述べられ
ているような対となつたデータ線のうち高電位側のデー
タ線電位を補償する高電位補償回路RSなどがある。これ
らの回路のうちどの回路を使い、CC1,CC2のいずれに属
させるかは目的に応じ種々変更される。なお、ここでI/
O線はCC2から取り出しているが、これは一例であり、CC
1から取り出すようにすることも可能であることは言う
までもない。
CC1,CC2の回路はGC0〜GC3′の回路により切換えが行な
われる。すなわち、ワード線によつて選択されたメモリ
セルMCが属するデータ線の両端のGC回路をオンとして、
CC1,CC2をそのデータ線に接続して所定の動作を行な
う。たとえば、D00,D10,D02,D12に属するメモリセルがX
DECによつて選択されるとGC0GC0′,GC2,GC2′をオンに
して、CC1CC2をそれぞれ接続し、MCからの信号をI/O
（０）,I/O（１）によつて外部に取り出す。書き込みも
同様の経路を通して行なわれる。
われる。すなわち、ワード線によつて選択されたメモリ
セルMCが属するデータ線の両端のGC回路をオンとして、
CC1,CC2をそのデータ線に接続して所定の動作を行な
う。たとえば、D00,D10,D02,D12に属するメモリセルがX
DECによつて選択されるとGC0GC0′,GC2,GC2′をオンに
して、CC1CC2をそれぞれ接続し、MCからの信号をI/O
（０）,I/O（１）によつて外部に取り出す。書き込みも
同様の経路を通して行なわれる。
以上の実施例によれば、共通回路部をCC1,CC2の２個所
に分散できるので、従来問題になつたレイアウト設計の
繁雑さや、それに伴なう性能劣化の問題を大幅に改善で
きる。また、２本のデータ線で回路を共用するので、チ
ツプ面積を低減できる。なお、本実施例では第２図に示
した従来例に比べて、アレーの外側に配置した共用回路
部（ここではCC1）を１個余分に必要とするが、その面
積増加は分割数が多い場合にはほとんど無視できる。た
とえ分割数が小さいとしても、本実施例に得られる効果
に比してその影響はほとんど無視できる。また、本実施
例において、選択されないデータ線に属するメモリセル
は、その形式によつては選択されたデータ線のメモリセ
ルと同時に、そのワード線に信号を印加しても構わな
い。すなわち、フリツプフロツプ形のメモリセルなどは
ワード線に信号を印加しても記憶情報は破壊されないの
でワード線に信号を印加しても良く、その分だけXDECを
簡略化することができる。一方１トランジスタ形などの
メモリセルではワード線に信号が印加されると記憶情報
が破壊されるので、選択されないデータ線に属するメモ
リセルのワード線には信号を印加しないようにすべきこ
とは言うまでもない。
に分散できるので、従来問題になつたレイアウト設計の
繁雑さや、それに伴なう性能劣化の問題を大幅に改善で
きる。また、２本のデータ線で回路を共用するので、チ
ツプ面積を低減できる。なお、本実施例では第２図に示
した従来例に比べて、アレーの外側に配置した共用回路
部（ここではCC1）を１個余分に必要とするが、その面
積増加は分割数が多い場合にはほとんど無視できる。た
とえ分割数が小さいとしても、本実施例に得られる効果
に比してその影響はほとんど無視できる。また、本実施
例において、選択されないデータ線に属するメモリセル
は、その形式によつては選択されたデータ線のメモリセ
ルと同時に、そのワード線に信号を印加しても構わな
い。すなわち、フリツプフロツプ形のメモリセルなどは
ワード線に信号を印加しても記憶情報は破壊されないの
でワード線に信号を印加しても良く、その分だけXDECを
簡略化することができる。一方１トランジスタ形などの
メモリセルではワード線に信号が印加されると記憶情報
が破壊されるので、選択されないデータ線に属するメモ
リセルのワード線には信号を印加しないようにすべきこ
とは言うまでもない。
第４図は第３図のさらに具体的な実施例であり、第２図
と同様、対となるデータ線が平行して配置された折り返
し形データ線方式のメモリセルを採用している。また、
簡単のため第３図の一部を取り出して示してある。
と同様、対となるデータ線が平行して配置された折り返
し形データ線方式のメモリセルを採用している。また、
簡単のため第３図の一部を取り出して示してある。
本実施例では、高電位補償回路RSとデータ線プリチヤー
ジ回路PC、センスアンプSAとスイツチ回路SWを組みとし
て、第３図のCC1,CC2にそれぞれ対応させている。な
お、同図でダミーセルDCは簡単のため省略してあるが、
CC1,CC2のいずれのグループに入れてもよい。また、DC
のみはデータ線毎に単独に設けても勿論よい。これは他
の回路についても同様である。
ジ回路PC、センスアンプSAとスイツチ回路SWを組みとし
て、第３図のCC1,CC2にそれぞれ対応させている。な
お、同図でダミーセルDCは簡単のため省略してあるが、
CC1,CC2のいずれのグループに入れてもよい。また、DC
のみはデータ線毎に単独に設けても勿論よい。これは他
の回路についても同様である。
第４図（Ｂ）に本実施例の動作波形を示しているが、RS
により読み出し動作線の高電位側（“1"）データ線の電
位がVcc（ここでは5V）に高められている点を除くと、
他は第２図（Ｂ）とほぼ同一波形を示している。すなわ
ち、データ線のプリチヤージ終了後、たとえば、データ
線D02,▲▼が選択された場合、φGC2,φGC2′の
み高電圧を保ち、各共通回路がGC2,GC2′によつてD02,
▲▼に接続される。その後第２図と同様にして、
MCの読み出し動作が行なわれた後、φＢが印加される
と、RSによつて高電位側のデータ線電位が、Vccまで持
ち上げられる。ここで、φGC2,φGC2′が読み出し動作
後に再び7.5Vに昇圧されているのは、RSによつてデータ
線が充分Vccまで持ち上げられるようにするためであ
る。なお、φGC2′はRSの動作に直接関連しないので、
φGC2と同時に7.5Vまで持ち上げる必要はなく、動作終
了後に余裕を持つて持ち上げても良い。
により読み出し動作線の高電位側（“1"）データ線の電
位がVcc（ここでは5V）に高められている点を除くと、
他は第２図（Ｂ）とほぼ同一波形を示している。すなわ
ち、データ線のプリチヤージ終了後、たとえば、データ
線D02,▲▼が選択された場合、φGC2,φGC2′の
み高電圧を保ち、各共通回路がGC2,GC2′によつてD02,
▲▼に接続される。その後第２図と同様にして、
MCの読み出し動作が行なわれた後、φＢが印加される
と、RSによつて高電位側のデータ線電位が、Vccまで持
ち上げられる。ここで、φGC2,φGC2′が読み出し動作
後に再び7.5Vに昇圧されているのは、RSによつてデータ
線が充分Vccまで持ち上げられるようにするためであ
る。なお、φGC2′はRSの動作に直接関連しないので、
φGC2と同時に7.5Vまで持ち上げる必要はなく、動作終
了後に余裕を持つて持ち上げても良い。
以上述べた実施例によれば、第３図で述べた効果に加え
て、RSを付加したことにより、データ線の高電位側の電
圧が、センスアンプの動作、あるいはYC線との結合など
で、たとえVcc以下に低下したとしても、Vccまで持ち上
げることが可能であるため、メモリセル内の記憶電圧が
Vccとなり（信号量の増大）、安定動作するメモリを実
現できる。特にYC線との結合雑音は、アドレスマルチプ
レツクス方式DRAMにおいて、ページモード動作が連続し
て行なわれる場合に顕著となり本実施例による効果が大
きい。
て、RSを付加したことにより、データ線の高電位側の電
圧が、センスアンプの動作、あるいはYC線との結合など
で、たとえVcc以下に低下したとしても、Vccまで持ち上
げることが可能であるため、メモリセル内の記憶電圧が
Vccとなり（信号量の増大）、安定動作するメモリを実
現できる。特にYC線との結合雑音は、アドレスマルチプ
レツクス方式DRAMにおいて、ページモード動作が連続し
て行なわれる場合に顕著となり本実施例による効果が大
きい。
第５図は、第４図の実施例をCMOS回路で構成した実施例
である。同図で矢印を付したものがＰチヤネル形のMOS
トランジスタを示しており、その他はＮチヤネル形MOS
トランジスタを示している。
である。同図で矢印を付したものがＰチヤネル形のMOS
トランジスタを示しており、その他はＮチヤネル形MOS
トランジスタを示している。
ここでは、IBM Technical Disclosure Bulletin,Vo
l.25 No10,March 1983,P.5088−P.5091.に述べられて
いるようなP/N両MOSトランジスタで構成したフリツプフ
ロツプ形のセンスアンプを、P,N両チヤネル形に分離し
て、SAP,SANとし、それぞれをPC,SWと組み合わせて第３
図に示したCC1,CC2の共通回路としている。これら各回
路のグループにおいては、GCのMOSトランジスタも含め
て同一チヤネル形に統一している。これは両チヤネル形
のMOSトランジスタを同一シリコン基板上に形成する際
に、1983 Symposium on VLSI Technology,Dig.of
Tech.Papers,P32〜P35.などに述べられているように、
両トランジスタを電気的に分離し、かついずれか一方の
トランジスタを形成するウエルと称する領域が必要とな
るが、同一ウエル内に極力多数のトランジスタを形成す
るようにし、ウエル形成に要する無効領域を低減しよう
とするものである。しかし上記は設計の目的に応じて種
々変えられることは言うまでもなく、P/N両トランジス
タで同一グループを形成することも目的に応じて可能で
あり、さらに各回路の組み合わせも、第４図の実施例で
述べたように全く任意である。たとえば、SAN,SW,PCを
一つのグループとして、SAPのみで他方のグループを構
成することも可能である。その際にはPCはＮチヤネルMO
Sトランジスタとする方が、上に述べた面積を低減する
目的のためには望ましい。また、ＮチヤネルMOSトラン
ジスタの方が、他方に比べコンダクタンスが大きい事が
1983 Symposium on VLSI Technology,Dig.of Tec
h.Papers,P.32〜35.などで知られているが、そのためプ
リチヤージ速度を速める目的の場合にも好適である。な
お、Ｐ形シリコン基板を用いてCMOS回路を実現する際に
は、Ｎ形ウエル内にＰチヤネルMOSトランジスを形成
し、Ｎ形シリコン基板を用いる場合は、Ｐ形ウエル内に
ＮチヤネルMOSトランジスタを形成することは良く知ら
れているとおりである。各々の反対のチヤネルのトラン
ジスタはシリコン基板上に直接形成することは言うまで
もない。
l.25 No10,March 1983,P.5088−P.5091.に述べられて
いるようなP/N両MOSトランジスタで構成したフリツプフ
ロツプ形のセンスアンプを、P,N両チヤネル形に分離し
て、SAP,SANとし、それぞれをPC,SWと組み合わせて第３
図に示したCC1,CC2の共通回路としている。これら各回
路のグループにおいては、GCのMOSトランジスタも含め
て同一チヤネル形に統一している。これは両チヤネル形
のMOSトランジスタを同一シリコン基板上に形成する際
に、1983 Symposium on VLSI Technology,Dig.of
Tech.Papers,P32〜P35.などに述べられているように、
両トランジスタを電気的に分離し、かついずれか一方の
トランジスタを形成するウエルと称する領域が必要とな
るが、同一ウエル内に極力多数のトランジスタを形成す
るようにし、ウエル形成に要する無効領域を低減しよう
とするものである。しかし上記は設計の目的に応じて種
々変えられることは言うまでもなく、P/N両トランジス
タで同一グループを形成することも目的に応じて可能で
あり、さらに各回路の組み合わせも、第４図の実施例で
述べたように全く任意である。たとえば、SAN,SW,PCを
一つのグループとして、SAPのみで他方のグループを構
成することも可能である。その際にはPCはＮチヤネルMO
Sトランジスタとする方が、上に述べた面積を低減する
目的のためには望ましい。また、ＮチヤネルMOSトラン
ジスタの方が、他方に比べコンダクタンスが大きい事が
1983 Symposium on VLSI Technology,Dig.of Tec
h.Papers,P.32〜35.などで知られているが、そのためプ
リチヤージ速度を速める目的の場合にも好適である。な
お、Ｐ形シリコン基板を用いてCMOS回路を実現する際に
は、Ｎ形ウエル内にＰチヤネルMOSトランジスを形成
し、Ｎ形シリコン基板を用いる場合は、Ｐ形ウエル内に
ＮチヤネルMOSトランジスタを形成することは良く知ら
れているとおりである。各々の反対のチヤネルのトラン
ジスタはシリコン基板上に直接形成することは言うまで
もない。
第５図では第４図と同様ダミーセルDCは省略してある
が、前にも述べたように任意の位置に配置してもよい。
が、前にも述べたように任意の位置に配置してもよい。
第４図のデータ線プリチヤージ電圧は電源電圧Vcc（5
V）として説明したが、ここではプリチヤージ電圧はVDP
として、 の例を説明している。以下動作の詳細を第５図（Ｂ）を
参照しながら説明する。
V）として説明したが、ここではプリチヤージ電圧はVDP
として、 の例を説明している。以下動作の詳細を第５図（Ｂ）を
参照しながら説明する。
まず、プリチヤージ信号φＰによつて、全データ線（D
01,▲▼,CD012,▲▼,D02,▲▼,
CD023,▲▼,D03,▲▼など）をVDPすな
わち1/2Vcc（ここでは2.5V）にプリチヤージするここで
PCはＰチヤネル形MOSトランジスタで構成してあるから0
Vでオンになり、5Vではオフになる。続いてD02,▲
▼のデータ線対が選択されたとすると、GC2,GC2′は
オンのまま、GC1′,GC3はオンからオフになるようにそ
れぞれφGCが印加される。すなわち、φGC1′は0Vから5
Vに、φGC2は0Vのまま、φGC2′は5Vのまま、φGC3は5V
から0Vにする。次いでワード線にφｗが印加されるとMC
からデータ線に信号が読み出されるが、 であるから、情報“1"の場合は正方向（D02実線）に情
報“0"の場合は負方向（D02波線）のように信号が出力
される。したがつて、このようなプリチヤージ電圧に設
定した場合には、ダミーセルは不要とすることもでき
る。あるいは、第４図（Ａ）のDC内の容量を極めて小さ
くして、ワード線とデータ線の結合雑音のみを▲
▼に、対となるD02（MCによつてワード線との結合雑音
が生じる）と同相雑音として発生する形式のDCを使用す
ることもできる。
01,▲▼,CD012,▲▼,D02,▲▼,
CD023,▲▼,D03,▲▼など）をVDPすな
わち1/2Vcc（ここでは2.5V）にプリチヤージするここで
PCはＰチヤネル形MOSトランジスタで構成してあるから0
Vでオンになり、5Vではオフになる。続いてD02,▲
▼のデータ線対が選択されたとすると、GC2,GC2′は
オンのまま、GC1′,GC3はオンからオフになるようにそ
れぞれφGCが印加される。すなわち、φGC1′は0Vから5
Vに、φGC2は0Vのまま、φGC2′は5Vのまま、φGC3は5V
から0Vにする。次いでワード線にφｗが印加されるとMC
からデータ線に信号が読み出されるが、 であるから、情報“1"の場合は正方向（D02実線）に情
報“0"の場合は負方向（D02波線）のように信号が出力
される。したがつて、このようなプリチヤージ電圧に設
定した場合には、ダミーセルは不要とすることもでき
る。あるいは、第４図（Ａ）のDC内の容量を極めて小さ
くして、ワード線とデータ線の結合雑音のみを▲
▼に、対となるD02（MCによつてワード線との結合雑音
が生じる）と同相雑音として発生する形式のDCを使用す
ることもできる。
上記により読み出された信号は、CD012,▲
▼,CD023,▲▼に伝達され、SAP,SANによつて
増幅する。このとき、SAPはデータ線を高くする方向
に、SANは低くする方向に増幅動作を行なう。ここで両
者の増幅動作は第５図（Ｂ）のように、同時に行なつて
も良いし、目的に応じて前後に時間をズラして行なつて
も良い。このようにして、“1"は5V,“0"は0Vに増幅さ
れた信号は、GCを通してD02,▲▼に伝達される。
このとき、SAPで増幅した5Vに対してはGC2のＰチヤネル
MOSトランジスタは非飽和領域で動作する。一方、SANで
増幅した0Vに対してはGC2′のＮチヤネルMOSトランジス
タも非飽和領域で動作する。したがつて、第４図で述べ
たように、トランジスタのしきい電圧による電位ドロツ
プを補償する目的でφGCを昇圧（Ｎチヤネルに対しては
約7.5V,Pチヤネルに対しては約−2.5V）する必要なし
に、5V（Ｎチヤネル）,0V（Ｐチヤネル）のままで、そ
れぞれの信号をD02,▲▼に伝達できる。なお、こ
のときCD012,▲▼の動作電圧は低い電圧（0
V）の領域で、GCのトランジスタが飽和領域で動作する
ため、VTPからVccの範囲になる。また、一方CD023,▲
▼の動作電圧の範囲は同様の理由により、0Vか
らVcc−VTNとなる。ここで、VTP,VTNはそれぞれＰチヤ
ネル,NチヤネルMOSトランジスタのしきい電圧である。
その後は前に述べたように、スイツチSWを経てI/O
（１），▲▼（１）に差動信号として出力され
る。このときφｙは第２図と同様7.5Vに昇圧しても良い
が、ここでは書き込み動作時には、たとえI/O（１）か
らの書き込み電圧が5Vより低くなつてもSAPによつて自
動的に5Vにさげられるため、特に7.5Vにする必要はな
く、5Vの振幅でもよい。
▼,CD023,▲▼に伝達され、SAP,SANによつて
増幅する。このとき、SAPはデータ線を高くする方向
に、SANは低くする方向に増幅動作を行なう。ここで両
者の増幅動作は第５図（Ｂ）のように、同時に行なつて
も良いし、目的に応じて前後に時間をズラして行なつて
も良い。このようにして、“1"は5V,“0"は0Vに増幅さ
れた信号は、GCを通してD02,▲▼に伝達される。
このとき、SAPで増幅した5Vに対してはGC2のＰチヤネル
MOSトランジスタは非飽和領域で動作する。一方、SANで
増幅した0Vに対してはGC2′のＮチヤネルMOSトランジス
タも非飽和領域で動作する。したがつて、第４図で述べ
たように、トランジスタのしきい電圧による電位ドロツ
プを補償する目的でφGCを昇圧（Ｎチヤネルに対しては
約7.5V,Pチヤネルに対しては約−2.5V）する必要なし
に、5V（Ｎチヤネル）,0V（Ｐチヤネル）のままで、そ
れぞれの信号をD02,▲▼に伝達できる。なお、こ
のときCD012,▲▼の動作電圧は低い電圧（0
V）の領域で、GCのトランジスタが飽和領域で動作する
ため、VTPからVccの範囲になる。また、一方CD023,▲
▼の動作電圧の範囲は同様の理由により、0Vか
らVcc−VTNとなる。ここで、VTP,VTNはそれぞれＰチヤ
ネル,NチヤネルMOSトランジスタのしきい電圧である。
その後は前に述べたように、スイツチSWを経てI/O
（１），▲▼（１）に差動信号として出力され
る。このときφｙは第２図と同様7.5Vに昇圧しても良い
が、ここでは書き込み動作時には、たとえI/O（１）か
らの書き込み電圧が5Vより低くなつてもSAPによつて自
動的に5Vにさげられるため、特に7.5Vにする必要はな
く、5Vの振幅でもよい。
以上述べた実施例によれば、第３図、第４図で述べた効
果の他に、以下のような効果が得られる。
果の他に、以下のような効果が得られる。
すなわち、本実施例によれば、P/N両チヤネルのMOSトラ
ンジスタをそれぞれ同一のグループの回路に分けて配置
することにより、ウエル形成に要する無効領域の面積を
最小にすることができる。また、本実施例ではφGC,φ
ｙを電源電圧Vcc以上に昇圧することなしに、データ線
の動作電圧を0VからVccの範囲にすることができる。ま
た、CD012,▲▼,CD023,▲▼の動
作電圧の振幅は、それぞれ電源電圧Vccからしきい電圧
を引いた値となるため、本発明が有する低消費電力特性
に加えて、さらに低消費電力になる。なお、本実施例の
ように とする場合には、プリチヤージは高、低両データ線を短
絡することによつて、そのまま にプリチヤージできることは良く知られているとおりで
ある。このとき、VDP端子からはデータ線対でのリーク
電流による電位の低下を補償するだけの電流を供給する
のみで良い。
ンジスタをそれぞれ同一のグループの回路に分けて配置
することにより、ウエル形成に要する無効領域の面積を
最小にすることができる。また、本実施例ではφGC,φ
ｙを電源電圧Vcc以上に昇圧することなしに、データ線
の動作電圧を0VからVccの範囲にすることができる。ま
た、CD012,▲▼,CD023,▲▼の動
作電圧の振幅は、それぞれ電源電圧Vccからしきい電圧
を引いた値となるため、本発明が有する低消費電力特性
に加えて、さらに低消費電力になる。なお、本実施例の
ように とする場合には、プリチヤージは高、低両データ線を短
絡することによつて、そのまま にプリチヤージできることは良く知られているとおりで
ある。このとき、VDP端子からはデータ線対でのリーク
電流による電位の低下を補償するだけの電流を供給する
のみで良い。
尚、第５図の実施例では折り返しデータ線方式とデータ
線対分割を採用することにより高S/N比、低消費電力を
達成できるとともに、センス動作および再書き込みを行
うセンスアンプのうち、特に、高電圧側（Vcc）の再書
き込みを行うＰチャネルセンスアンプSAPをデータ線対
分割用の一対のスイッチ手段GCL2′の一対のＮチャネル
MOSトランジスタにより分割されたデータ線対のうちメ
モリセル側データ線対部分CD012,▲▼,D02,
▲▼に接続し、センスアンプによる再書き込みに
際し、一対のスイッチ手段GCL2′のＮチャネルMOSトラ
ンジスタのしきい値電圧による電圧ドロップを回避する
ことができる。また、入出力回路側データ線対部分CD
023,▲▼には、入出力回路SWとＮチャネルセ
ンスアンプSANとが接続されているため、この入出力回
路SWとこのＮチャネルセンスアンプSANとを、これらを
中心にして左右に分割された二つのデータ線対で共有で
き、回路素子数を低減することができる。
線対分割を採用することにより高S/N比、低消費電力を
達成できるとともに、センス動作および再書き込みを行
うセンスアンプのうち、特に、高電圧側（Vcc）の再書
き込みを行うＰチャネルセンスアンプSAPをデータ線対
分割用の一対のスイッチ手段GCL2′の一対のＮチャネル
MOSトランジスタにより分割されたデータ線対のうちメ
モリセル側データ線対部分CD012,▲▼,D02,
▲▼に接続し、センスアンプによる再書き込みに
際し、一対のスイッチ手段GCL2′のＮチャネルMOSトラ
ンジスタのしきい値電圧による電圧ドロップを回避する
ことができる。また、入出力回路側データ線対部分CD
023,▲▼には、入出力回路SWとＮチャネルセ
ンスアンプSANとが接続されているため、この入出力回
路SWとこのＮチャネルセンスアンプSANとを、これらを
中心にして左右に分割された二つのデータ線対で共有で
き、回路素子数を低減することができる。
もし、低電圧側（０）の再書き込みを行うＮチャネルセ
ンスアンプSANと高電圧側（Vcc）の再書き込みを行うＰ
チャネルセンスアンプSAPとをデータ線対分割用の一対
のスイッチ手段GCL2′の一対のＮチャネルMOSトランジ
スタにより分割されたデータ線対のうち入出力回路側デ
ータ線対部分CD023,▲▼に接続した場合は、
ＰチャネルセンスアンプSAPにより高電圧側（Vcc）まで
プルアップされた再書き込み高電圧はデータ線対分割用
のスイッチ手段GCL2′のＮチャネルMOSトランジスタの
ドレイン・ソース経路を介してメモリセルMCに書き込ま
れるため、メモリセルMCへの高電圧再書き込みに際し
て、このデータ線対分割用のＮチャネルMOSトランジス
タのしきい値電圧による電圧ドロップが生じるものであ
る。
ンスアンプSANと高電圧側（Vcc）の再書き込みを行うＰ
チャネルセンスアンプSAPとをデータ線対分割用の一対
のスイッチ手段GCL2′の一対のＮチャネルMOSトランジ
スタにより分割されたデータ線対のうち入出力回路側デ
ータ線対部分CD023,▲▼に接続した場合は、
ＰチャネルセンスアンプSAPにより高電圧側（Vcc）まで
プルアップされた再書き込み高電圧はデータ線対分割用
のスイッチ手段GCL2′のＮチャネルMOSトランジスタの
ドレイン・ソース経路を介してメモリセルMCに書き込ま
れるため、メモリセルMCへの高電圧再書き込みに際し
て、このデータ線対分割用のＮチャネルMOSトランジス
タのしきい値電圧による電圧ドロップが生じるものであ
る。
尚、第４図の実施例では高電圧側（Vcc）の再書き込み
を行う高電位補償回路は４つのMOSトランジスタと２つ
のキャパシタと素子数が多いのに対して、第５図の高電
圧側（Vcc）の再書き込みを行うＰチャネルセンスアン
プSAPは２つのＰチャネルMOSトランジスタと素子数が少
ないと言う利点が有る。
を行う高電位補償回路は４つのMOSトランジスタと２つ
のキャパシタと素子数が多いのに対して、第５図の高電
圧側（Vcc）の再書き込みを行うＰチャネルセンスアン
プSAPは２つのＰチャネルMOSトランジスタと素子数が少
ないと言う利点が有る。
以上、各実施例において本発明の詳細を説明したが、本
発明の適用範囲はこれらに限定されず、種々の場合に適
用可能なことは言うまでもない。たとえば、実施例にお
いては左右のデータ線において、回路を共用する図面を
示したが、これらは論理的な動作を説明するものであ
り、空間的、幾何学的な位置関係は例えば、左右のデー
タ線のみでなく、上下のデータ線間などでも同一回路を
共用することもできる。また、その他に特願昭57−1256
87に述べられているメモリアレー構成、さらには特願昭
58−161838に述べられているＸデコーダとＹデコーダを
平行に配置するメモリアレー構成にもそのまま適用でき
る。
発明の適用範囲はこれらに限定されず、種々の場合に適
用可能なことは言うまでもない。たとえば、実施例にお
いては左右のデータ線において、回路を共用する図面を
示したが、これらは論理的な動作を説明するものであ
り、空間的、幾何学的な位置関係は例えば、左右のデー
タ線のみでなく、上下のデータ線間などでも同一回路を
共用することもできる。また、その他に特願昭57−1256
87に述べられているメモリアレー構成、さらには特願昭
58−161838に述べられているＸデコーダとＹデコーダを
平行に配置するメモリアレー構成にもそのまま適用でき
る。
以上述べた本発明によれば、データ線の動作に関連のあ
る回路を複数のデータ線で共用することにより、各回路
を空間的、電気的に分散を図り、それによつて設計の自
由度を著しく大きくして、高S/N、高速の半導体記憶装
置を提供できる。
る回路を複数のデータ線で共用することにより、各回路
を空間的、電気的に分散を図り、それによつて設計の自
由度を著しく大きくして、高S/N、高速の半導体記憶装
置を提供できる。
第１図，第２図は従来技術、第３図，第４図，第５図は
本発明の実施例を説明する図である。
本発明の実施例を説明する図である。
Claims (4)
- 【請求項１】互いに対向して略並行に配置されるととも
に一対のスイッチ手段によって複数に分割されたデータ
線対と、 上記データ線対の延在する方向と略直交する方向に配置
されたワード線と、 上記データ線対のデータ線と上記ワード線との交点に配
置されたダイナミック型のメモリセルと、 上記データ線対の延在する方向と略直交する方向に互い
に略並行に配置された入出力データ線対と、 上記データ線対と上記入出力データ線対とに接続された
入出力回路と、 上記データ線対のそれぞれのデータ線の間の電位差をセ
ンスするとともに再書き込みを行うセンスアンプとを具
備してなる半導体記憶装置であって、 上記一対のスイッチ手段は一対のＮチャネルMOSトラン
ジスタからなり、 ゲートとドレインがクロスカップル接続された一対のＰ
チャネルMOSトランジスタからなるＰチャネルセンスア
ンプによって上記センスアンプの一部が構成され、 ゲートとドレインがクロスカップル接続された一対のＮ
チャネルMOSトランジスタからなるＮチャネルセンスア
ンプによって上記センスアンプの他の一部が構成され、 上記一対のスイッチ手段の一端は上記分割された上記デ
ータ線対のうち上記メモリセルが接続された側のデータ
は線対部分に接続され、 上記一対のスイッチ手段の他端は上記分割された上記デ
ータ線対のうち上記入出力回路が接続された側のデータ
線対部分に接続され、 上記メモリセル側データ線対部分に上記Ｐチャネルセン
スアンプが接続され、 上記入出力回路側データ線対部分に上記Ｎチャネルセン
スアンプが接続されたことを特徴とする半導体記憶装
置。 - 【請求項２】上記メモリセル側データ線対部分に、上記
データ線対のそれぞれのデータ線を該データ線の取り得
る高電圧と低電圧との略中間の電圧にプリチャージする
プリチャージ回路が接続されてなることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】上記ダイナミック型のメモリセルは１トラ
ンジスタ、１キャパシタから構成されたダイナミック型
メモリセルであることを特徴とする特許請求の範囲第１
項または第２項に記載の半導体記憶装置。 - 【請求項４】上記一対のスイッチ手段の上記一端と上記
他端との間の導通・非導通は制御信号により制御可能で
あることを特徴とする特許請求の範囲第１項から第３項
までの何れかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027044A JPH0750553B2 (ja) | 1984-02-17 | 1984-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027044A JPH0750553B2 (ja) | 1984-02-17 | 1984-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171691A JPS60171691A (ja) | 1985-09-05 |
| JPH0750553B2 true JPH0750553B2 (ja) | 1995-05-31 |
Family
ID=12210068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027044A Expired - Lifetime JPH0750553B2 (ja) | 1984-02-17 | 1984-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750553B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
| JPS5919291A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | 半導体メモリ装置 |
-
1984
- 1984-02-17 JP JP59027044A patent/JPH0750553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171691A (ja) | 1985-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |