JPH09306169A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 DRAM(ダイナミックランダムアクセスメモリ)
では大容量化に伴い、動作時に同時に充放電されるデー
タ線の本数が増加し、消費電力が増大する問題がある。
これを抑えるためにデータ線を多分割して、短くした場
合、チップ面積の増加が問題となる。 【解決手段】 データ線を多分割し、データ線と平行に
i/o線を配線して階層化することによりチップ面積の増
加を抑える。さらにi/o線も多分割し、i/o線の消費電力
と遅延の増加を抑える。 【効果】 低消費電力化を計るためにデータ線の分割数
を増やしても、面積の増加を小さくすることが可能であ
る。また、Ｙゲート回路の負荷が増加せず、高速ページ
モード動作において高いデータレートを保つことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にDRAM(ダイナミック・ランダム・アクセス・メ
モリ)の低消費電力化に関するものである。

【０００２】

【従来の技術】近年、DRAMは高集積化が進み、すでに1G
b DRAMの試作チップが発表されている。このような大容
量のDRAMを実現する際の最も大きな問題点は消費電力の
増加である。DRAMの消費電力はメモリーアレーによるも
のと周辺回路によるものに分けられるが、通常、前者が
大きな割合を占める。メモリーアレーが消費する電力は
データ線の寄生容量Cdの充放電に伴うものである。大容
量チップでは同時に充放電されるデータ線の本数が増加
するため、消費電力が大きくなるのである。

【０００３】このCdの充放電電力を低減するため、ある
いはメモリーセルの読み出し信号を増加させるため、デ
ータ線を多分割する方式が注目されている。この方式に
ついては例えば、「超LSIメモリ」(伊藤清男著、培風
館、1994年発行、133-140ページ)に詳述されている。

【０００４】図13に本願に先立って検討した多分割デー
タ線方式のメモリーアレーを示す。これはデータ線方向
に512ビットのメモリーセルを配置したメモリーアレー
の例である。この図では、一行分の単位メモリアレーが
描かれており、メモリーアレー全体は、この単位メモリ
アレーを繰り返し配置したものである。この図では1本
のデータ線対を4分割し、各々の分割したデータ線対(D1
0-D10Bなど)には128ビットのメモリーセル(MC)が接続さ
れている。この方式ではメモリーセルからデータを読み
出す際 、及びメモリーセルへデータを書き込む際に、
充放電されるデータ線対は4分割の中のいずれか一つで
ある。すなわち分割する前に比べると充放電される寄生
容量が1/4になり、メモリーアレーの消費電力を1/4に低
減することが可能である。なお、この方式では面積の増
加を抑えるために端部にYデコーダ(Ydec)を配置し、そ
の出力であるY選択線(YS10)をデータ線と平行に配線
し、列アドレスで指定されたYゲート回路(YG10-YG14)を
制御している。ここで、センスアンプはレイアウトを容
易にするために、交互配置している。すなわち、データ
線対D10-D10Bには左右選択トランジスタQL11-QL11Bを介
してセンスアンプ(SA11)、プリチャージ回路(PB11)、Y
ゲート回路(YG11)が接続され、また、Ｄ１１−Ｄ１１Ｂ
にもＱＲ１１−ＱＲ１１Ｂを介してSA11、PB11、YG11が
接続されており、両側のデータ線対でこれらを共用す
る。他のデータ線対も同様な構成を有している。ただし
両端のデータ線対D'10-D'10BおよびD'13-D'13Bには直接
SA、PB、YGが接続され、単独でこれら利用する。この配
置では、データ線1本おきに左右のセンスアンプを交互
に使用しており、センスアンプの幅(ワード線方向の長
さ)をデータ線ピッチ2対(4本)分に広げている。YG11はI
/O線対I/O11-I/O11Bに接続しており、I/O11-I/O11Bには
リードライト回路(RWC11)が接続している。Yデコーダ(Y
dec)の出力にはY選択線YS10が接続され、YS10はYゲート
回路YG10からYG14に共通に入力している。ここで、MC、
SA、PB、YGの具体的な回路図は図1６（ａ）から（ｄ）
で後述するものと同様である。

【０００５】図13の回路のRead動作を図14を用いて説明
する。ここではワード線W10とD10の交点のMCからデータ
を読み出す。チップに入力される行アドレスストローブ
信号RASBが2Vの初期状態ではプリチャージ信号PC11が2V
であり、スイッチ選択線(SL11 、SR11など)も2Vになっ
ており、D10-D10Bは1Vにプリチャージされている。いわ
ゆるVcc/2 プリチャージ方式である。この状態からRASB
を0Vに下げ、チップを活性化させて行アドレスを確定し
た後、PC11、SR11を0Vに下げてD10-D10Bをフローティン
グにし、ワード線W11を2.5Vに上げる。するとD10上にメ
モリーセルから0.1V程度の信号が出てきて、D10-D10Bの
間に電位差が生ずる。その後SN11を0Vへ、SP11を2Vへと
変化することにより、この電位差をCMOSセンスアンプSA
で増幅する。十分増幅された後に、チップに入力される
列アドレスストローブ信号CASBを0Vに下げて列アドレス
を確定し、YS10を2Vに上げてYG11を開き、D10-D10BとI/
O11-I/O11Bを接続する。I/O11-I/O11BなどのI/O対線は
初期状態では2Vにプリチャージされているが、YG11を開
くことにより、D10-D10B上の相補データがI/O11-I/O11B
に現われる。高速化のためにI/O対線上での信号の伝送
は0.5V程度の小振幅になるようにRWCのバイアス回路を
設計する。図13には示さないが、RWCはI/O線対上の相補
データを増幅し出力バッファへと伝送し、出力バッファ
はチップ外へデータを出力する。CASBが再び2Vに戻った
後、YS10を0Vに戻してYG11を閉じる。RASBが2Vに戻った
後の終了動作は以下のようになる。W10を0Vに下げ、増
幅された読み出しデータを再度メモリーセルに書き込
む。その後PC11、SR11を2Vに上げ、SN11、SP11を1Vに戻
して、D10-D10Bを再度1Vにプリチャージすることによ
り、Readサイクルを終了する。なお、このときW10とD'1
0の交点のMCからもデータが読み出され、I/O10-I/O10B
へ出力される。

【０００６】図15に図１３の回路のWrite動作を示す。R
eadと同様にW10とD10の交点のMCへデータを書き込む場
合を例にとる。初めに上記のRead動作と同様の制御を行
い、MCから古い情報を読み出す。D10-D10Bの電位差がSA
により十分増幅された後に、CASBを0Vに下げて列アドレ
スを確定する。これによりI/O11-I/O11BはRWC11によっ
て書き込みデータに対応して、相補に駆動される。これ
とともに、YS10を2Vに上げてYG11を開き、I/O11-I/O11B
上のデータをD10-D10Bに書き込む。CASBが再び2Vに戻っ
た後、YS10を0Vに戻してYG11を閉じる。RASBが再び2Vに
戻った後は、Readサイクルと同様の終了動作を行って、
Writeサイクルを終了する。ここでワード線電圧は2.5V
であり、データ線の取り得る最大電圧2Vより十分大き
く、トランジスタのしきい電圧(ここでは0.4Vと仮定)の
影響をなくせるため、安定な読み出し書き込みが可能で
ある。

【０００７】

【発明が解決しようとする課題】従来のデータ線多分割
方式では、データ線の分割数を増やすと次のような問題
がある。

【０００８】(1)センスアンプ、プリチャージ回路、Yゲ
ート回路、さらにメインアンプ等のI/O関連の周辺回路
の数がデータ線の分割数に比例して増加し、チップ面積
が増加する。これは、個々の分割データ線ごとにこれら
の回路が必要なためである。

【０００９】(2)Y選択線(YS10など)に接続されるYゲー
ト回路(YG11など)数が分割数が多くなるほど増加し、YS
線から見た負荷が大きくなる。このため高速ページモー
ドなどのいわゆる高速カラム動作が困難になる。このモ
ードでは1本のワード線が選択され、それに接続された
多数のメモリセルから対応するセンスアンプに同時に読
み出され、増幅、ラッチされたデータを、Y選択線を短
いサイクルで時系列に選択することで、チップ外へのデ
ータの伝送速度を高めなけばならない。しかし、上述の
ようにY選択線の負荷が大きいと、選択のサイクルを短
くできず、高いデータ伝送速度が得られないためであ
る。

【００１０】従って本発明の目的は、データ線の分割数
を増加したときに、チップ面積を増加させず、また、Y
選択線の負荷を増加させない回路方式を提供することに
ある

【００１１】。

【課題を解決するための手段】本発明の特長は、チップ
面積を増加させずに、またY選択線の負荷を増加させず
に、データ線の分割数を増加させることにある。このた
めに、回路構成と制御パルスのタイミングあるいは取り
得る電圧振幅に以下の特長がある。

【００１２】(1)各々のデータ対線を階層構成(D、i/o)
にし、1本のi/oに対して、分割された複数のD(以下デー
タ線)をスイッチ用トランジスタを介して接続する。(2)
プリチャージ回路とYゲート回路はi/oに接続し、複数の
サブデータ線で共通に用いる。(3)i/oも多分割し、Y選
択線でYゲート回路を制御する。これらを組み合わせる
ことにより面積が小さいDRAMチップが実現可能である。
また、本メモリーアレーでは、データ線の分割数を増や
してもYゲート回路の数が増加しない。従って、Y選択線
の負荷が増加しない。すなわち、高速ページモードなど
においても短いサイクルでY選択線を選択していくこと
が可能であり、高いデータレートのDRAMチップが実現で
きる。

【００１３】

【発明の実施の形態】

(実施例1)以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１４】図1に本発明の階層型多分割データ線方式
のメモリーアレーを示す。図１のメモリアレーは、大き
な部分から小さな部分へと順に、メモリマット（ＭＡＴ
０）、サブアレー（ＳＭＡ０、ＳＭＡ１、...)、単位ア
レー（ＵＡ０、ＵＡ１、ＵＡ２、...）、そして要素単
位アレー（ＰＵＡ０、ＰＵＡ１）への階層的な構造をも
つ。

【００１５】単位アレーＵＡ０は512個のメモリーセル
が接続されたデータ線対を4分割した例であり、分割さ
れたデータ線対には各々128ビットのメモリーセル(MC)
を接続する。分割前のデータ線は、例えばこの図のデー
タ線Ｄ０と重なる仮想線上でＰＵＡ０からＰＵＡ１へと
延在する１本の線であり、この線を分割した複数のデー
タ線はＰＵＡ０のＤ０とＤ１の２本、省略されてはいる
がその規則性から容易にわかるＰＵＡ１のＤ２とＤ３の
２本とあわせて合計４本になる。それぞれの分割された
データ線を分割前の長いデータ線と区別するためにサブ
データ線と呼ぶこともできるが、以下の説明では便宜上
単にデータ線と呼ぶ。

【００１６】さらに、単位アレーＵＡ０は第１と第２の
要素単位アレー（ＰＵＡ０，ＰＵＡ１）からなる。ＰＵ
Ａ０の中では、ワード線方向に2対、データ線方向に2
対、の合計４対のデータ線(D0-D0B、D'0-D'0B、D1-D1
B、D'1-D'1B)に対して1対のサブ入出力線(i/o0-i/o0B)
を配置する。このサブ入出力線は、図１の特徴的部分で
あり、サブ入出力線とは略直交しかつメモリマットＭＡ
Ｔ０内に渡って延在する主入出力線（I/O0,I/O0B)と区
別される。以下の説明ではサブ入出力線と主入力線を略
記してそれぞれ、i/o線とI/O線のように記述する。そし
て、データ線方向にＰＵＡ０と同じ構造を持つ第２の要
素単位アレーＰＵＡ１を配置して、それぞれのYゲート
回路(YG)をY選択線(YS0)で制御する。なお、1本のデー
タ線対に接続されるMCの個数、1本のi/o線対に接続する
データ線対の数、および1本のYS線で制御される要素単
位アレーの数は、実施例に限定されるものではなく、本
願の効果が実質的に得られる範囲内で種々変更すること
ができる。

【００１７】以下要素単位アレーＰＵＡ０の内部につい
て詳しく説明する。ＰＵＡ０は、特に制限されないが６
４本のワード線ｗと２対データ線（例えばD0,D0B,D0,D0
B)の所定の交点に合計１２８個のメモリセルＭＣが配置
された、２個のメモリセルブロックを持つ。このメモリ
セルの配置はいわゆる折り返し型データ線配置の一つで
ある。この図のワード線Ｗは、図３で後述する階層化ワ
ード線の一部だけを書いてある。このメモリセルブロッ
クの両側には、センスアンプ（例えばSA0,SA1)を交互配
置する。すなわち、それぞれのデータ線対、例えばD0と
D0B対線には、左右選択トランジスタ(QL1-QL1B)を介し
てセンスアンプ(SA1)、スイッチ用トランジスタ(QT1-QT
1B)を接続し、また、D1-D1BにもQR1-QR1Bを介してSA1、
QT1-QT1Bを接続して、両側のデータ線対でこれらを共用
する。両端のデータ線対D'0-D'0BおよびD'1-D'1Bには直
接SA、QTを接続して、単独でこれら利用する。この配置
では、データ線1本おきに左右のセンスアンプを交互に
使用しており、センスアンプの幅(ワード線方向の長さ)
をデータ線ピッチ2対(4本)分に広げられる利点がある。
i/o対線i/o0-i/o0Bには各々のデータ線のQT0-QT0BからQ
T2-QT2B、プリチャージ回路(PB)、Yゲート回路(YG)が共
通に接続されている。I/O線対I/O-I/OBにはYG、および
リードライト回路(RWC)が接続されている。Yデコーダ(Y
dec)の出力にはY選択線(YS0)が接続され、YS0はYGに入
力されている。

【００１８】メモリーセル(MC)、CMOSセンスアンプ(S
A)、プリチャージ回路(PB)、Yゲート回路(YG)の具体的
な回路図を図1６(ａ)から(d)に示す。メモリセルＭＣは
いわゆるダイナミック形メモリセルと呼ばれるものであ
り、トランスファＭＯＳトランジスタとキャパシタから
なる。ＣＭＯＳセンスアンプＳＡは交差結合されたＮ型
とＰ型のトランジスタからなり、電源供給端であるＳＮ
とＰＮに所定の電位差が印加されるとき相補データ入力
端子ＤとＤＢの電位差を増幅する。本明細書でのＭＯＳ
トランジスタ記号はこの図に示すように矢印のあるもの
はＰ型、無いものはＮ型である。また、プリチャージ回
路ＰＢは、メモリセルに読み書きを行わないときにプリ
チャージ信号ＰＣをうけて動作しi/o線対及びデータ線
を電源電圧の半分であるＶｃｃ／２にプリチャージす
る。Ｙゲート回路はi/o線とI/O線との接続を制御するス
イッチ回路でＹ選択線ＹＳにより制御される。

【００１９】ワード線は階層構造をとる。この方式につ
いては例えば「超LSIメモリ」(伊藤清男著、培風館、19
94年発行、158-161ページ)に詳しく述べられている。ワ
ード線に加えて、Xブロック選択信号にも階層構造をと
ることができる。ここでXブロック選択信号とは図１に
おいてデータ線対とi/o線との接続を制御するスイッチ
(例えばＱTO、ＱTOB)を制御する信号で、Xブロック選択
線（XS0,XS1,XS2）に印可される。図2にXブロック選択
線XS及びワード線の階層構造を示す。XSは複数のサブア
レーごとに分割されており、サブアレーの端部に配置さ
れたXSドライバにより駆動される。XSを選択する際は、
XSと平行に複数のサブアレー上を配線された主Ｘブロッ
ク選択線MXSと、サブアレー端部をデータ線と平行に配
線されたサブアレーブロック選択線RXSを各々のドライ
バにより活性化する。ワード線についても同様に主ワー
ド線MWとサブアレーワード選択線RXの論理和によりワー
ド線Wを選択する。このような階層構造では、W、XSの長
さが短くなり、配線遅延が短縮される。

【００２０】また、1個のサブアレーにRXを複数配線
し、これらでWを選択すると、同一サブアレー内の複数
のWで1本のMWを共用することができる。これによりMWの
配線ピッチをWよりも広げることが可能である。MXS、MW
にはXS、Wよりも上層の配線を用いているため、MWおよ
びMXSのピッチが広ければ配線プロセスが容易になる。

【００２１】図1の回路のRead動作を図3を用いて説明す
る。ここでは一例として図１のＰＵＡ０のワード線W0と
D0の交点のMCからデータを読み出す。行アドレスストロ
ーブ信号RASBが2Vの初期状態ではプリチャージ信号PC
1、左右選択信号SL1、SR1、及びXS0からXS2までは2Vで
あり、全てのデータ線はi/o0-i/o0Bを通じて1Vにプリチ
ャージされている。この状態からRASBを0Vに下げて行ア
ドレスを確定した後、PC1、SR1、及びXS0、XS2を0Vに下
げる。SL1、XS1は2Vのままである。これにより、D0-D0B
のみがi/o0-i/o0Bに接続され、かつフローティング状態
となる。ここでW0を2.5Vに上げる。するとDL0上にMCか
ら0.1V程度の信号が出てきて、DL0-DL0Bの間に電位差が
生ずる。そこでセンスアンプＳＡ１のSN1を0Vへ、SP1を
2Vへと変化することにより、この電位差をＳＡ１で増幅
する。このとき、i/o0、i/o0Bも各々2V、0Vへ増幅され
る。i/o0-i/o0Bの電位差が十分増幅された後、列アドレ
スストローブ信号CASBを0Vに下げて列アドレスを確定
し、YS0を2Vに上げてYGを開き、i/o0-i/o0BとI/O0-I/O0
Bを接続する。I/O0-I/O0Bは初期状態では2Vにプリチャ
ージされているが、YG0を開くことにより、i/o0-i/o0B
上の相補データがI/O0-I/O0Bに現われる。高速化のた
め、読み出し書き込み回路RWC0にバイアス回路を設けて
I/O0-I/O0B上での信号を0.5Vの小振幅にする。RWC0はI/
O線対上の相補データを増幅して出力バッファへと伝送
し、出力バッファはチップ外へデータを出力する。CASB
が再び2Vに戻った後、YS0を0Vに戻してYGを閉じる。RAS
Bが2Vに戻った後の終了動作は以下のようになる。W0を0
Vに下げ、データを再度MCに書き込む。その後SN1、SP1
を1Vに戻して、XS0からXS2まで、SR1、PC1を2Vに上げ、
D0-D0Bを再度1Vにプリチャージすることにより、Readサ
イクルを終了する。

【００２２】図4に図１の回路のWrite動作を示す。Read
同様にワード線W0とD0の交点のMCへデータを書き込む。
初めに上記のRead動作と同様の制御を行い、MCから古い
情報を読み出す。i/o0-i/o0Bの電位差がＳＡ１により十
分増幅された後に、CASBを0Vに下げて列アドレスを確定
する。これによりI/O0-I/O0BはRWC0により書き込みデー
タに対応して、相補に駆動される。これとともに、YS0
を2Vに上げてYG0を開き、I/O0-I/O0B上のデータをi/o0-
i/o0Bを通じてD0-D0Bに書き込む。CASBが再び2Vに戻っ
た後、YS0を0Vに戻してYG0を閉じる。RASBが再び2Vに戻
った後は、Readサイクルと同様の終了動作を行って、Wr
iteサイクルを終了する。

【００２３】図5に図1の回路図に対応したメモリーセル
のレイアウト(平面図)、図6にそのA点-A'点間の断面構
造を示す。ここで、LはMOSトランジスタの活性領域、ST
Nはキャパシタの蓄積ノード、SNCTはSTNとLとの接続領
域、DLCTはデータ線DとLとの接続領域、Wはワード線を
示す。他の記号の意味は上に示したとおりである。ワー
ド線W、データ線Dとしては例えば、ポリシリコン、ポリ
シリコンと金属の積層構造、高融点金属などを用いるこ
とができる。ここで金属を用いた場合、配線抵抗を下げ
ることができ、アクセス時間を小さくできる効果があ
る。i/o、YS、MWには例えばアルミ、銅などの低抵抗の
金属を用いれば、配線抵抗が下がり、遅延時間を小さく
できる効果がある。一方、これらの配線が短く、遅延が
問題にならないばあいはタングステンなどの抵抗が比較
的高い金属をもちいてプロセスの自由度を高めることも
できる。キャパシタの絶縁膜Cとしては、酸窒化シリコ
ンのほかに、酸化タンタル、BST、PZTなどの高誘電体を
用いることができる。高誘電体を用いた場合、単位面積
あたりの容量を大きくすることができ、小面積で読み出
し信号の大きいキャパシタを実現できる。キャパシタの
構造としては図6に示した平面スタック型の他にも、円
筒型などの立体構造を用いることができる。平面型はプ
ロセスが簡単になる利点を持つ。円筒型は底面積を小さ
くしてもキャパシタの表面積を大きくできる利点を持
つ。これらのキャパシタ構造については例えば「超LSI
メモリ」(伊藤清男著、培風館、1994年発行、15-21ペー
ジ)に詳しく述べられている。

【００２４】図5ではW0を活性化したときにはD0とD'0と
キャパシタが接続される。すなわち、図のようにデータ
線1本おきにD0-D0B、D'0-D'0Bが対線となるため、図1で
データ線1本ごとに左右のセンスアンプへ交互に接続し
ている。

【００２５】メモリセルのレイアウトは、図7に示すよ
うな第二のレイアウトも可能である。この場合は隣り合
ったデータ線が対になるため、データ線2本ごとに左右
のセンスアンプへ交互に接続する図8のような接続とな
る。

【００２６】第一のレイアウトではSNCT、STNが互い違
いに配置されているが、第二のレイアウトではこれらが
一直線に並んでいる。したがって、第一のレイアウトは
SNCTを形成する際に、余裕が大きいという利点を持って
いる。一方、第二のレイアウトはSNを形成する際に位相
シフトリソグラフィを適用しやすい利点がある。

【００２７】また、第二のレイアウトはデータ対線の間
隔が狭く、センスアンプ部分でデータ線対を広げる領域
が必要になるため、センスアンプの面積は第一のレイア
ウトのほうが小さくなる利点がある。一方、第二のレイ
アウトではデータ対線が隣接して配線されているため、
電気的なバランスがとれ、信号をセンスする時のS/Nが
高くなる利点がある。

【００２８】以上の回路構成、動作方式を取ることによ
り本発明は次のような利点を有する。

【００２９】(1)データ線を多分割しても面積の増加を
抑えることが可能である。

【００３０】本構成では 、低消費電力化を計るために
データ線の分割数を増やして、1対のi/o線に接続される
データ線の数を増やしても、プリチャージ回路とYゲー
ト回路は1本のi/oにつき、それぞれ1個のままである。
なお、i/o線を付加しても、i/o線の単位長さあたりの寄
生容量は、単純な配線容量なのでデータ線よりもはるか
に小さい(1/2 - 1/3)。したがって、消費電力の増加は
少なく、またセルからの読み出し信号の減少もすくな
い。

【００３１】(2)データ線の分割数を増やしても高いデ
ータレートが保たれる。

【００３２】本構成ではデータ線を分割しても、Yゲー
ト回路の数が増加せず、Y選択線の負荷が増加しない。
すなわち、高速ページモードなどにおいても短いサイク
ルでY選択線を選択していくことが可能であり、高いデ
ータレートのDRAMが実現できる。

【００３３】(3)i/o線の遅延・消費電力が小さい。

【００３４】本構成ではi/o線を分割しているため、i/o
線が長くなり過ぎて、その寄生容量が増加し、i/o線で
の消費電力やアクセス時間が増加する恐れがない。

【００３５】(4)アクセス、及びサイクル時間は増加し
ない。

【００３６】以上のRead-Write動作のタイミングは図１
３の動作方法と同じであるので、プリチャージ回路とＹ
ゲート回路を複数のメモリセルブロックで共用しても、
アクセス、サイクルの増加はない。。W0を2.5Ｖにあげ
たときにW0とD'0の交点のMCからも同時にデータが読み
出されるが、XS0は0ＶでQT-QTBはオフしておりi/o線対
上にはデータは出てこない。さらに、D'0-D'0BとD0-D0B
には独立にセンスアンプSA0、SA1が接続されているた
め、SA1を動作させるときに同時に、SA0を動作させて、
MCにデータを再書き込みを行なうことができる。したが
って、データ線を階層化したことによりサイクルが長く
なることはない。

【００３７】(5)i/o線のピッチをデータ線ピッチよりも
広げることができる。

【００３８】通常、データ線ピッチは高集積化の点から
リソグラフィー等のプロセスで決まる最小加工寸法に近
い値に選ぶが、i/o線はデータ線より上層の配線層を用
いているので、i/o線のピッチはデータ線のピッチより
も大きい。本アレー構成ではi/o線のピッチをデータ線2
対分(D0-D0B、D'0-D'0B)に広げており、プロセスを容易
にする上で大きな利点を有している。また、本発明では
YSをi/oと同層とした場合でも、データ線2対(4本)の幅
に対して、i/o線1対(2本) + YS線1本の計3本を配線すれ
ばよいため、これらの配線ピッチはデータ線よりも広が
る。したがって、本アレー構成は、従来例に示した構成
に配線層を追加することなく実現可能であるという利点
を有している。

【００３９】(6)i/o線へのノイズカップリングをYS線が
シールドする効果がある。

【００４０】YS線を対になるi/oの外側へ配置するとi/o
線対へのノイズをシールドする効果があり、より安定な
メモリー動作が可能になる利点がある。

【００４１】(実施例2)本発明の第二の実施例では第一
の実施例のアレー構成を用いて、i/o線の電圧振幅をデ
ータ線の電圧振幅よりも小さくする。これは、i/o線の
長さが長く、寄生容量が大きい場合にi/o線の充放電の
消費電力を低減するのに有効である。

【００４２】第二の実施例のRead動作を図9を用いて説
明する。第一の実施例と同様なRead動作を行ない、信号
がD0上に現れた後、本実施例ではSN1を0.75Ｖへ、SP1を
1.25Ｖへと駆動する。この結果D0-D0B及び、i/o-i/oBの
電圧差は0.5Ｖとなる。I/O線への読み出しの際は、すで
にi/oが小振幅化されているため、I/Oに特にバイアス回
路を設ける必要はなく、1Vにプリチャージして読み出
す。RASBが上がった後は、始めにXS1を0Vに戻し、D0-D0
Bとi/o0-i/o0Bを分離した後、SN1を0Ｖへ、SP1を2Ｖへ
と駆動する。この結果D0-D0Bの電圧差が2Vとなり、MCが
2Vフルに書き込まれる。その後、W0を閉じ、PC1,SR1,XS
1を2VにあげてD0-D0Bを再び1Vへ戻して、Readサイクル
を終了する。

【００４３】Write動作は図10を用いて以下のように説
明される。上記の読み出し動作を行ない、i/o線対が増
幅された後、CASBを0Vに下げて、RWC0がI/O0-I/O0Bを書
込データに対応して駆動する。このとき、データ線の振
幅は0.5VなのでI/O線の振幅も0.5Vでよい。これと同時
にYS0を2Vに上げてi/o0を通してD0へデータを書き込
む。CASBを上げて書き込みを終了したあとの動作は読み
出しと同じである。

【００４４】なお、本実施例では、i/o線の振幅を低減
しているため、i/o線の寄生容量がある程度増えても、
消費電力が問題にならない場合がある。この場合は、i/
o線は分割せずに、YデコーダとYゲート回路を近くに配
置し、YSを局所的な配線にできる。したがってYSをアレ
ー上に配線する必要がなくなり、i/o線のピッチを広げ
ることができる利点がある。

【００４５】(実施例3)本発明の第三の実施例では第一
の実施例のアレー構成を用いて、S/Nを高める動作方式
をとる。初めにi/o線とデータ線を切り離しておいてか
らメモリーセルからデータ線上に信号を読み出して、信
号をあるレベルまでデータ線上で増幅した後に、i/o線
とデータ線を接続する。この場合、i/o線とデータ線を
接続したままメモリーセルから信号を読み出す場合に比
較して、i/o線の分だけ寄生容量が小さいため、読み出
し信号量が増加する。

【００４６】第三の実施例のRead動作を図11を用いて説
明する。RASBを0Vに下げて行アドレスを確定した後、PC
0、SR1、及びXS0からXS2まで全て0Vに下げる。SL1は2V
のままである。これにより、D0-D0Bはi/o0-i/o0Bと分離
され、かつフローティング状態となる。ここでW0を2.5V
に上げる。するとDL0上にMCから0.1V程度の信号が出て
きて、DL0-DL0Bの間に電位差が生ずる。そこでSN1を0V
へ、SP1を2Vへと変化することにより、この電位差をSA
で増幅する。データ線の電位差が十分大きくなった後、
XS1を2Vへと上げ、i/o0、i/o0Bに各々2V、0Vの信号を伝
える。以降の動作は第一の実施例と同様である。

【００４７】第三の実施例のWrite動作を図12に示して
いるが、信号の読み出しまでが上記の動作となり、それ
以降は第一の実施例のWrite動作と同様である。本動作
はI/O線へ信号を伝えるまでのタイミングが増えるた
め、アクセス時間が大きくなる点が問題であるが、信号
量を大きくできる利点がある。

【００４８】

【発明の効果】以上のアレー構成および動作方式を用い
ると、チップ面積が小さく、低消費電力性、高速性、高
S/N性を備えたDRAMが実現可能である。

【００４９】すなわち、この構成では、低消費電力化を
計るためにデータ線の分割数を増やしても、面積の増加
を小さくすることが可能である。また、YSの負荷が増加
せず、高速ページモード動作において高いデータレート
を保つことができる。また、場合によっては、メモリー
セルから信号を読み出す際の寄生容量を低減して、読み
出し信号量を増加させることもできる。

【図面の簡単な説明】

【図１】本発明のメモリーアレーの回路図である。

【図２】XS線及びワード線の階層構造である。

【図３】本発明のメモリーアレーのRead波形である。

【図４】本発明のメモリーアレーのWrite波形である。

【図５】第一のメモリーセルレイアウトである。

【図６】メモリーアレーの断面構造である。

【図７】第二のメモリーセルレイアウトである。

【図８】第二のメモリーセルレイアウトを用いた場合の
メモリーアレーである。

【図９】第二の実施例のRead波形である。

【図１０】第二の実施例のWrite波形である。

【図１１】第三の実施例のRead波形である。

【図１２】第三の実施例のWrite波形である。

【図１３】本願に先立って検討したメモリーアレーの回
路図である。

【図１４】図１３のメモリーアレーのRead波形である。

【図１５】図１３のメモリーアレーのWrite波形であ
る。

【図１６】メモリーアレーの要素回路図である。

【符号の説明】

MAT0…メモリマット、SMA0,SMA1…サブアレー、UA0,UA
1,UA2…単位アレー、PUA0,PUA1…要素単位アレー、MC…
メモリーセル、D,DB,D0,D0B,D1,D1B,D0,D0B,D1,D1B…デ
ータ線、W,W0…ワード線、MW…主ワード線、RX…サブア
レーワード選択線、、SA0,SA1,SA2…センスアンプ、i/o
0,i/o0B,i/o1,i/o1B…i/o線またはサブ入出力線、QT0,Q
T0B,QT1,QT1B,QT2,QT2B…Ｘブロック選択用MOSトランジ
スタ、QL1,QL1B,QR1,QR1B…センスアンプ選択用ＭＯＳ
トランジスタ、QP,QPB…プリチャージ用ＭＯＳトランジ
スタ、QE…プリチャージ用イコライズＭＯＳトランジス
タ、QY,QYB…Ｙゲートスイッチトランジスタ、、XS,XS
0,XS1,XS2…Ｘブロック選択線、MXS…主Ｘブロック選択
線、RXS…サブアレーブロック選択線、SL1,SR1…センス
アンプ選択制御線、PB,PB0…プリチャージ回路、YG0,YG
1…Yゲート回路、I/O0,I/O0B,I/O1,I/O1B…I/O線又は主
入出力線、YS,YS0,YS1,YS2…Yゲート選択線、Ydec…Yデ
コーダ、L…ＭＯＳトランジスタのソース又はドレイ
ン、STN…メモリセルキャパシタの蓄積ノード、SNCT…
トランスファＭＯＳトランジスタのソースとキャパシタ
の接続領域、DLCT…データ線とトランスファＭＯＳトラ
ンジスタのドレインとの接続領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松岡 秀行 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対を備え、 第一の入出力線対は第二の方向に多分割され、 第一の方向に配置された2対のデータ線が、1対の第一の
   入出力線対に、各々第一のスイッチを介して接続され、
   それらのデータ線対は左右に配置された別々のセンスア
   ンプに接続されることを特徴とする半導体記憶装置。
2. 【請求項２】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対を備え、 第一の入出力線の取り得る第一の高電位と第一の低電位
   の差が、データ線の取り得る第二の高電位と第二の低電
   位の差よりも小さいことを特徴とする半導体記憶装置。
3. 【請求項３】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対を備え、 メモリーセルからデータを読み出す際には、選択メモリ
   ーセルが接続されたデータ線に接続された第一のスイッ
   チを導通させ、他の第一のスイッチを非導通にした状態
   で、選択メモリーセルが接続したワード線を活性化し、
   続いて選択メモリーセルが接続されたデータ線に接続さ
   れたセンスアンプを第一の状態に活性化して、データ線
   対及び第一の入出力線対を第一の高電位及び第一の低電
   位に増幅し、続いて全ての第一のスイッチを非導通にし
   た状態で、センスアンプを第二の状態に活性化してデー
   タ線を第二の高電位及び第二の低電位に増幅した後、ワ
   ード線を非活性化することを特徴とする半導体記憶装
   置。
4. 【請求項４】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対を備え、 第一の入出力線対は第二の方向に多分割され、 第一の方向に配置された2対のデータ線が、1対の第一の
   入出力線対に、各々第一のスイッチを介して接続され、
   それらのデータ線対は左右に配置された別々のセンスア
   ンプに接続され、 メモリーセルからデータを読み出す際には、全ての第一
   のスイッチを非導通にした状態で選択メモリーセルが接
   続されたワード線を活性化し、続いて選択メモリーセル
   が接続されたデータ線に接続されたセンスアンプを活性
   化して、データ線対に読み出された信号を増幅し、続い
   て、選択メモリーセルが接続されたデータ線に接続され
   た第一のスイッチを導通して第一の入出力線対にデータ
   を読み出すことを特徴とする半導体記憶装置。
5. 【請求項５】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対と、 第二のスイッチと長さ方向を第一の方向に平行に配線さ
   れ、複数の第二のスイッチを介して複数の第一の入出力
   線対が接続された第二の入出力線対と、 長さ方向を第二の方向に平行に配線された第二のスイッ
   チの制御線を備え、 第一の入出力線対は第二の方向に多分割され、 第一の方向に配置された2対のデータ線が、1対の第一の
   入出力線対に、各々第一のスイッチを介して接続され、
   それらのデータ線対は左右に配置された別々のセンスア
   ンプに接続され、 第一の入出力線と、第二のスイッチの制御線は、同一の
   配線層で形成され、この層の配線ピッチの平均値が、デ
   ータ線を形成する配線層の配線ピッチの平均値より大き
   いことを特徴とする半導体記憶装置。
6. 【請求項６】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対を備え、 第一の入出力線対は第二の方向に多分割され、 第一の方向に配置された2対のデータ線が、1対の第一の
   入出力線対に、各々第一のスイッチを介して接続され、
   それらのデータ線対は左右に配置された別々のセンスア
   ンプに接続され、 第一の方向に近接した2本のデータ線が対になる、また
   は他のデータ線を1本間においた2本のデータ線が対とな
   ることを特徴とする半導体装置。
7. 【請求項７】長さ方向を第一の方向に平行に配線された
   ワード線と、 長さ方向を第一の方向と直交する第二の方向に平行に配
   線されたデータ線と、 ワード線とデータ線の交点に配置されたメモリーセル
   と、 対となる2本のデータ線が接続されたセンスアンプと、 第一のスイッチと長さ方向を第二の方向に平行に配線さ
   れ、複数の第一のスイッチを介して複数のデータ線対が
   接続された第一の入出力線対と、 長さ方向を第一の方向に平行に配線され、多分割された
   第一のスイッチの制御線と、 第三のスイッチと長さ方向を第一の方向に平行に配線さ
   れ、複数の第三のスイッチを介して複数の第一のスイッ
   チの制御線が接続された第一のスイッチの制御母線を備
   えたことを特徴とする半導体記憶装置。
8. 【請求項８】メモリーセルはスイッチ用のMOSFET1個と
   情報蓄積用キャパシタから成る請求項1から7までの半導
   体記憶装置。
9. 【請求項９】第１の方向に延在する仮想線上に配置され
   た複数のデータ線と、 前記複数のデータ線のそれぞれに交差する複数のワード
   線と、 前記複数のデータ線と前記複数のワード線の所定の交点
   に接続された複数のメモリセルと、 前記複数のデータ線に接続可能な複数のセンスアンプ
   と、 前記第１の方向に延在し前記データ線より長さの長い入
   出力線と、 前記複数のデータ線と前記入出力線の間に接続された複
   数の第１スイッチと、 前記入出力線に接続されたプリチャージ回路と、 前記第１の方向とは実質的に直交する第２の方向に延在
   する主入出力線と、 前記主入力線と前記入出力線との間に接続された第２ス
   イッチとを有することを特徴とする半導体記憶装置。
10. 【請求項１０】請求項９に記載の半導体記憶装置は、さ
    らに前記仮想線上に配置された複数の第２データ線と、 前記複数の第２データ線のそれぞれに交差する複数の第
    ２ワード線と、 前記複数の第２データ線と前記複数の第２ワード線の所
    定の交点に接続された複数の第２メモリセルと、 前記複数の第２データ線に接続可能な複数の第２センス
    アンプと、 前記第１の方向に延在し前記第２データ線より長さの長
    い第２入出力線と、 前記複数の第２データ線と前記第２入出力線の間に接続
    された複数の第３スイッチと、 前記第２入出力線に接続された第２プリチャージ回路
    と、 前記第２の方向に延在する第２主入出力線と、 前記第２主入力線と前記第２入出力線との間に接続され
    た第４スイッチとを有し、 前記第２及び第４スイッチは共に前記第１の方向に延在
    するＹ選択信号線により制御されることを特徴とする半
    導体記憶装置。