JPS6134785A - Ｍｏｓ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ（絶縁ゲート形電界効果トラ
ンジスタ）で構成された記憶装置に関するもので、例え
ば、アドレス信号の変化を検出して内部回路の動作に必
要なタイミング信号を形成するダイナミック型ＲＡＭ（
ランダム・アクセス・メモリ）に利用して有効な技術に
関するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものと１〜た擬似スタティック型Ｔ’ｔＡ
Ｍを考えた。すなわち、情報を電荷の形態で記憶するキ
ャパシタとアドレス選択用ＭＯＳＦＥＴとによって構成
されるダイナミック型メモリセルを用いるとともに、そ
の周辺回路を’ＣＭＯＳ（相補型ＭＯＳ）スタティック
型回路で構成し、上記アドレス信号の変化を検出１．て
必要なタイミング信号を得ることによって、外部からは
スタティック型ＲＡＭと同等に扱えるようにするもので
ある。

このようなＭＯＳ記憶装置にあっては、次のような問題
の生じることが本願発明者の研究によって明らかにされ
た。すなわち、チップ選択信号Ｃ８が非選択レベルに変
化されることによってチップ非選択が開始されたタイミ
ングにお℃・て、アドレス信号が変化された場合、アド
レス信号変化検出回路がこれに応答することになる。上
記検出回路の出力によって内部回路としての選択回路が
起動されてしまう。この時、上記チップ非選択期間が通
常の動作サイクルより短し・と、動作途中の内部回路に
再び起動がかかることになる。その結果として破壊され
かかった情報記憶キャパシタに電荷の再会込みが行われ
ないままにワード線が切り換わってしまうことになり、
記憶情報の破壊が行われてしまう（擬似スタティック型
ＲＡＭについては、例えば特願昭５８−９７８２４号参
照）。

し発明の目的］ この発明の目的は、チップ選択信号とアドレス信号との
レーシングによる誤動作を防止したＭＯＳ記憶装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ非選択期間におけるアドレス信号の保
持を、遅延回路を通した遅延アドレス信号に対して行う
ものとすることによって、短し・チップ非選択期間にお
ける動作の起動を実質的に禁止するものである。

〔実施例１〕 第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯＳ（相補型ＭＯＳ）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明し７ｊｌ、・場合、ＭＯ
ＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）はＮチ
ャンネル−ＭＯＳＦＥＴである。なお、同図において、
ソース・ドレイン間に直線が付加されたＭＯＳＦＥＴは
Ｐチャンネル型である。

特に制限さ４ないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネ／Ｉ／ＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャ
ンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖ。０に結合される。

第１図において、基板バックバイアス電圧発生回路ｖｂ
ｂ−Ｇは、集積回路の外部端子を構成する電源端子Ｖ。

０と基準電位端子もしくはアース端子との間に加えられ
る＋５■のような正電源電圧に応答して、半導体基板に
供給すべき負のノくツクノ（イアスミ圧Ｖｂｂを発生す
る。これによって、ＮチヤンネルＭＯＳＦＥ’ｌ’は、
その基板ゲートにバンクバイアス電圧が刃口えられるこ
とになり、そのソース、ドレインと基板間の寄生容量値
が減少させられる。その結果として回路の高速動作が可
能となる。

メモリアレイＭ−ＡＲＹは、マトリクス配置された複数
のダイナミック型メモリセルと、複数のワード線と、複
数の相補データ線とから構成される。第１図においては
、図面の複雑化を避けるために、メモリアレイへ４−Ａ
ＲＹの一対の行を構成する相補データ線ならびにメモリ
セルが具体的に示されている。各メモリセルは、アドレ
ス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓ
とで構成されて℃・る。各メモリセルのそれぞれの入出
力ノードは、同図に示されたように、平行に配置された
一対の相補テークｉＩ〕、Ｄのいずれか１つに結合され
、各メモリセルの選択端子すなわちＭＯＳＦＥＴＱｍ＋
７）ゲ−）４ｔ、ワードｍｗ　ｏ　ｙｚ　イしＷ３のう
ちの１つに結合されて（・る。

メモリアレイ八ｔ−Ａ　ＲＹにおける各相補データ線は
、プリチャージ回路ＰＣＩ、センスアンプＳＡ及びカラ
ムスイッチＣ−Ｓ　Ｗに結合されて℃・る。これらプリ
チャージ回路ＰＣＩ、　センスアンプＳＡ及びカラムス
イッチＣ−５Ｗのそれぞれは、各相補データ線に一対一
対応の関係をもって配置される複数の単位回路から構成
される。そこで、第１図においては、メモリアレイにお
ける一対の行と同様に、各回路における単位回路の１つ
ずつが具体的に示されている。

プリチャージ回路ＰＣＩを構成する単位回路は、図示さ
れたＭＯＳＦＥＴＱ５のように、相補データ線り、Ｄ間
に設けられたスイッチＭＯＳＦＥＴから構成される。

センスアンプＳＡを構成する単位回路は、図示されたＰ
チャンネルＭＯＳＦＥＴＱ７．Ｑ９と、ＮチャンネルＭ
ＯＳＦＥＴＱ６．Ｑ８とからなるＣＭＯＳランチ回路か
ら構成され、その一対の入出力ノードは上記相補データ
線り、　Ｄに結合されている。上記ラッチ回路には、特
に制限されないか、並列形態のＰチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　１２゜Ｑｌ３を通して箪汎箪圧Ｖｃｃ
が供給され、並列形態のＮチャンネルＭＯＳＦＥＴＱＩ
　Ｏ，Ｑｌ　１を通して回路の接地電圧ＶＳＳが供給さ
れる。これらのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，
Ｑｌ　１及びＭＯＳＦＥＴＱＩ　２．Ｑｌ　３は、特に
制限されないが、センスアンプＳＡを構成する各単位回
路に対して共通に用いられる。上記パワースイッチＭＯ
ＳＦＥＴの並列形態は、後で説明するセンスアンプＳＡ
の２段階動作を可能とするために採用されて〜・る。パ
ワースイッチＭＯ５ＦＥＴＱＩ　Ｏ及びＱｌ２のそれぞ
れは、それがオン状態にされたときに比戟的小さいコン
ダクタンスを示すような構成にされる。ＭＯＳＦＥＴの
コンダクタンスは、良く知られ℃いるように、チャンネ
ル幅Ｗとチャンネル長りとの比Ｗ／Ｌを小さくすること
によって小すクする。パワースイッチＭＯＳＦＥＴＱ１
１及びＱｌ３は、これに対して、それがオン状態にされ
たとき比較的大きいコンダクタンスを示すような構成と
される。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、Ｒ
ＡＭの動作サイクルにおいてセンスアンプＳＡを活性化
さセる相補タイミングパルスφｐａｌ。

φｐａｌが印刀口され、ＭＯＳＦＥＴＱ、１１．Ｑｌ　
３（７）ゲートには、上記タイミングパルスφｐａｌ、
φｐａｌより遅延された相補タイミングパルスφｐａ２
゜φｐａ２が印加される。センスアンプＳＡの動作は、
これらのタイミングパルスによって、２段階に分ｌｅう
れる。センスアンプＳＡのこの２段階動作は、単一チャ
ンネル型のＭＯＳＦＥＴによって構成される通常のダイ
ナミック型ＲＡＭにおけるセンスアンプのそれと類似な
理由によって設定される。

スｔｘわち、センスアンプＳＡの動作開始の直後におい
ては、相補データ線りとＤとの間の電位差が小さいこと
によって、そのセンスアンプＳＡを構成するＭＯＳＦＥ
ＴＱ６ないしＱ９は、それぞれのコンダクタンスがかか
る電位差に応じて変化されるけれども、いずれも導通状
態にされている。

このとき、相補データ線り及びＤの電位は、ＭＯＳＦＥ
ＴＱ６及びＱｌに流れる電流とＭＯＳＦＥＴＱ７及びＱ
９に流れる電流との相互に望ましくない大小関係が有る
とそａに応じ１不所望に変動させられてしまう。例えば
、ＭＯＳＦＥＴＱ６及びＱ８の電流が大きいと、相補デ
ータ線り及びＤにおける電位は、それにおける電荷がこ
れらＭＯＳＦＥＴＱ６及びＱ８によって減少されるので
低下させられる。相補データ線り及びＤの電位が不所望
に変化させられると、これら相補データ線り及びＤの電
位が所定のレベルに増幅されるまでの時間が大きくなる
。上記の２段階動作の第１段階、すなわちタイミングパ
ルスφｐａｌ及びφｐａｌカ発生された段階においては
、センスアンプＳＡは、小３いコンダクタンスのＭＯＳ
ＦＥＴＱＩ　Ｏ及びＱ１２ＶＣよって弱い増幅動作をも
っ℃動作される。

このとき、相補データｔＩＤ及びＤにおける微小レベル
の読み出し電圧は、センスアンプＳＡの動作電流が小さ
いコンダクタンスを持つＭＯＳＦＥＴＱＩＯ及びＱｌ２
による強い電流制限作用によって小さくされるので、実
質的に不所望なレベル変動を受けることなく増幅される
。

センスアンプＳＡでの増幅動作によって相補データ線電
位の差が大きくされた後、タイミングパルスφｐａ２　
、　　φｐａ２が発生されると、すなわち第２段階に入
ると、これに応じて比較的大きなコンダクタンスを持つ
ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯ５ＦＥＴＱ１１．
Ｑｌ　３がオン状態にされることによって強くされる。

このように２段階に分けて、センスアンプＳＡの増幅動
作を行わせることによって、相補データ線の不所望なレ
ベル変化を防止しつつ、データの高速読み出しを行うこ
とができる。

上記メモリアレイＭ−ＡＲＹにおける上記各ワード線の
遠端側（デコーダＲ−ＤＣＲ１ｌｌｌと反対側の端）に
は、リセット用のＭＯＳＦＥＴＱＩな℃・しＱ４が設け
られている。予め選択レベルにされていたワード線は、
リセットパルスφｐｗが発生されることによってこれら
のＭＯＳＦＥＴＱＩ〜Ｑ４がオン状態にされると、それ
に応じて接地レベルにリセットされる。

上記ワード線に供給されるべき選択信号を出力するロウ
アドレスデコーダＲ−ＤＣＲと、上記ロウアドレスデコ
ーダＲ−ＤＣＲとアドレス信号変化検出回路ＲＡＴＤに
供給されるべき内部アドレス信号を出力するアドレス信
号伝送回路ＡＴＣと、上記アドレス信号伝送回路ＡＴＣ
に供給されるべきアドレス信号を出力するマルチプレク
サＭＰＸと、ロウアドレスバ・ンコアＲ−ＡＤＢは、ロ
ウ系回路を構成している。

ロウデコーダ）（、−Ｄ　ＣＲは、２分割されたロウデ
コーダＲ−ＤＣＲ，１，Ｒ−ＤＣＲ２から構成されてい
る。第２のロウデコーダＲ−ＤＣＲ２ば、それぞれ４本
ずつのワード線に対応される単位回路の複数個から構成
されて℃・る。同図には、ワード線ＷＯ〜Ｗ３に対応さ
れる第２のロウデコーダＲ，−Ｄ　ＣＲ，２０単位回路
か示され又いる。単位回路は、図示のよりに、アドレス
信号ａ２〜ａ６を受けるＮチ１−ンネルＭＯＳＩ”Ｆ：
ＴＱ３２〜Ｑ３６及びＰチャンネルＭＯＳＦＥＴＱ３７
〜Ｑ４１から構成されたｃＭｏｓ回路構成のＮＡＮＤ（
ナンド）回路と、ＣＭ　ＯＳインバータＩＶＩとＮチャ
ンネルカットＭＯＳＦＥＴＱ２８ないしＱ３１と伝送ゲ
ートＭＯＳＦＥＴＱ２４ないしＱ、２７とから構成され
て℃・る。このＮＡＮＤ回路の出力は、ＣＭＯＳインバ
ータＩＶＩで反転された上でカッ）ＭＯＳＦＥＴＱ２８
〜Ｑ３１を通して、スイッチ回路としての伝送グー）Ｍ
ＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲＩば、その具体的回路を
図示しないが、２ピツトの相補アドレス信号ａｏ、ａｏ
及びａｌ、ａｌをデコードするデコーダと、かかるデコ
ーダの出力デコード信号によってスイッチ制御されるこ
とによってワード選択タイミング信号φＸを分配する４
個の伝送グー）ＭＯＳＦＥＴと、かかるデコーダの出力
信号をかかる伝送グー）ＭＯＳＦＥＴのゲートに供給す
る４個のカットＭＯＳＦＥＴとからなる。これによって
、第１のロウデコーダＲ−Ｄ　ＣＲｌ　＆ｉ、ワード線
選択タイミング信号φＸ及び２ビツトの相補アドレス信
号にもとづいて４通りのワード線選択タイミング信号φ
ｘ００ないしφｘｌｌを形成する。

これらのワード線選択タイミング信号φｘｏＯないしφ
ｘｌｌは、ワード線選択タイミング信号φＸによって決
定されるタイミングにおいて択一的に選択レベルにされ
る。こセらのタイミング信号φｘＯ０７：ｃいしφｘｌ
ｌは、第２のロウデコーダｌ（、−Ｄ　ＣＩ（、２にお
ける伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介し
て谷ワー　ド線に伝えられる。特に制限されないが、ワ
ード線選択タイミング信号φＸは、後の説明からも明ら
かとなるように、ブートストラップ容量の利用によって
そのハイレベルが電で原車用ＶＣＣ以上のレベルに上昇
されるよ５にさ第１．ろ、第１のロウデコーダＲ−，Ｄ
　ＣＲ１におけろカットＭ　ＯＳ　Ｆ　Ｅ　′ｒと伝］
へゲートへ４０８　ＦＥＴとの組み合せ回路は、第２の
ロウデコーダ）ｔ　−Ｄ　ＣＲ２１ｒｃおけるカットＭ
ＯＳＦＥＴと伝送グー）ＭＯＳＦＥＴとのそれと同様に
、上記のようなハイレベルのタイミング信号の伝送ヲ可
能とする。すなわち、例えば紀１図に示された伝送ゲ−
トＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２４において、そのゲート
電極とそのゲート電極の下の半導体表面に誘起されるグ
ーヤンネル領域との間に形成されるゲート容量は、一種
のブートストラップ容量を構成する。伝送ゲートＭＯＳ
ＦＥＴＱ２４のゲート電位は、タイミング信号φｘＯＯ
がハイレベルにされると、かかるゲート容量によるブー
トストラップ効果によってよりハイレベルにされる。そ
の結果、伝送グー）ＭＯＳＦＥＴＱ２４は、充分にオン
状態にされる。ゲート電極が電源電圧Ｖｃｃに維持され
るカットＭＯＳＦＥＴＱ２８ば、伝送ＭＯＳＦＥＴ０、
２４のゲート電位がブートストラップ効果によって上昇
されると、それに応じて自動的にオフ状態にされる。

第１のロウデコーダＲ−ＤＣＲＩの出力は、第２のロウ
デコーダＲ−Ｄ　ＣＲ２を構成する各単位回路に共通に
供給される。

このようにロウデコーダＲ−ＤＣＲを分割する構成は、
次の利益をもたらす。

すなわち、ワード線と対応して半導体基板上に配置され
るべきデコーダの回路素子数を減少させることができる
ようになる。これに応じてロウデコーダＲ−ＤＣＲ２を
構成する単位回路のピッチ（間隔）とワード線のピッチ
とを合わせることができるので無駄な空間が生じない。

各ワード線と接地電位点との間には、それぞれのゲート
に上記ＮＡＮＤ回路の出力が印加されるＭＯＳＦＥＴＱ
２０〜Ｑ２３が設けられてし・ろ。

非選択時の各ワード線は、ＭＯＳＦＥＴＱ２０ないしＱ
２３がオン状態にされることによって接地電位に固定さ
れる。

アドレス信号伝送回路ＡＴＣは、マルチプレクサＭＰＸ
から出力される内部アドレス信号ａｌ。

ないしａ１７に応じて、ロウアドレスデコーダＲ−ＤＣ
Ｈに供給されるべき内部アドレス信号ａＯなし・しａ７
及びそれらの内部アドレス信号に対し相補レベルにされ
た内部アドレス信号ａＱないしａ７（以下、これらを合
わせてａＯないしａ７のように表わす）、及びアドレス
信号変化検出回路ＲＡＴＤに供給されるべき内部アドレ
ス信号ａ２０な℃・しａ２７を形成する。

ここで、第１図に示されたＲＡＭにおいて、選択された
メモリセルによってデータ線に与えられた微小レベルの
電圧は、センスアンプが動作されることによって増幅さ
れる。増ｌ１１８されたデータ信号は、選択されたメモ
リセルに再書き込みされる。

ワード線選択のためのアドレス信号は、それに加わるノ
イズや信号伝送線路における信号遅延のばらつきによっ
て生ずるスキ・、−などによって、そのレベル及び変化
タイミングが応々にして不所望に変化される。ワード線
の選択期間がこのようなアドレス信号の不所望な変化に
よって不充分にされると、−相選択されたメモリセルは
、データ線における読み出し電圧が充分に増幅される前
に非選択にされる。この場合、メモリセルに与えられる
再書き込みレベルは不充分となる。すなわち、メモリセ
ルに保持されるべきデータが実質的に破壊される。

この実施例に従うと、アドレス信号伝送回路ＡＴＣは、
信号伝送状態と信号保持状態との２つの動作状態を持つ
ようにされる。この２つの動作状態は、タイミング発生
回路ＴＧから出力されるタイミング信号φＣＳによって
制御される。アドレス信号伝送回路ＡＴＣの動作状態は
、１つのワード線が選択され始めると信号伝送状態から
信号保持状態に変化される。信号伝送状態においては、
アドレス信号伝送回路から出力されるアドレス信六ば、
以前のレベルに保持される。信号保持状態は、ワード線
のレベル変化を禁止すべき期間にわたって継続される。

ワード線のレベル変化を禁止するこのような構成は、ロ
ウアドレスデコーダＲ−ＤＣＲ及びアドレス信号伝送回
路ＡＴＣの内部状態の不所望な変化をも禁止することに
なる。良く知られているように、相補型ＭＯＳＦＥＴか
らなる相補型回路は、その動作の過渡期間において電力
を消費するけれども、静止状態において実質的に市、力
を消費しない。従って、上述の構成は、回路の消費電力
の増加を制限する。

タイミング信号φＣＳば、後の説明から明らかとなるよ
うに、外部端子Ｃ８に供給されるチップ選択信（ｊが非
選択レベルにされると、それに応じて上記回路ＡＣＴを
信号保持状態にさせるレベルにされる。タイミング信号
φＣＳは、またチップ非選択期間において、リフレッシ
ュ動作が開始されるとき、上記回路ＡＣＴを信号伝送状
態にさせるレベルにされる。

この実施例に従うと、アドレス信号伝送回路ＡＣＴは、
次の点が考慮されたことによって、適当な遅延特性を持
つようにされて−・る。

すなわち、この実施例において、種々の内部回路は、ア
ドレス信号が変化されると、それに応じそれぞれの動作
が開始される。アドレス信号伝送回路ＡＴＣに供給され
るタイミング信号φＣＳの変化タイミングは、タイミン
グ発生回路ＴＧに存在する無視し得ない信号遅延によっ
て、外部端子Ｃ８に供給されるチップ選択信号の変化タ
イミングに対して遅延される。そのため、アドレス信号
伝送回路ＡＴＣがチップ非選択期間における外部アドレ
ス信号に応答されてしまう危険性が生ずる。

すなわち、アドレス信号伝送回路ＡＴＣから出力される
アドレス信号は、チップ選択信号の変化タイミングと外
部アドレス信号の変化タイミングとが望ましい関係に維
持されて〜・ないと、チップ選択信号が非選択レベル（
〕・イレペル）にされたにもかかわらずに変化されてし
まう。この場合、種々の内部回路は、チップ非選択が指
示されたにもかかわらずに上記回路ＡＴＣの出力の変化
に応じて不必要に動作されることになる。内部回路の不
必要な動作は、チップ非選択期間に実行されるリフレッ
シュ動作に制限を与える。

この実施例に従うと、チップ選択信号の変化タイミング
は、アドレス信号伝送回路ＡＴＣから出力されるアドレ
ス信号が遅延ｇｈろことによって、見かけ上、アドレス
信号のそれに対して早められる。これに応じて、例えば
チップ選択信号が非選択レベルにされるタイミングと実
質的に同じタイミングにお℃・て外部アドレス信号が変
化されても、アドレス信号伝送回路ＡＴＣかも出力され
るアドレス信号が不所望に変化されることが防がれる。

アドレス信号伝送回路ＡＴＣば、信号保持回路と遅延回
路とから構成され得る。しかしながら、アドレス信号伝
送回路ＡＴＣの構成には、メモリ奪 の良好な動作を可能とするために見分〆注意が必要とな
る。アドレス信号伝送回路ＡＴＣの望ましい回路例は、
後で第５図の回路図とともに説明される。

第１図に示されたマルチプレクサＭＰＸは、自動リフレ
ッシュ回路ＲＥＦから出力されるアドレス信号ｘＯな℃
・しＸ７と、アドレスバッファＸ−ＡＤＢから出力され
る内部アドレス信号ａｏｏないしａ０７とを択一的に選
択ムるように構成さハている。マルチプレクサＭＰＸの
選択動作は、自動リフレッシ−回路ＲＥＦから出力され
る制御信号φｒｅｆによって制御される。

自動リフレッシュ回路ＲＥＦは、その詳細を図示したい
が、タイマー、上記タイマーから出力さし７；、　ハ、
７１／　ス信号を歩進パルス信号として受けることによ
ってリフレンシュアドレス信号ｘ（Ｊ／ｘいしＸ７を形
成するりフレッシュアドレスカウンタ及び制御信号φｒ
ｅｆを形成する適当な論理回路を含んでいる。この自動
リフレッシュ回路ＲＥＦは、特に制限されないが、外部
端子Ｃ８に供給されるチップ選択信号が非選択レベル（
）・イレベル）にされ、かつリフレッシュ信号ＲＥＳＨ
がロウレベルにされるとそれに応じて起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳＨがロウレベルにされると、自動
リフレッシュ回路ＲＥＦの制御信号φｒｅｆは例えばハ
イレベルにされる。これによって内蔵のりフレッシュア
ドレスカウンタからの内部アドレス信号ｘ０７ｒいしｘ
７がマルチプレクサＭＰ　Ｘ　ｌｙよって妃択されるよ
うになる。マルチプレクサＭＰＸからリフレッシュされ
るべきアドレスを示すアドレス信号が出力されることに
よつ−て、後述のような一連の回ＦＷ’ｘｒＩ＋ｂ作が
実行される。

これによってリフレッシュ動作（オートリフレンシュ）
が実行される。リフレッシコー信号ＲＥ　Ｓ　Ｈが引き
続〜・てロウレベルにされている場合、タイマーが再び
作動される。その結果一定時間毎にリフレッシュアドレ
スカウンタが歩進させられて、この間連続的なりフレッ
シュ動作（セルフリフレッシ５．）が実行される。

ロウアドレスバッファＸ−ＡＤＨは、外部端子ＡＯない
しＡ７に供給されるロウ系の外部アドレス信号に応答し
て、マルチプレクサＭＰＸに供給されるべき内部アドレ
ス信号ａｏ０７：ｃいしＡ０７を形成する。

特に制限されないが、この実施例に従うと、ロウアドレ
スバッファＸ−ＡＤＢは、その動作がタイミング発生回
路ＴＧから出力されるタイミング信号９旦によって制御
されるＣＭＯＳ信号保持回路もしくはランチ回路から構
成される。タイミング信号Ｃ８は、外部端子Ｃ８に供給
されるチップ選択信号に同期された信号とされる。これ
によりロウアドレスバッファＸ−ＡＤＨの出力は、チッ
プ選択期間において外部アドレス信号が変化されるとそ
れに応じて変化される。ロウアドレスバッファＸ−ＡＤ
Ｂの出力は、チップ非選択期間において以前のレベルに
保持される。この構成に従うと、チップ非選択期間にお
けるロウアドレスバッファＸ−ＡＤＨの内部状態は、外
部アドレス信号の変化にかかわらずに静止状態に置かれ
る。そのＸ青果としてロウアドレスバッファＸ　−ＡＤ
　Ｂは、チップ非１コ択期間にお℃・て実質的に電力を
消費し７：ｃい。

カラムスイッチＣ−Ｓ　Ｗは、相補データ線を選択的に
共通１１１補テータ胛ＣＤ、ＣＤＩｃ結合させろために
設けられている。その単位回路は、図示されているよう
に、相補データＭＩＤ、Ｉ）と共通相補データ線ＣＤ、
ＣＤとの間に配置されたＭＯＳＦＥＴＱ４２．Ｑ４３か
らなる。これらのＭＯＳ　ＦＥＴＱ４２．Ｑ４３のゲー
トには、カラムデコーダＣ−ＤＣＲかもの選択イＲ号Ｃ
ＬＩ、ＣＬ２が供給される。

カラムアドレスデコーダＣ−Ｔ）　ＣＲは、その動作が
タイミング発生口Ｆ３ＴＯから出力されるタイミング信
号φｙによって制ａされ、それが動作されたときにおい
て内部アドレス信号ａ８ないしＡ１４すなわち内部アド
レス信号ａ８ｔｚいしＡ１４及び相補レベルの内部アド
レス信号１８ないしＡ１４に対応された選択信号を出力
する。

カラムアドレスバッファＹ−ＡＤＨは、ロウアドレスバ
ッファと同様にその動作がタイミング信号Ｃ８によって
制御され、外部端子Ａ１４ないしＡ１４に供給されるカ
ラム系の外部アドレス信号に応じて、カラムアドレスデ
コーダＣ−ＤＣＲ及びアドレス信号変化検出回路ＣＡＴ
Ｄに供給されるべき内部アドレス信号を出力する。

」二記共通相補データ線ＣＤ、ＣＤには、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯＳＦ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、さらに上記センスアンプＳＡと同様な回
路構成にされたメインアンプＭＡの一対の入出力ノード
が結合されて℃・る。プリチャージＭＯＳＦＥＴＱ４４
は、タイミング発生回路ＴＧから出力されるタイミング
信号φｐｃｄによってそのスイッチ状態が制御される。

メインアンプＭＡに結合された図示しないパワースイッ
チＭＯＳＦＥＴは、タイミング発生回路ＴＧから出力さ
れるメインアンプ制御信号φｍａｌ及びφｍａ２によっ
てその動作が制御される。

メインアンプＭＡの一対の入出力ノードは、デ−夕出力
バソファＩＪＯＢの一対の入力端子に結合されている。

データ出力パノコアＤ　ＯＩ３は、その動作がタイミン
グ信号φｒｗＶｔＣよって制御される。

外部端子Ｃ８に供給されるチップ選択信号が選択レベル
にされており、しかも外部端子ＷＥに供給されるライト
エネイブル信号のハイレベルによって読み出し動作が指
示されているならば、データ出力バノコアＩ）ＯＢはそ
のタイミング信号φｒｗによって動作状態にされ、上記
メインアンプＭＡから供給されるデータ信号を増幅し、
増幅（７たデータ信号を外部端子ｌ１０ＶＣ送出する。

ライトエネイブル信号のロウレベルによって書込ゐ動作
が指示されているなら、データ出力パノコアＤＯＢは、
上記タイミング信号φｒｗによってその出力がハイイン
ピーダンスにされる。

共通データ線ＣＤ及びＣＤは、データ人カバノフ了ＤＩ
Ｈの一対の出力端子に結合されている。

データ入カバン７アＤＩＢは、その動作がタイミング信
号φｒｗによって制御される。

チップ選択信号が選択レベルにされ、しかもライトエネ
イブル信号のロウレベルによって書込み動作が指示され
て（・るならば、データ入力バノコアＤＩＢは、そのと
きのタイミング信号φｒｗによって動作状態にされ、外
部端子１１０から供給された書込み信号に従った相補書
込み信号を上記共通相補データ線ＣＤ、ＣＤに伝える。

これにより、選択されたメモリセルへの書込みが行われ
る。ライトエネイブル信号のハイレベルによって読み出
し動作が指示されているなら、入カバノコアＤＩＢの出
力はタイミング信号φｒｗによってハイインピーダンス
状態にされる。

この実施例に従うと、前述のようにアドレス選択用ＭＯ
ＳＦＥＴＱｍと情報記憶用キャパシタＣｓとからなるダ
イナミック型メモリセルへの書込み動作において、情報
記憶用キャパシタＣｓにフルライトを行うため、言い換
えるならば、アドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍ等のしきい値電圧により情報記憶用キャパシタＣｓ
への書込みバインベルのレベル損失が生じな（・よプに
するため、ワード線選択タイミング信号φＸによって起
動されるワード線ブートストランプ回路（図示せず）が
設けられる。このワード線ブートストラップ回路は、上
記ワード線選択タイミング信号φＸとその遅延信号を用
いて、ワード線選択タイミング信号φＸのハイレベルを
ｔ淵箪圧Ｖｃｃ以上の高レベルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

アドレス信号変化検出回路ＲＡＴＤは、アドレス信号伝
送回路ＡＲＣから出力されるロウ系の内部アドレス信号
ａ２０−ａ２７を受けて、それらの内部アドレス信号の
少なくとも１つのレベルが変化されたことを検出するこ
とによって検出パルスφｒを出力する。上記アドレス信
号変化検出回路ＲＡＴＤは、特に制限さｔｌないが、ア
ドレス信号ａＯ〜ａ１４と、その遅延信号とをそれ、そ
れ受ける排他的論理和回路と、これらの排他的論理和回
路の出力信号を受ける論理和回路とによって構成される
。すなわち、アドレス信号とそのアドレス信号の遅延信
号とを受ける排他的回路が各アドレス信号に対して設け
られて（・る。この場合、８ビツトの内部アドレス信号
”　２０−ａ　２７　ニ対応して８個の排他的論理和回
路が設けられており、これら８個の排他的論理和回路の
出力信号が１つの論理和回路に入力される。このアドレ
ス信号変化検出回路ＲＡＴＤは、上述のように、アドレ
ス信号ａ２０〜ａ２７のうちいずれか１つでも変化する
と、その変化タイミングに同期したアドレス信号変化検
出パルスφｒを形成する。

カラムアドレス信号検出回路ＣＲＡＴＤば、ロウアドレ
ス信号検出回路ＲＡＴＤと同様な構成にされ、カラムア
ドレスバッファ（＞ＡＤＨから供給される内部アドレス
信号ａ０８〜ａ０１４の少なくとも１つのレベルが変化
されると、それに応じて検出パルスφＣを出力する。

タイミング発生回路ＴＧは、アドレス信号変化検出パル
スφｒ、φＣの他、外部端子から供給されるライトエネ
イブル信号ＷＥ、チップ選択信号Ｃ３を受けて、一連の
タイミングパルスを形成する。

タイミング発生回路ＴＧから出力される種々のタイミン
グ信号は、次のようなメモリの動作を可能とするように
それぞれのタイミングが考慮される。第２図には、次に
説明するタイミング信号のうちの主要なもののタイミン
グチャートが示されている。

メモリアレイＭ−ＡＲＹにおける対のデータ線り及びＤ
は、チップ選択開始前、すなわち予めのチップ非選択期
間においてその一万がほぼ電源電圧Ｖｃｃに等しいハイ
レベルにされ、他方がほぼＯボルトのロウレベルにされ
て℃・る。複数の’７−１”線の１つは、ハイレベルの
選択レベルにされ、残りのワード線はロウレベルの非選
択レベルにされて（・る。

チップ選択信号Ｃ８が、第２図Ａに示されたようにハイ
レベルからロウレベルに変化されると、それに応じてタ
イミングパルスΩ］−１は、ロウ及びカラムアドレスバ
ッファＸ−ＡＤＢ及びＹ−ＡＤＢを信号伝送状態にさせ
るためのレベルにされる。

タイミング信号φＣＳ及びφＣＳは、チップ選択信号が
ロウレベルの選択レベルにされたことに応じて、第２図
Ｈ及びＩに示されたようにアドレス信号伝送回路ＡＲＣ
を信号伝送状態にさせるレベルにされる。

これに応じて、アドレス信号伝送回路ＡＲＣから出力さ
れる内部アドレス信号４０〜吏７、ａ２０〜ａ２７は、
外部アドレス信号に対応されたレベルにされる。アドレ
ス信号ａ２０〜ａ２７の少なくとも１つのレベル変化に
応じて、アドレス信号変化検出回路ＲＡＴＤから第２図
Ｃに示されたような検出パルスφｒが出力される。

センスアンプ制御用のタイミング信号φｐａｌ。

φｐａｌ、φｐａ２．　　φｐａ２ば、検出パルスφｒ
が出力されると、それに応じてパワースイッチＭＯＳＦ
ＥＴＱ１０７．ｃいしＱ１３をオフ状態にさせるレベル
にされる。

プリチャージ用タイミング信号φｐｅｗは、タイミング
信号φｐａｌ、　　φｐａ１などと同期して所定期間だ
けハイレベルにされる。これによってプリチャージ用Ｍ
ＯＳＦＥＴＱ５かオン状態にされる。

予めハイレベル及びロウレベルＩｃされていた対のデー
タ線り及びＤは、ＭＯＳＦＥＴＱ５がオシ状態にされる
ことによってショートされ、その結果として第２図Ｊに
示されているようにほぼＶｃｃ／２のプリチャージレベ
ルにされる。

ワード線選択タイミング信号φＸは、プリチャージ用タ
イミング信号φｐｃｗがハイレベルにされるタイミング
よりも若干早いタイミングにおいて第２図りに示された
ようにロウレベル■０にされる。これによってワード線
の選択開始の前準備動作が実行される。すなわち、ワー
ド線のリセットが実行される。ワード線選択タイミング
信号φＸは、プリチャージ用タイミング信号φｐｃｗが
ロウレベルに゛された後に、第２図りに示されるように
、はぼ電源電圧ＶＣＣに近いハイレベル■１にされる。

タイミング信号φＸは、その後、電源電圧Ｖｃｃを越え
るようなハイレベルＶ２にされる。

メモリアレイＭ−ＡＲＹにおける選択されるべき１つの
ワード線は、タイミング信号φＸが７１イｖ６ルにされ
ることによって選択される。ワー　ド線の選択によって
、メモリセルが選択されろ。その結果、一対のデータｉ
ＤとＤとの間には、第２図ＪＫ示されたようにメモリセ
ルから読み出されたデータと対応された電位差が与えら
れる。このときの電位差は、センスアンプＳＡがまだ動
作さハ、て℃・ないので微小である。

センスアンプ制御用信号φｐａｌ　、　　φｐａｌ、　
　φｐａ２及びφｐａ２は、タイミング信号φＸがハイ
レベルＩＣされた後にパワースイッチへ４０ＳＦＥＴＱ
１０な℃・しＱ１３をオン状態にさせるレベルに変化さ
れる。その結果としてセンスアンプＳＡが動作される。

選択されたメモリセルによって一対のデータ線りとＤと
の間に与えられた微小レベルの電位差は、センスアンプ
ＳＡが動作されることによって第２図Ｊに示されている
ように増＠される。

以下余白 検出パルスφＣは、カラムアドレスバッファＹ−ＡＤＨ
が信号伝送状態にされることによって内部アドレス信号
ａ０８°〜ａ０１４が変化されると、それに応じて第２
図Ｆに示されたように発生される。

タイミング信号φｙは、検出パルスφＣが発生されると
、それに応じて第２図Ｇに示されたようにロウレベルに
され、タイミング信号φｘがノ・イレベルにされた後に
ハイレベルにされる。

カラムアドレスデコーダＣ−ＤＣＨの出力は、タイミン
グ信号φｙがロウレベルにされることによって非選択レ
ベルにされ、タイミング信号φｙがハイレベルにされる
ことによって選択レベルにされる。その結果、カラム系
外部アドレス信号に対応された１つのカラムスイッチが
、タイミング信号φｙに同期して選択される。

タイミング信号φｙは、第２図Ｇに示されているように
、検出パルスφＣが発生される毎にロウレベルにされる
。この場合、タイミング信号φＸが予めハイレベルに維
持されているなら、タイミング（ｆｆ４φｙのロウレベ
ル期間は、カラムアドレスデコーダの出力をリセットす
るのに充分なだけの比較的短い期間にされる。

共通データ線ＣＤ及びＣＤをプリチャージさせるための
タイミング信号φｐｃｄは、タイミング信号φＹがロウ
レベルにされるタイミングと同期してハイレベルにされ
、タイミング信号φｙがハイレベルにされるタイミング
より若干先行したタイミングにおいてロウレベルにされ
る。プリチャージ用ＭＯＳＦＥＴＱ４４は、タイミング
信号φｐｃｄがハイレベルにされることによってオン状
態にされる。

共通データ線ＣＤ及びＣＤは、　ＭＯＳＦＥＴＱ４４が
オン状態にされることによってプリチャージレベルにリ
セットされる。以前の動作サイクルにおいて共通データ
線ＣＤ及びＣＤに与えられているレベルは、はぼ電源電
圧Ｖｃｃのハイレベルと、はぼＯボルトのロウレベルで
ある。それ故にタイミング信号φｐｃｄが発生されたと
きに共通データ線ＣＤ及びＣＤに与えられるプリチャー
ジレベルは、データ＆ｌ及びＤのそれと同様にほぼＶｃ
ｃ　／　２となる。

メインアンプ制御用のタイミング信号φｍａｌ、及びφ
ｍａ２　は、タイミング信号φｙがロウレベルにされる
タイミングと同期してメインアンプＭＡにおけるパワー
スイッチＭＯＳＦＥＴ　（図示しない）をオフ状態にさ
せるレベルにされ、タイミング信号φｙがハイレベルに
された後にかかるパワースイッチＭＯＳＦＥＴをオン状
態にさせるレベルにされる。これに応じて、メインアン
プＭＡは、カラムスイッチが動作された後に動作される
。

この実施例に従うと、タイミング信号φｃｓ及びφｃｓ
は、第２図Ｈ及びＩに示されたように、タイミング信号
φＸがハイレベルにされると、それに応じてアドレス信
号伝送回路ＡＲＣを信号保持状態にさせるレベルにされ
る。タイミング信号φＣＳ及びφｃｓは、データ線りと
Ｄとの間の電位差が充分に増幅されたタイミングにおい
て上記回路ＡＢＣを信号伝送状態にさせるレベルにもど
される。

アドレス信号伝送回路ＡＲＣから出力されるアドレス信
号は、タイミング信号φｃｓ及びφＣＳによって保持状
態におかれる。ロウアドレスデコーダＲ−ＤＣＲから出
力されるワード線選択信号は、アドレス信号伝送回路Ａ
ＲＣの出力信号の変化が禁止されることによって、その
変化が禁止される。

その結果、メモリセルの選択が開始されてからデータ線
り及びＤの電位差が充分なレベルに増幅されるまでの期
間においてワード線のレベルが変化されることが防止さ
れる。

タイミング信号φｃｓ及びφＣＳは、またタイミンク信
号φｙがロウレベルにされると、その時から所定期間だ
けそれぞれロウレベル、ハイレベルにされる。タイミン
グ信号φＣＳ及びφＣＳをこのように変化させる理由は
、次のとおりである。

すなわち、共通データ線ＣＤ及びＣＤは、カラムスイッ
チの動作が開始される前においてプリチャージ状態にお
かれている。そこで、カラムスイッチが動作されると、
データ線り、Ｄと共通データ線ＣＤ、ＣＤとの間に電荷
の再分配が生ずることになる。その結果、データ線りと
ｂとの電位差は、第２図Ｊに示されたように一時的に減
少されることになる。減少された電位差は、センスアン
プ５への引き続きの増幅動作によって望ましいレベルに
回復される。データｉｌＤと五の電位差が減少されてい
る期間においてワード線のレベルが変化されると、メモ
リセルに再書き込みされるデータレベルがそれに応じて
不充分なレベルにされることになる。

そこでこのような再書き込みレベルの劣化を防ぐために
、タイミング信号φＣＳ及び［ｓは、カラムスイッチの
動作開始にも関係づげられてロウレベル、ハイレベルに
される。

第３図には、タイミング発生回路ＴＧの詳細なブロック
図が示されている。図示のタイミング発生回路ＴＧは、
入カバノファ回路ＩＢＩ　、ＩＢ２、ロウタイミング発
生回路ＲＴＧ、カラムタイミング発生回路ＣＴＧ、チッ
プ選択開始検出回路ＦＤ、ワード線選択信号形成回路Ｘ
ＴＧ、パルス形成回路ＰＳＣＩ　、ＰＳＣ２及びアドレ
ス入力制御回路Ａｚｃから構成されている。

チップ選択開始検出回路ＦＤは、検出パルスφｒのみで
なく、チップ選択信号によってもロウタイミング発生回
路ＲＴＧを動作開始させるために設けられている。この
回路ＦＤは、ノア回路ＮＲＩと遅延回路としてのインバ
・−夕ＩＶＩとから構成されていることによって、外部
端子Ｃ８に供給されるチップ選択信号がハイレベルから
ロウレベルに変化されると、所定期間だけハイレベルに
される信号を出力する。この回路ＦＤの出力は、ロウタ
イミング回路ＲＴＧ内において検出パルスφｒと論理和
合成される。

ロウタイミング発生回路ＲＴＧは、上記論理和合成され
た信号によって起動されることによって前述したような
種々のロウ系のタイミング信号を形成する。ロウタイミ
ング回路ＲＴＧの詳細な構成は、良く知られているダイ
ナミックＲＡＭのそれと実質的に同じにできるので、そ
の説明を省略する。

ワード線選択信号形成回路ＸＴＧは、遅延回路ＤＬＹＩ
　、　　カットＭＯＳＦＥＴＱ４９及びブートストラッ
プ用キャパシタＣｘから構成されている。

この回路ＸＴＧかも出力されるワード線選択タイミング
信号φＸは、ロウタイミング発生回路ＲＴＧから出力さ
れるタイミング信号φＸ′がハイレベルにされるとそ、
ｌｔに応じてハイレベル■１にされ、遅延回路ＤＬＹ１
の遅延時間の後にキャパシタＣｘによってより大き（・
ハイレベルｖ２にされる。カットＭＯＳＦＥＴＱ４９は
、タイミング信号φＸがハイレベル■２にされたとき自
動的にオフ状態にされる。

カラムタイミング発生回路ＣＴＧは、上記ロウタイミン
グ発生回路ＲＴＧから供給されるタイミング信号φＸ′
、入力バッファＩＢＩを介して供給されるチップ選択信
号、アドレス信号変化検出回路ＣＡＴＤから供給される
検出パルスφＣ及び入力バッファＩＢ２を介して供給さ
れるライトエネイブル信号に応答して前述したような種
々のカラム系のタイミング信号を形成する。

パルス形成回路ＰＳＣＩは、図示のように遅延回路ＤＬ
ＹＩ、インバータＩＶ２及びナンド回路ＮＯＩかも構成
されている。パルス形成口ｆ６ＰｓＣ１から出力される
信号は、ロウタイミング発生回路ＲＴＧから出力される
タイミング信号φＸ′がハイレベルにされると、それに
応じてそれにおける遅延回路ＤＬＹ２によって決定され
る期間だけロウレベルにされる。この回路ＰＳＣ１から
出力される信号のロウレベル期間は、ワード線選択開始
時のタイミング信号φＣＳのロウレベル期間と対応され
る。

パルス形成回路ＰＳＣ２は、上記回路ＰＳＣ１と同様な
構成にされる。この回路ＰＳＣ２から出力される信号は
、カラムタイミング発生回路ＣＴＧから出力されるタイ
ミング信号φｙがハイレベルにされると、それに応じて
所定期間だけロウレベルにされる。この回路ＰＳＣ２か
ら出力される信号のロウレベル期間は、カラムスイッチ
の動作開始時のタイミング信号φＣＳのロウレベル期間
と対応される。

アドレス入力制御回路ＡＩＣは、図示のようにインバー
タＩＶ３　、ＩＶ４　、ナンド回路ＮＤ２ないしＮＤ４
及び出力バッファとしてのインバータＩ■５及びＩ■６
がら構成されている。アドレス入力制御回路ＡＩＣから
出力されるタイミング信号φｃｓ及びφｃｓは、チップ
選択信号において前述しまた第２図Ｈ及び■に示したよ
うに変化される。

アドレス入力制御回路ＡＩＣは、自動リフレッシュ制御
回路ＲＥＦ　（第１図参照）から出力されるリフレッシ
ュ制御信号φｒｅｆによってもその動作が制御される。

図示の回路によって、タイミング信号φｃｓ及びφＣ８
は、チップ非選択状態においテリフレッシュ制御信号φ
ｒｅｆがハイレベルニサれると、それに応じてそれぞれ
ハイレベル、ロウレベルにされる。

なお、リフレッシュ動作は、前述のロウ系の回路動作に
よって行なわれる。すなわち、リフレッ。

シュ制御信号φｒｅｆがハイレベルにされると、それに
応じて出力されるタイミング信号φＣＳ及びφｃｓによ
ってアドレス信号伝送回路ＡＴＣが信号伝送状態にされ
る。アドレス信号伝送回路ＡＴＣから出力されるアドレ
ス信号は、マルチプレクサＭＰＸを介して供給されるリ
フレッシュアドレスｘＯないしｘ７に応じて変化される
。アドレス信号伝送回路ＡＴＣの出力アドレス信号の変
化に応じで、アドレス信号変化検出回路ＲＡＴＤから検
出パルスφｒが出力され、その検出パルスφｒによって
ロウタイミング発生回路ＲＴＧが起動される。

なお、リフレッシュ動作において、カラムスイッチ、カ
ラムアドレスデコーダ、メインアンプＭへ等の回路動作
は必要とされない、それ故に、カラムタイミング発生回
路ＣＴＧは、チップ非選択時には動作されない。

第１図には、上記アドレス信号伝送回路ＡＴＣの具体的
一実施例の回路図が示されている。この実施例の回路Ａ
ＴＣは、外部アドレス信号Ａｉとチップ選択信号Ｃ８と
のレーシングによって記憶情報が破壊されてしまうのを
防止するため、次のようなゲート機能を持つアドレス信
号の保持回路を含んでいる。

すなわち、外部アドレス信号端子Ａｉに供給さね、た外
部アドレス信号は、第１図のアドレスバッファＸ−ＡＤ
Ｂ及びマルチプレクサＭＰＸによって内部アドレス信号
ａｌｉＫ変換された後ＰチャンネルＭＯ５ＦＥＴＱ５１
　とＮｆヤンネルＭＯＳＦＥＴＱ５２とで構成されたＣ
ＭＯＳインバータに入力される。上記内ＭＯＳＦＥＴＱ
５１　、Ｑ５２と電源電圧Ｖｃｃと回路の接地電位との
間には、それぞれパワースイッチ手段としてのＰチャン
ネルＭＯＳＦＥＴＱ５０とＮチャンネルＭＯＳＦＥＴＱ
５３が設けらｔｔル。これらノＭＯＳ　Ｆ　Ｅ　ＴＱ５
０゜Ｑ５３のゲートには、内部チップ選択信号ｊ＝。

φｃｓが印加されることによって、ゲート機能が付加さ
れ、これらのＭＯＳＦＥＴＱ５０〜Ｑ５３１Ｃより構成
されたゲート回路Ｇ】が構成される。

これらのタイミング信号φＣＳ　、φＣＳは前述のよう
にタイミング発生回路ＴＧにより形成される。

今タイミング信号φｃｓがロウレベル（回路の接地電位
）にされ、タイミング信号φＣＳがハイレベル（電源電
圧Ｖｃｃ　）にされているから−これにょうて、上記内
ＭＯＳＦＥＴＱ５０　、Ｑ５３は共［，１）状態にされ
る。また、タイミング信号−がロウレベルにされ、タイ
ミング信号φＣ８がハイレベルにされているなら、これ
によって上記内ＭＯＳＦＥＴＱ５０　、Ｑ５３は共にオ
ン状態にされる。

このとき上記外部端子から供給されたアドレス信号Ａｉ
に対応された内部アドレス信号ａｌｉの取り込みが行わ
れる。

また、同様なＰチャンネ／Ｉ／ＭＯＳＦＥＴＱ５４　。

Ｑ５５とＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ５６　、
　Ｑ５７とにより構成されたゲート回路Ｇ２が設けられ
る。

このゲート回路Ｇ２は、それにおけるパワースイッチ手
段としてのＰチャンネ／Ｌ／ＭＯＳＦＥＴＱ５４、！：
ＮチーｙンネルＭＯＳＦＥＴＱ５７（７）グーＨＣ１上
記タイミング信号φｃｓ　、φｃｓがそれぞれ供給され
ることによって、上記ゲート回路Ｇ１とは、相補的に動
作させられる。これによって、２つのゲート回路Ｇ１と
０２は切り換え動作を行なうものとなる。このゲート回
路Ｇ２の出力端子は、上記ゲート回路Ｇ１の出力端子と
共通接続される−これらのゲート回路Ｇｌ、Ｇ２の共通
の出力端子（ノードＮｌ）から送出されるアドレス信号
は、遅延回路ＤＬの入力端子に供給される、この遅延回
路ＤＬの出力端子（ノードＮ２）から送出される出力信
号は、以下のＭＯＳＦＥＴとインバータ回路とにより構
成されたラッチ回路ＦＦの入力端子に供給される。すな
わち、上記同様なＰチャンネ／Ｉ／ＭＯＳＦＥＴＱ５８
　、Ｇ５９とＮチャンネルＭＯＳＦＥＴＱ６０　、Ｇ６
１とにより構成されたゲート回路Ｇ３はラッチ回路ＦＦ
の入力回路とされる。このゲート回路Ｇ３の出力信号は
ＣＭＯＳインバータ回路ＩＶ２の入力端子に供給される
。

このインバータ回路ＩＶ２の出力信号は、上記同様なＰ
チャンネルＭＯＳＦＥＴＱ６２　、Ｇ６３とＮチャンネ
ルＭＯＳＦＥＴＱ６４　、Ｇ６５とにより構成されたゲ
ート回路Ｇ４を通して選択的にその入力端子に帰還され
ることによって保持される。

すなわち、上記入力回路を構成するゲート回路Ｇ３と帰
還回路を構成するゲート回路Ｇ４とは、そのパワースイ
ッチＭＯＳＦＥＴのゲートに供給されるタイミング信号
φｃｓ、φｃｓが互いに相補的に供給されることによっ
て相補的に動作状態にされる。そして、上記インバータ
回路ＩＶ２の出力信号は、ＣＭＯＳインバータ回路ＩＶ
Ｉの入力端子に供給される。このインバータ回路ＩＶＩ
の出力端子（ノードＮ３）から送出される信号は、上記
ゲート回路Ｇ２を構成するＰチャンネ／Ｉ／ＭＯＳＦＥ
ＴＱ５５とＮチャンネルＭＯＳＦＥＴＱ５６のゲートに
供給される。

このラッチ回路ＦＦの出力信号である上記インバータ回
路ＩＶ２の出力信号は、内部アドレス信号ａｉとされる
。また、上記インバータ回路ＩＶ２の出力信号は、イン
バータ回路ＩＶ４０入力端子に供給され、このインバー
タ回路ＩＶ４の出力端子から内部アドレス信号ａｉが送
出される。

この実施例において、アドレス信号変化検出回路ＲＡＴ
Ｄから出力される検出パルスφｒは、アドレス信号伝送
回路ＡＴＣから出力される内部アドレス信号の変化タイ
ミングと実質的に同じタイミングにおいて出力されるこ
とが望まれる。この実施例に従うと、アドレス信号変化
検出回路ＲＡＴＤそれ自体における信号遅延が考慮され
る。それ故に、特に制限されないが、アドレス信号伝送
回路Ａ　Ｔ　ＣＫよって形成される比較的早いタイミン
グのアドレス信号、すなわちゲート回路Ｇｌ。

Ｇ２の共通の出力端子（ノードＮｌ）から出力されるア
ドレス信号が、ＣＭＯＳインバータ回路ＩＶ３を通して
同図に点線で示したようなアドレスイ、１号変化検出回
路ＡＴＤに供給される。このアドレス信号変化検出回路
ＡＴＤは、第４図に示されたよう１よ遅延回路としての
インバータＩＶ？　。

ＩＶ８と排他的論理和回路ＥＸＤとの組み合わせにより
構成されたアドレス信号変化検出部ＡＴと、その検出パ
ルスφａｉと他の例示的に示されたアドレス信号から形
成された検出パルスφａｉ−１−１゜φａｉ＋２を論理
和合成するノア（Ｎ　ＯＲ）ゲート回路Ｇとにより構成
されている。このノアゲート回路Ｇの出力端子から上記
アドレス信号変化検出信号が形成される。なお、この実
施例においては、上記ノアゲート回路Ｇの出力端子から
送出されるアドレス信号変化検出信号は、上記タイミン
グ信号φｃｓによって制御されるノアゲート回路Ｇ５を
介して第１図及び第３図のタイミング発生回路ＴＧに供
給される。ノアゲート回路Ｇ５によって、不所望なタイ
ミングにおいて検出パルスφｒが出力されてしまうこと
が防止されろ。

次に第６図のタイミング図に従って、第５図の回路の動
作を説明する。

前述から明らかなように、アドレス信号伝送回路ＡＴＣ
における遅延回路Ｄ　Ｌは、チップ選択状態からチップ
非選択状態に変化されるときの内部回路の不所望な動作
開始を防止するために設けられている。

チップ選択信号で否が、第６図Ａに示されたようにタイ
ミングｔ１においてロウレベルのチップ選択レベルカラ
ハイレベルのチップ非選択レベルに変化された場合、タ
イミング信号φｃｓ及びφｃｓは第３図に示された種々
の回路に生ずる信号遅延によって決まる時間の後、すな
わち第６図Ｃに示されたタイミングｔ２においてそれぞ
れロウレペルアハイレベルにされる。それ故に、ゲート
回路Ｇｌ及びＧ３は、タイミングｔ１から１２の間は、
まだ動作状態にされている。

ここで、外部端子に供給されている外部アドレス信号Ａ
ｉが、第６図ＢＫ示されているようにチップ選択信号Ｃ
８のハイレベルへの変化と同時にアドレスＸ１を指示す
るレベルからアドレスＸ２を指示するレベルに変化され
たなら、そのアドレスＸ２を指示するレベルのアドレス
信号は、信号保持状態にされる前のロウアドレスバッフ
ァＸ−ＡＤＨ及びマルチブレフサＭＰＸを介してアドレ
ス信号伝送回路ＡＴＣに供給される。これに応じて、上
記回路ＡＴＣにおけるゲート回路Ｇ１の出力には、タイ
ミングｔ２以前にアドレスＸ２を指示するアドレス信号
が表われることになる。

この場合、もしも回路ＡＴＣ内に遅延回路ＤＬが設けら
れていないなら、内部アドレス信号ａｉ及びａｉは、ゲ
ート回路Ｇ１の出力に応じて直ちにアドレスＸ２に対応
されたレベルにされる。内部アドレス信号ａｉ及びａｉ
が変化されると、すでにタイミングｔ１においてチップ
非選択が指示されているのにかかわらずに、アドレスＸ
２に対応されたワード線の選択が開始されることになる
。

図示の実施例に従うと、上記アドレスＸ２を指示するア
ドレス信号は、遅延回路ＤＬＫよって遅延させられる結
果として、タイミングｔ４でノードＮ２に伝えられる。

しかしながら、タイミング信号φｃｓ及びφＣ５は、タ
イミングｔ４よりも前のタイミングｔ２においてすでに
ゲート回路Ｇ３のパワースイッチＭＯＳＦＥＴＱ６０及
びＧ５８をオフ状態にさせるようにそれぞれロウレベル
及びハイレベルにされている。それ故に、ノードＮ２に
おけるアドレス信号は、ゲート回路Ｇ３の出力端子に伝
送されない。

ゲート回路Ｇ４及びＧ２におけるパワースイッチＭＯＳ
ＦＥＴＱ６２　、Ｇ６５　、Ｇ５４及びＧ５６は、タイ
ミングｔ２において、タイミング信号φＣＳ及びφＣＳ
によってオン状態にされる。これに応じてインバータ回
路ＩＶ２とゲート回路Ｇ４とにより正帰還ループが形成
され、前に取り込まれたアドレスＸ１を指示するアドレ
ス信号は、この正帰還ループによって保持される。この
アドレスＸ１を指示するアドレス信号は、またインバー
タＩＶＪ及び上記タイミング信号φｃｓ　、φｃｓの切
り換えにより動作状態にされたゲート回路Ｇ２を通して
ノードＮ１に伝えられる。その結果、アドレス信号伝送
回路ＡＴＣは、実質的に静止状態におかれる。

上記タイミングｔ２ｔでにゲート回路Ｇ１の出力端子に
出力されるアドレスＸ２に対応されたアドレス信号は、
上記動作状態のゲート回路Ｇ１を通して上記アドレスＸ
２を指示するアドレス信号がアドレス信号変化検出回路
ＡＴＤに供給される。

これに応じて、アドレス信号変化検出部ＡＴから例えば
、タイミングｔ３で検出パルスφａｉが形成されてしま
う。しかしながら、上記検出パルスφａｉは、検出部Ａ
Ｔ内における遅延回路及び排他的論理和回路によって遅
延される。ノアゲート回路Ｇ５は、この検出パルスφａ
ｉの発生に先立ったタイミングｔ２において上記タイミ
ング信号φＣＳがハイレベルに変化されているので、そ
れに応じて閉じられている。それ故にアドレス信号変化
検出パルスφｒは送出されない。

上記タイミングｔ４においてアドレスＸ２を指示するレ
ベルからアドレスＸ１を指示するレベルにもどされたア
ドレス信号の変化は、アドレス信号検出部ＡＴＫよって
再び検出される。その結果、第６図りに示されているよ
うに、タイミングｔ５において検出パルスφａ１が形成
される。しかしながら、ゲート回路Ｇ５は、上記同様に
タイミング信号φＣＳのハイレベルによって閉じている
ので、その出力が禁止される。

これにより、アドレス信号変化検出信号φｒは形成され
ないから、内部回路に起動がかけられることはない。内
部アドレス信号ａｉ　、　ａｉ　　は第６図Ｈに示され
ているように前の動作サイクルにおけるアドレスＸ１を
指示するレベルのままにされる。したがって、第１図に
おけるセンスアンプＳＡが動作状態のままでワード線が
切り換えられてしまう等の誤動作も生じない。

次にチップ選択信号Ｕ百がタイミングｔ８においてロウ
レベのチップ選択レベルにされたときの動作は次のよう
になる。すなわち、タイミング信号φＣＳ及びφＣＳの
レベルは、タイミングｔ８より遅れたタイミングｔ９に
おいて切り換えられる。

これに応じて、例えばアドレスＸ３を指示するアドレス
信号Ａｉの取り込みがアドレス信号伝送回路ＡＴＣＫよ
って行われる。このアドレス信号Ａｉの取り込みにより
、ノードＮ１のアドレス信号が変化するので、検出パル
スφａｉが形成される。この時には、上記タイミング信
号７四がロウレベル（論理“°０″）に切り換えられて
いるので、ゲート回路Ｇ５は開いている。それ故にアド
レス信号変化検出信号φｒがゲート回路Ｇ５から出力さ
れる。タイミング発生回路ＴＧは、このアドレス信号変
化検出信号φｒを受けて上記一連のタイミング信号を形
成する。

また、ランチ回路ＦＦにおけるゲート回路Ｇ３は、上記
タイミング信号φｃｓ、φｃｓの切り換えにより、動作
状態にさ］する。同時にゲート回路Ｇ４は非動作状態に
される。それ故に内部アドレス信号ａｉ、ａｉは上記遅
延回路ＤＬを通して遅延させうしたアドレスＸ３を指示
するアドレス信号に対応されたレベルにされる。この実
施例では、上記遅延回路ＤＬが設けられているので、上
記内部相補アドレス信号ａｉ、ａｉが加工形成されるま
でに時間がかかるが、アドレス信号の変化を検出して、
前のアドレス信号に従って選択状態にされているメモリ
アレイを一旦リセットした後に上記プリチャージ動作を
行うものであるので、上記遅延時間を設けても何等動作
速度が遅くなることにはならない。

なお、以上の動作から明らかなように、上記遅延回路Ｄ
Ｌの遅延時間は、上記メモリアレイＭ−ＡＲＹのリセッ
ト動作とプリチャージ動作に要する時間より短く、かつ
、チップ選択信号で百から内部タイミング信号φｃｓが
形成される遅延時間より長くされる。

以上の動作説明から理解されるように、チップ非選択期
間を短くして、再びチップ選択信号Ｃ８をロウレベルに
しても、正常なメ、モリ動作に移行することができる６ なお、第５図の回路において、ノードＮ３は、インバー
タＩＶ２の入力に結合されても良い。この場合は、イン
バータＩＶＩを省くことができる。

第５図の構成の回路にかえて、遅延回路ＤＬを正帰還ル
ープから外すことを考えることができる。

例えば、第５図からゲート回路Ｇｌ、Ｇ２及びインバー
タＩＶＩを省略し、内部アドレス信号ａｌｉを遅延回路
ＤＬに直接に供給する構成の回路を考えることができる
。しかしながら、このように変更する場合、チップ非選
択開始時のアドレスＸ２に対応するアドレス信号が、チ
ップ非選択期間において遅延回路ＤＬから出力されるこ
とに注意する必要がある。これに応じ℃、チップ非選択
状態からチップ選択状態に移行されたとき、ラッチ回゛
路を介してチップ非選択期間中のアドレス信号が一時的
に出力される恐れが生ずる。

上記の変更に対して逆に、ラッチ回路に直接にアドレス
信号ａｌｉを供給し、このラッチ回路の出力を選択回路
に供給することを考えることもできる。この場合は、チ
ップ非選択開始時のアドレスＸ２に対応されたアドレス
信号がラッチ回路に保持される恐れが生ずる。

〔実施例２〕 第７図は、この発明の他の実施例の回路図が示されてい
る。この実施例に従うと、第５図におけるようなアドレ
ス信号変化検出部ＡＴが排他論理和回路Ｅ、ＸＯ１から
構成される。排他論理和回路ＥＸＯ１には、第５図の遅
延回路ＤＬと同じ遅延回路ＤＬの入力（ノードＮｌ）と
出力（ノードＮ２）における信号が供給される。

この場合、第５図のようなインバータＩＶ３及び第４図
のような遅覧回路としてのインバータＩＶ７及びＩＶ８
は必要とされなくなる。

なお、必要なら、遅延回路ＤＬは、直列接続された複数
の遅延回路から構成されて良い。この場合、直列接続さ
れた複数の遅延回路の適当な接続点から排他論理和回路
ＥＸＯ１に供給すべき信号を出力させることによって、
検出パルスφａｉのりイミングを適当に変更することが
できるようになる。

〔実施例３〕 第８図は、この発明の他の実施例のブロック図である。

同図において、前述と同じ記号が付けられた回路ブロッ
クは、前述の回路ブロックと実質的に同じ機能を持つよ
うにされている。

しかしながら、ロウアドレスバッファＸ−ＡＤＢは、ラ
ッチ機能を持つ単純なＣＭＯＳ入力回路にかえて、柳５
図に示さハたアドレス信号伝送回路ＡＴＣと実質的に同
じ構成にされる。自動リフレッシュ制御回路ＲＥＦは、
制御信号φｒｅｆとともに相補アドレス信号ｘＯないし
ｘ７を出力するような構成にされる。マルチプレクサＭ
ＰＸは、ロウアドレスバッファＸ−ＡＤＢ及び自動リフ
レッ７−制御回路ＲＥＦから出力される相補アドレス信
号を転送可能なようにされる。

ロウアドレスバッファＸ−ＡＤＢが上述のような構成に
されることによって、第１図に示されたようなアドレス
信号伝送回路ＡＴＣは必要とされない。それ故に、マル
チプレクサＭＰＸから出力される内部アドレス信号ａｌ
ｏないしａ１７が直接的に第１図のロウアドレスデコー
ダＲ−ＤＣＨに供給される。

アドレス信号変化検出回路ＲＡＴＤには、ロウアドレス
バッファＸ−ＡＤＨから出力されるアドレス信号が供給
される。

この構成に従うと、アドレス信号変化検出回路ＲＡＴＤ
は、リフレッシュ動作時にマルチプレクサＭＰＸを介し
て出力されるリフレッシュ用のアドレス信号に応答され
ない。

リフレッシュ動作の開始においてタイミング発生回路Ｔ
Ｇが起動されるようにするために、制御信号φｒｅｆの
変化を検出するための検出回路ＲＤが設けられる。この
検出回路ＲＤは、制御信号φｒｅｆの立上りを検出し、
その立上りタイミングから所定期間だけ検出パルスを出
力するように構成される。すなわち、検出回路ＲＤから
出力される検出パルスは、アドレス信号変化検出回路Ｒ
ＡＴＤから出力される検出パルスと類似のパルスとされ
る。

〔効果〕

（１）チップ非選択状態に移行するとき、外部アドレス
信号の遅延信号を保持させるものであるので、チップ非
選択状態へ移行とアドレス信号の変化が同時に発生して
も、前の動作サイクルのアドレス信号を保持できるので
、メモリセルの選択状態がそのまま保持できるから、上
記信号のレーシングによる記憶情報の破壊を防止するこ
とができるという効果が得られる。

（２）上記（１）により、アドレス信号の変化と、チッ
プ非選択状態への移行タイミングに制約を設ける必要が
ないから、扱い易いＭＯＳ記憶装置を得ることができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレス信号
伝送回路に設けられる上記ゲート機能は、フリップフロ
ップ回路、通常の論理回路又は伝送ゲートＭＯＳＦＥＴ
Ｋよって実現するものでありてもよい。また、上記擬似
スタティック型ＲＡＭの構成する周辺回路の具体的回路
構成は、種々の実施形態を採ることができるものである
。なお、自動リフレッシュ回路は、特に必要とされるも
のではない。

〔利用分野〕

以との説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍについて説明したが、これに限定されるものではなく
、上記同様にその内部回路の動作タイミングがアドレス
信号の変化タイミングを検出することによって形成され
るＭＯＳ記憶装置、例えばスタティック型ＲＡＭ等にも
同様に適用できる。このスタティック型ＲＡＭにあって
は、ワード線の二重選択動作によって、その記憶情報が
破壊される虞が生じるものであるので、上記同様な効果
が期待できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図、 第３図は、第１図のブロックＴＧの具体的回路図、 第４図は、アドレス信号変化検出部の具体的な回路図、 第５図は、アドレス信号伝送回路の回路図、第６図は、
第５図の回路の動作を説明するためのタイミング図、 第７図は、他の実施例の回路図、 第８図は、更に他の実施例の回路図である。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣＩ・・・プリチャ
ージ回路、ＳＡ・・・センスアンプ、Ｃ−５Ｗ・・・カ
ラムスイッチ、Ｒ−ＤＣＲ・・・ロウアドレスデコーダ
、Ｃ−ＤＣＲ・・・カラムアドレスデコーダ、ＰＯ２・
・・プリチャージ回路、ＭＡ・・・メインアンプ、ＡＴ
Ｄ・・・アドレス信号変化検出回路、ＴＧ・・・タイミ
ング発生回路、ＲＥＦ・・・自動リフレッシ−回路、Ｄ
。 Ｂ・・・データ出力バッファ、ＤＩＲ・・・データ入力
バッファ、ＭＰＸ・・・マルチプレクサ、ＤＬ・・・遅
延回路、ＦＦ・・・ラッチ回路、０１〜Ｇ５・・・ゲー
ト回路、ＩＶＩ〜ＩＶ４・・・ＣＭＯＳインバータ回路
。 代理人　弁理士　　高　橋　明　夫、／　′−’Ｘ第　
　３　　図 第　　５　　図 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号の変化を検出して内部回路の動作のタ
   イミング信号を形成し、そのチップ非選択期間にアドレ
   ス信号の保持を行うＭＯＳ記憶装置におけるアドレス入
   力回路として、上記アドレス信号の保持を遅延回路を通
   した遅延アドレス信号に対して行うものとしたことを特
   徴とするＭＯＳ記憶装置。 ２、上記アドレス入力回路は、外部アドレス信号と保持
   されたアドレス信号とを内部で形成されたチップ選択信
   号に従って切り換えるゲート回路と、このゲート回路の
   出力信号を受ける遅延回路と、この遅延回路の出力信号
   を受け、内部チップ選択信号に従ってその保持を行うラ
   ッチ回路とを含み、上記ゲート回路を通したアドレス信
   号の変化検出信号の送出を上記内部チップ選択信号によ
   り禁止するものとしたことを特徴とする特許請求の範囲
   第１項記載のＭＯＳ記憶装置。 ３、情報記憶のためのメモリセルは、情報記憶用キャパ
   シタと、アドレス選択用のＭＯＳＦＥＴとにより構成さ
   れ、このメモリセルの書込み及び読み出しのための周辺
   回路は、ＣＭＯＳ回路で構成されるものであることを特
   徴とする特許請求の範囲第１又は第２項記載のＭＯＳ記
   憶装置。 ４、上記ゲート回路は、外部アドレス信号と保持された
   アドレス信号とをそれぞれ受け、出力端子が共通化され
   たＣＭＯＳインバータ回路と、相補的に供給される内部
   チップ選択信号を受けて上記ＣＭＯＳインバータ回路に
   選択的に電源供給を行うパワースイッチＭＯＳＦＥＴと
   からなるものであることを特徴とする特許請求の範囲第
   １、第２又は第３項記載のＭＯＳ記憶装置。