JPS60242586A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、アドレス信号の変化を検出して、内部動作に必要な
タイミング信号を形成する内部同期式のダイナミック型
ＲＡＭ　（ランダム・アクセス・メモリ）に利用して有
効な技術に関するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを提
案した（特願昭５７−１６４８３１号）。すなわち、情
報を電荷の形態で記憶するキャパシタとアドレス選択用
ＭＯ３ＦＥＴとによって構成されるダイナミック型メモ
リセルを用いるとともに、その周辺回路を０ＭＯ３（相
補型ＭＯ３）スタティック型回路で構成し、上記アドレ
ス信号の変化を検出して必要なタイミング信号を得るこ
とによって、外部からはスタティック型ＲＡＭと同等に
扱えるようにするものである。

このようにダイナミック型メモリアレイを用いた場合、
電源投入時にはダイナミック型回路部分にプリチャージ
が行われないため、その書込み又は読み出しに先立って
、一旦各ダイナミック型回路を動作させる必要がある。

このようなダミーサイクルを自動的に行わせるため、本
願発明者等はこの発明に先立って電源電圧がその動作下
限電圧以上の一定電圧に立ち上がったことを検出して、
上記ダミーサイクルを起動させるタイミングパルスを発
生させることが考えた。この場合、上記電源電圧がその
動作下限電圧以上の一定電圧に立ち上がったことを検出
する回路として、ＮチャンネルＭＯ８ＦＥＴとＰチャン
ネル間Ｏ８ＦＥＴとからなる分圧回路で電源電圧を分圧
しておいて、それをインバータ回路等のロジックスレッ
ショルド電圧を利用して検出すると、次のような問題が
生じた。すなわち、ｉｎ當、半導体集積回路装置におい
ては、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジ
スタ）におけるソース、ドレインと基板間の寄生容量等
を減らして高速動作化を実現するため、基板にバックバ
イアス電圧を供給するものである。このうな基板バック
バイアス電圧発生回路を半導体集積回路装置に内蔵する
場合、電源電圧レベルに従ってその基板バンクバイアス
電圧レベルが決定される。したがって、電源電圧の変動
により上記基板バックバイアス電圧も変動してしまう。

このため、このバイアス電圧が供給されるＮチャンネル
ＭＯ３ＦＥＴのしきい値電圧も変動し、ひいてはそのコ
ンダクタンス特性も変動させてしまう。これによって、
例えば、上記のような電源電圧の分圧電圧も変動してし
まうので、精度の高い電圧検出動作が行われない。例え
ば、上記のようなダミーサイクル起動回路に利用した場
合、電源電圧が低い領域では基板バックバイアス電圧も
絶対値的に低くなるので、ＮチャンネルＭＯ３ＦＥＴの
しいき値電圧が小さくなり分圧電圧を低くする。これを
受けるインバータ回路のＰチャンネルＭＯ３ＦＥＴがオ
ン状態になりやすくなるので、内部論理回路の下限動作
電圧以下でもダミーサイクルの起動がかかり誤動作の原
因になるものである。

〔発明の目的〕

この発明の目的は、精度の高い電源電圧の分圧電圧を形
成する回路を含む半導体集積回路装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電源電圧がバイアス電圧として供給される一
方の導電型のＭＯＳ　Ｆ　ＥＴで構成された電源電圧の
分圧回路によって形成された分圧電圧を所定の基準電圧
とを比較するようにするものである。

〔実施例〕

第１図には、この発明を内部同期式のグイナミック型Ｒ
ＡＭに適用した場合の一実施例の回路図が示されている
。同図の各回路素子は、公知の０ＭＯ３（相補型ＭＯ３
）集積回路の製造技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。以下の説明
において、特に説明しない場合、ＭＯＳＦＥＴ　（絶縁
ゲート型電界効果トランジスタ）はＮチャンネルＭＯ３
ＦＥＴである。なお、同図において、ソース、ドレイン
間に直線が付加されたＭＯＳＦＥＴはＰチャンネル型で
ある。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される６ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３Ｆ’ＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭＯ３ＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域
は、第１図の電源端子Ｖｃｃに結合される。

第１図において、基板バンクバイアス電圧発生回路ＶＢ
ＢＧは、集積回路の外部端子を構成する電源端子Ｖｃｃ
と基準電位端子もしくはアース端子との間に加えられる
＋５■のような正電源電圧に応答して、半導体基板に供
給すべき負のバックバイアス電圧Ｖａａを発生する。こ
れによって、ＮチャンネルＭＯ３ＦＥＴの基板ゲートに
バンクバイアス電圧が加えられることになる。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥ　Ｔ　Ｑ　ｘｎと情
報記憶用キャパシタＣｓとで構成された複数のメモリセ
ルのそれぞれの入出力ノードが同図に示すように所定の
規則性をもって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯ３
ＦＥＴＱ５のように、相補データ線り。

５間に投げられたスイッチＭＯＳ　Ｆ　ＥＴにより構成
される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯ５ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳラッチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、Ｄに結
合されている。また、上記ラッチ回路には、特に制限さ
れないが、並列形態のＰチャンネルＭＯ３ＦＥＴＱＩ　
２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され、並列
形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１を
通して回路の接地電圧Ｖｓｓが供給される。これらのパ
ワースイッチＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１及びＭＯ
３ＦＥＴＱＩ　２．Ｑｌ　３は、特に制限されないが、
他の同様な行に設けられたセンスアンプＳＡに対して共
通に用いられる。

上記ＭＯ３ＦＥ’ｒＱ１０．Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　、φｐａｌが印加され、ＭＯ
５ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　、φｐａｌより遅れた、相補タイ
ミングパルスφｐａ２　、φｐａ２が印加される。この
理由は、メモリセルからの微小読み出し電圧でセンスア
ンプＳＡを動作させたとき、データ線Ωレベル落ち込み
を比較的小さなコンダクタンス特性のＭＯ３ＦＥＴＱＩ
　Ｏ，Ｑｌ　２により電流制限を行うことにより防止す
る。そして、上記センスアンプＳＡでの増幅動作によっ
て相補データ線電位の差を大きくした後、比較的大きな
コンダクタンス特性のＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３
をオン状態にして、その増幅動作を速くする。このよう
に２段階に分けて、センスアンプＳＡの増幅動作を行わ
せることによって、相補データ線のハイレベル側の落ち
込みを防止しつつ、高速読み出しを行うことができる。

ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、Ｒ”ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号ａ２〜ａ６を受けるＮチャンネルＭＯ３ＦＥ
ＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ８ＦＥＴＱ３７
〜Ｑ４１で構成された０Ｍ０３回路によるＮＡＮＤ　（
ナンド）回路で上記４本分のワード線選択信号が形成さ
れる。このＮＡＮＤ回路の出力は、ＣＭＯＳインバータ
ＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３１
を通して、スイッチ回路としての伝送ゲートＭＯ３ＦＥ
ＴＱ２４〜Ｑ２７のゲートに伝えられる。

また、第１のロウデコーダＲ−ＤＣＲＩは、２ビツトの
相補アドレス信号ａｏ、ａｏ及びａｌ。

ａｌ（図示せず）で形成されたデコード信号によって選
択される上記同様な伝送ゲー１−ＭＯ３’ＦＥＴとカッ
トＭＯ３ＦＥＴとからなるスイッチ回路を通してワード
線選択タイミング信号φＸから４通りのワード線選択タ
イミング信号φｘ００ないしφｘｌｌを形成する。これ
らのワード線選択タイミング信号φｘ００〜φχ１１は
、上記伝送ゲート上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介
して各ワード線に伝えられる。ロウデコーダＲ−ＤＣＲ
ｌとＲ−ＤＣＲ２のようにロウデコーダを２分割するこ
とによって、ロウデコーダＲ−ＤＣＲ２のピッチ（間隔
）とワード線のピンチとを合わせることができるので、
無駄な空間が生じない。

なお、各ワード線と接地電位との間には、ＭＯ３ＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。また、上記ワ
ード線には、リセット用のＭＯ３ＦＥＴＣＩないしＱ４
が設けられており、り七ットパルスφｐＨを受けてこれ
らのＭＯ３ＦＥＴＱＩ〜Ｑ４がオン状態となることによ
って、選択されたワード線が接地レベルにリセフトされ
る。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯ３Ｆ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、上記センスアンプＳＡと同様な回路構成
のメインアンプＭＡの一対の入出力ノードが結合されて
いる。

そして、読み出し動作ならば、デーク出力バッファＤＯ
Ｂがそのタイミング信号φｒＨによって動作状態になり
、上記メインアンプＭＡの出力信号を増幅し°Ｃ外部端
子Ｉ１０から送出する。なお、書込み動作なら、上記タ
イミング信号ｐｒｗによってその出力がハイインピーダ
ンス状態される。

また、書込み動作ならば、データ入力バッファＤＩＢが
そのタイミング信号φｒｗによって動作状態になり、外
部端子Ｉ１０から供給された書込み信号に従った相補書
込み信号を上記共通相補データ線ＣＤ、ＣＤに伝えるこ
とにより、選択されたメモリセルへの書込みを行う。な
お、読み出し動作なら、上記タイミング信号φｒｖによ
ってその出力がハイインピーダンス状態にされる。

自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。

このタイマー回路は、外部端子からのりフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号１０〜ユ８　（ここで、外部から供給される
アドレス信号に対して同相のアドレス信号ａＯと逆相の
アドレス信号１０とを合わせて相補アドレス信号！０の
よ・）に表す。このことは、他の相補アドレス信号につ
いても同様である。）をアドレスデコーダＲ７ＴＤＣＨ
に伝えて一本のワード線選択動作によるリフレッシュ動
作（オートリフレッシュ）を行う。このリフレッシュ制
御信号ＲＥ　Ｓ　Ｈの入力毎にアドレスカウンタの歩進
動作が行われるので、ワード線数だけ上記動作を繰り返
すことにより、全メモリセルをリフレッシュさせること
ができる。また、上記リフレッシュ制御信号ＲＥＳＨを
ロウレベルにしつづけると、タイマー回路が作動して、
一定時間毎にパルスを発生するので、アドレスカウンタ
が歩進させられて、この間連続的なりフレッシュ動作を
おこなう。

上記のようにアドレス選択用ＭＯ３ＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込め動作において、情報記憶用キ中パシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯ３ＦＥＴＱｍ等のしきい値電圧によ−り情報
記憶用キャパシタＣ３への書込みハイレベルのレベル損
失が生じないようにするため、ワード線選択タイミング
信号φＸによって起動されるワード線ブートストラップ
回路（図示せず）が設けられる。このワード線ブートス
トラップ回路は、上記ワード線選択タイミング信号φＸ
とその遅延信号を用いて、ワード線選択タイミング信号
φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベルとす
る。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又は１０〜ａ８）とアド
レス信号ａ９〜ａ１４　（又は１９〜ａ１４）を受けて
、その立ぢ上がり又は立ち下がりの変化検出するアドレ
ス信号変化検出回路である。上記アドレス信号変化検出
回路ＡＴＤは、特に制限されないが、アドレス信号ａＯ
〜ａ１４と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、これらの排他的論理和回路の出力信号を受
ける論理和回路とによって構成される。すな、　わち、
アドレス信号とそのアドレス信号の遅延信号とを受ける
排他的回路が各アドレス信号に対して設けられている。

この場合、合計１５個の排他的論理和回路が設けられて
おり、これらの１５個の排他的論理和回路の出力信号が
論理和回路に入力されている。このアドレス信号変化検
出回路ＡＴＤは、アドレス信号ａＯ〜ａ１４のうちいず
れかが変化すると、その変化タイミングに同期したアド
レス信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＯ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイネーブル信号ＷＥ、チップ選択信号
Ｃ８を受けて、上記一連のタイミングパルスを形成する
。また、このタイミング発生回路ＴＧは、後述するよう
なダミーサイクル起動回路を含んでいる。

なお、この実施例のダイナミック型ＲＡＭにおいては、
発振回路と平滑回路とによって、電源電圧Ｖｃｃとは逆
極性の基板バックバイアス電圧ＶａＢ（例えば、電源電
圧Ｖｃｃが正の電圧なら負の基板バックバイアス電圧−
ｖａｅとされる）を形成する基板バンクバイアス電圧発
生回路Ｖ　ｓａ　−Ｇを内蔵している。

第２図には、ダミーサイクル起動回路（電源投入時の自
動起動回路）の一実施例の回路図が示されている。

上記第１図の実施例のように、正の電源電圧ＶＣＣを用
い、負の基板バックバイアス電圧−ＶＢＢを形成する場
合、Ｗｔ源電圧Ｖｃｃが基板バイアス電圧として供給さ
れるＰチャンネルＭＯ５ＦＥＴＱ４５とＱ４６とか直列
形態にされて、電源電圧Ｖｃｃの分圧が行もれる。この
分圧出力は、電圧検出回路としてのインバータ回路ＩＶ
２の入力端子に供給される。このインバータ回路ＩＶ２
は、特に制限されないが、ＰチャンネルＭＯＳ　Ｆ　Ｅ
ＴＱ　４７とＮチャンネルＭＯ３ＦＥＴＱ４８とで構成
されたＣ　Ｍ　ＯＳ回路が用いられ、そのロジンクスレ
ツショルド１’６Ｂｌを基準電圧として上記分圧出力の
ノーイレベル又はロウレベルを１別するものである。

すなわち、ダイナミック型ＲＡ　Ｍの下限動作電圧より
高い時の所定の電源電圧Ｖｃｃから形成した分圧電圧と
上記インバータ回路１−’Ｉ　２のロジ・ツクスレッシ
ョルド電圧とが等しくなるように直列ＭＯ３ＦＥＴＱ４
５．Ｑ４６による分圧比が設定されている。

この実施例において、ＰチャンネルＭＯ３ＦＥＴにより
分圧回路を構成したのは、次の理由によるものである。

すなわら、ＮチャンコールＭＯ３ＦＥＴを用いると、前
述のように、図示しない内蔵の基板バンクバイアス電圧
発生回路によって形成された基板バックバイアス電圧−
ＶＢＢが電源電圧Ｖｃｃの変動により変動して、Ｎチャ
ンネルＭＯ３ＦＥＴのしきい値電圧を変動させることに
なり、ひいては分圧比も変動させることになるからであ
る。言い換えるならば、この実施例のように、Ｐ型半導
体基板上にＮチャンネルＭＯ３ＦＥＴとＮ型ウェル領域
とを形成し、このＮ型ウェル領域内にＰチャンネルＭＯ
３ＦＥＴを形成するという通常のＣＭ　ＯＳ回路にあっ
ては、上記ウェル領域にはバイアス電圧として電源電圧
Ｖｃｃが供給されるから、ＰチャンネルＭＯ３ＦＥＴＱ
４５．Ｑ４６は、上記Ｐ型半導体基板に供給される基板
バックバイアス電圧−ＶＢＢの影響をうけなることな（
、分圧動作を行うものとなる。これによって、所望の分
圧比を得ることができるから、電圧比較回路としてのイ
ンバータ回路ＩＶ２によって、上述のような電圧電圧Ｖ
ｃｃの識別を行うとこができるものとなる。

上記インバータ回路ＩＶ２の出力信号は、一方において
ノア（ＮＯＲ）ゲート回路Ｇに供給され、他方において
遅延回路ＤＬを介して上記ノアゲート回路Ｇに供給され
る。これにより、電源電圧■ｃｃの分圧電圧がインバー
タ回路ＩＶ２のロジックスレソシジルド電圧を超えた時
、その出力信号がハ、ｆレベルからロウレベルに変化す
る。この変化り１°ミングで、上記遅延回路１）Ｌによ
り設定された遅延時間に相当するパルスφ”を形成する
ことかでさ）る（後述するチップ選択信号Ｃ３が通常の
ハーイレベル又はロウレベルの時）。これのパルスφ゛
によって上記アドレス信号変化検出回路φと同様に夕・
１°ミング発住回路′１゛Ｇを起動させて一連のタイミ
ング（ｉ号を光住させることにより、ダミーサイクルを
実現するものである。

また、この実施例では、特に制限されないが、チップ選
択信号ε百を受けるＮチャンネルＭＯ３ＦＥＴＱ４８が
設けられる。このＭＯ３ＦＥＴＱ４８は、そのゲート絶
縁膜がＭＯ３集積回路におけるフィールド絶縁膜のよう
な厚い絶縁膜によって形成されることにより、高いしき
い値電圧を持つようにされる。例えば、上記チ・ノブ選
択信号Ｃ茗が約ｌＯｖのような高いレベルにされた時、
上記ＭＯ３ＦＥＴＱ４７はオン状態にされる。この’　
ＭＯ３ＦＥＴＱ４Ｔのソースには、負荷手段Ｒが設けら
れることによって、上記チ・ノブ選択信号Ｃ百を受ける
ソースフォロワ回路とされる。そして、その出力信号が
上記ノアゲート回路Ｇのゲート制御信号として利用され
る。例えば、チ・ノブ選択信号τ１が通常のハイレベル
又はロウレベルなら、上記ＭＯ３ＦＥＴＱ４７はオフ状
態になって、その出力をロウレベル（論理”０”）にす
る。これによって、ノアゲート回路Ｇが開いた状態にさ
れるので、上述のようにタイミングパルスφ゛をを形成
して、ダミーサイクルを起動させる。一方。

上記チップ選択信号Ｃ８を上述のような高いし・ルにす
ると、ＭＯ３ＦＥＴＱ４７がオン状態になって、その出
力信号をハイレベル（論理“１”）にするので、ノアゲ
ート回路Ｇの出力信号は強制的にロウレベル（論理“０
”）となっ−Ｃ１タイミングパルスφ゛の送出が禁止さ
れる。これによって、例えば、電源電圧Ｖｃｃを低）さ
せてグイナミソク型ＲＡＭの下限動作電圧の試験動作を
行うことができる。なお、このような試験動作に先立っ
て、ダイナミック型回路は、上記ダミーサイクル等によ
り必要なプリチャージ動作が行われることは言うまでも
ないであろう。

次に、＄３図に示したタイミング図を参照して、読み出
し動作を例にして、第１図のグイナミソク型ＲＡＭの動
作を説明する。

チップ選択信号Ｃ８がロウレベルになると、図示しない
アドレスパンノア回路が動作状態になり外部端子からの
アドレス信号を受け取る。外部端子から供給されるいず
れかのアドレス信号Ａｉが変化すると、アドレス信号変
化検出回路ＡＴＤによりアドレス信号変化検出検出パル
スφが形成される。タイミング発生回路ＴＧは、このア
ドレス信号変化検出パルスφに同期して、メモリアレイ
Ｍ−ＡＲＹの選択回路を一旦すセフ）する。すなわち、
このタイミング発生回路ＴＧは、上記エツジ検出パルス
φにより、タイミングパルスφｐａｌ。

φｐａ２　ヲロウレベル（タイミングパルスφｐａｌ＋
φｐａ２をハイレベル）にしてセンスアンプＳＡのパ’
７−スイｙ　チＭｏ　Ｓ　Ｆ　ＥＴＱ　１０〜Ｑ　１３
をオフ状態にし、相補データ線り、　Ｄを以前の動作に
従ったハイレベル（Ｖｃｃレベル）、ロウレベル（ＶＳ
Ｓレベル）をフローティング状態で保持させる。

また、ワード線選択タイミング信号φＸをロウレベルに
すること、又図示しない上記タイミング信号φｐｗヲ一
旦ハイレベルにすることによって、選択されていたワー
ド綿Ｗをロウレベルの非選択状態にする。

次に、プリチャージパルスφｐ（Ｊｌをハイレベルにし
て、）”リチャージＭＯ５ＦＥ’ｒＱ５をオン状態にす
ることにより、相補データ線り、Ｄを短絡してＶｃｃ／
２レベルにプリチャージする。上記相補データ線り、Ｄ
が共にＶｃｃ／２のプリチャージレベルになる時間を待
って上記プリチャージパルスφｐｃｗはロウレベルにさ
れる。そして、次にワードＩｎ１ｉｉｉ択タイミング信
号φＸをハイレベルに立ち上げる。このワード線選択タ
イミング信号φＸの立ち上がり゛に同期してマルチプレ
クサＭＰＸを通して供給される相祉アドレス信号ａｏ−
ａ８によって決まる１つのワード線Ｗがハイレベルに立
ち上がり選択状態にされる。これにより、選択されたワ
ード線に結合された複数のメモリセルが選択され、この
各メモリセルの情報記憶用キャパシタＣｓがアドレス選
択用ＭＯ３ＦＥＴＱｍを介してデータ線Ｄ（又はＤ）に
結合される。すなわち、各相補データｉｌＤ、Ｄの１つ
のメモリセルの入出力ノードが一方のデータ線Ｄ（又は
Ｄ）に結合される。したがって、メモリセルの蓄積電荷
とそのデータ線りのプリチャージ？！荷との電荷分散に
より、そのデータ線Ｄ（ヌばＤ）に読み出しレベルが現
れる。なお、他方のデータ線Ｄ（又はＤ）は、メモリセ
ルが結合されないので、上記プリチャージレベルのまま
である。

次に、比較的早いタイミングでタイミングパルスφｐａ
ｌをハイレベルにし、タイミングパルス７ｐａｌ　（図
示せず）をロウレベルにしてセンスアンプＳＡを動作さ
せる。これにより、上記相補データ線り、Ｄは、上記情
報記憶用キャパシタＣｓの記憶電荷に従ったロウレベル
、ハイレベルニ増幅される。そして、上記増幅動作によ
り相補データ線り、　Ｄのレベル差が比較的大きくなっ
た後、タイミングパルスφｐａ２−　（φｐａ２　）が
ハイレベル（ロウレベル）になって、高速増幅動作を行
うものである。

このようなセンスアンプＳＡの動作による増幅信号が上
記メモリセルに伝えられるので上記失われかか；た記憶
情報の再書込みがなされる。この時、ワード線は上記ブ
ートストラップ回路φＸ−Ｂの動作によって昇圧されて
いるので、上記増幅されたハイレベルがそのままレベル
損失なく情報記憶用キャパシタＣ８に伝えられる。

なお、これ以降の書込み又は読み出し動作は、図示しな
いが上記ワード線選択タイミング信号φＸより遅れて形
成されるカラムスイッチ選択タイミング信号φｙにより
カラムスイッチＣ−５Ｗが選択され、タイミングパルス
φｍａｌ＋φｍａｌ及びφｍａ２＋　＄　ｍａ２　、φ
ｒ−により、読み出しの時には、メインアンプＭＡ、デ
ータ出カバソファＤＯＢが動作し、書込みの時には、デ
ータ入カバソファＤＩＢが動作することにより行われる
（図示せず）。

上記の動作から明らかなよ・）に、読み出と７又は書込
み動作では、メモリアレ□ｉ　）、（−Ａ　ＲＹのよう
なグイナミソク型回路が一旦動作（７て、例えば、相補
データ線り、Ｄ力、＜ハイレベル又はロウレベルになっ
ていることがａ・要である。しかしながら、電源投入直
後においては、グイナミソク型回路のレベルが不定にな
るので、例えば、上記アドレス信号の変化によって相補
データ線り、Ｄを短絡しても上記のようなプリチャージ
が行われない。そこで、電源電圧Ｖｃｃの立ち上がりに
より形成した上記タイミングパルスφ′により、タイミ
ング発生回路ＴＧから一連のタイミングパルスを発生さ
せて、一旦各回路を動作状態にするというダミーサイク
ルを設けるものである。また、このタイミングバ）Ｌ＜
スφ′の発生を外部端子からの信号によっ゛ζ停止させ
ることにより、上述のような下限動作電圧試験を行うこ
とができる。

〔効　果〕

（１）電源電圧がそのバイアス電圧として供給される導
電型のＭＯＳ　Ｆ　ＥＴを直列形態として、電源電圧を
分圧するものであるので、基板バンクバイアス電圧の影
響を受けることなく、電源電圧のレベル識別を行うこと
ができる。これによって、精度の高い電圧識別を行うこ
とができるという効果が得られる。

（２）上記電圧検出回路を内部同期式のグイナミソク型
ＲＡＭにおけるｉｌ源投入時のダミーサイクル動作の起
動回路として利用することによって、ダミーサイクルの
誤起動を防止することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電源電圧の分
圧出力のレベルを識別する回路は、ＰチャンネルＭＯＳ
　Ｆ　ＥＴのしきい値電圧を利用するもの、又は所定の
基準電圧を形成しておいて、これと比較するもの等積々
の実施形態を採ることができるものである。また、上記
のような内部同期式のダイナミック型ＲＡＭは、データ
線のプリチャージレベルを電源電圧Ｖｃｃ又はＶｃｃ、
−Ｖｔｈレベルにするものであってもよい。

この場合には、読み出し基準電圧はダミーセルを用いて
形成するものとすればよい。さらに、電源電圧が下限動
作電圧以上の所定のレベルになったことを検出して、ダ
ミーサイクル動作のためのタイミングパルスを形成する
ダミーサイクル起動回路は、種々の実施形態を採ること
ができ、上記外部制御信号によって上記ダミーサイクル
動作の起動を停止させる回路も同様に種々の実施形態を
採ることができるものである。

〔利用分野〕

以上の説明では、この発明をその背景となった技術分野
である内部同期式のダイナミック型ＲＡＭに適用した場
合について説明したが、これに限定されるものではなく
、上述のように基板バンクバイアス電圧発生回路を内蔵
し、その電源電圧を分圧する回路を含む各Ｍ米導体集積
回路装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用された内部同期式のダイナミ
ック型ＲＡＭの一実施例を示す回路図、第２図は、その
ダミーサイクル起動回路の一実施例を示す回路図、 第３図は、上記第１図の実施例回路の動作の一例を説明
するためのタイミング図である。 Ｍ　−−Ａ　ＲＹ・・メモリアレイ、ＰＣＩ・・プリチ
ャージ回路、ＳＡ・・センスアンプ、Ｃ−Ｓ　Ｖ／・・
カラムスイッチ、Ｒ−ＤＣＲ・・ロウアトＬ・スデコー
、ｙ、ｃ−ＤｃＲ・・カラムアドレスデコーダ、ＰＯ２
・・プリチャージ回路、ＭＡ・・メインアンプ、ＡＴＤ
・・アドレス信号変化検出回路、ＴＯ・・タイミング発
生回路、ＲＥＦ・・自動リフレッシュ回路、ＤＯＢ・・
データ出カバソファ、ＤＩＢ・・データ人力バッファ、
ＭＰＸ・・マルチプレクサ、ＤＬ・・遅延回路、Ｇ・・
ノアゲート回路

Claims (1)

1. 【特許請求の範囲】 １、基板バックバイアス電圧発生回路と、電源電圧がそ
   の基板共イアスミ圧とされ、直列形態にされ、電源電圧
   がバイ°アス電圧として供給される一方の導電型のＭＯ
   ＳＦＥＴで構成された電源電圧の分圧回路と、この分圧
   回路によって形成された分圧電圧と所定の基準電圧とを
   比較する電圧検出回路とを含むことを特徴とする半導体
   集積回路装置。　゛ ２、上記半導体集積回路装置は、ダイナミック型回路に
   より構成されたメモリアレイと、その選択動作を行うＣ
   ＭＯＳスタティック型論理回路とからなり、アドレス信
   号の変化を検出して内部動作に必要な一連のタイミング
   信号を形成する内部同期式のダイナミック型ＲＡＭであ
   り、上記電圧検出回路の出力信号は、上記ダイナミ’７
   り型回路を動作させるというダミーサイクルの起動信号
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。