JPS6166295A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6166295A JPS6166295A JP59189107A JP18910784A JPS6166295A JP S6166295 A JPS6166295 A JP S6166295A JP 59189107 A JP59189107 A JP 59189107A JP 18910784 A JP18910784 A JP 18910784A JP S6166295 A JPS6166295 A JP S6166295A
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- Japan
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- terminal
- transistor
- power supply
- vcc
- internal signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は自動り７レツシ一機能を持つ半導体メモリに関
するものである。
するものである。
（従来の技術）
自動す７レツシエ機能は、ダイナミックメモリを外部の
コントロール信号により、アクセス可能状態と自動す７
レツシ島状態を区分し、自動り７レツシ為状態では、半
導体メモリ内に、す７レツシ為タイマーを持ち、一定時
間毎にリフＶツシエ開始信号を発生させ、メモリセルの
り７レツシエを実行する。従って、外部信号としては自
動リフレッシ為か否かをコントロールするのみでよく、
リフレッシェタイマーやアドレスをメモリに与える必要
がなく、安価で低消費電力の半導体メモリを得ることが
できる。
コントロール信号により、アクセス可能状態と自動す７
レツシ島状態を区分し、自動り７レツシ為状態では、半
導体メモリ内に、す７レツシ為タイマーを持ち、一定時
間毎にリフＶツシエ開始信号を発生させ、メモリセルの
り７レツシエを実行する。従って、外部信号としては自
動リフレッシ為か否かをコントロールするのみでよく、
リフレッシェタイマーやアドレスをメモリに与える必要
がなく、安価で低消費電力の半導体メモリを得ることが
できる。
従来、このような半導体メモリの自動り７レツン為状態
のメそりの自動保持機能をテストするには長時間のテス
トが必要である。これは、ダイナεツクメモリの大多数
のセルの保持時間は常温で１０秒以上あり、１〜１０ビ
ツトのセルのみが保持の最少値を決定することから、最
低限でも、大多数のセルの保持時間を超える時間、安全
を見込めばその２〜３倍の時間の自動保持テストを必要
とすることとなる。
のメそりの自動保持機能をテストするには長時間のテス
トが必要である。これは、ダイナεツクメモリの大多数
のセルの保持時間は常温で１０秒以上あり、１〜１０ビ
ツトのセルのみが保持の最少値を決定することから、最
低限でも、大多数のセルの保持時間を超える時間、安全
を見込めばその２〜３倍の時間の自動保持テストを必要
とすることとなる。
このよな自動保持機能をテストする代りに、内部カウン
ターが発生するアドレスが全ビットをリフレッシエする
に必要なアドレスを発生していること、及びり７レツシ
瓢タイマーの周期を知ることにより、その周期で予想さ
れる最大の保持時間以上を各セルが情報を保持している
ことをテストすれば、短時間で自動保持テストを代行で
き得る。
ターが発生するアドレスが全ビットをリフレッシエする
に必要なアドレスを発生していること、及びり７レツシ
瓢タイマーの周期を知ることにより、その周期で予想さ
れる最大の保持時間以上を各セルが情報を保持している
ことをテストすれば、短時間で自動保持テストを代行で
き得る。
各セルが一定の保持時間以上の保持機能を持つテストは
、従来のダイナミックメモリで実施されており問題な〈
実施可能でろり、又内部アドレスの発生のテストは、特
別な付加回路を付けることにより、テスト可能である。
、従来のダイナミックメモリで実施されており問題な〈
実施可能でろり、又内部アドレスの発生のテストは、特
別な付加回路を付けることにより、テスト可能である。
しかしそのリフレッシェタイマーの周期を測定すること
は、専用の端子を設は内部リフレッシュの開始されるた
びにその端子から読み取る以外にないという欠点があっ
た。
は、専用の端子を設は内部リフレッシュの開始されるた
びにその端子から読み取る以外にないという欠点があっ
た。
（発明の目的）
本発明の目的は、上記欠点を除去することにより、内部
り７レツシ為の周期を専用の端子を設けることなく、又
実使用状態を制限することなくテストできる機能を有す
る半導体メモリを提供することにある。
り７レツシ為の周期を専用の端子を設けることなく、又
実使用状態を制限することなくテストできる機能を有す
る半導体メモリを提供することにある。
（発明の構成）
本発明の半導体メモリは、外部端子とｆ！Ｉｒｇ間又は
二つの外部端子間に、１個又は複数個直列接続されたダ
イオード接続の絶総ゲート型電界効果トランジスタから
なる第１の回路と、ゲート電極が前記１！源レベル以上
、以下の２値レベルｔ−Ｗする内部信号に接続された絶
縁ゲート型電界効果トランジスタからなる第２の回路と
が直列に接続されてなる内部信号検出回路を有すること
がら構成される。
二つの外部端子間に、１個又は複数個直列接続されたダ
イオード接続の絶総ゲート型電界効果トランジスタから
なる第１の回路と、ゲート電極が前記１！源レベル以上
、以下の２値レベルｔ−Ｗする内部信号に接続された絶
縁ゲート型電界効果トランジスタからなる第２の回路と
が直列に接続されてなる内部信号検出回路を有すること
がら構成される。
（実施例）
以下、未発明の実施例について１面を参照して説明する
。
。
第１図は本発明の第１の実施例の要部を示す回路図で、
内部信号噴出回路を示すものでちる。外部端子ＴＩＧと
電源４ＦＩ＝Ｖ ｃｃの間にＮチャネルへ（ＯＳトラ／
ジスタ（以下、トランジスタという。）ＱｌｌｐＱｔｚ
をｊ９続する。トランジスタＱ１１は、ゲート電極
とドレイン電極を外部端子Ｔ’ｔｏに接続することによ
り、トランジスタＱｕに電流はドレイン電極よりソース
電極へしか流れずＭＯＳダイオードを構成する。トラン
ジスタＱ１１のソースｔａと電源脅子ＶＣＣ間にトラン
ジスタＱ１！のドレイン。
内部信号噴出回路を示すものでちる。外部端子ＴＩＧと
電源４ＦＩ＝Ｖ ｃｃの間にＮチャネルへ（ＯＳトラ／
ジスタ（以下、トランジスタという。）ＱｌｌｐＱｔｚ
をｊ９続する。トランジスタＱ１１は、ゲート電極
とドレイン電極を外部端子Ｔ’ｔｏに接続することによ
り、トランジスタＱｕに電流はドレイン電極よりソース
電極へしか流れずＭＯＳダイオードを構成する。トラン
ジスタＱ１１のソースｔａと電源脅子ＶＣＣ間にトラン
ジスタＱ１！のドレイン。
ソース電極を各々接続し、ゲート電極を内部信号φ１に
接続する。ここで内部信号φ１は電源電圧以上になる信
号とする。内部信号φ１が低レベルであればトランジス
タＱ１ｇはオフ状態にあり、外部端子’Ｉ’ｔｏと電源
ＶＣＣ間には電流は流れない。外部端子Ｔ’ｉｏより電
源ＶＣＣへ電流が流れるのは、外部端子ＴＩＧが、ｖｃ
ｃ＋Ｖｍ （トランジスタのしきい値電圧。）以上の電
圧であって、内部信号φｌがｔ課電圧ＶＣＣ以上になっ
ている時である。外部端子Ｔｌｏから電流が流れるのは
そのレベルがＶＣＣ以上のレベルになった時でろ９、電
流が流れることにより外部端子Ｔ１．のレベルが低くな
ったとしても、電源レベル以下になることはないため、
入力信号の１１ルベルには変りはなく実使用にさしつか
えはない。
接続する。ここで内部信号φ１は電源電圧以上になる信
号とする。内部信号φ１が低レベルであればトランジス
タＱ１ｇはオフ状態にあり、外部端子’Ｉ’ｔｏと電源
ＶＣＣ間には電流は流れない。外部端子Ｔ’ｉｏより電
源ＶＣＣへ電流が流れるのは、外部端子ＴＩＧが、ｖｃ
ｃ＋Ｖｍ （トランジスタのしきい値電圧。）以上の電
圧であって、内部信号φｌがｔ課電圧ＶＣＣ以上になっ
ている時である。外部端子Ｔｌｏから電流が流れるのは
そのレベルがＶＣＣ以上のレベルになった時でろ９、電
流が流れることにより外部端子Ｔ１．のレベルが低くな
ったとしても、電源レベル以下になることはないため、
入力信号の１１ルベルには変りはなく実使用にさしつか
えはない。
従って、外部端子Ｔｌ（ｌをアドレスあるいはＷＥ（ラ
イトイネーブル）等の自動す７レツシ為を制御しない端
子とし、内部信号φ１をり７レツシ為時に電源レベル以
上になる信号とすれば、端子ＴＩＯから電流が流れ出す
時間を計ることによってリフレッン為の周期が測定でき
るようになる。特に内部信号φ１は、す７レツシ為時の
み発生する信号でるる必要はない。これは上記のように
端子’Ｉ’ｔ。
イトイネーブル）等の自動す７レツシ為を制御しない端
子とし、内部信号φ１をり７レツシ為時に電源レベル以
上になる信号とすれば、端子ＴＩＯから電流が流れ出す
時間を計ることによってリフレッン為の周期が測定でき
るようになる。特に内部信号φ１は、す７レツシ為時の
み発生する信号でるる必要はない。これは上記のように
端子’Ｉ’ｔ。
より電流が流れても端子Ｔ１ｇ１の論理レベルに変化は
ないからである。
ないからである。
第２図は本発明の＠２の実施例の要部を示す回路図で、
内部信号検出回路を示すものである。外部端子Ｔ、・と
電＃Ｖｃｃとの間にトランジスタＱｔ＞ 。
内部信号検出回路を示すものである。外部端子Ｔ、・と
電＃Ｖｃｃとの間にトランジスタＱｔ＞ 。
Ｑｘｓが接続され、特にトランジスタＱｎは第１囚のト
ランジスタＱ１ｔと同様にＭＯＳダイオード接続になっ
ている。トランジスタＱｕはゲート電極以外は第１図の
トランジスタＱ１３と同様に接続されている。トランジ
スタＱｎのゲート電極はＭＯＳダイオード接続されたト
ランジスタＱｘｓを介して電源ＶＣＣに接続され、かつ
結合容ｔｃ＊ｔにより内部信号φ２に接続されている。
ランジスタＱ１ｔと同様にＭＯＳダイオード接続になっ
ている。トランジスタＱｕはゲート電極以外は第１図の
トランジスタＱ１３と同様に接続されている。トランジ
スタＱｎのゲート電極はＭＯＳダイオード接続されたト
ランジスタＱｘｓを介して電源ＶＣＣに接続され、かつ
結合容ｔｃ＊ｔにより内部信号φ２に接続されている。
すなわち、本実施例は、電源レベルの内部信号φ２を容
量ＣＨとトランジスタＱ２１からなる昇圧回路を介して
トランジスタＱ２２のゲート電極に接続したものである
。
量ＣＨとトランジスタＱ２１からなる昇圧回路を介して
トランジスタＱ２２のゲート電極に接続したものである
。
トランジスタ（ｈｚのゲートを位は、内部信号φ２が’
ｏ’レベルならば電源ＶＣＣのｖヘルヨＴ）Ｖｒｍ一段
低い値いとなり、トランジスタ（ｈｚｆｉオフ状態とな
る。内部信号φ２か１１ルベルとなると容ｔｃｚｔの結
合により、トランジスタ（ｈｚのゲート電位は電源レベ
ル以上になりトランジスタＱ！＝はオン状態となる。従
って、第１図と同様、外部端子Ｔ２０がＶｃｃｌｄ上の
レベルであるならば、内部信号φ２の１１＃レベル、
０“レベル対応して外部端子Ｔ２０から電源ｖｃｃの電
流の有、無が測定でき、第１の実施例と同様にリフレッ
シュの周期を測定可能とする。
ｏ’レベルならば電源ＶＣＣのｖヘルヨＴ）Ｖｒｍ一段
低い値いとなり、トランジスタ（ｈｚｆｉオフ状態とな
る。内部信号φ２か１１ルベルとなると容ｔｃｚｔの結
合により、トランジスタ（ｈｚのゲート電位は電源レベ
ル以上になりトランジスタＱ！＝はオン状態となる。従
って、第１図と同様、外部端子Ｔ２０がＶｃｃｌｄ上の
レベルであるならば、内部信号φ２の１１＃レベル、
０“レベル対応して外部端子Ｔ２０から電源ｖｃｃの電
流の有、無が測定でき、第１の実施例と同様にリフレッ
シュの周期を測定可能とする。
第３図は本発明の第３の実施例の要部を示す回路図で、
内部信号検出回路を示すものである。外部端子Ｔ３０．
Ｔｌｌ の間にダイオード接続、されたＭＯＳトランジ
スタＱ３１〜Ｑ３４の多段直列接続に、トランジスタＱ
３５が直列に（晩されている。トランジスタＱｓｓのゲ
ート電極は、第１因の剰４／すと同様に電源電圧以上に
なる内部信号ψ３に−１されている。
内部信号検出回路を示すものである。外部端子Ｔ３０．
Ｔｌｌ の間にダイオード接続、されたＭＯＳトランジ
スタＱ３１〜Ｑ３４の多段直列接続に、トランジスタＱ
３５が直列に（晩されている。トランジスタＱｓｓのゲ
ート電極は、第１因の剰４／すと同様に電源電圧以上に
なる内部信号ψ３に−１されている。
外部端子Ｔ３０ｔ’ｒ３１ 間に′電流が流れる薬注は
両端子間の′電位差はＭＯＳダイオードの直列接地によ
るしきい値電圧ＶｒＩ（以上の電位差があり、かつ内部
信号φ３が１１＃ノベルでるる時である。このことから
ｔ〜１０８ダイオード直列接続の段数を適当に選ぶこと
により、実使用時に両端子Ｔ３０．Ｔ３１間に電流が流
れず、一定の電位差以上の電圧を与えると電流が流ｎ得
るようにすることができろ。
両端子間の′電位差はＭＯＳダイオードの直列接地によ
るしきい値電圧ＶｒＩ（以上の電位差があり、かつ内部
信号φ３が１１＃ノベルでるる時である。このことから
ｔ〜１０８ダイオード直列接続の段数を適当に選ぶこと
により、実使用時に両端子Ｔ３０．Ｔ３１間に電流が流
れず、一定の電位差以上の電圧を与えると電流が流ｎ得
るようにすることができろ。
従って、内部信号φ３のＩＬｌｙ、ｌ□＃レベルＱてよ
って端子間電流金制匂でき内部リフレッシュ周期が測定
できるようになる。
って端子間電流金制匂でき内部リフレッシュ周期が測定
できるようになる。
なお、第１図、２図に示された実施例ではＭＯＳダイオ
ード続接は１段のみを使用した例であるが、ＭＯＳ）ラ
ンジスタのしきい値電圧ｖＴＨの値によっては第３図に
示されｔ実施例のように直ダｊ多段＃続よ使用すること
も可能である。
ード続接は１段のみを使用した例であるが、ＭＯＳ）ラ
ンジスタのしきい値電圧ｖＴＨの値によっては第３図に
示されｔ実施例のように直ダｊ多段＃続よ使用すること
も可能である。
又、上記実施例においては、トランジスタとしてＮチャ
ネルＭＯＳトランジスタを用いたが、これは池の絶縁ゲ
ート型電界効果トランジスタについても同様でろる。
ネルＭＯＳトランジスタを用いたが、これは池の絶縁ゲ
ート型電界効果トランジスタについても同様でろる。
（発明の効果）
以上、詳細説明したとおり、本発明の半導体メモリは上
記の内部信号検出回路を有するので、内部す７レツンエ
の周期を専用の端子を設けることなく、又実使用状態を
制限することなくテストが可能でおるという効果を有す
る。
記の内部信号検出回路を有するので、内部す７レツンエ
の周期を専用の端子を設けることなく、又実使用状態を
制限することなくテストが可能でおるという効果を有す
る。
第１図、第２図及び第３図はそれぞれ本発明の第１．Ｍ
２及び第３の実施例の要部を示す回路図である。 Ｑｌｌ ｔ Ｑｔ＊ ＊ Ｑｚｔ〜Ｑ２３ ＊ Ｑｓｔ
〜Ｑ３１１・・・・・・ＮチャネルＭＯＳトランジスタ
、Ｔ１０ ｔＴＺｏ ＋Ｔ１０ ＊Ｔ３１ ”・・・・
外部端子、φｌ、φ２．φ３・・・・・・内部信号。
２及び第３の実施例の要部を示す回路図である。 Ｑｌｌ ｔ Ｑｔ＊ ＊ Ｑｚｔ〜Ｑ２３ ＊ Ｑｓｔ
〜Ｑ３１１・・・・・・ＮチャネルＭＯＳトランジスタ
、Ｔ１０ ｔＴＺｏ ＋Ｔ１０ ＊Ｔ３１ ”・・・・
外部端子、φｌ、φ２．φ３・・・・・・内部信号。
Claims (1)
- 外部端子と電源間又は二つの外部端子間に、１個又は
複数個直列接続されたダイオード接続の絶縁ゲート型電
界効果トランジスタからなる第１の回路と、ゲート電極
が前記電源レベル以上、以下の２値レベルを有する内部
信号に接続された絶縁ゲート型電界効果トランジスタか
らなる第２の回路とが直列に接続されてなる内部信号検
出回路を有することを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189107A JPS6166295A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
| DE8585111433T DE3585760D1 (de) | 1984-09-10 | 1985-09-10 | Integrierte schaltung mit einer ueberwachungsfunktion eines internen signales. |
| EP85111433A EP0174638B1 (en) | 1984-09-10 | 1985-09-10 | Integrated circuit with function of monitoring an internal signal |
| US06/774,430 US4807197A (en) | 1984-09-10 | 1985-09-10 | Integrated circuit with function of monitoring an internal signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189107A JPS6166295A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6166295A true JPS6166295A (ja) | 1986-04-05 |
| JPH048876B2 JPH048876B2 (ja) | 1992-02-18 |
Family
ID=16235481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189107A Granted JPS6166295A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807197A (ja) |
| EP (1) | EP0174638B1 (ja) |
| JP (1) | JPS6166295A (ja) |
| DE (1) | DE3585760D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3789987T2 (de) * | 1986-03-24 | 1994-12-15 | Nec Corp | Halbleiterspeichervorrichtung mit einem Testmodus und einem Standardmodusbetrieb. |
| JP3225533B2 (ja) * | 1991-04-11 | 2001-11-05 | 日本電気株式会社 | ダイナミック型半導体メモリ装置 |
| JPH04372790A (ja) * | 1991-06-21 | 1992-12-25 | Sharp Corp | 半導体記憶装置 |
| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| AU1075599A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Dram core refresh with reduced spike current |
| DE102006020098A1 (de) * | 2006-04-29 | 2007-10-31 | Infineon Technologies Ag | Speicherschaltung und Verfahren zum Auffrischen von dynamischen Speicherzellen |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972153A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | 半導体集積回路装置 |
| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145760A (en) * | 1978-04-11 | 1979-03-20 | Ncr Corporation | Memory device having a reduced number of pins |
| JPS55150192A (en) * | 1979-05-08 | 1980-11-21 | Nec Corp | Memory unit |
| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
-
1984
- 1984-09-10 JP JP59189107A patent/JPS6166295A/ja active Granted
-
1985
- 1985-09-10 EP EP85111433A patent/EP0174638B1/en not_active Expired - Lifetime
- 1985-09-10 DE DE8585111433T patent/DE3585760D1/de not_active Expired - Fee Related
- 1985-09-10 US US06/774,430 patent/US4807197A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972153A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | 半導体集積回路装置 |
| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3585760D1 (de) | 1992-05-07 |
| EP0174638A3 (en) | 1989-09-13 |
| JPH048876B2 (ja) | 1992-02-18 |
| US4807197A (en) | 1989-02-21 |
| EP0174638B1 (en) | 1992-04-01 |
| EP0174638A2 (en) | 1986-03-19 |
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