KR940001638B1 - 반도체 집적 회로장치 - Google Patents

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KR940001638B1
KR940001638B1 KR1019850005597A KR850005579A KR940001638B1 KR 940001638 B1 KR940001638 B1 KR 940001638B1 KR 1019850005597 A KR1019850005597 A KR 1019850005597A KR 850005579 A KR850005579 A KR 850005579A KR 940001638 B1 KR940001638 B1 KR 940001638B1
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가쯔유끼 사또
가즈마사 야나기사와
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 집적 회로장치
제1도는 본 발명의 1실시예를 도시한 회로도.
제2도는 그의 기판 백 바이어스 전압 발생회로의 1실시예를 도시한 회로도.
제3도는 그의 동작을 설명하기 위한 타이밍도.
제4도는 다른 실시예의 회로도.
제5도 및 제6도는 각각 또다른 실시예의 회로도.
본 발명은 반도체 집적회로장치에 관한 것으로, 예를들면, 다이나믹형 RAM(랜덤 액세스 메모리)와 같이 기판 바이어스 전압 발생회로를 내장한 반도체 기억장치에 유효한 기술에 관한 것이다.
MOSFET(절연 게이트 전계 효과 트랜지스터)로 구성된 반도체 기억장치에 있어서는 MOSFET와 같은 회로 소자와 반도체 기판과의 기생 용량을 감소시키는 것등을 위해, 기판 백 바이어스 전압을 내장 기판 바이어스 전압 발생회로에 의해 형성하는 것이 공지이다.
(예를들면, 니케이 맥그루힐사 발생「니케이 일렉트로닉스」 1979년 5월 14일호, 페이지 77∼페이지 79참조). 이와 같이 기판 바이어스 전압 발생회로를 내장하는 것에 의해 반도체 기억장치에 공급되어야할 전원전압을 5V와 같은 단일 전압화할 수 있음과 동시에, 그의 외부 단자의 삭감을 도모할 수 있다. 이 경우, 발진 회로에 의해 연속적으로 발생하는 출력 펄스를 정류하는 회로를 사용한 것에서는 다음과 같은 문제가 생기는 것이 본원 발명자의 연구에 의해 명확하게 되었다. 즉, 회로가 일제히 동작을 개시하는 선택 상태와 내부 회로가 어떠한 동작도 실행하지 않는 비선택 상태에서는 기판에 흐르는 전류가 크게 다른 것이다.
따라서, 이와 같이, 회로 동작에 관계없이 발생하는 발진 펄스를 정류하여 기판 백 바이어스 전압을 형성하는 경우에는 필연적으로 최악의 조건을 상정하여 그 전류 공급 능력을 설정하게 된다.
이 때문에 비교적 큰 커패시터와 정류 소자 및 구동 회로가 필요하게 되어, 반도체, 집적 회로에 있어서의 집적도가 저하하여 버린다.
이것과 함께, 소비 전류가 많게 된다(기판 바이어스 발생회로에 대해서는, 예를들면 일본 특허 공개공보소화 55-13566호 참조).
본 발명의 목적은 고집적도와 저소비 전력화를 도모한 반도체 기억장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 레벨 검출회로가 마련되고, 기판 백바이어스 전압의 레벨이 절대값적으로 일정 레벨이상으로 된때의 레벨 검출회로의 검출 출력에 의해, 기판 백 바이어스 전압 발생회로의 동작이 제어된다.
상기 레벨 검출회로는 제1의 전원단자(Vcc)와 상기 기판 백 바이어스 전압 발생회로의 출력 단자사이에 직렬 접속되는 제1의 소자(Q10, Q26) 및 제2의 소자(Q11, Q27)과 레벨 판정 회로를 포함한다. 상기 제1의 소자와 상기 제2의 소자의 결합점에서의 출력이 상기 레벨 판정회로에 입력되는 것에 의해 기판 백 바이어스 전압의 레벨 검출을 용이하게 실행할 수가 있다.
[실시예 1]
제1도에는 본 발명에 관한 다이나믹형 RAM의 1실시예의 회로도가 도시되어 있다. 제1도의 각 회로 소자내지 회로 블록은 공지의 반도체 집적 회로의 제조 기술에 의해, 특히 제한되지 않지만, 단결정 실리콘과 같은 1개의 반도체 기판상에 있어서 형성된다. 반도체 기판상에 형성되는 여러가지 MOSFET는 엔헨스먼트 모드이다(다음에 기술하는 다른 실시예의 것도 마찬가지이다).
메모리 어레이 MARY는 매트릭스 배치된 여러개의 메모리 셀 MC, 여러개의 데이터선 DL,
Figure kpo00001
여러개의 워드선으로 이루어진다. 특히 제한되지 않지만, 메모리 어레이 MARY는 플디드 비트 라인(데이타 라인) 방식으로 되어 있다.
메모리 셀 MC의 각각은 그의 하나의 전국이 회로의 전원 단자와 같은 기준 전위점에결합된 정보 기억 커패시터 Cs와 그 정보 기억 커패시터 Cs와 데이터선과의 사이에 마련된 어드레스 선택용 MOSFET Qm으로 이루어진다. 메모리 셀 MC에 기억되는 논리 "1", "0"의 정보는 커패시터 Cs에 전하가 있는가 없는가와 대응된다. 정보의 리드에 있어서는 메모리 어레이 MARY에 있어서의 각 데이터선 DL,
Figure kpo00002
가 먼저 프리챠지 회로 PC에 의해 거의 회로의 전원 전압 Vcc에 가까운 레벨로 프리챠지된다. 이 프리챠지 회로 PC는, 예를들면 도시한 바와 같이, 각 데이터선 DL,
Figure kpo00003
과 전원 단자 Vcc 사이에 마련된 프리챠지 MOSFET Qc1, Qc2로 이루어진다. 프리챠지 MOSFET Qc1, Qc2은 프리챠지 펄스
Figure kpo00004
에 의해 그의 도통, 비도통이 제어된다. 또한, 프리챠지 회로 PC는 프리챠지 MOSFET Qc1, Qc2과 함께, 쌍으로 되는 데이터선 DL,
Figure kpo00005
의 사이에 마련되고, 프리챠지 펄스
Figure kpo00006
에 의해 제어되는 이퀼라이즈 MOSFET를 포함하면 좋다.
메모리 어레이 MARY에 있어서의 여러개의 워드선 WL은 각 데이터선이 프리챠지된 후에 그중의 하나가 선택된다. 그것에 따라서, 그 선택된 워드선에 대응된 메모리 셀에 있어서의 MOSFET Qm이 온 상태로 되고, 커패시터 Cs가 데아타선 DL 또는
Figure kpo00007
에 결합된다. 이것에 따라서, 그의 메모리 셀 MC가 결합되어 있는 곳의 데이터선 DL 또는
Figure kpo00008
의 전위가 변화된다. 이때 데이터선 DL 또는
Figure kpo00009
의 전위는 커패시터 Cs에 축적된 전하량에 따라서 변화된다. 이 데이타선의 전위 변화는 센스 앰프 SA에 의해 센스된다. 대용량의 메모리 어레이에 있어서, 메모리 셀 MC는 작은 치수를 갖고 형성되고, 또 각각의 데이터선 DL 또는
Figure kpo00010
에 대부분의 메모리 셀이 결합된다. 이 때문에, 상기 커패시터 Cs와 공통 데이터선 DL의 부유 용량 C0(도시하지 않음)과의 비 Cs/Co는 매우 작은 값으로 된다. 따라서, 상기 커패시터 Cs에 축적되어 있던 전하와 대응하여 데이터선 DL 또는
Figure kpo00011
에 부여되는 전위 변화, 즉 신호는 매우 미소한 레벨로 된다.
특히 제한되지 않지만, 이 실시예에 따르면, 그와 같은 미소한 신호를 검출하기 위해 잘 알려져 있는 다이나믹 RAM의 그것과 마찬가지로 각 데이터선에 1개씩 더미 셀 PC가 마련되어 있다. 이 더미 셀 DC는 그의 커패시터 Cd,의 용량값이 메모리 셀 MC의 커패시터 Cs,의 거의 절반으로 되어 있는 것을 제외하고, 메모리 셀 MC와 동일한 제조 조건, 동일한 설계 정수로 만들어져 있다. 커패시터 Cd는 어드레싱에 앞서, 타이밍 신호
Figure kpo00012
를 받는 MOSFET Q'd에 의해 접지전위로 충전된다. 커패시터 Cd는 그의 용량값이 커패시터 Cs의 약 1/2의 용량값으로 설정되어 있으므로, 메모리 셀 MC로부터의 리드 신호의 거의 1/2과 동일한 기준 전압을 그것에 대응된 데이터선에 부여한다.
제1도에 있어서, SA는 상기 어드레싱에 의해 생기는 이와 같은 전위 변화의 차를 타이밍 신호(센스 앰프 제어신호)
Figure kpo00013
,
Figure kpo00014
로 정해지는 센스 기간에 있어서 확대하는 센스 앰프이고(그의 동작은 다음에 기술한다), 한쌍의 펴행하게 배치된 상보 데이터선 DL,
Figure kpo00015
에 그의 입출력 노드가 결합되어 있다. 상보 데이터선 DL,
Figure kpo00016
에 결합되는 메모리 셀의 수는 데이터 리드시의 데이터 검출 정밀도를 높이기 위해 서로 동일하게 되어 있다.
상기 어드레싱에 있어서, 상보 데이터선쌍 DL,
Figure kpo00017
의 한쪽에 결합된 메모리 셀 MC가 선택된 경우, 그것에 대응해서 다른 쪽의 데이터선에 결합되어 있는 더미 셀 DC가 선택되도록 한쌍의 더미 워드선 DWL,
Figure kpo00018
의 한쪽이 선택된다.
상기 센스 앰프 SA는 게이트 드레인이 교차 결선된 한쌍의 MOSFET Q1, Q2를 갖고, 이들 MOSFET에 의해, 상보 데이터선 DL,
Figure kpo00019
에 나타난 미소 신호를 차동적으로 증폭한다. 이 증폭 동작은 비교적 작은 콘덕턴스를 나타내도록 된 MOSFET Q7과 비교적 큰 콘덕턴스를 나타내도록 된 MOSFET Q8의 동작에 의해 2단계로 분류된다.
즉, 제1단계의 증폭 동작은 비교적 빠른 타이밍 신호
Figure kpo00020
에 의해 MOSFET Q7이 도통되면, 그것에 따라 개시된다. 제2단계의 증폭 동작은 상보 데이터선 DL,
Figure kpo00021
사이의 차전위가 어느 정도 크게 된 타이밍에 있어서, 타이밍 신호
Figure kpo00022
가 발생되는 것에 의해 개시된다.
즉, 제2단계의 증폭 동작은 타이밍 신호
Figure kpo00023
에 의해 MOSFET Q8이 도통되면, 그것에 따라서 개시된다. 이와 같은 센스 앰프 SA의 2단계 동작은 상보 데이터선 DL과
Figure kpo00024
사이의 전위차의 에러가 없는 증폭과 고속도의 증폭을 가능하게 한다. 센스 앰프 SA에 의한 증폭의 결과로서, 한쌍의 데이터선중의 한쪽은 전원전압 Vcc 보다도 약간 낮은 고 전위로 되고, 다른 쪽은 거의 회로의 접지 전위(OV)와 동일한 낮은 전위로 된다.
상기 어드레싱시, 일단 파괴되기 시작한 메모리 셀 MC의 기억 정보는 그 센스 동작에 의해 얻어진 고 레벨 또는 저 레벨의 전위가 그대로 메모리 셀 MC에 공급되는 것에 의해 회복된다. 즉, 일단 리드된 기억 정보는 메모리 셀에 리라이트된다.
상보 데이터선 DL과
Figure kpo00025
사이에 마련된 액티브 리스토어 회로 AR은 메모리 셀 MC에 리라이트되는 고 레벨의 전위를 회로의 전원 전압 Vcc와 실질적으로 동일한 레벨까지 상승시키기위해 마련되어 있다.
이 액티브 리스토어 회로 AR은 저 레벨의 신호에 대해서 어떠한 영향도 주지 않고 고 레벨의 신호만으로 선택적으로 전원 전압 Vcc의 전위로 부스트하는 작용이 있다. 이와 같은 액티브 리스토어 회로 AR의 구체적으로 회로 구성은 본 발명에 직접 관계가 없으므로, 그의 상세한 설명은 생략한다.
데이터선쌍 DL,
Figure kpo00026
와 공통 상보 데이터선 CDL,
Figure kpo00027
사이에는 MOSFET Q3, Q4로 이루어지는 칼럼 스위치 CW가 마련되어 있다. 마찬가지로, 다른 데이터선쌍과 공통 상보 데이터선 CDL,
Figure kpo00028
사이에도 동일한 MOSFET Q5, Q6으로 이루어지는 칼럼 스위치 CW가 마련되어 있다.
이 공통 상보 데아타선쌍 CDL,
Figure kpo00029
에는 출력 앰프를 포함하는 데이터 출력 버퍼 DOB의 입려 다자와 데이터 입력 버퍼 DIB의 출력 단자에 접속되어 있다.
로우 디코더 및 칼럼 디코더 R-DCR, C-DCR은 어드레스 버퍼 R-ADB 및 C-ADB로 형성된 내부 상보 어드레스 신호를 받아서, 하나의 워드선 및 더미 워드선을 선택하기 위한 선택 신호 컴럼 스위치에 공급해야할 칼럼 스위치 선택 신호를 형성한다. 이것에 의해, 메머리 셀 및 더미 셀의 어드레싱이 실행된다.
어드레스 버퍼 R-ADB 및 C-ADB는 그의 동작이 타이밍 신호
Figure kpo00030
및
Figure kpo00031
에 의해 각각 제어되고, 로우 디코더 및 칼럼 디코더 R-DCR, C-DCR은 그의 동작이 타이밍 신호
Figure kpo00032
및
Figure kpo00033
에 의해 제어된다.
즉, 외부어드레스 신호 AXo∼AXi는 로우 어드레스 스트로브 신호
Figure kpo00034
에 따라서 형성되는 타이밍 신호
Figure kpo00035
에 동기해서 로우 어드레스 버퍼 R-ADB에 폐치된다. 어드레스 버퍼 R-ADB에 의해 형성되는 내부 어드레스 신호는 로우 디코더 R-DCR에 전달된다. 어드레스 디코더 R-DCR은 어드레스 버퍼 R-ADB에서 공급되는 내부 어드레스 신호를 디코드하고, 워드선 선택 타이밍 신호
Figure kpo00036
에 따른 타이밍에 있어서, 워드선 및 더미 워드선의 하나씩을 선택 레벨로 만든다.
또 외부 어드레스 신호 AYO-AY1은 칼럼 어드레스 스트로브 신호
Figure kpo00037
에 따라서 형성되는 타이밍 신호
Figure kpo00038
에 동기해서 칼럼 어드레스 버퍼 C-ADB에 배치되고, 칼럼 디코더 C-DCR에 전달된다. 칼럼 디코더 C-DCR은 데이터선 선택 타이밍 신호
Figure kpo00039
에 따른 타이밍에 있어서, 소정의 데이터선을 선택하시키기 위한 칼럼 선택 신호를 출력한다.
타이밍 제어 회로 TC는 외부 단자에서 공급된 로우 어드레스 스트로브 신호
Figure kpo00040
, 칼럼 어드레스 스트로브 신호
Figure kpo00041
및 라이트 인에이블 신호
Figure kpo00042
를 받고, 상기 대표로서 예시적으로 도시된 타이밍 신호외에, 메모리 동작에 필요한 다른 각종 타이밍 신호를 형성한다.
특히 제한되지 않지만, 장치를 저소비전력으로 함과 동시에 워드선을 선택 상태로해 두고 칼럼 어드레스 신호를 전환하는 것에 의해 연속 리드 동작을 가능하게 하기 위해, 상기 칼럼계의 어드레스 버퍼와 어드레스 디코더, 데이터 출력 버퍼 DOB는 CMOS(상보형 MOS) 스테이틱형 회로에 의해 구성된다.
기판 바이어스 전압 발생 회로 Vbb-G는 집적회로의 외부 단자를 구성하는 전원 단자 Vcc와 기준 전위 단자(또는 어스단자) GND 사이에 가해지는 +5V와 같은 정의 전원전압에 의해 동작되고, 부의 바이어스 전압을 출력한다.
기판 바이어스 전압 발생회로 Vbb-G에서 출력되는 바이어스 전압은 메모리 어레이에 있어서의 MOSFET Qm 및 도시되어 있는 회로 블록을 구성하는 MOSFET의 공통의 기판 게이트(이하, 기판게이트라고도 한다)로서의 반도체 영역에 공급된다.
특히 제한되지 않지만, 이 실시예의 CMOS집적 회로는 단결정 p형 실리콘으로 이루어지는 반도체 기판에 형성된다. 메모리 어레이 MARY에 있어서의 MOSFET Qm과 같은 N채널 MOSFET는 이러한 반도체 기판 표면에 형성된 N형 소오스 영역, N형 드레인 영역 및 소오스 영역과 드레인 영역사이의 반도체 기판 표면에 얇은 두께의 게이트 절연막을 거쳐서 형성된 폴리 실리콘으로 이루어지는 게이트 전극으로 구성된 다. P채널 MOSFET는 상기 반도체 기판 표면에 형성된 N형 웰 영역에 형성된다. 이것에 의해, 반도체 기판은 그 위에 형성된 여러개의 N채널 MOSFET의 공통 기판 게이트를 구성한다. N형 웰 영역은 그위에 형성된 P채널 MOSFET의 기판 게이트를 구성한다. P채널 MOSFET의 기판 게이트, 즉 N형 웰 영역은 제1도의 전원 단자 Vcc에 결합된다.
이 실시예의 CMOS집적 회로는 도시하지 않았지만, 반도체 기판의 주면중, 활성 영역으로 되어야할 표면 부분이외의 표면 부분, 즉 MOSFET, MOS 커패시터 및 반도체 배선 영역등을 형성해야할 표면 부분이외의 표면 부분은 비교적 두꺼운 두께의 필드 절연막에 의해 덮혀진다. 필요하게 되는 배선층은 필드 절연 막상으로 연장되거나, 활성 영역상에 절연막을 거쳐서 연장된다.
이 구조에 따르면, 기판 바이어스 전압 발생 회로 Vbb-G에서 출력되는 백 바이어스 전압-Vbb는 반도체 기판의 표면에 형성된 N채널 MOSFET의 공통의 기판 게이트에 공급된다.
백 바이어스 전압은 N채널 MOSFET의 소오스 드레인 영역과 반도체 기판사이의 PN접합에 의해 형성되는 접합 용량 및 반도체 배선 영역과 반도체 기판사이의 PN접합에 의해 형성되는 접합 용량을 감소시킨다. 이것에 따라서, 집적회로는 그것에 있어서의 동작속도를 제한하는 기생 용량이 감소되므로, 고속 동작이 가능하게 된다.
어드레스 선택 MOSFET Qm과 같은 MOSFET는 그것이 오프 상태로 되어 있을 때에도, 때때로 테일링 전류 또는 누설 전류를 발생한다. 이 MOSFET는 백 바이어스 전압-Vbb가 인가되었을때의 기판 바이어스 효과에 의해, 그의 스레쉬홀드 전압이 적당하게 증가되고, 그것에 의해 그것에 있어서의 누설 전류가 감소된다. 어드레스 선택MISFET Qm에 있어서의 누설 절류의 감소의 결과로서, 정보 기억 커패시터 Cs에 있어서의 유지 전하는 비교적 장시간에 걸쳐서 유지된다.
집적 회로에 있어서, 펄드 절연막과 그위에 연장되는 신호 배선층과 같은 배선층으로 이루어진 구조는 기생 MOSFET 구조의 일부를 구성한다고 간주된다. 백 바이어스 전압-Vbb는 기생 MOSFET의 스레쉬홀드 전압을 증가시켜, 기생 MOSFET가 동작하지 않도록 한다.
MOSFET의 기판 바이어스 효과에 의한 스레쉬홀드 전압의 증가의 비율은 공지인 바와 같이, 기판 바이어스 전압이 증대함에 따라 작게 된다. 이 때문에 각 N채널 MOSFET의 스레쉬홀드 전압은 집적 회로의 제조 변동에 따른 특성 변동에도 불구하고, 백 바이어스 전압-Vbb가 발생되면 그것에 따라서 비교적 좁은 범위내의 값으로 된다.
기판 바이어스 전압 발생 회로 Vbb-G는 다음의 설명에서 명확하게 되는 바와 같이, 커패시터를 이용하는 챠지 펌프 작용에 의해 주기적으로 바이어스 전압을 발생한다. 이 백 바이어스 전압은 그것이 주어지는 반도체 기판과 전원 배선층, 반도체 영역등과의 사이에 존재하는 기생 용량, 부유 용량에 의해 평활된다.
실질적으로 용량에 의해 유지되는 백 바이어스 전압은 MOSFET의 소오스 드레인 영역과 반도체 기판사이에 생기는 누설 전류에 의해 감소한다.
여기서, 반도체 기판에 대한 누설 전류는 반드시 일정하지 않고, 회로 동작에 영향을 준다. 이 누설 전류는 MOSFET의 스위치 상태가 변화되지 않고 고정 또는 정지되어 있으면, 비교적 작다.
이것에 대해, 이 누설 전류는 MOSFET의 스위치 상태가 변화되면, 그것에 따라서 증가되어 버린다. 또한, 기판으로의 누설 전류의 발생 메카니즘에 대해서는, 필요하면 1981년판 John. Willy ＆ sons사 발행, S.M.Sze저, Physics of semiconductor devices, 페이지 480 내지 487을 참고하기 바란다.
제1도의 다이나믹형 RAM에 있어서, 기판 누설 전류는 로우 어드레스 스트로브 신호
Figure kpo00043
, 칼럼 어드레스 스트로브 신호
Figure kpo00044
등에 따라서 타임이 제어회로 TC, 어드레스 버퍼, 디코더, 센스 앰프등의 회로가 동작되면, 그거세 따라서 증가된다.
이 실시예에 따르면, 기판 바이어스 전압 발생회로 Vbb-G는 기판누설 전류가 증가되었을때에 있어서도 기판 바이어스 전위를 적절한 값으로 유지시킬 수 있도록 하기 위해, 비교적 큰 구동 능력을 갖게 된다. 그것과 함께, 기판 바이어스 전압 발생 회로 Vbb-G는 저소비 전력 특성을 나타낸다.
이 실시예의 기판 바이어스 전압 발생 회로 Vbb-G는 특히 제한되지 않지만, 그것이 가져야할 구동 능력과 소비 전력의 관점에서, 정상적 동작의 회로 부분과 간헐적 동작의 회로 부분을 포함한다.
정상적 동작의 회로 부분은 제1도의 각 회로가 실질적으로 비동작으로 되어 있을때에 있어서, 백 바이어스 전압-Vbb를 바라는 값으로 유지시킬 수 있는 구동 능력을 갖게 된다.
이것에 대해서, 간헐 동작의 회로 부분은 기판 누설 전류가 증대되었을 때라도, 백 바이어스 전압-Vbb를 바라는 값으로 유지시킬 수 있도록 하기위해, 비교적 큰 구동 능력을 갖게 된다.
간헐 동작의 회로부분의 동작 제어를 위해서, 제1도에 도시한 바와 같은 레벨 검출 회로 VLD가 마련되어 있다. 레벨 검출 회로 VLD는 백 바이어스 전압-Vbb를 검출하고, 백 바이어스 전압-Vbb가 바라는 레벨보다도 작게 되었을때, 간헐 동작의 회로 부분을 동작시키기 위한 신호를 출력한다.
특히 제한되지 않지만, 이 실시예에 따르면, 기판 바이어스 전압 발생회로 Vbb-G에 있어서의 간헐 동작의 회로 부분은 외부 제어신호
Figure kpo00045
에 따라서 타이밍 제어회로 TC에서 출력되는 비교적 빠른 타이밍의 로우계 제어신호
Figure kpo00046
에 의해서도 그의 동작이 제어된다.
이 구성에 따르면, 다음의 회로 동작이 가능하게 된다.
즉, 실시예의 다이나믹형 RAM의 액세스가 로우 어드레스 스트로브 신호
Figure kpo00047
에 의해 개시되는 경우, 도시한 회로의 동작이 개시되는 것에 따라서 기판 누설 전류가 증대된다. 백 바이어스 전압-Vbb는 기판 누설 전류의 증대에 의해서 그의 레벨이 작게 된다.
이 경우, 백 바이어스 전압은 비록 제어신호
Figure kpo00048
에 의한 기판 바이어스 전압 발생회로의 동작 제어가 없더라도, 레벨 검출회로 VLD과 간헐 동작의 회로 부분에 의해 구성되는 귀환 경로에 의해 다시 바라는 레벨로 되도록 제어된다. 그러나, 이 경우, 백 바이어스 전압이 다시 바라는 레벨로 회복될때까지의 시간은 간헐 동작의 회로 부분의 출력 변화 속도에 따라서, 약간 길게 된다.
이것에 대해서, 이 실시예와 같이 제어신호
Figure kpo00049
, 즉 타이밍의 제어회로 TC에서 출력되는 로우계의 제어 신호중의 빠른 타이밍의 제어신호를 이용하는 경우는 기판 누설 전류가 급격히 증대되는 타이밍과 실질적으로 동일한 타이밍에 있어서 간헐 동작의 회로부분의 동작을 개시시킬 수 있다. 그 결과, 백 바이어스 전압의 대폭적인 레벨 변화를 방지할 수 있다.
또한, 기판 바이어스 전압 발생 회로 Vbb-G에 있어서의 간헐 동작의 회로 부분을 제어 신호
Figure kpo00050
과 같은 제어 신호에 의해 제어하는 경우, 레벨 검출 회로 VLD를 생략하는 것이 가능하다. 그러나, 이렇게 하는 경우, 다음의 점에 주의할 필요가 있다.
즉, 백 바이어스 전압-Vbb는 전원 투입시에 있어서, 비교적 단시간내에 거의 0볼트에서 소정의 레벨까지 변화되는 쪽이 바람직스럽다. 전원 투입시의 백 바이어스 전압의 발생을 빠르게 하기 위해서는 기판 바이어스 전압 발생 회로 Vbb-G에 있어서의 간헐 동작의 회로 부분도 동작시키는 것이 필요하게 된다. 이를 위해서는 전원 투입시와 동시에, 외부 단자
Figure kpo00051
에 더미 동작 사이클을 실행시키기 위한 로우 어드레스 스트로브 신호를 가하는 것이 필요하게 된다.
레벨 검출 회로 VLD의 검출 출력이 이용되는 경우, 그 검출 출력에 의해 간헐 동작의 회로 부분이 즉시 동작 상태로 되므로, 백 바이어스 전압은 전원 투입시에 있어서, 외부 단자
Figure kpo00052
에 가해지는 신호에도 불구하고, 비교적 단시간내에 소정 레벨까지 변화된다.
레벨 검출 회로 VLD의 출력의 이용이 없는 경우는 또 백 바이어스 전압은 직접 회로의 동작 온도의 상승에 따른 기판 누설 전류의 증대에 의해 바람직스럽지 못하게 그 레벨이 작게 되어 버릴 염려가 있다.
제2도에는 상기 기판 바이어스 전압 발생 회로 Vbb-G의 1실시예의 회로도가 레벨 검출 회로 VLD의 그것과 함께 도시되어 있다. 또한 제2도에 있어서, 소오스 드레인사이에 직선이 부가된 각 MOSFET는 P채널형이고, 통상의 기호에 의해 표시된 각 MOSFET는 N채널형이다.
이 실시예에서는 2종류의 기판 백 바이어스 전압 발생 회로, 즉 정상적 동작의 회로 부분을 이루는 기판 바이어스 전압 발생 회로 Vbb-G1과 간헐적 동작의 회로 부분을 이루는 기판 바이어스 전압 발생 회로 Vbb-G2가 마련되어 있다. 한편, 정상적 동작의 백 바이어스 전압 발생 회로 Vbb-G1은 발진 회로 OSC2와 그 출력의 파형 정형과 진폭을 실행하는 CMOS인버터 회로 IV4, IV5 및 정류 회로로 구성된다.
발진 회로 OSC2는 전원 Vcc에 의해 동작되고, 예를들면 여러개의 CMOS인버터 회로가 링형상으로 결합되는 것에 의해 구성된 링발진기로 구성된다.
정류 회로는 챠지 펌프용의 커패시터 C2와 정류 소자로서 동작하도록 그의 게이트 전극이 그의 드레인 전극(인가되는 전압 극성에 의해 드레인 전극으로서 작용하든가 소오스 전극으로서 작용하는 가가 다르지만, 편의상 드레인 전극이라고 한다)에 결합된 MOSFET Q20 및 Q21로 이루어진다. 특히 제한되지 않지만, 캐패시터 C2는 N채널 MOSFET와 유사한 구조로 되는 것에 의해 MOS 커패시터 구조를 갖도록 되어 있다. 커패시터 C2의 한쪽 전극, 즉 MOSFET의 게이트 전극과 대응되어어야 할 전극은 출력 버퍼로서의 CMOS인버터 회로 IV5의 출력 단자에 결합되어 있다. 커패시터 C2의 다른쪽 전극, 즉 MOSFET의 소오스 또는 드레인 전극과 대응되어야 할 전극은 MOSFET Q20과 Q21의 고통 접속점에 접속되어 있다.
정류 소자로서의 MOSFET Q20은 커패시터 C2의 다른쪽 전극과 회로의 접지점 GND사이에 마련되고, MOSFET Q21은 상기 다른쪽의 전극과 반도체 기판사이에 마련되어 있다.
기판과 회로의 접지 전위점사이에는 실질적으로 백 바이어스 전압을 유지하는 기생 용량 Csb(도시하지 않음)이 존재한다.
상기 다이오드 형태의 MOSFET Q20은 인버터 회로 IV5에서 출력되는 발진 펄스가 고 레벨(거의 전원 전압 Vcc레벨)일때 온 상태로 된다. 이것에 의해, 커패시터 C2는 상기 출력 고 레벨에 의해, 프리챠지가 실행된다. 다음에, 발진 출력 펄스가 저 레벨(거의 회로의 접지 전위 레벨)로 되었을때, 커패시터 C2의 다른쪽 전극은 -(Vcc-Vth)의 부 전위로 된다. 여기서, Vth는 MOSFET Q20의 스레쉬홀드 전압이다. 이부 전위에 의해 다이오드 형태의 MOSFET Q21은 온 상태로 되고, 상기 기생 용량 Csb에 부 전위를 전달한다. 이것에 의해, 기판에는 기판 바이어스 전압-Vbb가 부여된다. 상기 정상 동작의 기판 바이어스 전압 발생 회로 Vbb-G1은 상기 RAM이 칩 비선택 상태로 되었을때에 기판에 대해서 흐르는 누설 전류를 보상할 수 있을 정도의 비교적 작은 전류 공급 능력을 갖게 된다.
정상 동작의 기판 바이어스 전압 발생 회로 Vbb-G1의 전류 공급 능력은 실질적으로 커패시터 C2의 커패시턴스와 발진 회로 OSC의 발진 주파수에 의해 결정된다. 즉, 1개의 발진 출력 펄스에 응답해서 반도체 기판에 주입되는 전하량은 커패시터 C2의 커패시턴스가 크면, 그것에 따라서 크게 된다. 또 단위 시간당 반도체 기판에 전하가 주입되는 회수는 발진 회로 OSC2의 발진 주파수가 크면, 그것에 따라서 많게 된다.
이 실시예에 따르면, 정상 동작의 기판 전압 바이어스 발생 회로는 필요로 되는 비교적 작은 전류 공급 능력을 확보하면서 저소비 전력 특성을 나타내는 구성으로 된다. 발진 회로 OSC2의 발진 주파수는 그것을 구성하는 CMOS인번터 회로의 적당한 개수의 설정과 각각의 신호 지연 특성과의 적당한 설정에 의해, 예를들면, 1 내지 2메가 헤르쯔와 같은 비교적 같은 낮은 값으로 된다. 커패시터 C2의 커패시턴스는 비교적 작은 값으로 설정된다.
여기서, 발진 회로 OSC2에 있어서의 소비 전력은 발진 주파수에 비례한다. 즉, 발진 회로 OSC2를 구성하는 각각의 CMOS인버터 회로의 동작 전류 또는 소비 전류는 공지인 CMOS인버터 회로의 그것과 마찬가지로, 각각의 출력에 결합되어 있는 부하 용량(배선 용량이나 후단의 인버터 회로의 입력 용량등으로 된다)의 충방전을 위해 필요로 되는 소위 과도 전류에 비례되고, 각각의 입력 또는 출력이 고 레벨 또는 저 레벨로 되어 있는 정지 상태에 있어서는 실질적으로 0이다. 각각의 CMOS인번터 회로의 과도 전류가 동작 주파수에 비례되므로, 낮은 발진 주파수의 발진 회로 OSC2의 소비 전력은 작다.
이 실시예에 따르면, 정류 회로를 구동하기 위한 출력 버커로서의 CMOS인버터 회로 IV5의 구동 능력은 커패시터 C2가 비교적 작게 되므로, 비교적 작게 되면 좋다. 이 때문에, 이 CMOS인버터 회로 IV5를 구성하는 도시하지 않은 P채널 MISFET 와 N채널 MOSFET는 낮은 온 저항을 갖을 필요가 없으므로, 작은 사이즈로 되어 좋다. 파형 정형 회로로서의 CMOS인버터의 회로 IV4를 구성하는 도시하지 않은 P채널 MOSFET 및 N채널 MOSFET는 CMOS인버터의 회로 IV5를 구성하는 MOSFET가 작게 되는 것에 의해 비교적 가벼운 용량성 부하를 구동할 수 있으면 좋다. 이 때문에, CMOS인버터 회로 IV4를 구성하는 MOSFET는 작은 사이즈로 되면 좋다.
간헐 동작의 기판 바이어스 전압 발생 회로 Vbb-G2는 제어 가능한 발진 회로, 즉 간헐 동작 가능한 발진 회로 OSC1과 파형 정형 회로로서의 CMOS인버터의 회로 IV2, 출력 버퍼로서의 CMOS인버터의 회로 IV3 정류 회로로 구성되어 있다.
특히 제한되지 않지만, 발진 회로 OSC1은 CMOS난드(NAND) 게이트 회로 G2 내지 G4로 구성되어 있다. 게이트 회로 G2 내지 G4는 링형상으로 결합되어 있다. 즉, 게이트 회로 G2 내지 G4의 각각의 출력 단자는 후단의 게이트 회로의 한쪽의 입력 단자에 결합되어 있다. 종단의 게이트 회로 G4의 출력 단자는 초단의 게이트 회로 G2의 한쪽의 입력 단자에 결합되어 있다. 게이트 회로 G2 내지 G4의 각각의 다른쪽 입력 단자는 공통의 동작 제어 단자라고 간주되고, 게이트 회로 G1의 출력 단자에 결합되어 있다.
발진 회로 OSC1을 구성하는 게이트 회로 G2∼G4는 동작 제어 단자에 공급되는 제어 신호가 거의 전원 전압 Vcc와 동일한 고 레벨(논리 "1")이면, 그것에 따라서 실질적으로 인버터로서 동작 된다. 이 때문에, 발진 회로 OSC1은 링 오실레이터로서의 발진 동작을 실행한다. 제어 신호가 거의 접지 전위와 같은 저 레벨(논리 "0")이면, 게이트 회로 G2 내지 G4의 각각의 출력은 접지 전압 Vcc와 동일한 고 레벨로 고정된다.
정류 회로는 도시한 바와 같이 커패시터 C1 및 MOSFET Q18 및 Q19로 구성되어 있다.
발진 회로 OSC1이 그의 제어 입력의 고 레벨에 의해 동작 상태로 되어 있으면, 그것에 따라 커패시터 C1 및 MOSFET Q18 및 Q19로 이루어지는 정류 회로가 동작된다. 그것에 따라, 백 바이어스 전압을 부여하기 위한 전하가 반도체 기판에 주입된다. 이때의 백 바이어스 전압은 상술한 정상 동작의 기판 바이어스 전압 발생 회로 Vbb-G1과 그의 간헐 동작의 기판 바이어스 전압 발생 회로 Vbb-G2의 공통에 의해 결정된다.
발진 회로 OSC1이 그의 제어 입력이 저 레벨에 의해 비동작 상태로 되어 있으면, 커패시터 C1 및 MOSFET Q18 및 Q19로 이루어지는 정류 회로는 동작되지 않는다. 이때, CMOS인버터 회로 IV3의 출력은 발진 회로 OSC1의 고 레벨 출력에 의해 거의 전원 전압 Vcc와 동일한 고 레벨로 유지된다. 커패시터 C1은 인버터 IV3의 고 레벨 출력에 의해 충전 상태로 유지된다. 이 구성은 발진 회로 OSC1의 동작이 개시되었을 때의 빠른 타이밍에서의 기판으로의 전하 주입을 가능하게 한다.
발진 회로 OSC1을 구성하는 CMOS난드 게이트 회로 G2 내지 G4는 CMOS인버터 회로의 마찬가지로, 각각이 정지 상태로 되어 있는 한 전류를 소비하지 않는다. 이 때문에, 간헐 동작의 기판바이어스 전압 발생 회로 Vbb-G2의 소비 전력은 발진 회로 OSC1의 동작이 정지되어 있는 기간에 있어서 실질적으로 0으로 된다.
이 간헐 동작의 기판 백 바이어스 전압 발생 회로 Vbb-G2는 RAM이 동작 상태로 되었을 때에 기판에 흐르는 비교적 큰 누설 전류를 보충하는 비교적 큰 전류 공급 능력을 갖을 필요가 있다.
이 때문에 커패시터 C1의 커피시턴스는 비교적 큰 값으로 되고, 발진 회로 OSC1의 발진 주파수는 예를들면, 10 내지 15메가 헤르쯔와 같은 비교적 큰 값으로 된다.
CMOS인버터 회로 IV3을 구성하는 도시하지 않은 P채널 MOSFET와 N채널 MOSFET는 정류 회로가 비교적 큰 부하를 구성하는 것으로 되는 것에 대응해서, 비교적 큰 사이즈를 갖게 된다. CMOS인버터 회로 IV2를 구성하는 도시하지 않은 P채널 MOSFET 및 N채널 MOSFET는 그것에 의해 CMOS인버터 회로 IV3을 충분히 구동할 수 있도록 하기 위해, 비교적 큰 사이즈를 갖게 된다.
이 실시예에서는 상기 기판 바이어스 전압 발생 회로 Vbb-G2을 필요한 때에만 동작시키도록 하기 위해, MOSFET Q10 내지 Q17 및 CMOS인버터 회로 IV0 및 IV1으로 이루어지는 레벨 검출 회로 VLD와 CMOS난드 게이트 회로 G1으로 이루어지는 제어 회로가 마련되어 있다.
레벨 검출 회로 VLD는 상기 기판 백 바이어스 전압 -Vbb가 RAM의 고속 동작에 필요한 일정 레벨을 넘어서 절대적으로 크게 된 것을 검출하기 위해 마련되어 있다. 레벨 검출 회로 VLD에 있어서, P채널 MOSFET Q10은 정전류 부하로서 작용하도록 그의 게이트에 정상적으로 회로의 접지 전위가 공급된다. 즉, MOSFET Q10은 정상적으로 온 상태로 된다. 이 MOSFET Q10에는 레벨 클램프용의 P채널 MOSFET Q11의 직렬로 접속된다. 이 MOSFET Q11은 그 게이트에 정상적으로 회로의 접지 전위가 공급되는 것에 의해 정상적으로 온 상태로 된다. 이것에 의해, MOSFET Q11의 소오스 전위 즉 MOSFET Q10은 드레인에 결합된 전극의 전위는 회로의 접지 전위보다 적어도 높은 레벨로 되고, 드레인 전위는 거의 회로의 접지 전위로 된다. 상기 MOSFET Q11의 드레인과 기판 (-Vbb)사이에는 다이오드 형태의 MOSFET Q12∼14가 직렬 접속되어 있다.
이것에 의해, 레벨 검출 회로 VLD의 검출 레벨은 직렬 접속된 MOSFET Q12∼Q14의 각 스레쉬홀드 전압 Vth의 합 3Vth와 실질적으로 같게 된다. 여기서, 기판 백 바이어스 전압 -Vbb가 상기 다이오드 형태의 MOSFET Q12∼Q14에 의한 합계 스레쉬홀드 전압 3Vth 보다 작은 레벨이면, 이들 MOSFET Q12∼Q14는 오프 상태로 되어 있다.
이때, MOSFET Q11과 Q10의 접속점의 전위는 거의 전원 전압 Vcc와 같은 고 레벨로 된다. 한편, 상기 기판 백 바이어스 전압 -Vbb가 상기 다이오드 형태의 MOSFET Q12∼Q14에 의한 합계 스레쉬홀드 전압 3Vth 보다 큰 레벨로 되어 있으면, MOSFET Q12∼Q14는 온 상태로 된다. 이때, MOSFET Q11과 Q10접속점의 전위는 회로의 접지 전위에 대해서 MOSFET Q11의 스레쉬홀드 전압 Vth 만큼 높은 레벨로 된 저 레벨로 된다. 또한, 이때 상기 전원 단자 Vcc에서 기판에 흐르는 전류는 기판 백 바이어스 전압 -Vbb를 절대값적으로 저하시킨다. 레벨 검출 회로를 거쳐서 기판에 흐르는 전류를 가능한한 작게 하기 위해, 또 MOSFET Q10과 Q11의 공통 접속점에 나타나는 저 레벨을 충분히 저하시키기 위해, 상기 부하 MOSFET Q10의 콘덕턴스는 매우 작은 값으로 설정된다. 즉, MOSFET Q10은 미소 전류밖에 흐르지 않는 매우 작은 콘덕턴스로 설정된다.
또, 상기 레벨 검출 회로에 있어서, 상기 전원 단자 Vcc에서 기판 (-Vbb)로 흐르는 전류를 가능한한 작게 하기 위해, 그 전류가 흐르는 전류 경로는 상기 직렬 접속되는 MOSFET Q10(제1의 소자)와 MOSFET Q11(제2의 소자)로 이루어지는 단일 전류 경로에 의해 구성된다.
상기와 같은 검출 출력의 고 레벨과 저 레벨은 P채널 MOSFET Q15와 N채널 MOSFET Q16에 의해 구성된 CMOS인버터 회로에 의해 판정된다. 특히 제한되지 않지만, 얻어야 할 검출 출력의 고속 변화를 가능하게 하기 위해, 특히 백 바이어스 전압이 감소된 때에 발진회로 OSC1을 빠른 타이밍으로 동작시키기위해, MOSFET Q15 및 Q16으로 이루어지는 인버터 회로는 MOSFET Q17 및 CMOS인버터의 회로 IV0과 함께 슈미트 회로(히스테리시스 회로)를 구성하도록 되어 있다. 즉, MOSFET Q15 및 Q16으로 이루어지는 인버터 회로의 출력은 마찬가지 구성의 CMOS인버터 회로 IV0의 입력에 전달된다. 이 CMOS인버터 회로 IV0의 출력은 그의 입력과 전원 전압 Vcc 사이에 마련된 P채널 MOSFET Q17의 게이트에 공급된다. 이것에 의해, 정귀환이 걸린다. 인버터 회로 IV0에서 출력되는 검출 신호는 상기 저 레벨의 검출 출력이 형성되었을 때, 고속으로 저 레벨로 변화된다. 이 인버터 회로 IV0에 의해 형성된 검출 출력은 CMOS인버터 회로 IV1을 통해서 CMOS난드 게이트 회로 G1의 한쪽 입력에 공급된다. 이 난드 게이트 회로 G1의 다른쪽 입력에는 제1도의 타이밍 제어 회로 TC에 의해 형성된 내부 로우 어드레스 스트로브 신호
Figure kpo00053
이 공급된다. 이 난드 게이트 회로 G1의 출력은 상기 링 오실레이터 OSC1을 구성하는 난드 게이트 회로 G2∼G4의 다른쪽 입력에 공통으로 공급된다.
다음에 이 실시예 회로의 동작을 제3도의 타이밍도에 따라 설명한다.
RAM이 칩 비선택 상태에 놓여 있으면, 즉 내부 어드레스 스트로브 신호
Figure kpo00054
이 고 레벨로 되어 있으면, 게이트 회로 G1의 출력은 레벨 검출 회로 VLD의 검출 출력에 응답된다.
이 칩 비선택 상태에 있어서, 기판 백 바이어스 전압 -Vbb와 상기 MOSFET Q12∼Q14의 합계 스레쉬홀드 전압 3Vth 보다 절대값적으로 작으면, 이들 MOSFET Q12∼Q14는 오프 상태로 된다. 이것에 의해 이 검출 출력은 고 레벨로 된다. 이 때문에, 난드 게이트 회로 G1에 공급되는 검출 출력은 저 레벨(논리 "0")으로 된다. 따라서, 난드 게이트 회로 G1의 출력은 고 레벨(논리 "1")로 되고 발진 회로 OSC1은 발진 상태로 된다. 이 출력 펄스를 받는 정류 회로에 의해 기판 백 바이어스 전압 -Vbb는 절대값적으로 크게 된다. 이와 같은 동작에 의해, 기판 백 바이어스 전압 -Vbb가 상기 스레쉬홀드 전압 3Vth를 넘으면, 상기 MOSFET Q12∼Q14가 온상태로 되므로, 그 검출 출력은 저 레벨로 된다. 이것에 의해 난드 게이트 회로 G1에 공급되는 검출 출력은 고 레벨(논리 "1")로 된다. 이것에 따라서, 난드 게이트 회로 G1의 출력이 저 레벨(논리 "0")으로 되므로, 발진 회로 OSC를 구성하는 모든 난드 게이트 회로 G2∼G4의 출력은 고 레벨(논리 "1")로 된다. 즉 발진 동작이 정지된다. 발진 동작의 정지에 의해 정류 회로(C1, Q18, Q19)의 동작도 정지된다. 이것에 의해 큰 레벨의 전력을 소비하는 발진 회로와 정류 회로의 동작이 정지되면, 저소비 전력화를 실현할 수 있다. 또한, 전원 투입 직후에 있어서는 기판 백 바이어스 전압은 회로의 접지 전위와 같은 레벨이면, 상기 양기판 백 바이어스 기판의 동작에 의해, 고속으로 기판 백 바이어스 전압을 절대값적으로 바라는 레벨까지 상승시킬 수 있다.
로우 어드레스 스트로브 신호
Figure kpo00055
가 저 레벨로 되는 것에 의해, 칩 선택이 지시된 경우, 그것에 따라 내부 신호
Figure kpo00056
이 저 레벨로 되므로, 난드 게이트 회로 G1의 출력은 상기 레벨 검출 회로의 검출 출력에 관계 없이, 고 레벨(논리 "1")로 된다. 이것에 의해, RAM이 라이트/리드 동작등을 실행할때에는 상기 발진 회로 OSC1은 무조건 동작 상태로 된다. 그 이유는 상술한 바와 같이, RAM의 동작이 개시되었을 때에 생기는 비교적 큰 기판 누설 전류에 의해 상기 기판 백 바이어스 전압 -Vbb가 절대값으로 급격히 저하하여 버리는 것을 방지하기 위함이다. 실시예와 같이 RAM이 동작 상태로 되는 때에 미리 발진 회로 OSC1을 동작 상태로 하면, 기판 백 바이어스 전압 -Vbb의 급격한 저하를 방지할 수 있다.
[실시예 2]
제4도는 제2의 실시예의 다이나믹형 RAM의 회로도이다. 제4도에 도시하지 않은 회로는 제1도의 그것과 실질적으로 동일하게 된다.
이 실시예의 RAM은 메모리 셀의 오토 리프레시를 가능하게 하기 위해, 리프레시 제어 회로 REFC와 멀티플렉서 MPX를 포함하고 있다.
리프레시 제어 회로 REFC는 도시하지 않지만, 리프렉시 타이머와 리프레시 어드레스 카운터를 포함한다.
리프레시 타이머는 외부 단자에 공급되는 로우 어드레스 스트로브 신호
Figure kpo00057
가 고 레벨로 되고 또 리프레시 제어 신호
Figure kpo00058
가 저 레벨로 되어 있을 때, 바꾸어 말하면, 칩 비선택시에 있어서, 리프레시 동작이 지시되어 있을 때 동작되고, 동작 기간중에 있어서 주기적으로 리프레시 제어 신호
Figure kpo00059
를 출력한다.
리프레시 어드레스 카운터는 리프레시 타이머에서 출력되는 제어 신호를 그것에 있어서의 앞선 펄스로서 받고, 리프레시 어드레스 신호
Figure kpo00060
내지 axi'를 형성한다.
멀티플렉서 MPX는 제어 신호
Figure kpo00061
에 의해 그의 동작이 제어되고, 제어 신호
Figure kpo00062
가 출력되어 있지 않으면, 어드레스 버퍼 R-ADB에서 출력되는 내부 어드레스 신호
Figure kpo00063
내지 axi를 선택하고, 제어 신호
Figure kpo00064
가 출력되어 있으면, 리프레시 어드레스 신호
Figure kpo00065
내지 axi'를 선택한다.
타이밍 제어 회로 TC는 상기 실시예와 마찬가지로 외부 단자에 공급되는 로우 어드레스 스트로브 신호
Figure kpo00066
, 칼럼 어드레스 스트로브 신호
Figure kpo00067
등에 응답되어 상기 실시예와 마찬가지 종류의 타이밍 신호를 출력한다. 그러나, 타이밍 제어 회로 TC는 리프레시 제어 신호
Figure kpo00068
에 응답되도록 그의 내부 회로가 구성되는 점에 있어서 상기 실시예의 그것과 다소 다르다. 타이밍 제어 회로 TC는 리프레시 제어 신호
Figure kpo00069
가 발생되었으면, 그것에 응답해서 제1도의 로우계 회로, 즉 로우 어드레스 디코더 R-DCR, 프리챠지 회로 PC, 센스 앰프 SA 및 액티브 리스토어 회로 AR의 동작을 제어하기 위한 타이밍 신호
Figure kpo00070
Figure kpo00071
를 출력한다.
이 구성에 따르면, 리프레시 동작은 리프레시 제어 신호
Figure kpo00072
가 발생될때마다 실행된다. 즉, 리프레시 제어 신호
Figure kpo00073
가 발생되면, 그것에 따라 리프레시 어드레스 카운터의 리프레시 어드레스 신호
Figure kpo00074
내지 axi'가 멀티플렉서 MPX를 거쳐서 제1도의 로우 어드레스 디코더 R-DEC에 공급된다. 제어 신호
Figure kpo00075
에 의해 타이밍 제어 회로 TC가 기동되고, 그 타이밍 제어 회로 TC에서 출력되는 로우계의 타이밍 신호에 의해 제1도의 프리챠지 회로 PC, 로우어드레스 디코더 R-DEC, 센스 앰프 SA 및 액티브 리스토어 회로 AR이 순차 구동된다.
그 결과, 리프레시 어드레서에 대응된 워드선이 선택되고, 그 워드선에 결합된 메모리 셀의 유지 정보가 리프레시된다.
이 실시예의 기판 바이어스 전압 발생 회로 Vbb-G 및 레벨 검출회로 VLD는 실질적으로 제2도의 회로와 동일하게 된다.
이 실시예에 따르면, 리프레시 제어 신호
Figure kpo00076
에 의해서도 기판 바이어스 전압 발생 회로 Vbb-G의 동작이 제어되도록 하기 위해, CMOS게이트 회로 G5 및 CMOS 인버터 회로 IV6 및 IV7로 이루어지는 논리 합성 회로가 마련된다. 이 논리 합성 회로의 출력은 칩 선택시(로우 어드레스 스트로브 신호
Figure kpo00077
가 저 레벨로 되어 있을 때) 및 리프레시 동작시에 저 레벨로 된다.
이것에 의해, 기판 바이어스 전압 발생 회로 Vbb-G내의 간헐 동작회로 부분은 리프레시 동작의 실행에 의해, 기판 누설 전류가 크게 될 때, 즉 리프레시 제어 신호
Figure kpo00078
에 의해 타이밍 제어 회로 TC 및 로우계 회로가 동작될 때, 그것과 동기해서 동작된다.
다이나믹형 RAM의 배터리 백업을 가능하게 할 필요가 있는 경우, 외부 단자 Vcc와 GND 사이에는 예를 들면, 싱용 교류 전원에 따라서 소정의 직류 전압을 형성하는 전원 장치 PS와 함께 배터리 E와 다이오드 C로 이루어지는 직렬 회로가 결합된다. 전원 장치 PS가 차단되어 있을 때, 정보 또는 데이터의 유지를 위해 RAM에 의해 필요하게 되는 전원 전압은 베터리 E에서 공급된다.
실시예의 다이나믹형 RAM에 있어서, 배터리 백업시의 리프레시 동작은 특별한 외부 제어 신호를 필요로 하는 일없이, 자동적으로 실행된다. 이 때문에, RAM은 배터리 백업시의 다른 외부 장치의 동작을 필요로 하지 않는다.
이 실시예의 다이나믹형 RAM은 그것에 있어서의 기판 바이어스 전압 발생 회로 Vbb-G의 저소비 전력화가 가능한 것에 의해 전체로서 저소비 전력으로 된다. 이 때문에, 배터리 백업시의 배터리 수명을 연장시킬 수 있다.
[실시예 3]
제5도는 본 발명의 다른 실시예의 레벨 검출 회로 VLD및 기판 바이어스 전압 발생 회로의 회로도이다.
레벨 검출 회로는 VLD는 도시한 바와같이, P채널 MOSFET Q26, N채널 MOSFET Q27 내지 Q29 및 CMOS 인버터 회로 IV10으로 구성되어 있다. MOSFET Q26의 기판 게이트는 상기 실시예와 마찬가지로, 전원 단자 Vcc에 결합된다. MOSFET Q27 내지 Q29의 기판 게이트는 P형 반도체 기판으로 구성된다.
레벨 검출 회로 VLD의 검출 출력 VD는 상기 실시예와 마찬가지로 백 바이어스 전압-Vbb의 레벨에 따라서 거의 Vcc레벨의 고 레벨이던가 또는 거의 0V의 저레벨로 된다.
또, 상기 레벨 검출 회로 VLD에 있어서, 상기 전원 단자 Vcc에서 기판(-Vcc)에 흐르는 전류를 가능한 한 작게 하기 위해, 이 전류가 흐르는 전류 경로는 상기 직렬 접속되는 MOSFET Q26(제1의 소자)와 MOSFET Q27(제2의 소자)로 이루어지는 단일 전류 경로에 의해 구성된다.
CMOS 난드 게이트 회로 G6은 레벨 검출 회로 VLD의 검출 출력 VD와 제어 신호 VDN1를 받는다. 제어 신호 VCN1은 예를 들면, 제4도에 도시된 인버터 회로 IV7과 같은 회로에서 발생된다. 게이트 회로 G6의 출력은 기판 바이어스 전압 발생 회로 Vbb-G에 공급된다.
기판 바이어스 전압 발생 회로 Vbb-G는 공통의 발진 회로 OSC, 파형 정형 회로로서의 CMOS 인버터 회로 IV8, CMOS 난드 게이트 회로 G7, CMOS 인버터 회로 IV11, 버퍼 앰프로서의 CMOS 인버터 회로 IV9 및 IV12, 정류 회로 CPC1 및 CPC2로 구성된다.
CMOS 인버터 회로 IV9는 그의 입력에 CMOS 인버터 회로 IV8의 출력에 직접 공급되므로 정상적인 펄스 신호를 출력한다. 이것에 의해 정류 회로 CPC1은 정상적으로 동작된다.
CMOS 인버터 회로 IV12는 그의 입력에 게이트 회로 G7 및 CMOS 인버터 회로 IV11을 거쳐서 CMOS 인버터 회로 IV8의 출력이 공급된다. 이 때문에 CMOS 인버터 회로 IV12의 출력 펄스는 간헐적으로 된다.
정류 회로 CPC2는 인버터 회로 IV12의 출력에 따라 간헐적으로 동작된다.
정상 동작의 정류 회로 CPC1에 의한 반도체 기판으로의 전류 공급능력은 상기 실시예와 마찬가지로 비교적 작아서 좋다. 이 때문에, 챠지 펌프용의 커패시터 C3은 비교적 작은 사이즈로 되어 좋다.
이것에 대해서 간헐 동작의 정류 회로 CPC2에 있어서의 차지 펌프용의 커패시터 C4는 비교적 큰 사이즈로 된다.
또한, 커패시터 C3 및 C4는 특히 제한되지 않지만, P형 반도체기판 표면에 형성된 N형 웰 영역(도시하지 않음)에 형성되고, P채널 MOSFET와 유사한 구성으로 된다. 즉, 구조로서는 P채널 MOSFET와 동일하지만, 그의 소오스, 드레인이 서로 접속되어 있으므로, 커패시터로서 작용한다. 커패시터 C3 및 C4가 형성되는 N형 웰 영역은 예를들면, 회로의 전원단자 Vcc의 전위로 유지된다. 이 구성은 기판 누설 전류를 감소시키는 점에 있어서 다소 유리하다.
이 실시예에 따르면, 발진 회로 OSC는 정류 회로 CPC1 과 CPC2에서 공통으로 되어 있다. 상술한 바와같이, 반도체 기판으로 공급되는 바이어스 전류는 정류 회로의 동작 주파수와 관련지어진다. 발진 회로 OSC의 발진 주파수는 정상 동작의 정류 회로 CPC1에 의해 얻어야할 전류 공급 능력과 간헐 동작의 정류회로 CPC2에 의해 얻어야 할 전류 공급 능력에 의해 제한된다. 이 때문에, 발진 회로 OSC의 발진 주파수의 하한은 제2도의 정상 동작의 발진 회로 OSC2의 그것에 대해서 다소 제한된다.
그러나, 이 실시예에 있어서는 제2도의 간헐 동작의 발진 회로 OSC1과 같은 그 자체의 동작중에 있어서, 전력을 소비하는 발진 회로는 마련되어 있지 않다.
이 때문에, 회로 소자수의 감소를 도모할 수 있다. 또 공통의 발진 회로 OSC의 소비 전력이 예를 들면 제2도의 발진 회로 OSC2의 그것에 비해서 약간 크더라도, RAM 전체의 평균 소비 전력을 충분히 감소시킬 수 있다.
[실시예 4]
제6도는 다른 실시예의 기판 바이어스 전압 발생 회로 Vbb-G의 회로도이다.
도시한 기판 바이어스 전압 발생 회로 Vbb-G는 발진 회로 OSC, 파형 정형 회로로서의 CMOS 인버터 회로 IV13, CMOS 난드 게이트 회로 G8, CMOS 인버터 회로 IV14 및 IV16, 버퍼 앰프로서의 CMOS 인버터 회로 IV15 및 IV17, 챠지 펌프용의 커패시터 C5 및 C6, 정류 소자로서의 N채널 MOSFET Q35 내지 Q38로 이루어진다.
상기 실시예와 같은 레벨 검출 회로의 검출 출력과 다이나믹형 RAM의 제어 신호에 의해 형성되는 제어 신호 VCN2가 저 레벨로 되어 있는 경우의 회로 동작은 다음과 같이 된다.
즉, 게이트 회로 G8 및 인버터 회로 IV17의 출력은 발진 회로 OSC의 출력에 관계없이 고 레벨로 된다. 커패시터 C6은 이너터 IV17의 고 레벨 출력에 의해 충전 상태로 놓여 진다.
인버터 IV15의 출력은 발진 회로 OSC의 출력에 따라, 고 레벨과 저 레벨로 변화된다. 이 상태에 있어서는 커패시터 C5와 MOSFET Q37 및 Q38로 이루어지는 정류 회로가 동작된다. 이것에 따라, 반도체 기판에 백 바이어스 전압 -Vbb가 공급된다. MOSFET Q35는 노드 N1에 나타나는 정의 최대 전위 레벨이 정류 소자로서의 MOSFET Q37에 의해 클램프되므로, 실질적으로 오프 상태로 유지된다.
제어 신호 VCN2가 고 레벨로 되어 있는 경우의 회로 동작은 다음과 같이 된다.
발진 회로 OSC의 출력에 따라서, 인버터 회로 IV13의 출력이 고 레벨로 되었으면, 이것에 따라서, 인버터 회로 IV15의 출력은 거의 전원 전압 Vcc의 레벨의 고 레벨로 되고, 인버터 회로 IV17의 출력은 거의 0V의 저 레벨로 된다. 노드 N2는 커패시터 C6이 미리 충전되어 있으므로, 인버터 회로 IV17의 출력이 저 레벨로 되면, 그것에 따라서 부전위로 된다. 정류 소자로서의 MOSFET Q35는 노즈 N2가 부전위로 되는것에 의해, 도통 상태로 된다. 그 결과, 커패시터 C6에 의해 형성된 부전위가 MOSFET Q35를 거쳐서 노드 N1에 전달된다. 커패시터 C5는 인버터 회로 IV15에서 출력되는 고 레벨과, 노드 N1에 부여되는 부전위에 의해 전원 전압 Vcc레벨을 넘는 큰 레벨로 충전된다. 즉, 커패시터 C6은 실질적으로 부트스트랩용 커패시터로서 동작되고, 커패시터 C5의 충전 전압은 부스트 레벨로 된다.
다음에, 인버터 회로 IV13의 출력이 저 레벨로 되면, 인버터 회로 IV15의 출력은 그것에 따라 거의 O볼트의 저 레벨로 된다. 노드 N1은 커패시터 C5가 미리 부스트 레벨로 충전되어 있으므로, 인버터 회로 IV15의 출력이 저 레벨로 되면, 그것에 따라 큰 부의 전위로 된다. 이 노드 N1의 전위는 MOSFET Q38을 거쳐서 반도체 기판에 공급된다. 인버터 회로 IV17의 출력은 회로 IV13의 저 레벨 출력에 따라 거의 전원 전압 Vcc의 고 레벨로 된다. 커패시터 C6을 거쳐서 노드 N2에 부여되는 정전위에 의해 MOSFET Q36은 도통 상태로 된다. 그 결과, 커패시터 C6은 다시 충전된다.
인버터 회로 IV13의 출력의 변화에 의해, 상술한 바와같은 동작이 반복된다. 그 결과, 제어 신호 VCN2가 고 레벨로 되어 있는 기간에 있어서, 반도체 기판에 큰 바이어스 전류가 공급된다.
이 실시예에 따르면, 비교적 큰 구동 능력을 갖도록 되는 2개의 인버터 회로 IV15와 IV17이 상보적으로 동작되므로, RAM내의 전원 배선에 흐르는 과도 전류의 크기를 작게 할 수 있다. 그것에 따라서, 전원 배선에 생기는 잡음을 작게 할 수 있다.
본 발명에 의하면 다음의 효과가 있다.
(1) 백 바이어스 전압의 레벨을 모니터하여 기판 백 바이어스 전압을 형성하는 발진 회로와 그의 정류 회로의 동작을 선택적으로 정지시키는 것에 의해, 실질적으로 필요없게 되는 전류 소비를 억제할 수 있다. 이것에 의해, 기판 백 바이어스 전압 발생 회로를 내장한 반도체 집적 회로 장치의 저소비 전력화를 도모할 수 있다.
(2) 비선택시에 있어서의 누설 전류를 보충하는 작은 전류 능력밖에 갖지 않는 기판 백 바이어스 전압 발생 회로, 상기 기판 백 바이어스 전압의 레벨 모니터 출력에 의해 선택적으로 동작되는 기판 백 바이어스 전압 발생 회로를 마련하는 것, 내부 회로를 동작상태로 할 때 상기 모니터 출력을 무효로 하는 것에 의해 저소비 전력하에 거의 일정한 레벨로 기판 백 바이어스 전압을 형성할 수 있다고 하는 효과가 얻어진다.
(3) 상기 (1), (2)에 의해, 기판 바이어스 전압 발생 회로의 저소비 전력화가 도모되므로, 배터리 백업 동작시의 배터리의 수명을 연장할 수 있다는 효과가 얻어진다.
(4) 게이트에 회로의 접지전위가 공급된 P채널 MOSFET에 의한 레벨 리미터 작용과 다이오드 형태의 N채널 MOSFET를 사용하는 것에 의해, 간단한 회로 구성으로, 더욱 실용적으로 정의 전원전압 Vcc를 사용하는 것만으로, 접지전위를 기준으로 한 부의 전압의 레벨을 검출할 수 있다고 하는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다. 예를들면, 칩 선택 신호에 의해 동작 상태로 되는 RAM등의 반도체 집적 회로 장치에 있어서는 제2도의 실시예 회로에 있어서, 내부 제어 신호 대신에, 그 칩 선택 신호에 의해 기판 백 바이어스 전압의 모니터 출력을 무효로 하는 것이어도 좋다. 또 전원 전압의 투입에 의해 정상적으로 동작하는 발진 회로 및 정류 회로는 특히 필요로 되는 것은 아니다.
실시예와 같이, 기판 바이어스 전압 발생 회로를 정상 동작의 회로 부분과 간헐 동작의 부분으로 나누는 구성은 간헐 동작의 회로 부분을 구성하는 회로 소자의 불필요한 대형화를 방지한다고 하는 점에서 바람직하다. 그러나, 필요하다면, 약한 전류 공급능력의 회로와 강한 전류 공급 능력의 회로를 택일적으로 동작시켜도 좋다. 간헐 동작의 회로 부분은 여러개 마련되고, 각각 개별적으로 제어되면 좋다.
본 발명에 있어서, 용어 "기판 바이어스 전압 발생 회로"의 기판은 전계 효과 소자의 기판 게이트와 같은 하나의 반도체 영향을 의미하는 것으로서, 반도체 기판만을 의미하는 것은 아니다. 예를 들면, α선에 따른 메모리의 소프트 에러를 경감시키기 위해, 메모리 셀이 N형 반도체 기판 표면에 형성된 P형 웰 영역내에 형성되고, 그 P형 웰 영역에 백 바이어스 전압이 인가되면, 기판은 P형 웰 영역을 의미한다.
다이나믹형 RAM을 구성하는 메모리 셀의 리드를 위한 기준 전압은 더미 셀을 사용하는 것외에, 더미셀을 사용하지 않고 고 임피던스 상태의 고 레벨과 저 레벨로 된 상보 데이터선을 단락하는 것에 의해 형성되어도 좋다. 이 경우, 기준 전압은 중간 레벨로 된다. 또 어드레스 버퍼, 어드레스 디코더등의 주변 회로를 CMOS스테이틱형 회로에 의해 구성하는 것, 더욱이는 X어드레스 신호와 Y어드레스 신호를 각각 독립한 외부 단자에서 공급함과 동시에 어드레스 신호의 변화 타이밍을 검출하는 검출 회로를 마련하고, 그 검출 출력에 의해 내부 회로의 동작에 필요한 각종 타이밍 신호를 발생시키는 것등의 여러가지 실시 형태를 채용할 수 있는 것이다.
본 발명은, 예를 들면 상기와 같은 다이나믹형 RAM, 스테이틱형 RAM과 같은 반도체 기억 장치외에, 기판 바이어스 전압 발생 회로를 내장하는 반도체 직접 회로 장치에 널리 적용할 수 있다.

Claims (11)

  1. 백바이어스 전압(-Vbb)가 공급되는 기판 게이트를 갖는 절연 게이트 전계효과 트랜지스터(Qm)을 포함하는 제1의 회로, 발진회로(OSC, OSC1, OSC2), 상기 발진회로의 출력신호에 따라 상기 기판 게이트에 대해서 전류를 공급하는 정류회로(CPC1, CPC2, C1, Q18, Q19, C2, Q20, Q21)을 구비한 백 바이어스 전압발생회로(Vbb-G, Vbb-G1, Vbb-G2) 정의 전원전압이 공급되는 제1의 전원단자(Vcc)와 접지전위가 공급되는 제2의 전원단자(GND) 사이에 마련되는 레벨 판정회로(Q15, Q16, Q17, IV0, IV10) 상기 제1의 전원단자(Vcc)와 상기 백 바이어스 전압발생 회로의 출력단자 사이에 직렬 접속되는 제1의 소자(Q10, Q26) 및 제2의 소자(Q11, Q27)을 포함하며, 상기 제1의 소자와 상기 제2의 소자의 결합점에서의 출력을 상기 레벨 판정 회로에 입력하도록 구성된 레벨 검출 회로(VLD)를 갖고, 상기 레벨 검출회로에 있어서 상기 제1의 전원단자(Vcc)와 상기 백 바이어스 전압발생 회로의 출력단자 사이에 형성되는 전류경로는 상기 직렬 접속되는 제1 및 제2의 소자로 이루어지는 단일 전류경로에 의해 구성되고, 상기 발진회로 또는 정류회로는 상기 레벨 판정회로의 출력신호(VD)에 따라 제어되는 반도체 집적회로 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제2의 소자는 절연 게이트 전계효과 트랜지스터(Q11)로 이루어지고, 그의 게이트에 소정의 고정 전위가 공급되는 것에 의해 정상적으로 온상태로 되는 반도체 집적회로 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 소자는 절연 게이트 전계효과 트랜지스터(Q10)로 이루어지고, 그의 게이트에 소정의 고정전위가 공급되는 것에 의해 정상적으로 온상태로 되는 반도체 집적회로 장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 제1의 소자는 P채널 절연 게이트 전계효과 트랜지스터로 이루어지고, 그의 소오스가 상기 제1의 전원단자(Vcc)에 결합되고, 그의 게이트가 상기 제2의 전원단자(GND)에 결합되며, 그의 드레인이 상기 레벨 판정회로의 입력단자에 결합되는 반도체 집적회로 장치.
  5. 특허청구의 범위 제2항에 있어서, 상기 제2의 소자(Q11)의 다른쪽 끝과 상기 백 바이어스 전압발생 회로의 출력단자 사이에 다이오드 접속된 절연 게이트 전계효과 트랜지스터를 갖는 전압 시프트 수단을 마련하여 이루어지는 반도체 집적회로 장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 제2의 소자는 P채널 절연 게이트 전계효과 트랜지스터(Q11)로 이루어지고, 그의 소오스가 상기 레벨 판정회로의 입력단자에 결합되고, 그의 게이트가 상기 제2의 전원단자(GND)에 결합되고, 그의 드레인이 상기 전압 시프트 회로의 출력단자에 결합되는 반도체 집적회로 장치.
  7. 특허청구의 범위 제3항에 있어서, 상기 제2의 소자(Q11)의 다른쪽 끝과 상기 백 바이어스 전압발생 회로의 출력단자 사이에 다이오드 접속된 절연 게이트 전계효과 트랜지스터를 갖는 전압 시프트 수단을 마련하여 이루어지는 반도체 집적회로 장치.
  8. 특허청구의 범위 제4항에 있어서, 상기 제2의 소자(Q11)의 다른쪽 끝과 상기 백 바이어스 전압발생 회로의 출력단자 사이에 다이오드 접속된 절연 게이트 전계효과 트랜지서터를 갖는 전압 시프트 수단을 마련하여 이루어지는 반도체 집적회로 장치.
  9. 특허청구의 범위 제2항에 있어서, 상기 레벨 판정회로는 히스테리시스 회로를 포함하는 반도체 집적회로 장치.
  10. 특허청구의 범위 제1항에 있어서, 상기 제2의 소자(Q11, Q27)의 다른쪽 끝과 상기 백 바이어스 전압발생 회로의 출력단자 사이에 다이오드 접속된 절연 게이트 전계효과 트랜지스터를 갖는 전압 시프트 수단을 마련하여 이루어지는 반도체 집적회로 장치.
  11. 백 바이어스 전압(-Vbb)가 공급되는 기판 게이트를 갖는 절연 게이트 전계효과트랜지스터(Qm)을 포함하는 제1의 회로, 발진회로(OSC, OSC1, OSC2) 상기 발진회로의 출력신호에 따라 상기 기판 게이트에 대해서 전류를 공급하는 정류회로(CPC1, CPC2, C1, Q18, Q19, C2, Q20, Q21)을 구비한 백 바이어스 전압발생회로(Vbb-G, Vbb-G1, Vbb-G2) 정의 전원전압이 공급되는 제1의 전원단자(Vcc)와 상기 백 바이어스 전압발생 회로의 출력단자 사이에 직력 접속되는 제1의 소자(Q26) 및 제2의 소자(Q27), 상기 제1의 전원단자(Vcc)와 접지전위가 공급되는 제2의 전원단자(GND) 사이에 마련되는 레벨 판정회로(IV10)을 포함하며, 상기 제1의 소자와 상기 제2의소자의 결합점에서의 출력을 상기 레벨 판정회로에 입력하도록 구성된 레벨 검출회로(VLD)를 갖고, 상기 제2의소자는 그이 게이트에 소정의 고정전위가 공급되고, 상기 백 바이어스 전압(-Vbb)에 따라 온상태 또는 오프상태로 되는 절연 게이트 전계효과 트랜지스터(Q27)이고, 상기 발진회로 또는 정류회로는 상기 레벨 판정회로의 출력신호(VD)에 따라 제어되는 반도체 집적회로 장치.
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