JP2002042465A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 電源投入時における電源ノードの電位の立上
がり速度が速い半導体装置を提供する。 【解決手段】 ＤＲＡＭのＶＰＰ発生回路において、ス
タンバイディテクタ５は、昇圧電位ＶＰＰが目標電位Ｖ
Ｔ′（＝ＶＣＣ）よりも低い場合は、信号φ５を「Ｈ」
レベルにし、スタンバイディテクタ３を非活性化させる
とともにＶＰＰ−ＶＣＣ直結回路６を活性化させて、昇
圧電位ＶＰＰのラインと電源電位ＶＣＣのラインとを結
合させる。したがって、電源投入時における昇圧電位Ｖ
ＰＰの立上がり速度の高速化を図ることができる。
がり速度が速い半導体装置を提供する。 【解決手段】 ＤＲＡＭのＶＰＰ発生回路において、ス
タンバイディテクタ５は、昇圧電位ＶＰＰが目標電位Ｖ
Ｔ′（＝ＶＣＣ）よりも低い場合は、信号φ５を「Ｈ」
レベルにし、スタンバイディテクタ３を非活性化させる
とともにＶＰＰ−ＶＣＣ直結回路６を活性化させて、昇
圧電位ＶＰＰのラインと電源電位ＶＣＣのラインとを結
合させる。したがって、電源投入時における昇圧電位Ｖ
ＰＰの立上がり速度の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、外部電源電位のラインと、外部電源電位より
も高い内部電源電位に充電される電源ノードとを備えた
半導体装置に関する。
し、特に、外部電源電位のラインと、外部電源電位より
も高い内部電源電位に充電される電源ノードとを備えた
半導体装置に関する。
【０００２】
【従来の技術】図８は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。図８において、このＤＲＡＭは、クロ
ック発生回路８１、行および列アドレスバッファ８２、
行デコーダ８３、列デコーダ８４、メモリマット８５、
入力バッファ８８および出力バッファ８９を備え、メモ
リマット８５はメモリアレイ８６およびセンスアンプ＋
入出力制御回路８７を含む。
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。図８において、このＤＲＡＭは、クロ
ック発生回路８１、行および列アドレスバッファ８２、
行デコーダ８３、列デコーダ８４、メモリマット８５、
入力バッファ８８および出力バッファ８９を備え、メモ
リマット８５はメモリアレイ８６およびセンスアンプ＋
入出力制御回路８７を含む。
【０００３】クロック発生回路８１は、外部から与えら
れる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定
の動作モードを選択し、ＤＲＡＭ全体を制御する。
れる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定
の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００４】行および列アドレスバッファ８２は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは
０以上の整数である）に基づいて行アドレス信号ＲＡ０
〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成
し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉ
をそれぞれ行デコーダ８３および列デコーダ８４に与え
る。
から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは
０以上の整数である）に基づいて行アドレス信号ＲＡ０
〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成
し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉ
をそれぞれ行デコーダ８３および列デコーダ８４に与え
る。
【０００５】メモリアレイ８６は、図９に示すように、
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭ
Ｃは、アクセス用のＮチャネルＭＯＳトランジスタＱと
情報記憶用のキャパシタＣとを含む。
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭ
Ｃは、アクセス用のＮチャネルＭＯＳトランジスタＱと
情報記憶用のキャパシタＣとを含む。
【０００６】行デコーダ８３は、行および列アドレスバ
ッファ８２から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに従って、複数のワード線ＷＬのうちのいずれかのワ
ード線ＷＬを選択し、そのワード線ＷＬを選択レベルの
「Ｈ」レベルにする。これにより、そのワード線ＷＬに
対応する各メモリセルＭＣのＮチャネルＭＯＳトランジ
スタＱが導通し、各メモリセルＭＣのデータの書込／読
出が可能になる。
ッファ８２から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに従って、複数のワード線ＷＬのうちのいずれかのワ
ード線ＷＬを選択し、そのワード線ＷＬを選択レベルの
「Ｈ」レベルにする。これにより、そのワード線ＷＬに
対応する各メモリセルＭＣのＮチャネルＭＯＳトランジ
スタＱが導通し、各メモリセルＭＣのデータの書込／読
出が可能になる。
【０００７】列デコーダ８４は、行および列アドレスバ
ッファ８２から与えられた列アドレス信号ＣＡ０〜ＣＡ
ｉに従って、複数のビット線対ＢＬ，／ＢＬのうちのい
ずれかのビット線対ＢＬ，／ＢＬを選択する。
ッファ８２から与えられた列アドレス信号ＣＡ０〜ＣＡ
ｉに従って、複数のビット線対ＢＬ，／ＢＬのうちのい
ずれかのビット線対ＢＬ，／ＢＬを選択する。
【０００８】センスアンプ＋入出力制御回路８７は、列
デコーダ８４によって選択されたビット線対ＢＬ，／Ｂ
Ｌをデータ入出力線対ＩＯ，／ＩＯの一方端に接続す
る。データ入出力線対ＩＯ，／ＩＯの他方端は、入力バ
ッファ８８および出力バッファ８９に接続される。入力
バッファ８８は、書込モード時に、制御信号／Ｗに応答
して、外部から入力されたデータＤｊ（ただし、ｊは０
以上の整数である）をデータ入出力線対ＩＯ，／ＩＯを
介して選択されたメモリセルＭＣに与える。出力バッフ
ァ８９は、読出モード時に、外部から入力される制御信
号／ＯＥに応答して、選択されたメモリセルＭＣからの
読出データＤｊを外部に出力する。
デコーダ８４によって選択されたビット線対ＢＬ，／Ｂ
Ｌをデータ入出力線対ＩＯ，／ＩＯの一方端に接続す
る。データ入出力線対ＩＯ，／ＩＯの他方端は、入力バ
ッファ８８および出力バッファ８９に接続される。入力
バッファ８８は、書込モード時に、制御信号／Ｗに応答
して、外部から入力されたデータＤｊ（ただし、ｊは０
以上の整数である）をデータ入出力線対ＩＯ，／ＩＯを
介して選択されたメモリセルＭＣに与える。出力バッフ
ァ８９は、読出モード時に、外部から入力される制御信
号／ＯＥに応答して、選択されたメモリセルＭＣからの
読出データＤｊを外部に出力する。
【０００９】このようなＤＲＡＭでは、メモリセルＭＣ
のデータの書込／読出を行なう際には、ＮチャネルＭＯ
ＳトランジスタＱによる電圧降下を小さくするため、電
源電位ＶＣＣよりも高い昇圧電位ＶＰＰをワード線ＷＬ
に与えている。このため、ＤＲＡＭには、昇圧電位ＶＰ
Ｐを生成するためのＶＰＰ発生回路が設けられている。
のデータの書込／読出を行なう際には、ＮチャネルＭＯ
ＳトランジスタＱによる電圧降下を小さくするため、電
源電位ＶＣＣよりも高い昇圧電位ＶＰＰをワード線ＷＬ
に与えている。このため、ＤＲＡＭには、昇圧電位ＶＰ
Ｐを生成するためのＶＰＰ発生回路が設けられている。
【００１０】図１０は、そのようなＶＰＰ発生回路の構
成を示すブロック図である。図１０において、このＶＰ
Ｐ発生回路は、アクティブディテクタ９１、アクティブ
ポンプ９２、スタンバイディテクタ９３およびスタンバ
イポンプ９４を備える。
成を示すブロック図である。図１０において、このＶＰ
Ｐ発生回路は、アクティブディテクタ９１、アクティブ
ポンプ９２、スタンバイディテクタ９３およびスタンバ
イポンプ９４を備える。
【００１１】アクティブディテクタ９１は、外部制御信
号／ＲＡＳに基づいて生成される内部制御信号ＺＲＡＳ
が活性化レベルの「Ｌ」レベルになったことに応じて活
性化され、昇圧電位ＶＰＰが目標電位ＶＴよりも低いか
否かを検出し、低い場合は信号φ９１を「Ｈ」レベルに
し、高い場合は信号φ９１を「Ｌ」レベルにする。アク
ティブポンプ９２は、信号φ９１が「Ｈ」レベルになっ
たことに応じて昇圧電位ＶＰＰのラインに正電荷を供給
する。アクティブポンプ９２の電荷供給能力は、アクテ
ィブ時における昇圧電位ＶＰＰのレベル低下を防止する
ため比較的大きなレベルに設定されている。
号／ＲＡＳに基づいて生成される内部制御信号ＺＲＡＳ
が活性化レベルの「Ｌ」レベルになったことに応じて活
性化され、昇圧電位ＶＰＰが目標電位ＶＴよりも低いか
否かを検出し、低い場合は信号φ９１を「Ｈ」レベルに
し、高い場合は信号φ９１を「Ｌ」レベルにする。アク
ティブポンプ９２は、信号φ９１が「Ｈ」レベルになっ
たことに応じて昇圧電位ＶＰＰのラインに正電荷を供給
する。アクティブポンプ９２の電荷供給能力は、アクテ
ィブ時における昇圧電位ＶＰＰのレベル低下を防止する
ため比較的大きなレベルに設定されている。
【００１２】スタンバイディテクタ９３は、昇圧電位Ｖ
ＰＰが目標電位ＶＴよりも低いか否かを常時検出し、低
い場合は信号φ９３を「Ｈ」レベルにし、高い場合は信
号φ９３を「Ｌ」レベルにする。スタンバイポンプ９４
は、信号φ９３が「Ｈ」レベルになったことに応じて活
性化され、昇圧電位ＶＰＰのラインに正電荷を供給す
る。スタンバイポンプ９４は、主にスタンバイ時におけ
る微小リークによる昇圧電位ＶＰＰのレベル低下を防止
するために設けられている。スタンバイポンプ９４の電
荷供給能力は、スタンバイ時における消費電流を最小限
にするため、比較的小さなレベルに設定されている。
ＰＰが目標電位ＶＴよりも低いか否かを常時検出し、低
い場合は信号φ９３を「Ｈ」レベルにし、高い場合は信
号φ９３を「Ｌ」レベルにする。スタンバイポンプ９４
は、信号φ９３が「Ｈ」レベルになったことに応じて活
性化され、昇圧電位ＶＰＰのラインに正電荷を供給す
る。スタンバイポンプ９４は、主にスタンバイ時におけ
る微小リークによる昇圧電位ＶＰＰのレベル低下を防止
するために設けられている。スタンバイポンプ９４の電
荷供給能力は、スタンバイ時における消費電流を最小限
にするため、比較的小さなレベルに設定されている。
【００１３】図１１は、図１０に示したＶＰＰ発生回路
の動作を示すタイムチャートである。ある時刻に電源電
位ＶＣＣが投入されると、スタンバイディテクタ９３に
よって昇圧電位ＶＰＰが目標電位ＶＴよりも低いことが
検出され、信号φ９３が「Ｈ」レベルに立上げられる。
これに応じてスタンバイポンプ９４が活性化されてスタ
ンバイポンプ９４から昇圧電位ＶＰＰのラインに正電荷
が供給され、昇圧電位ＶＰＰのレベルが上昇する。
の動作を示すタイムチャートである。ある時刻に電源電
位ＶＣＣが投入されると、スタンバイディテクタ９３に
よって昇圧電位ＶＰＰが目標電位ＶＴよりも低いことが
検出され、信号φ９３が「Ｈ」レベルに立上げられる。
これに応じてスタンバイポンプ９４が活性化されてスタ
ンバイポンプ９４から昇圧電位ＶＰＰのラインに正電荷
が供給され、昇圧電位ＶＰＰのレベルが上昇する。
【００１４】このとき信号／ＲＡＳのレベル変化がなけ
れば、アクティブディテクタ９１およびアクティブポン
プ９２は動作せず、昇圧電位ＶＰＰのラインはスタンバ
イポンプ９４のみによって充電される。昇圧電位ＶＰＰ
が目標電位ＶＴを超えると、スタンバイディテクタ９３
によって信号φ９３が「Ｌ」レベルにされ、スタンバイ
ポンプ９４が非活性化される。
れば、アクティブディテクタ９１およびアクティブポン
プ９２は動作せず、昇圧電位ＶＰＰのラインはスタンバ
イポンプ９４のみによって充電される。昇圧電位ＶＰＰ
が目標電位ＶＴを超えると、スタンバイディテクタ９３
によって信号φ９３が「Ｌ」レベルにされ、スタンバイ
ポンプ９４が非活性化される。
【００１５】この後、昇圧電位ＶＰＰのラインからの微
小リークによって昇圧電位ＶＰＰのレベルが目標電位Ｖ
Ｔよりも低くなると、スタンバイディテクタ９３がスタ
ンバイポンプ９４を動作させて昇圧電位ＶＰＰのレベル
を上昇させ、昇圧電位ＶＰＰが目標電位ＶＴよりも高く
なると再びスタンバイポンプ９４を停止させる。このよ
うな動作を繰返すことにより、昇圧電位ＶＰＰは目標電
位ＶＴに保持される。
小リークによって昇圧電位ＶＰＰのレベルが目標電位Ｖ
Ｔよりも低くなると、スタンバイディテクタ９３がスタ
ンバイポンプ９４を動作させて昇圧電位ＶＰＰのレベル
を上昇させ、昇圧電位ＶＰＰが目標電位ＶＴよりも高く
なると再びスタンバイポンプ９４を停止させる。このよ
うな動作を繰返すことにより、昇圧電位ＶＰＰは目標電
位ＶＴに保持される。
【００１６】
【発明が解決しようとする課題】このように従来のＶＰ
Ｐ発生回路では、電源投入時における昇圧電位ＶＰＰの
ラインの充電は電荷供給能力が小さなスタンバイポンプ
９４のみによって行なわれていたので、電源投入から昇
圧電位ＶＰＰが目標電位ＶＴに到達するまでの時間が非
常に長くなり、電源投入直後のデバイス動作が不安定に
なるという問題があった。
Ｐ発生回路では、電源投入時における昇圧電位ＶＰＰの
ラインの充電は電荷供給能力が小さなスタンバイポンプ
９４のみによって行なわれていたので、電源投入から昇
圧電位ＶＰＰが目標電位ＶＴに到達するまでの時間が非
常に長くなり、電源投入直後のデバイス動作が不安定に
なるという問題があった。
【００１７】それゆえに、この発明の主たる目的は、電
源投入時における内部電源電位の立上がり速度が速い半
導体装置を提供することである。
源投入時における内部電源電位の立上がり速度が速い半
導体装置を提供することである。
【００１８】
【課題を解決するための手段】この発明に係る半導体装
置は、外部電源電位のラインと、外部電源電位よりも高
い内部電源電位に充電される電源ノードとを備えた半導
体装置であって、電源ノードの電位が外部電源電位より
も低いか否かを検出し、低い場合に第１の信号を活性化
レベルにする第１の電位検出回路と、外部電源電位のラ
インと電源ノードとの間に接続され、第１の信号が活性
化レベルにされたことに応じて導通し電源ノードに外部
電源電位を与えるためのスイッチング素子と、電源ノー
ドの電位が内部電源電位よりも低いか否かを検出し、低
い場合に第２の信号を活性化レベルにする第２の電位検
出回路と、第２の信号が活性化レベルにされたことに応
じて活性化され、電源ノードに正電荷を供給する第１の
チャージポンプ回路とを備えたものである。
置は、外部電源電位のラインと、外部電源電位よりも高
い内部電源電位に充電される電源ノードとを備えた半導
体装置であって、電源ノードの電位が外部電源電位より
も低いか否かを検出し、低い場合に第１の信号を活性化
レベルにする第１の電位検出回路と、外部電源電位のラ
インと電源ノードとの間に接続され、第１の信号が活性
化レベルにされたことに応じて導通し電源ノードに外部
電源電位を与えるためのスイッチング素子と、電源ノー
ドの電位が内部電源電位よりも低いか否かを検出し、低
い場合に第２の信号を活性化レベルにする第２の電位検
出回路と、第２の信号が活性化レベルにされたことに応
じて活性化され、電源ノードに正電荷を供給する第１の
チャージポンプ回路とを備えたものである。
【００１９】好ましくは、第２の電位検出回路は、第１
の信号が活性化レベルされたことに応じて、電源ノード
の電位に関係なく第２の信号を非活性化レベルにする。
の信号が活性化レベルされたことに応じて、電源ノード
の電位に関係なく第２の信号を非活性化レベルにする。
【００２０】また好ましくは、スイッチング素子は第１
のトランジスタであり、さらに、第１の信号が活性化レ
ベルにされたことに応じて活性化され、第１のトランジ
スタの入力電極に正電荷を与えて第１のトランジスタを
導通させるための第２のチャージポンプ回路と、第１の
トランジスタの入力電極と接地電位のラインとの間に接
続され、第１の信号が非活性化レベルにされたことに応
じて導通し第１のトランジスタを非導通にさせるための
第２のトランジスタとが設けられる。
のトランジスタであり、さらに、第１の信号が活性化レ
ベルにされたことに応じて活性化され、第１のトランジ
スタの入力電極に正電荷を与えて第１のトランジスタを
導通させるための第２のチャージポンプ回路と、第１の
トランジスタの入力電極と接地電位のラインとの間に接
続され、第１の信号が非活性化レベルにされたことに応
じて導通し第１のトランジスタを非導通にさせるための
第２のトランジスタとが設けられる。
【００２１】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＶＰＰ発生回路の構成を示す回路ブロック図であ
る。図１において、このＶＰＰ発生回路は、アクティブ
ディテクタ１、アクティブポンプ２、スタンバイディテ
クタ３，５、スタンバイポンプ４およびＶＰＰ−ＶＣＣ
直結回路６を備える。
によるＶＰＰ発生回路の構成を示す回路ブロック図であ
る。図１において、このＶＰＰ発生回路は、アクティブ
ディテクタ１、アクティブポンプ２、スタンバイディテ
クタ３，５、スタンバイポンプ４およびＶＰＰ−ＶＣＣ
直結回路６を備える。
【００２２】アクティブディテクタ１は、内部制御信号
ＺＲＡＳが活性化レベルの「Ｌ」レベルになったことに
応じて活性化され、昇圧電位ＶＰＰが目標電位ＶＴより
も低いか否かを検出し、低い場合は信号φ１を「Ｈ」レ
ベルにし、高い場合は信号φ１を「Ｌ」レベルにする。
ＺＲＡＳが活性化レベルの「Ｌ」レベルになったことに
応じて活性化され、昇圧電位ＶＰＰが目標電位ＶＴより
も低いか否かを検出し、低い場合は信号φ１を「Ｈ」レ
ベルにし、高い場合は信号φ１を「Ｌ」レベルにする。
【００２３】すなわちアクティブディテクタ１は、図２
に示すように、遅延回路２５、ＮＡＮＤゲート２６、Ｐ
チャネルＭＯＳトランジスタ２８〜３０、ＮチャネルＭ
ＯＳトランジスタ３１，３２、インバータ３４〜３８お
よびトランスファーゲート３９を含む。信号ＺＲＡＳ
は、遅延回路２５を介してＮＡＮＤゲート２６の一方入
力ノードに入力されるとともに、ＮＡＮＤゲート２６の
他方入力ノードに入力される。遅延回路２５およびＮＡ
ＮＤゲート２６は、立上がりエッジ遅延回路２７を構成
する。立上がりエッジ遅延回路２６の出力信号すなわち
ＮＡＮＤゲート２６の出力信号φ２７は、信号ＺＲＡＳ
の立下がりエッジに応答して「Ｌ」レベルっから「Ｈ」
レベルに立上がり、信号ＺＲＡＳの立上がりエッジから
遅延回路２５の遅延時間経過後に「Ｈ」レベルから
「Ｌ」レベルに立下がる。
に示すように、遅延回路２５、ＮＡＮＤゲート２６、Ｐ
チャネルＭＯＳトランジスタ２８〜３０、ＮチャネルＭ
ＯＳトランジスタ３１，３２、インバータ３４〜３８お
よびトランスファーゲート３９を含む。信号ＺＲＡＳ
は、遅延回路２５を介してＮＡＮＤゲート２６の一方入
力ノードに入力されるとともに、ＮＡＮＤゲート２６の
他方入力ノードに入力される。遅延回路２５およびＮＡ
ＮＤゲート２６は、立上がりエッジ遅延回路２７を構成
する。立上がりエッジ遅延回路２６の出力信号すなわち
ＮＡＮＤゲート２６の出力信号φ２７は、信号ＺＲＡＳ
の立下がりエッジに応答して「Ｌ」レベルっから「Ｈ」
レベルに立上がり、信号ＺＲＡＳの立上がりエッジから
遅延回路２５の遅延時間経過後に「Ｈ」レベルから
「Ｌ」レベルに立下がる。
【００２４】ＰチャネルＭＯＳトランジスタ２８のソー
スは昇圧電位ＶＰＰを受け、そのゲートは接地され、そ
のドレインはノードＮ２８に接続される。ＰチャネルＭ
ＯＳトランジスタ２８は、所定の抵抗値Ｒを有する抵抗
素子を構成する。ＰチャネルＭＯＳトランジスタ２９，
３０およびＮチャネルＭＯＳトランジスタ３１，３２
は、定電流回路３３を構成する。ＭＯＳトランジスタ２
９，３１はノードＮ２８と接地電位ＧＮＤのラインとの
間に直列接続され、ＭＯＳトランジスタ３０，３２は電
源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間
に直列接続される。ＰチャネルＭＯＳトランジスタ２
９，３０のゲートはともにＰチャネルＭＯＳトランジス
タ３０のドレインに接続される。ＰチャネルＭＯＳトラ
ンジスタ２９，３０は、カレントミラー回路を構成す
る。ＮチャネルＭＯＳトランジスタ３１，３２のゲート
は、信号φ２７を受ける。定電流回路３３は、信号φ２
７が「Ｈ」レベルになっている期間に活性化され、ノー
ドＮ２８から一定電流Ｉを流出させる。このとき、ノー
ドＮ２８の電位Ｖ２８は、Ｖ２８＝ＶＰＰ−ＩＲとな
る。
スは昇圧電位ＶＰＰを受け、そのゲートは接地され、そ
のドレインはノードＮ２８に接続される。ＰチャネルＭ
ＯＳトランジスタ２８は、所定の抵抗値Ｒを有する抵抗
素子を構成する。ＰチャネルＭＯＳトランジスタ２９，
３０およびＮチャネルＭＯＳトランジスタ３１，３２
は、定電流回路３３を構成する。ＭＯＳトランジスタ２
９，３１はノードＮ２８と接地電位ＧＮＤのラインとの
間に直列接続され、ＭＯＳトランジスタ３０，３２は電
源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間
に直列接続される。ＰチャネルＭＯＳトランジスタ２
９，３０のゲートはともにＰチャネルＭＯＳトランジス
タ３０のドレインに接続される。ＰチャネルＭＯＳトラ
ンジスタ２９，３０は、カレントミラー回路を構成す
る。ＮチャネルＭＯＳトランジスタ３１，３２のゲート
は、信号φ２７を受ける。定電流回路３３は、信号φ２
７が「Ｈ」レベルになっている期間に活性化され、ノー
ドＮ２８から一定電流Ｉを流出させる。このとき、ノー
ドＮ２８の電位Ｖ２８は、Ｖ２８＝ＶＰＰ−ＩＲとな
る。
【００２５】インバータ３４は、所定のしきい値電位Ｖ
ｔｈを有し、ノードＮ２８の電位Ｖ２８がしきい値電位
Ｖｔｈよりも高い場合は「Ｌ」レベルの信号を出力し、
ノードＮ２８の電位Ｖ２８がしきい値電位Ｖｔｈよりも
低い場合は「Ｈ」レベルの信号を出力する。ＶＰＰ＝Ｖ
Ｔのとき、ＶＰＰ−ＩＲ＝ＶｔｈとなるようにＩ，Ｒ，
Ｖｔｈが設定されている。したがって、ＶＰＰ＞ＶＴの
場合はインバータ３４の出力信号φ３４は「Ｌ」レベル
になり、ＶＰＰ＜ＶＴの場合はインバータ３４の出力信
号φ３４は「Ｈ」レベルになる。
ｔｈを有し、ノードＮ２８の電位Ｖ２８がしきい値電位
Ｖｔｈよりも高い場合は「Ｌ」レベルの信号を出力し、
ノードＮ２８の電位Ｖ２８がしきい値電位Ｖｔｈよりも
低い場合は「Ｈ」レベルの信号を出力する。ＶＰＰ＝Ｖ
Ｔのとき、ＶＰＰ−ＩＲ＝ＶｔｈとなるようにＩ，Ｒ，
Ｖｔｈが設定されている。したがって、ＶＰＰ＞ＶＴの
場合はインバータ３４の出力信号φ３４は「Ｌ」レベル
になり、ＶＰＰ＜ＶＴの場合はインバータ３４の出力信
号φ３４は「Ｈ」レベルになる。
【００２６】インバータ３５〜３８およびトランスファ
ーゲート３９は、ラッチ回路４０を構成する。トランス
ファーゲート３９およびインバータ３６，３８は、イン
バータ３４の出力ノードとアクティブディテクタ１の出
力ノードＮ４０との間に直列接続される。信号φ２７
は、トランスファーゲート３９のＮチャネルＭＯＳトラ
ンジスタ側のゲートに直接入力されるとともに、インバ
ータ３５を介してトランスファーゲート３９のＰチャネ
ルＭＯＳトランジスタ側のゲートに入力される。インバ
ータ３７は、インバータ３６に逆並列に接続される。ラ
ッチ回路４０は、信号φ２７が「Ｈ」レベルから「Ｌ」
レベルに立下がる直前の信号φ３４のレベルをラッチす
る。ラッチ回路４０の出力信号は、アクティブディテク
タ１の出力信号φ１となる。
ーゲート３９は、ラッチ回路４０を構成する。トランス
ファーゲート３９およびインバータ３６，３８は、イン
バータ３４の出力ノードとアクティブディテクタ１の出
力ノードＮ４０との間に直列接続される。信号φ２７
は、トランスファーゲート３９のＮチャネルＭＯＳトラ
ンジスタ側のゲートに直接入力されるとともに、インバ
ータ３５を介してトランスファーゲート３９のＰチャネ
ルＭＯＳトランジスタ側のゲートに入力される。インバ
ータ３７は、インバータ３６に逆並列に接続される。ラ
ッチ回路４０は、信号φ２７が「Ｈ」レベルから「Ｌ」
レベルに立下がる直前の信号φ３４のレベルをラッチす
る。ラッチ回路４０の出力信号は、アクティブディテク
タ１の出力信号φ１となる。
【００２７】アクティブポンプ２は、信号φ１の立上が
りエッジに応答して昇圧電位ＶＰＰのラインに所定量の
正電荷を供給する。アクティブポンプ２は、図３に示す
ように、インバータ４１〜４９、キャパシタ５０〜５３
およびＮチャネルＭＯＳトランジスタ５４〜６４を含
む。
りエッジに応答して昇圧電位ＶＰＰのラインに所定量の
正電荷を供給する。アクティブポンプ２は、図３に示す
ように、インバータ４１〜４９、キャパシタ５０〜５３
およびＮチャネルＭＯＳトランジスタ５４〜６４を含
む。
【００２８】信号φ１は、インバータ４１、インバータ
４１〜４５、インバータ４１〜４３，４６〜４８、およ
びインバータ４１〜４３，４９を介してそれぞれキャパ
シタ５０〜５３の一方電極に入力される。キャパシタ５
０〜５３の他方電極は、それぞれＮチャネルＭＯＳトラ
ンジスタ６２のゲート（ノードＮ５０）、ＮチャネルＭ
ＯＳトランジスタ６０のゲート（ノードＮ５１）、イン
バータ４９の電源ノード４９ａおよびＮチャネルＭＯＳ
トランジスタ６３のゲートおよびドレイン（ノードＮ５
３）に接続される。ＮチャネルＭＯＳトランジスタ６２
は、電源電位ＶＣＣのラインとノードＮ５３との間に接
続される。ＮチャネルＭＯＳトランジスタ６０は、電源
電位ＶＣＣのラインとインバータ４９の電源ノード４９
ａとの間に接続される。ＮチャネルＭＯＳトランジスタ
６３のソースは、昇圧電位ＶＰＰのライン（ノードＮ６
４）に接続される。
４１〜４５、インバータ４１〜４３，４６〜４８、およ
びインバータ４１〜４３，４９を介してそれぞれキャパ
シタ５０〜５３の一方電極に入力される。キャパシタ５
０〜５３の他方電極は、それぞれＮチャネルＭＯＳトラ
ンジスタ６２のゲート（ノードＮ５０）、ＮチャネルＭ
ＯＳトランジスタ６０のゲート（ノードＮ５１）、イン
バータ４９の電源ノード４９ａおよびＮチャネルＭＯＳ
トランジスタ６３のゲートおよびドレイン（ノードＮ５
３）に接続される。ＮチャネルＭＯＳトランジスタ６２
は、電源電位ＶＣＣのラインとノードＮ５３との間に接
続される。ＮチャネルＭＯＳトランジスタ６０は、電源
電位ＶＣＣのラインとインバータ４９の電源ノード４９
ａとの間に接続される。ＮチャネルＭＯＳトランジスタ
６３のソースは、昇圧電位ＶＰＰのライン（ノードＮ６
４）に接続される。
【００２９】ＮチャネルＭＯＳトランジスタ５４，５
７，６１，６４は、それぞれノードＮ５０，Ｎ５１，４
９ａ，Ｎ６４に電源電位ＶＣＣよりも各々のしきい値電
圧Ｖｔｈｎだけ低い電位ＶＣＣ−Ｖｔｈｎを与える。Ｎ
チャネルＭＯＳトランジスタ５５，５６と５８，５９
は、それぞれノードＮ５０，Ｎ５１の電位がＶＣＣ＋２
Ｖｔｈｎよりも高くなるのを防止するために設けられて
いる。
７，６１，６４は、それぞれノードＮ５０，Ｎ５１，４
９ａ，Ｎ６４に電源電位ＶＣＣよりも各々のしきい値電
圧Ｖｔｈｎだけ低い電位ＶＣＣ−Ｖｔｈｎを与える。Ｎ
チャネルＭＯＳトランジスタ５５，５６と５８，５９
は、それぞれノードＮ５０，Ｎ５１の電位がＶＣＣ＋２
Ｖｔｈｎよりも高くなるのを防止するために設けられて
いる。
【００３０】信号φ１が「Ｌ」レベルの場合は、キャパ
シタ５０，５１の一方電極は「Ｈ」レベルになり、キャ
パシタ５２，５３の一方電極は「Ｌ」レベルになる。し
たがって、キャパシタ５０，５１の電極間電圧が略０Ｖ
になり、キャパシタ５２，５３の電極間電圧は略電源電
位ＶＣＣとなる。次いで信号φ１が「Ｌ」レベルから
「Ｈ」レベルに立上がると、キャパシタ５０，５１の一
方電極が「Ｌ」レベルになってノードＮ５０，Ｎ５１が
「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ６
２，６０が非導通になる。また、キャパシタ５２の一方
電極が「Ｈ」レベルになってノード４９ａが略２ＶＣＣ
となり、さらにキャパシタ５３の一方電極が略２ＶＣＣ
になってノードＮ５３が略３ＶＣＣとなる。このため、
ノードＮ５３から昇圧電位ＶＰＰのライン（ノードＮ６
４）に正電荷が供給される。したがって、信号φ１が
「Ｌ」レベルから「Ｈ」レベルに立上がるごとにアクテ
ィブポンプ２から昇圧電位ＶＰＰのラインに正電荷が供
給される。
シタ５０，５１の一方電極は「Ｈ」レベルになり、キャ
パシタ５２，５３の一方電極は「Ｌ」レベルになる。し
たがって、キャパシタ５０，５１の電極間電圧が略０Ｖ
になり、キャパシタ５２，５３の電極間電圧は略電源電
位ＶＣＣとなる。次いで信号φ１が「Ｌ」レベルから
「Ｈ」レベルに立上がると、キャパシタ５０，５１の一
方電極が「Ｌ」レベルになってノードＮ５０，Ｎ５１が
「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ６
２，６０が非導通になる。また、キャパシタ５２の一方
電極が「Ｈ」レベルになってノード４９ａが略２ＶＣＣ
となり、さらにキャパシタ５３の一方電極が略２ＶＣＣ
になってノードＮ５３が略３ＶＣＣとなる。このため、
ノードＮ５３から昇圧電位ＶＰＰのライン（ノードＮ６
４）に正電荷が供給される。したがって、信号φ１が
「Ｌ」レベルから「Ｈ」レベルに立上がるごとにアクテ
ィブポンプ２から昇圧電位ＶＰＰのラインに正電荷が供
給される。
【００３１】スタンバイディテクタ３は、スタンバイデ
ィテクタ５の出力信号φ５が「Ｌ」レベルの場合に活性
化され、昇圧電位ＶＰＰが目標電位ＶＴよりも低いか否
かを検出し、低い場合は信号φ３を「Ｈ」レベルにし、
高い場合は信号φ３を「Ｌ」にする。
ィテクタ５の出力信号φ５が「Ｌ」レベルの場合に活性
化され、昇圧電位ＶＰＰが目標電位ＶＴよりも低いか否
かを検出し、低い場合は信号φ３を「Ｈ」レベルにし、
高い場合は信号φ３を「Ｌ」にする。
【００３２】図４は、スタンバイディテクタ３の構成を
示す回路図である。図４において、スタンバイディテク
タ３が図２のアクティブディテクタ１と異なる点は、立
上がりエッジ遅延回路２７およびラッチ回路４０が除去
され、インバータ６５およびＮＯＲゲート６６が追加さ
れている点である。
示す回路図である。図４において、スタンバイディテク
タ３が図２のアクティブディテクタ１と異なる点は、立
上がりエッジ遅延回路２７およびラッチ回路４０が除去
され、インバータ６５およびＮＯＲゲート６６が追加さ
れている点である。
【００３３】定電流回路３３には信号φ２７の代わりに
電源電位ＶＣＣが与えられており、定電流回路３３は常
時活性化されている。インバータ３４の出力信号φ３４
は、インバータ６５を介してＮＯＲゲート６６の一方入
力ノードに入力される。ＮＯＲゲート６６の他方入力ノ
ードは信号φ５を受ける。ＮＯＲゲート６６の出力信号
は、スタンバイディテクタ３の出力信号φ３となる。
電源電位ＶＣＣが与えられており、定電流回路３３は常
時活性化されている。インバータ３４の出力信号φ３４
は、インバータ６５を介してＮＯＲゲート６６の一方入
力ノードに入力される。ＮＯＲゲート６６の他方入力ノ
ードは信号φ５を受ける。ＮＯＲゲート６６の出力信号
は、スタンバイディテクタ３の出力信号φ３となる。
【００３４】昇圧電位ＶＰＰが目標電位ＶＴよりも低い
場合は、インバータ３４の出力信号φ３４は「Ｈ」レベ
ルになる。昇圧電位ＶＰＰが目標電位ＶＴよりも高い場
合は、インバータ３４の出力信号φ３４は「Ｌ」レベル
になる。信号φ５が「Ｌ」レベルの場合は、インバータ
３４の出力信号φ３４がインバータ６５およびＮＯＲゲ
ート６６を通過して信号φ３となる。信号φ５が「Ｈ」
レベルの場合は、信号φ３はインバータ３４の出力信号
φ３４のレベルに関係なく「Ｌ」レベルに固定される。
場合は、インバータ３４の出力信号φ３４は「Ｈ」レベ
ルになる。昇圧電位ＶＰＰが目標電位ＶＴよりも高い場
合は、インバータ３４の出力信号φ３４は「Ｌ」レベル
になる。信号φ５が「Ｌ」レベルの場合は、インバータ
３４の出力信号φ３４がインバータ６５およびＮＯＲゲ
ート６６を通過して信号φ３となる。信号φ５が「Ｈ」
レベルの場合は、信号φ３はインバータ３４の出力信号
φ３４のレベルに関係なく「Ｌ」レベルに固定される。
【００３５】スタンバイポンプ４は、スタンバイディテ
クタ３の出力信号φ３が「Ｈ」レベルになったことに応
じて活性化され、所定周期で昇圧電位ＶＰＰのラインに
正電荷を供給する。スタンバイポンプ４は、図５に示す
ように、リングオシレータ７０およびポンプ回路７７を
備える。
クタ３の出力信号φ３が「Ｈ」レベルになったことに応
じて活性化され、所定周期で昇圧電位ＶＰＰのラインに
正電荷を供給する。スタンバイポンプ４は、図５に示す
ように、リングオシレータ７０およびポンプ回路７７を
備える。
【００３６】リングオシレータ７０は、ＮＡＮＤゲート
７１およびインバータ７２〜７６を含む。信号φ３は、
ＮＡＮＤゲート７１の一方入力ノードに入力される。イ
ンバータ７２〜７５は、ＮＡＮＤゲート７１の出力ノー
ドと他方入力との間に直列接続される。インバータ７５
の出力信号は、インバータ７６で反転されてポンプ信号
φＰＭＰとなる。信号φ３が「Ｈ」レベルになると、リ
ングオシレータ７０が活性化され、信号φＰＭＰはイン
バータ７２〜７５の遅延時間ごとに反転するクロック信
号となる。信号φ３が「Ｌ」レベルになると、リングオ
シレータ７０が非活性化され、信号φＰＭＰは「Ｌ」レ
ベルに固定される。
７１およびインバータ７２〜７６を含む。信号φ３は、
ＮＡＮＤゲート７１の一方入力ノードに入力される。イ
ンバータ７２〜７５は、ＮＡＮＤゲート７１の出力ノー
ドと他方入力との間に直列接続される。インバータ７５
の出力信号は、インバータ７６で反転されてポンプ信号
φＰＭＰとなる。信号φ３が「Ｈ」レベルになると、リ
ングオシレータ７０が活性化され、信号φＰＭＰはイン
バータ７２〜７５の遅延時間ごとに反転するクロック信
号となる。信号φ３が「Ｌ」レベルになると、リングオ
シレータ７０が非活性化され、信号φＰＭＰは「Ｌ」レ
ベルに固定される。
【００３７】ポンプ回路７７は、図３で示したアクティ
ブポンプ２と同じ構成である。ポンプ回路７７は、信号
φＰＭＰが「Ｌ」レベルから「Ｈ」レベルに立上がるご
とに昇圧電位ＶＰＰのラインに所定量の正電荷を供給す
る。ただし、ポンプ回路７７の電荷供給能力は、アクテ
ィブポンプ２の電荷供給能力よりも小さく設定されてい
る。
ブポンプ２と同じ構成である。ポンプ回路７７は、信号
φＰＭＰが「Ｌ」レベルから「Ｈ」レベルに立上がるご
とに昇圧電位ＶＰＰのラインに所定量の正電荷を供給す
る。ただし、ポンプ回路７７の電荷供給能力は、アクテ
ィブポンプ２の電荷供給能力よりも小さく設定されてい
る。
【００３８】スタンバイディテクタ５は、常時活性化さ
れ、昇圧電位ＶＰＰが目標電位ＶＴ′（＝ＶＣＣ）より
も低いか否かを検出し、低い場合は信号φ５を「Ｈ」レ
ベルにし、高い場合は信号φ５を「Ｌ」レベルにする。
れ、昇圧電位ＶＰＰが目標電位ＶＴ′（＝ＶＣＣ）より
も低いか否かを検出し、低い場合は信号φ５を「Ｈ」レ
ベルにし、高い場合は信号φ５を「Ｌ」レベルにする。
【００３９】図６は、スタンバイディテクタ５の構成を
示す回路図である。図６において、スタンバイディテク
タ５が図４のスタンバイディテクタ３と異なる点は、Ｎ
チャネルＭＯＳトランジスタ２８がＮチャネルＭＯＳト
ランジスタ２８′で置換されている点と、インバータ６
５およびＮＡＮＤゲート６６が除去されている点であ
る。ＮチャネルＭＯＳトランジスタ２８′は、Ｎチャネ
ルＭＯＳトランジスタ２８よりも低い抵抗値Ｒ′を有す
る抵抗素子を構成する。インバータ３４の出力信号がス
タンバイディテクタ５の出力信号となる。
示す回路図である。図６において、スタンバイディテク
タ５が図４のスタンバイディテクタ３と異なる点は、Ｎ
チャネルＭＯＳトランジスタ２８がＮチャネルＭＯＳト
ランジスタ２８′で置換されている点と、インバータ６
５およびＮＡＮＤゲート６６が除去されている点であ
る。ＮチャネルＭＯＳトランジスタ２８′は、Ｎチャネ
ルＭＯＳトランジスタ２８よりも低い抵抗値Ｒ′を有す
る抵抗素子を構成する。インバータ３４の出力信号がス
タンバイディテクタ５の出力信号となる。
【００４０】スタンバイディテクタ５のノードＮ２８の
電位Ｖ２８はスタンバイディテクタ３のノードＮ２８の
電位Ｖ２８よりも高くなるので、昇圧電位ＶＰＰを０Ｖ
から徐々に上昇させた場合は、信号φ５の方が信号φ３
４よりも速く「Ｈ」レベルから「Ｌ」レベルに立下が
る。ＶＰＰ＝ＶＣＣのとき、ＶＰＰ−Ｒ′＝Ｖｔｈとな
るようにＩ，Ｒ′，Ｖｔｈが設定されている。
電位Ｖ２８はスタンバイディテクタ３のノードＮ２８の
電位Ｖ２８よりも高くなるので、昇圧電位ＶＰＰを０Ｖ
から徐々に上昇させた場合は、信号φ５の方が信号φ３
４よりも速く「Ｈ」レベルから「Ｌ」レベルに立下が
る。ＶＰＰ＝ＶＣＣのとき、ＶＰＰ−Ｒ′＝Ｖｔｈとな
るようにＩ，Ｒ′，Ｖｔｈが設定されている。
【００４１】したがって、ＶＰＰ＞ＶＣＣの場合はイン
バータ３４の出力信号φ５は「Ｌ」レベルになり、ＶＰ
Ｐ＜ＶＣＣの場合はインバータ３４の出力信号φ５は
「Ｈ」レベルになる。
バータ３４の出力信号φ５は「Ｌ」レベルになり、ＶＰ
Ｐ＜ＶＣＣの場合はインバータ３４の出力信号φ５は
「Ｈ」レベルになる。
【００４２】図１に戻って、ＶＰＰ−ＶＣＣ直結回路６
は、ＮＡＮＤゲート１１、インバータ１２〜１６、キャ
パシタ１７、ＰチャネルＭＯＳトランジスタ１８および
ＮチャネルＭＯＳトランジスタ１９〜２２を含む。ＮＡ
ＮＤゲート１１およびインバータ１２〜１５はリングオ
シレータ１０を構成し、リングオシレータ１０、インバ
ータ１６、キャパシタ１７およびＭＯＳトランジスタ１
８〜２１はチャージポンプ回路を構成する。インバータ
１２〜１５は、ＮＡＮＤゲート１１の出力ノードと一方
入力ノードとの間に直列接続される。信号φ５はＮＡＮ
Ｄゲート１１の他方入力ノードに入力される。リングオ
シレータ１０は、信号φ５が「Ｈ」レベルの場合に活性
化され、所定周期のクロック信号φ１０をキャパシタ１
７の一方電極に与える。
は、ＮＡＮＤゲート１１、インバータ１２〜１６、キャ
パシタ１７、ＰチャネルＭＯＳトランジスタ１８および
ＮチャネルＭＯＳトランジスタ１９〜２２を含む。ＮＡ
ＮＤゲート１１およびインバータ１２〜１５はリングオ
シレータ１０を構成し、リングオシレータ１０、インバ
ータ１６、キャパシタ１７およびＭＯＳトランジスタ１
８〜２１はチャージポンプ回路を構成する。インバータ
１２〜１５は、ＮＡＮＤゲート１１の出力ノードと一方
入力ノードとの間に直列接続される。信号φ５はＮＡＮ
Ｄゲート１１の他方入力ノードに入力される。リングオ
シレータ１０は、信号φ５が「Ｈ」レベルの場合に活性
化され、所定周期のクロック信号φ１０をキャパシタ１
７の一方電極に与える。
【００４３】ＭＯＳトランジスタ１８〜２１は、電源電
位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直
列接続される。信号φ５は、インバータ１６を介してＭ
ＯＳトランジスタ１８，２１のゲートに入力される。Ｎ
チャネルＭＯＳトランジスタ１９のゲートは、そのソー
スに接続される。ＮチャネルＭＯＳトランジスタ２０の
ゲートは、そのソースに接続されるとともにキャパシタ
１７の他方電極に接続される。ＮチャネルＭＯＳトラン
ジスタ１９，２０の各々は、ダイオードを構成する。Ｎ
チャネルＭＯＳトランジスタ２２は、電源電位ＶＣＣの
ラインと昇圧電位ＶＰＰのラインとの間に直列接続さ
れ、そのゲートはノードＮ２０に接続される。
位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直
列接続される。信号φ５は、インバータ１６を介してＭ
ＯＳトランジスタ１８，２１のゲートに入力される。Ｎ
チャネルＭＯＳトランジスタ１９のゲートは、そのソー
スに接続される。ＮチャネルＭＯＳトランジスタ２０の
ゲートは、そのソースに接続されるとともにキャパシタ
１７の他方電極に接続される。ＮチャネルＭＯＳトラン
ジスタ１９，２０の各々は、ダイオードを構成する。Ｎ
チャネルＭＯＳトランジスタ２２は、電源電位ＶＣＣの
ラインと昇圧電位ＶＰＰのラインとの間に直列接続さ
れ、そのゲートはノードＮ２０に接続される。
【００４４】信号φ５が「Ｈ」レベルの場合は、Ｐチャ
ネルＭＯＳトランジスタ１８が導通し、ＮチャネルＭＯ
Ｓトランジスタが非導通になってキャパシタ１７の他方
電極およびノードＮ２０に電源電位ＶＣＣが与えられ
る。また、リングオシレータ１０が活性化されてクロッ
ク信号φ１０が生成され、信号φ１０が「Ｌ」レベルの
ときにキャパシタ１７が充電され、信号φ１０が「Ｈ」
レベルのときにキャパシタ１７が放電され、ノードＮ２
０が略２ＶＣＣに昇圧される。これにより、Ｎチャネル
ＭＯＳトランジスタ２２が導通して電源電位ＶＣＣのラ
インと昇圧電位ＶＰＰのラインとが結合される。
ネルＭＯＳトランジスタ１８が導通し、ＮチャネルＭＯ
Ｓトランジスタが非導通になってキャパシタ１７の他方
電極およびノードＮ２０に電源電位ＶＣＣが与えられ
る。また、リングオシレータ１０が活性化されてクロッ
ク信号φ１０が生成され、信号φ１０が「Ｌ」レベルの
ときにキャパシタ１７が充電され、信号φ１０が「Ｈ」
レベルのときにキャパシタ１７が放電され、ノードＮ２
０が略２ＶＣＣに昇圧される。これにより、Ｎチャネル
ＭＯＳトランジスタ２２が導通して電源電位ＶＣＣのラ
インと昇圧電位ＶＰＰのラインとが結合される。
【００４５】図７は、図１〜図６で示したＶＰＰ発生回
路の動作を示すタイムチャートである。ある時刻に電源
電位ＶＣＣが投入されると、まずスタンバイディテクタ
５の出力信号φ５が「Ｌ」レベルから「Ｈ」レベルに立
上がり、スタンバイディテクタ３の出力信号φ３が
「Ｌ」レベルに固定されてスタンバイポンプ４が非活性
化される。同時にＶＰＰ−ＶＣＣ直結回路６のリングオ
シレータ１０が活性化されてＮチャネルＭＯＳトランジ
スタ２２が導通し、電源電位ＶＣＣのラインと昇圧電位
ＶＰＰのラインとが結合される。
路の動作を示すタイムチャートである。ある時刻に電源
電位ＶＣＣが投入されると、まずスタンバイディテクタ
５の出力信号φ５が「Ｌ」レベルから「Ｈ」レベルに立
上がり、スタンバイディテクタ３の出力信号φ３が
「Ｌ」レベルに固定されてスタンバイポンプ４が非活性
化される。同時にＶＰＰ−ＶＣＣ直結回路６のリングオ
シレータ１０が活性化されてＮチャネルＭＯＳトランジ
スタ２２が導通し、電源電位ＶＣＣのラインと昇圧電位
ＶＰＰのラインとが結合される。
【００４６】これにより、昇圧電位ＶＰＰのラインは電
源電位ＶＣＣのラインから直接充電されるので、電荷供
給能力の小さなスタンバイポンプ４で昇圧電位ＶＰＰの
ラインを充電していた従来に比べ、電源投入時における
昇圧電位ＶＰＰの立上がり速度が速くなる。
源電位ＶＣＣのラインから直接充電されるので、電荷供
給能力の小さなスタンバイポンプ４で昇圧電位ＶＰＰの
ラインを充電していた従来に比べ、電源投入時における
昇圧電位ＶＰＰの立上がり速度が速くなる。
【００４７】次いで、昇圧電位ＶＰＰが目標電位ＶＴ′
に到達すると、スタンバイディテクタ５の出力信号φ５
が「Ｈ」レベルから「Ｌ」レベルに立下がり、ＶＰＰ−
ＶＣＣ直結回路６のＮチャネルＭＯＳトランジスタ２２
が非導通になるとともに、スタンバイディテクタ３が活
性化される。この後は、スタンバイ時においては昇圧電
位ＶＰＰが目標電位ＶＴよりも高い場合はスタンバイデ
ィテクタ３の出力信号φ３が「Ｌ」レベルになってスタ
ンバイポンプ４が非活性化され、昇圧電位ＶＰＰが目標
電位ＶＴよりも低い場合はスタンバイディテクタ３の出
力信号φ３が「Ｈ」レベルになってスタンバイポンプ４
が活性化され、昇圧電位ＶＰＰが目標電位ＶＴに保持さ
れる。また、アクティブ時においては、スタンバイディ
テクタ３およびスタンバイポンプ４に加えてアクティブ
ディテクタ１およびアクティブポンプ２も活性化され、
昇圧電位ＶＰＰが目標電位ＶＴに保持される。
に到達すると、スタンバイディテクタ５の出力信号φ５
が「Ｈ」レベルから「Ｌ」レベルに立下がり、ＶＰＰ−
ＶＣＣ直結回路６のＮチャネルＭＯＳトランジスタ２２
が非導通になるとともに、スタンバイディテクタ３が活
性化される。この後は、スタンバイ時においては昇圧電
位ＶＰＰが目標電位ＶＴよりも高い場合はスタンバイデ
ィテクタ３の出力信号φ３が「Ｌ」レベルになってスタ
ンバイポンプ４が非活性化され、昇圧電位ＶＰＰが目標
電位ＶＴよりも低い場合はスタンバイディテクタ３の出
力信号φ３が「Ｈ」レベルになってスタンバイポンプ４
が活性化され、昇圧電位ＶＰＰが目標電位ＶＴに保持さ
れる。また、アクティブ時においては、スタンバイディ
テクタ３およびスタンバイポンプ４に加えてアクティブ
ディテクタ１およびアクティブポンプ２も活性化され、
昇圧電位ＶＰＰが目標電位ＶＴに保持される。
【００４８】この実施の形態では、電源投入時において
昇圧電位ＶＰＰが所定電位ＶＴ′よりも低い場合は電源
電位ＶＣＣのラインと昇圧電位ＶＰＰのラインとを結合
するので、電源投入時における昇圧電位ＶＰＰの立上が
り速度の高速化および回路動作の安定化を図ることがで
きる。
昇圧電位ＶＰＰが所定電位ＶＴ′よりも低い場合は電源
電位ＶＣＣのラインと昇圧電位ＶＰＰのラインとを結合
するので、電源投入時における昇圧電位ＶＰＰの立上が
り速度の高速化および回路動作の安定化を図ることがで
きる。
【００４９】また、ＭＯＳトランジスタの酸化膜が破壊
された場合のようにスタンバイポンプ４の能力以上のリ
ークが発生した場合に発生する昇圧電位ＶＰＰのレベル
低下を防止し、回路の安定動作を保障することができ
る。
された場合のようにスタンバイポンプ４の能力以上のリ
ークが発生した場合に発生する昇圧電位ＶＰＰのレベル
低下を防止し、回路の安定動作を保障することができ
る。
【００５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５１】
【発明の効果】以上のように、この発明に係る半導体装
置では、電源ノードの電位が外部電源電位よりも低い場
合に第１の信号を活性化レベルにする第１の電位検出回
路と、第１の信号が活性化レベルにされたことに応じて
導通し、電源ノードに外部電源電位を与えるためのスイ
ッチング素子と、電源ノードの電位が内部電源電位より
も低い場合に第２の信号を活性化レベルにする第２の電
位検出回路と、第２の信号が活性化レベルにされたこと
に応じて活性化され、電源ノードに正電荷を供給する第
１のチャージポンプ回路とが設けられる。したがって、
電源投入時は、スイッチング素子が導通して外部電源電
位が電源ノードに与えられるので、電源ノードの電位の
立上がり速度の高速化を図ることができる。
置では、電源ノードの電位が外部電源電位よりも低い場
合に第１の信号を活性化レベルにする第１の電位検出回
路と、第１の信号が活性化レベルにされたことに応じて
導通し、電源ノードに外部電源電位を与えるためのスイ
ッチング素子と、電源ノードの電位が内部電源電位より
も低い場合に第２の信号を活性化レベルにする第２の電
位検出回路と、第２の信号が活性化レベルにされたこと
に応じて活性化され、電源ノードに正電荷を供給する第
１のチャージポンプ回路とが設けられる。したがって、
電源投入時は、スイッチング素子が導通して外部電源電
位が電源ノードに与えられるので、電源ノードの電位の
立上がり速度の高速化を図ることができる。
【００５２】好ましくは、第２の電位検出回路は、第１
の信号が活性化レベルされたことに応じて、電源ノード
の電位に関係なく第２の信号を非活性化レベルにする。
この場合は、スイッチング素子の導通時は第１のチャー
ジポンプ回路が非活性化されるので、消費電流の低減化
を図ることができる。
の信号が活性化レベルされたことに応じて、電源ノード
の電位に関係なく第２の信号を非活性化レベルにする。
この場合は、スイッチング素子の導通時は第１のチャー
ジポンプ回路が非活性化されるので、消費電流の低減化
を図ることができる。
【００５３】また好ましくは、スイッチング素子は第１
のトランジスタであり、さらに、第１の信号が活性化レ
ベルにされたことに応じて活性化され、第１のトランジ
スタの入力電極に正電荷を与えて第１のトランジスタを
導通させるための第２のチャージポンプ回路と、第１の
トランジスタの入力電極と接地電位のラインとの間に接
続され、第１の信号が非活性化レベルにされたことに応
じて導通し第１のトランジスタを非導通にさせるための
第２のトランジスタとが設けられる。この場合は、スイ
ッチング素子を容易に構成することができ、その制御を
容易に行なうことができる。
のトランジスタであり、さらに、第１の信号が活性化レ
ベルにされたことに応じて活性化され、第１のトランジ
スタの入力電極に正電荷を与えて第１のトランジスタを
導通させるための第２のチャージポンプ回路と、第１の
トランジスタの入力電極と接地電位のラインとの間に接
続され、第１の信号が非活性化レベルにされたことに応
じて導通し第１のトランジスタを非導通にさせるための
第２のトランジスタとが設けられる。この場合は、スイ
ッチング素子を容易に構成することができ、その制御を
容易に行なうことができる。
【図１】 この発明の一実施の形態によるＶＰＰ発生回
路の構成を示す回路ブロック図である。
路の構成を示す回路ブロック図である。
【図２】 図１に示したアクティブディテクタの構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図３】 図１に示したアクティブポンプの構成を示す
回路図である。
回路図である。
【図４】 図１に示したスタンバイディテクタ３の構成
を示す回路図である。
を示す回路図である。
【図５】 図１に示したスタンバイポンプの構成を示す
回路図である。
回路図である。
【図６】 図１に示したスタンバイディテクタ５の構成
を示す回路図である。
を示す回路図である。
【図７】 図１〜図６に示したＶＰＰ発生回路の電源投
入時における動作を示すタイムチャートである。
入時における動作を示すタイムチャートである。
【図８】 従来のＤＲＡＭの全体構成を示すブロック図
である。
である。
【図９】 図８に示したメモリアレイの構成を示す回路
ブロック図である。
ブロック図である。
【図１０】 図８に示したＤＲＡＭに含まれるＶＰＰ発
生回路の構成を示すブロック図である。
生回路の構成を示すブロック図である。
【図１１】 図１０に示したＶＰＰ発生回路の電源投入
時における動作を示すタイムチャートである。
時における動作を示すタイムチャートである。
【符号の説明】 １，９１ アクティブディテクタ、２，９２ アクティ
ブポンプ、３，５，９３ スタンバイディテクタ、４，
９４ スタンバイポンプ、６ ＶＰＰ−ＶＣＣ直結回
路、１０，７０ リングオシレータ、１１，２６，７１
ＮＡＮＤゲート、１２〜１６，３４〜３８，４１〜４
９，６５，７２〜７６ インバータ、１７，５０〜５３
Ｃキャパシタ、１８，２８〜３０ ＰチャネルＭＯＳ
トランジスタ、１９〜２２，３１，３２，５４〜６４，
Ｑ ＮチャネルＭＯＳトランジスタ、２５ 遅延回路、
２７ 立上がりエッジ遅延回路、３３ 定電流回路、４
０ラッチ回路、６６ ＮＯＲゲート回路、７７ ポンプ
回路、８１ クロック発生回路、８２ 行および列アド
レスバッファ、８３ 行デコーダ、８４ 列デコーダ、
８５ メモリマット、８６ メモリアレイ、８７ セン
スアンプ＋入出力制御回路、８８ 入力バッファ、８９
出力バッファ、ＭＣ メモリセル、ＷＬワード線、Ｂ
Ｌ，／ＢＬ ビット線対。
ブポンプ、３，５，９３ スタンバイディテクタ、４，
９４ スタンバイポンプ、６ ＶＰＰ−ＶＣＣ直結回
路、１０，７０ リングオシレータ、１１，２６，７１
ＮＡＮＤゲート、１２〜１６，３４〜３８，４１〜４
９，６５，７２〜７６ インバータ、１７，５０〜５３
Ｃキャパシタ、１８，２８〜３０ ＰチャネルＭＯＳ
トランジスタ、１９〜２２，３１，３２，５４〜６４，
Ｑ ＮチャネルＭＯＳトランジスタ、２５ 遅延回路、
２７ 立上がりエッジ遅延回路、３３ 定電流回路、４
０ラッチ回路、６６ ＮＯＲゲート回路、７７ ポンプ
回路、８１ クロック発生回路、８２ 行および列アド
レスバッファ、８３ 行デコーダ、８４ 列デコーダ、
８５ メモリマット、８６ メモリアレイ、８７ セン
スアンプ＋入出力制御回路、８８ 入力バッファ、８９
出力バッファ、ＭＣ メモリセル、ＷＬワード線、Ｂ
Ｌ，／ＢＬ ビット線対。
Claims (3)
- 【請求項１】 外部電源電位のラインと、前記外部電源
電位よりも高い内部電源電位に充電される電源ノードと
を備えた半導体装置であって、 前記電源ノードの電位が前記外部電源電位よりも低いか
否かを検出し、低い場合に第１の信号を活性化レベルに
する第１の電位検出回路、 前記外部電源電位のラインと前記電源ノードとの間に接
続され、前記第１の信号が活性化レベルにされたことに
応じて導通し前記電源ノードに前記外部電源電位を与え
るためのスイッチング素子、 前記電源ノードの電位が前記内部電源電位よりも低いか
否かを検出し、低い場合に第２の信号を活性化レベルに
する第２の電位検出回路、および前記第２の信号が活性
化レベルにされたことに応じて活性化され、前記電源ノ
ードに正電荷を供給する第１のチャージポンプ回路を備
える、半導体装置。 - 【請求項２】 前記第２の電位検出回路は、前記第１の
信号が活性化レベルされたことに応じて、前記電源ノー
ドの電位に関係なく前記第２の信号を非活性化レベルに
する、請求項１に記載の半導体装置。 - 【請求項３】 前記スイッチング素子は第１のトランジ
スタであり、 さらに、前記第１の信号が活性化レベルにされたことに
応じて活性化され、前記第１のトランジスタの入力電極
に正電荷を与えて前記第１のトランジスタを導通させる
ための第２のチャージポンプ回路、および前記第１のト
ランジスタの入力電極と接地電位のラインとの間に接続
され、前記第１の信号が非活性化レベルにされたことに
応じて導通し前記第１のトランジスタを非導通にさせる
ための第２のトランジスタを備える、請求項１または請
求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220010A JP2002042465A (ja) | 2000-07-21 | 2000-07-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220010A JP2002042465A (ja) | 2000-07-21 | 2000-07-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002042465A true JP2002042465A (ja) | 2002-02-08 |
Family
ID=18714693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000220010A Withdrawn JP2002042465A (ja) | 2000-07-21 | 2000-07-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002042465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091769B2 (en) | 2002-11-29 | 2006-08-15 | Hynix Semiconductor Inc. | Voltage generator with reduced noise |
-
2000
- 2000-07-21 JP JP2000220010A patent/JP2002042465A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091769B2 (en) | 2002-11-29 | 2006-08-15 | Hynix Semiconductor Inc. | Voltage generator with reduced noise |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071002 |