KR20050072060A - 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법 - Google Patents

게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법 Download PDF

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Abstract

본 발명에 따른 메모리 셀은 (1) 기록 스위치 - 기록 스위치의 제1 단자는 적어도 하나의 비트라인에 결합되고, 기록 스위치의 제어 단자는 제1 제어 라인에 결합됨 -. (2) 2 단자 반도체 - 2 단자 반도체 장치의 제1 입력 단자는 기록 스위치의 제2 단자에 결합되고, 2 단자 반도체 장치의 제2 입력 단자는 적어도 하나의 제2 제어 라인에 결합되며, 2 단자 반도체 장치는, 제2 입력 단자에 대한 제1 단자 상의 전압이 임계 전압 보다 높을 때 소정의 용량을 가지며, 제2 입력 단자에 대한 제1 입력 단자 상의 전압이 임계 전압 보다 낮을 때 더 낮은 용량을 가지도록 되어 있음 -, (3) 판독 선택 스위치 - 판독 선택 스위치의 제어 단자는 적어도 하나의 제2 제어 라인에 결합되며, 판독 선택 스위치의 제1 단자는 적어도 하나의 비트라인에 결합됨 -, 및 (4) 판독 스위치 - 판독 스위치의 제어 단자는 게이트 다이오드의 제1 입력 단자에 결합되며 기록 스위치의 제2 단자에 결합되고, 판독 스위치의 제1 단자는 판독 선택 게이트의 제2 단자에 결합되며, 판독 스위치의 제2 단자는 접지에 결합됨 - 를 포함한다.

Description

게이트 다이오드를 사용하는 3Ｔ1Ｄ 메모리 셀 및 그 사용 방법{3T1D Memory Cells Using Gated Diodes and Methods of Use Thereof}
본 출원은 본 출원과 동일자로 루크(Luk) 등이 출원하여 IBM(International Business Machines, Inc.)에 양도한 발명의 명칭 "게이트 다이오드를 사용한 증폭기(Amplifier using gated diodes)"의 미국 특허 출원 제XX/XXX,XXX호에 관한 것이며, 그 내용을 참고로 포함하고 있다.
본 발명은 반도체에 관한 것으로서, 특히 반도체 메모리와 관한 것이다.
지난 수십년간, DRAMs(Dynamic Random Access Memories)은 고 집적 저속의 성능을 제공하고, SRAMs(Static Random Access Memories)은 저 집적 고속의 성능을 제공하여 왔다. 이들 두 메모리 유형은 그들의 집적 및 속도 기술 개발 곡선에 따라 다르게 개발되어 왔다. 최근, 내장형 메모리(embedded memory) DRAM 및 SRAM이 개발되기 시작하였다. 내장형 메모리는 프로세서와 동일한 칩 상에 있는 메모리이다. 현재, DRAM 및 SDAM 각각은 말하자면 높은 대기 및 활동 누출 전류 (서브 임계 및 터널링 모두), 임계 전압 변동 및 부정합에 따른 특정 크기 경로(scaling path)와 더불어 각각의 기술적인 도전에 직면하여 있다. 내장형 메모리는 속도, 면적, 전력 소모, 보유 시간, 소프트 에러율(soft error rate), 및 임계 전압과 누출 전류와 같은 기술 변수 간의 더 나은 최적의 평균을 취하는 새로운 메모리 셀에 대한 가능성 및 수요를 창출하고 있다. 일반적으로 칩 상의 내장형 메모리는 칩 및 응용 요건에 따라 특정 프로세서 또는 ASICSs(Application Specific Integrated Circuits) 상에 개발될 수 있다.
특히, DRAM이 더 작아지고 충분히 빨라지고, 전압이 계속적으로 감소함에 따라 저 전압에 적합하도록 된다면, DRAM은 내장형 메모리 및 그의 셀에 유용할 것이다.
따라서, 개선된 메모리 셀 및 이런 셀을 이용한 메모리를 제공의 수요가 있다.
본 발명의 예시적인 특징은 향상된 메모리 셀, 메모리 어레이 및 그 사용 방법을 제공한다.
본 발명의 예시적인 특징에 따른 메모리 셀을 설명한다. 메모리 셀은 제1 제어 라인, 적어도 하나의 제2 제어 라인 및 적어도 하나의 비트라인에 결합되어 그 메모리 셀을 선택적으로 액세스하도록 구성된다. 메모리 셀은 제어 단자와 제1 및 제2 단자를 구비한 기록 스위치를 포함하며, 기록 스위치의 제1 단자는 적어도 하나의 비트라인에 결합되고, 기록 스위치의 제어 단자는 제1 제어 라인에 결합된다. 메모리 셀은 또한 제1 및 제2 입력 단자를 구비한 2 단자 반도체 장치를 구비하며, 2 단자 반도체 장치의 제1 입력 단자는 기록 스위치의 제2 단자에 결합되고, 2 단자 반도체 장치의 제2 입력 단자는 적어도 하나의 제2 제어 라인에 결합된다. 2 단자 반도체 장치는, 제2 입력 단자에 대한 제1 입력 단자 상의 전압이 임계 전압 보다 높을 때 소정의 용량을 가지며, 제2 입력 단자에 대한 제1 입력 단자 상의 전압이 임계 전압 보다 낮을 때 더 낮은 용량, 통상 실질적으로 보다 작은 용량을 가지도록 되어 있다.
메모리 셀은 부가적으로 제어 단자와 제1 및 제2 단자를 구비한 판독 선택 스위치를 포함하며, 판독 선택 스위치의 제어 단자는 적어도 하나의 제2 제어 라인에 결합되며, 판독 선택 스위치의 제1 단자는 적어도 하나의 비트라인에 결합된다. 메모리 셀은 제어 단자와 제1 및 제2 단자를 구비한 판독 스위치도 구비하며, 판독 스위치의 제어 단자는 2 단자 반도체 장치의 제1 입력 단자에 결합되며 기록 스위치의 제2 단자에 결합되고, 판독 스위치의 제1 단자는 판독 선택 게이트의 제2 단자에 결합되며, 판독 스위치의 제2 단자는 접지에 결합된다.
2 단자 반도체 장치는 게이트 다이오드일 수 있으며, 이 경우 반도체 장치는 소스 및 게이트를 포함하고, 게이트 소스간 전압(Vgs)이 임계 전압 보다 높을 때 반전층에 전하가 저장되며, 그렇지 않은 경우 전하가 전혀 또는 실질적으로 거의 저장되지 않는다. 구체적으로, 게이트 소스간 전압(Vgs)이 임계 전압 보다 높을 때, 2 단자 장치는 소정의 용량을 가지며, 게이트 소스간 전압(Vgs)이 임계 전압 미만일 때, 용량은 실질적으로 작거나 또는 자릿수 크기가 더 작다. 스위치는 통상 전계 효과 트랜지트서(FET)로서 구현되며 게이트 다이오드는 통상 부분 FET(partial FET)로서 구현되며, 메모리 셀에서의 FET는 n형 또는 p형 FET일 수 있다. 또한, 2 단자 반도체 장치는 n형 또는 p형 반도체 장치로서 구현될 수 있다.
본 발명의 다른 예시적인 특징에 따르면, 메모리 셀을 이용한 어레이가 제공된다. 이러한 어레이는 하나 이상의 비트라인 및 다수의 제어 라인을 가질 수 있다. 예를 들어, 단일 포트 또는 이중 포트 메모리 셀이 사용 가능하다. 원하는 경우, 더 높은 수의 포트도 사용 가능하다. 제어 라인은 다수의 방식으로 구현 가능하다. 예시적으로, 적어도 하나의 제2 제어 라인은 2 단자 반도체 장치의 제2 단자 및 판독 선택 스위치 양자에 결합된 단일 제어 라인일 수 있다. 단일 제2 제어 라인을 가짐으로써, 예를 들어, 판독, 기록 및 판독 부스팅이 가능해진다 (예를 들면, 2 단자 반도체 장치의 제2 제어 라인 상의 전압을 변화시킴으로써 메모리 셀 내에 보다 높은 전압을 발생시킴). 또 다른 예로서, 제2 제어 라인은 2 개의 제어 라인, 2 단자 장치의 제2 단자에 결합되는 기록 제어 라인 및 판독 선택 스위치의 제어 단자에 결합되는 판독 선택 제어 라인으로 나누어질 수 있다. 부가적으로, 이러한 구성은 전압을 판독 선택 스위치 상에 오게 할 수 있어서, 판독 선택 스위치 (예를 들어, FET인)의 누출 전류를 최소화할 수 있다.
본 발명의 또 다른 예시적인 특징에 따르면, 메모리 셀을 액세스하는 방법이 개시된다. 2 단자 반도체 장치의 제2 단자 상의 전압을 조정함으로써 셀을 판독한다. 통상, 2 단자 반도체 장치의 제2 단자 상의 전압은 작은 전압 (예를 들면, 접지)으로부터 큰 전압 (예를 들면, VB)으로 상승된다. 그러나, 이러한 조정은 n형 또는 p형 중 어느 장치가 사용되는 지에 따라 달라질 수 있다. 만일 셀이 고 전압 (예를 들면, 데이터 1 값)을 저장하면, 2 단자 반도체 장치는 큰 용량 및 다량의 저장 전하를 갖게 될 것이며, 제1 단자 상의 전압은 2 단자 반도체 장치의 제2 단자 상의 전압 정도로 상승할 것이다 (예를 들면, 데이터 1 저장 셀 전압 보다 높게). 만일 셀이 저 전압 (예를 들면, 데이터 0 값))을 저장하면, 2 단자 반도체 장치는 작거나 거의 존재하지 않을 정도의 용량 및 매우 작거나 거의 없는 저장 전하를 갖게 될 것이며, 제1 단자 상의 전압은 매우 소량 상승할 것이다 (예를 들면, 데이터 0 저장 셀 전압 보다 높게). 메모리 셀을 판독하는 동안 2 단자 게이트 장치의 제2 단자의 전압을 조정하는 것을 판독 부스팅이라 한다.
또한, 기록 부스팅은 메모리 셀 내로 값을 기록하는 동안 2 단자 반도체 장치의 제2 단자의 전압을 상승시킴으로써 수행될 수 있다. 기록 부스팅은, 데이터 1에 대하여, 주어진 기록 전압 보다 훨씬 높은 전압을 가능하게 하므로, 데이터 1 값이 셀에 저장될 때 보다 긴 저장 시간을 확보해준다.
본 발명의 또 다른 예시적인 특징에 따르면, 반도체는 제1 제어 라인, 적어도 하나의 제2 제어 라인 및 적어도 하나의 비트라인에 결합되어 반도체 메모리 장치를 선택적으로 액세스하도록 구성된 반도체 메모리 장치를 포함한다. 반도체 메모리 장치는 게이트 및 웰간에 형성된 절연체, 게이트, 및 게이트의 측부에 형성된 제1 및 제2 소스/드레인 확산 영역을 포함하는 기록 트랜지스터를 포함하고, 기록 트랜지스터의 제1 소스/드레인 확산 영역은 적어도 하나의 비트라인에 결합되며, 기록 트랜지스터의 게이트는 제1 제어 라인에 결합된다. 반도체 메모리 장치는 게이트 및 웰간에 형성된 적어도 하나의 게이트 다이오드 절연체, 게이트, 및 절연체의 적어도 일부와 중첩하는 소스 확산 영역을 포함하는 2 단자 반도체 장치를 더 포함하며, 2 단자 반도체 장치의 게이트는 기록 스위치의 제2 소스/드레인 확산 영역에 결합되며, 2 단자 반도체 장치의 소스 확산 영역은 적어도 하나의 제2 제어 라인에 결합된다. 반도체 메모리 장치는 또한 게이트 및 웰간에 형성된 절연체, 게이트, 및 게이트의 측부에 형성된 제1 및 제2 소스/드레인 확산 영역을 포함하는 판독 선택 트랜지스터를 포함하며, 판독 선택 스위치의 게이트는 적어도 하나의 제2 제어 라인에 결합되며, 판독 선택 트랜지스터의 제1 소스/드레인 확산 영역은 적어도 하나의 비트라인에 결합된다. 반도체 메모리 장치는 부가적으로 게이트 및 웰간에 형성된 절연체, 게이트, 및 게이트의 측부에 형성된 제1 및 소스/드레인 확산 영역을 포함하는 판독 트랜지스터를 포함하며, 판독 트랜지스터의 게이트는 2 단자 반도체 장치의 제1 단자에 결합되며 기록 트랜지스터의 제2 소스/드레인 확산 영역에 결합되고, 판독 트랜지스터의 제1 소스/드레인 확산 영역은 판독 선택 게이트의 제2 소스/드레인 확산 영역에 결합되며, 판독 트랜지스터의 제2 소스/드레인 확산 영역은 접지에 결합된다.
다음의 상세한 설명 및 도면을 참고하면, 본 발명의 여러 특징 및 이점과 더불어 본 발명의 보다 완전한 이해를 도울 수 있을 것이다.
다음의 설명은 게이트 다이오드 및 보편적인 논리 근거 벌크 실리콘(regular logic-based bulk silicon) 및 SOI에 용이하게 구현 가능한 관련 어레이 및 실리콘 구조에 바탕을 둔 고속, 비 파괴 판독 메모리 셀을 기술하고 있다. 메모리 셀의 목표 성능은 같은 세대의 기술에 대하여 SRAM의 50 ~ 70 %의 면적을 차지하면서 SDRAM의 속도를 유사 또는 능가하는 것이다. 메모리 셀 자체의 고 이득 특성에 따라, 메모리는 종래의 DRAM 및 SRAM에서 요구하는 전압 보다 더욱 낮은 공급 전압에서 동작 가능하다. 여기서 강조하고자 하는 점은 충분한 보유 시간 및 낮은 소프트 에러율을 갖는 고속의 메모리 셀 및 구조에 있다.
편의상, 이하의 설명을 다음의 절들로 분리하였다: 소개 및 게이트 다이오드 구조; 게이트 다이오드 회로; 3T1D 메모리 셀; 전압 부스팅 및 전압 이득; 보유 시간, 누출 및 용량비; 기록 게이트에 대한 서브 임계 누출 제어 및 보유 시간; 판독 동작 및 전압 부스팅 방법; 기록 동작 및 전압 부스팅 방법; 3T1D 메모리 셀 구조; 및 3T1D 게이트 다이오드 메모리 어레이.
소개 및 게이트 다이오드 구조
본 명세서에서 사용된 "게이트 다이오드"라는 용어는 통상적으로 게이트와 소스간 전압(Vgs)이 임계 전압 이상인 경우 전하가 반전층에 저장되고, 그 이외에는 상당히 적거나 전혀 전하가 저장되지 않는 소스 및 게이트를 포함하는 반도체 장치를 나타낸다. 게이트 다이오드는 두 개의 단자를 가지는 반도체 장치의 일 예이다. 임의의 2 단자 반도체 장치는 제2 단자에 대한 제1 단자 상의 전압이 미리 설정된 전압보다 큰 경우 (일반적으로 큰) 용량을 가지며, 제2 단자에 대한 제1 단자 상의 전압이 미리 설정된 전압보다 작은 경우 적은 용량 (일반적으로 비교하여 매우 소량의 용량)을 가지는 특성을 이용할 수 있다. 미리 설정된 전압은 여기서 임계 전압이라 하고, 일반적으로 용량의 증가는 아주 작은 임계 전압 이상의 전압만으로 이루어진다. 그러므로, 2 단자 반도체 장치의 용량은 비선형이다. 예를 들어, n형 FET 기술을 이용하여 생성된 게이트 다이오드의 경우, 임계 전압 이상의 전압은 반전층에 많은 양의 전하의 저장을 유발하고, 임계 전압 이하의 전압은 소량의 전하, 크기 단위수가 작은 전하의 저장을 유발하거나 또는 전하가 전혀 저장되지 않는다. 벌크 실리콘 및 SOI를 뛰어 넘는 미래 기술을 위하여, 이하에 설명하는 바와 같이, 이러한 게이트-소스간의 특성이 게이트 다이오드 기반 메모리 셀 및 회로의 구현에 이용될 수 있다.
이하의 도면들에 도시한 바와 같이, 종래의 FET 설정에서는, 예를 들어 도 1b, 도 4b, 도 6 및 도 8에 도시한 바와 같이, 게이트 다이오드를 드레인 플로팅(drain floating: 예를 들어, 분리 또는 비 존재)과 더불어 3 단자 FET 장치 (p형 또는 n형)의 소스 및 게이트로 구성할 수 있다. 이러한 예시적인 형태에서, 게이트 다이오드는 일부 FET 또는 절반 FET 형태로 구현된다. 도 2b, 도 5b, 도 7 및 도 9에 도시한 바와 같이, 때때로 이러한 FET의 소스 및 드레인은 같은 전위에 연결될 수 있으며, 이는 2 개의 게이트 다이오드가 병렬로 연결되어 있다고 볼 수 있다. 여기에서, 이들 두 개의 서로 다른 게이트 다이오드가 교환적으로 이용된다. 그리고 특별히 언급하지 않는 경우, 게이트 다이오드는 반도체 장치의 소스 및 게이트만의 제1 기본 형태를 의미한다.
도 1a는 제1 n형 게이트 다이오드에 대한 예시적인 심볼을 도시한다. 부호 190은 도 1a 내지 도 1c에 도시한 제1 n형 게이트 다이오드(100)의 예시적인 심볼이다. 도 1b는 반도체에 형성된 제1 n형 게이트 다이오드(100)의 측면도의 일 예를 도시한다. 제1 n형 게이트 다이오드(100)는 게이트(115) (예를 들면, N+ 도프트 폴리실리콘)와 p 웰(130)간에 형성된 게이트 절연체(120), 소스 확산 영역(110), 두 개의 쉘로우 트랜치 분리(STI) 영역(105, 125), 선택적인 n 분리 밴드(140) 및 p 기판(135)을 포함한다. 이하에서 설명하는 바와 같이, p 웰(130)의 도펀트 농도는 게이트 다이오드(100)의 임계 전압을 실질적으로 제어한다.
도 2a는 제2 n형 게이트 다이오드에 대한 예시적인 심볼을 도시한다. 부호 190은 도 2a 내지 도 2c에 도시한 제2 n형 게이트 다이오드의 예시적인 심볼이다. 도 1a 및 도 2a 양자에 대해 동일한 부호 190을 사용한다. 도 2b는 반도체에 형성된 제2 n형 게이트 다이오드(200)의 측면도의 일 예를 도시한다. 제2 n형 게이트 다이오드(200)는 게이트(215) (예를 들면, N+ 도프트 폴리실리콘)와 p 웰(230)간에 형성된 게이트 절연체(220), 소스 확산 영역(210), 두 개의 STI 영역(205, 225), 선택적인 n 분리 밴드(240), p 기판(235), 드레인 확산 영역(245) (예를 들면, 제2 소스/드레인 확산 영역), 및 소스 확산 영역(210)과 드레인 확산 영역(245)을 전기적으로 결합하는 접속부(250)를 포함한다. 이하에서 설명하는 바와 같이, p 웰(230)의 도펀트 농도는 게이트 다이오드(200)의 임계 전압을 실질적으로 제어한다.
도 3a 및 도 3b는 게이트 다이오드(100, 200)에 의해 축적된 전하가 게이트 소스간 전압(Vgs)과 함께 어떻게 변화하는 지를 도시한다. 고 전압 (예를 들면, 데이터 1)에 대응하는 전압을 게이트(115, 215)에 제공하고 게이트 소스간 전압(Vgs)을 게이트 다이오드(100, 200)의 임계 전압(Vt)보다 높게 하는 경우, 게이트(115, 215)에 전하가 축적된다 [예를 들면, 게이트(115, 215) 아래에 형성된 반전층(126, 226)을 통하여]. 저 전압 (예를 들면, 데이터 0)에 대응하는 전압을 게이트(115, 215)에 제공하고 게이트 소스간 전압(Vgs)을 게이트 다이오드(100, 200)의 임계 전압(Vt)보다 낮게 하는 경우, 게이트(115, 215)에는 전하가 전혀 또는 거의 축적되지 않는다 [예를 들면, 반전층(126, 226)이 존재하지 않을 것이므로, 게이트(115, 215) 아래에 전하가 전혀 또는 거의 축적되지 않는다]. 이로써, 도 3a에 도시한 바와 같은 게이트 소스간 전압(Vgs)에 대한 게이트 다이오드의 용량 특성이 나타난다. 용량 (예를 들면, 전압에 의해 나뉘어진 축적 전하에 의해 정해지는 바와 같은)은, Vgs가 임계 전압 미만인 경우 무시할 수 있고, Vgs가 임계 전압 이상일 때 Vgs에 비례하여 증가하여, 특정 Vgs 이상에서 최고치로 설정된다. Vgs가 임계 전압 이상일 때, 특정량의 전하가 게이트 다이오드에 축적되며, 게이트 다이오드는 캐패시터로서 작용한다. Vgs가 임계 전압 미만일 때, 게이트 다이오드(100, 200)는 무시할만한 용량을 나타낸다. 그래프 아래의 영역은 축적된 전하량이다. 이러한 Vgs 전압에 따라 변하는 용량은 새롭고 유용한 메모리 회로 및 논리 회로를 유발하게 된다.
게이트 다이오드(100, 200)의 제로 Vt, 저 전압 Vt, 정상 Vt 및 고 전압 Vt에 걸친 임계 전압은 제조 과정에서 주입물 (예를 들면, p 웰(130, 230) 또는 이하의 도면들에 도시한 웰에 확산되는 도펀트)의 양을 조절하여 더욱 정밀하게 조정할 수 있다. 도펀트 농도가 증가함에 따라 Vt가 증가하고, 제로 Vt 또는 매우 낮은 Vt 게이트 다이오드는 거의 또는 전혀 도펀트 주입을 필요로 하지 않으므로, 보다 정밀한 임계 전압은 본 명세서 내에 사용된 메모리 셀의 공정 변화에 덜 민감하다.
도 3b는 또한 게이트 다이오드의 용량이 게이트 다이오드의 게이트의 크기에 따라 어떻게 변화하는 지를 도시한다. Vgs가 실질적으로 임계 전압 이상일 때 얻어진 게이트 다이오드의 용량의 최대값은 주어진 게이트 산화막 두께 및 유전상수에 대해 게이트 다이오드의 게이트의 영역에 대략 비례한다.
게이트 다이오드는 게이트 소스간 전압(Vgs)이 데이터 1을 나타내는 임계값 이상일 때에는 반전층에 많은 양의 전하를 축적하고 데이터 0에 대해서는 거의 또는 전혀 전하를 축적하지 않으므로, 게이트 다이오드 메모리 셀 (나중에 보다 상세히 설명함)은 고유의 고 이득 (예를 들면, 1 보다 큰) 특성을 가진다. 또한, 부스팅 기술을 사용하는 경우, 게이트 다이오드 메모리 셀은 DRAM 및 SRAM에 의해 요구되는 것보다 훨씬 적은 (예를 들면, 동일 기술에 대해 통상 50% 정도의) 대단히 낮은 비트라인 전압으로 기록될 수 있다. 게이트 다이오드(100, 200)와 같은 게이트 다이오드는 판독 및 기록 시, 통상적으로는 데이터를 하나의 값으로 기록 또는 판독할 때에만 전압이 부스팅 가능한 축적 셀을 형성한다. 부스팅은 반대 데이터, 즉 데이터 0에 대해서는 전혀 효과가 없다. 그 결과, 게이트 다이오드 메모리 셀은 전압 이득을 확보한다. 이러한 이득 특성은 독특하며, 게이트 다이오드 메모리 셀을 기타 SRAM, DRAM 및 이득 셀과 차별화시키는 항목 중 하나이다.
본 명세서에서, 데이터 1에 대응하는 전압은 사용 기술에 대해 고 전압이며, 데이터 0에 대응하는 전압은 사용 기술에 대해 저 전압인 것으로 가정하고 있다. 그러나, 이것은 가정일 뿐 논리 레벨의 반전도 가능하다.
본 명세서에서, 특별히 언급하지 않으면, 게이트 다이오드는 n형으로 가정한다. p형 게이트 다이오드의 경우, 전압 및 작동이 n형에 대해 상보적이며, 당업자에 의해 용이하게 설계 가능할 것이다.
도 4a는 제1 p형 게이트 다이오드에 대한 예시적인 심볼을 도시한다. 부호 490은 도 4b에 도시한 제1 p형 게이트 다이오드의 예시적인 심볼이다. 도 4a 및 도 5a 양자에 대해 동일한 부호 490을 사용한다. 도 4b는 반도체에 형성된 제1 p형 게이트 다이오드(400)의 측면도의 일 예를 도시한다. 제1 p형 게이트 다이오드(400)는 게이트(415) (예를 들면, P+ 도프트 폴리실리콘)와 n 웰(430)간에 형성된 게이트 절연체(420), 소스 확산 영역(410), 두 개의 STI 영역(405, 425) 및 p 기판(435)을 포함한다. n 웰(430)의 도펀트 농도는 게이트 다이오드(400)의 임계 전압을 실질적으로 제어한다.
도 5a는 제2 p형 게이트 다이오드에 대한 예시적인 심볼을 도시한다. 부호 490은 도 5b에 도시한 제2 p형 게이트 다이오드의 예시적인 심볼이다. 도 5b는 반도체에 형성된 제2 p형 게이트 다이오드(500)의 측면도의 일 예를 도시한다. 제2 p형 게이트 다이오드(500)는 게이트(515) (예를 들면, P+ 도프트 폴리실리콘)와 n 웰(530)간에 형성된 게이트 절연체(520), 소스 확산 영역(510), 두 개의 STI 영역(505, 525), p 기판(535), 드레인 확산 영역(545), 및 소스 확산 영역(510)과 드레인 확산 영역(545)을 전기적으로 결합하는 접속부(550)를 포함한다. n 웰(530)의 도펀트 농도는 게이트 다이오드(500)의 임계 전압을 실질적으로 제어한다.
도 6은 SOI에 형성된 제1 n형 게이트 다이오드(600)의 측면도의 일 예를 도시한다. 제1 n형 게이트 다이오드(600)는 게이트(615) (예를 들면, N+ 도프트 폴리실리콘)와 p 웰(630)간에 형성된 게이트 절연체(620), 소스 확산 영역(610), 두 개의 STI 영역(605, 625) 및 절연체(635)를 포함한다. p 웰(630)은 웰 경계(636) 위에 형성된다. p 웰(630)의 도펀트 농도는 게이트 다이오드(600)의 임계 전압을 실질적으로 제어한다.
도 7은 SOI에 형성된 제2 n형 게이트 다이오드(700)의 측면도의 일 예를 도시한다. 제2 n형 게이트 다이오드(700)는 게이트(715) (예를 들면, N+ 도프트 폴리실리콘)와 p 웰(730)간에 형성된 게이트 절연체(720), 소스 확산 영역(710), 두 개의 STI 영역(705, 725), 절연체(735), 드레인 확산 영역(745), 및 소스 확산 영역(710)과 드레인 확산 영역(745)을 전기적으로 결합하는 접속부(750)를 포함한다. p 웰(730)은 웰 경계(736) 위에 형성된다. p 웰(730)의 도펀트 농도는 게이트 다이오드(500)의 임계 전압을 실질적으로 제어한다.
도 8은 SOI에 형성된 제1 p형 게이트 다이오드(800)의 측면도의 일 예를 도시한다. 제1 p형 게이트 다이오드(800)는 게이트(815) (예를 들면, P+ 도프트 폴리실리콘)와 n 웰(830)간에 형성된 게이트 절연체(820), 소스 확산 영역(810), 두 개의 STI 영역(805, 825) 및, 절연체(835)를 포함한다. n 웰(830)은 웰 경계(836) 위에 형성된다. n 웰(830)의 도펀트 농도는 게이트 다이오드(800)의 임계 전압을 실질적으로 제어한다.
도 9는 SOI에 형성된 제2 p형 게이트 다이오드(900)의 측면도의 일 예를 도시한다. 제2 p형 게이트 다이오드(900)는 게이트(915) (예를 들면, P+ 도프트 폴리실리콘)와 n 웰(930)간에 형성된 게이트 절연체(920), 소스 확산 영역(910), 두 개의 STI 영역(905, 925), 절연체(935), 드레인 확산 영역(945), 및 소스 확산 영역(910)과 드레인 확산 영역(945)을 전기적으로 결합하는 접속부(950)를 포함한다. p 웰(930)은 웰 경계(936) 위에 형성된다. p 웰(930)의 도펀트 농도는 게이트 다이오드(900)의 임계 전압을 실질적으로 제어한다.
게이트 다이오드 회로
본 명세서에서는 게이트 다이오드를 사용하는 메모리 셀을 설명하고 있다. 메모리 셀 내에서의 게이트 다이오드의 작동을 이해하기 위하여, 이번 절에서는 게이트 다이오드 회로를 도시 분석한다.
게이트 다이오드를 사용하는 메모리 셀은 게이트 채널의 반전층 [예를 들면, 반전층(126, 226)]에 축적된 전하를 이용하는 신호 증폭 기능을 가진다. 상술한 바와 같이, 고 전압 (예를 들면, 데이터 1)에 대응하는 작은 전압 신호가 게이트 다이오드의 게이트에 제공되고, 게이트에서의 전압이 게이트 다이오드의 임계 전압 보다 높을 때, 전하가 게이트에 (예를 들면, 게이트 아래의 반전층을 통하여) 축적된다. 낮은 전압 (예를 들면, 데이터 0)에 대응하는 신호가 게이트에 제공되고, 전압이 게이트 다이오드의 임계 전압 보다 낮을 때에는, 전하가 게이트에 거의 또는 전혀 축적되지 않는댜.
도 11a를 간단히 참고하면, 게이트 다이오드 회로(1100)가 도시된다. 게이트 다이오드 회로(1100)는 신호 라인(1110)에 결합되며, 게이트 입력 (및 따라서 게이트)이 신호 라인(1110)에 결합되고 소스 입력 (및 따라서 소스 확산 영역)이 제어 라인(1120)에 결합되는 게이트 다이오드(1130)를 가진다. 신호 라인(1110)은, 신호 라인(1110)으로부터의 집중 용량(lumped capacitance)인 CL의 용량(1140), 게이트에서의 결합 용량, 및 신호 라인에 대한 결합 회로의 전체 용량 (다른 용량이 있다면)을 가진다. 용량 부하(CL)는 게이트 다이오드 회로(1110)의 일부로 간주하지 않는다. 도 11a에 도시한 바와 같이, 신호 라인(1110)은 게이트 다이오드(1130)의 게이트에 접속된다. 게이트 다이오드(1130)의 소스는 통상적으로 n형 게이트 다이오드용 접지(GND) 또는 p형 게이트 다이오드용 전원 전압(VDD)에서 제어 라인(1120)에 접속된다.
게이트 다이오드에 의한 신호 증폭 동안, 제어 라인 상의 전압(Vs)은 통상 부스팅된다. 제어 라인 전압에 이어, 게이트 다이오드의 (예를 들면, 소스 확산 영역에서의) 소스 전압도 전원 전압(VDD)의 통상 50 % 내지 100 %의 특정 양 (이하, "VB"로 표시함) 만큼 n형의 경우 더 높게 p형의 경우 더 낮게 부스팅된다.
다시 도 10을 참조하면, 이 그래프는 캐패시터가 증폭기(1110)에서 전하 축적 소자로서 사용될 때의 증폭기에 대한 이득을 도시한다. 즉, 도 11a의 게이트 다이오드(1130)는 종래의 또는 선형 캐패시터 (즉, 용량이 전압과 함께 일정하게 유지되는 캐패시터)로 대체된다. 제1 그래프 Vs는 제어 라인(1120) 상의 전압이 어떻게 변화하는 지를 도시한다. 제2 그래프는 포인트(1101)가 어떻게 변화하는 지를 도시한다. 도 10에 도시한 바와 같이, 캐패시터가 게이트 다이오드(1130) 대신 사용되는 경우 이득은 회로(1100)에 대해 대략 1이다. 신호 라인(1110)이 고 전압을 가지면, 출력은 VB와 고 전압 (데이터 1)을 더한 값이 될 것이다. 신호 라인(1110)이 저 전압을 가지면, 출력은 VB와 저 전압 (데이터 0)을 더한 값이 될 것이다. 차분 dVin은 데이터 1 및 데이터 0 전압 간에 존재하는 차이이다. 이로써, dVout / dVin인 이득 (데이터 1 전압 - 데이터 0 전압)은 대략 1이 된다. 즉, 이득이 1인 것은 전압 이득이 없음을 의미한다.
다시 도 11a를 참고하면, 신호 증폭 기간에, 총 용량(CL) [인접하는 소자들에 결합하는 게이트의 총 부유(stray) 용량, 라인 용량 및 접속 회로 (존재하는 경우)의 총 용량의 합]에 의존하는 임의의 양을 부스트 소스 전압에서 뺀 값에 가까운 양까지 게이트 전압은 n형의 경우 증폭 p형의 경우 감소된다. 최종 부스트 전압 출력 [예를 들면, 신호 라인(1110) 상의 출력]의 실제 양을 계산할 수 있다.
게이트에서의 신호가 데이터 0이면, 게이트 (예를 들면, 1101 위치)에 저장된 전하가 전혀 또는 거의 없고 게이트 다이오드(1130)의 게이트가 OFF [임계 전압 미만의 게이트 소스 간 전압(Vgs)]이므로, 데이터 0가 검출될 때 게이트 다이오드의 게이트에서 전압 상승은 거의 없으며 출력 전압(VL)은 0에서 머물거나 실질적으로 작은 전압이 된다. 이러한 경우를 도 11b에 도시하며, 여기서 게이트 다이오드(1130)는 부호 1150으로 예시한 매우 작은 용량을 가진다. Vs가 상승하더라도, 신호 라인(1110) 상의 최종 출력 전압은 낮을 것이다. 즉, 제어 라인(1120)과 게이트 (예를 들면, 1101 위치) 간의 전압 전이가 작을 것이다.
한편, 게이트에서의 신호 (n형은 GND로부터 측정하고 p형은 VDD로부터 측정한 전압)가 게이트 다이오드의 임계 전압 보다 높은 데이터 1이 되면, 게이트 다이오드는 ON이 되고 실질적인 전하량은 게이트 다이오드 반전층에 초기에 저장된다. Vs가 상승함에 따라, 게이트 다이오드는 바이어스 전압이 줄어들거나 턴 오프되며, 버퍼나 스위치 또는 인버터의 게이트와 같은 이웃 소자의 용량, 라인 용량 및 부유 용량을 포함하는 게이트에 접속된 모든 용량(CL)으로 반전층의 전하가 전이된다. 또한, 소스 및 게이트가 캐패시터로서 작동 가능하다. 총 용량(CL)이 도 11c에 도시한 게이트 다이오드의 ON 용량 [Cg_gd(ON)]에 비교되는 임의의 범위 내에 있으면, 게이트 다이오드(1130)의 게이트에서 큰 전압 증가가 발생한다. 이로써, 도 11c에 도시한 바와 같이, VL이 Vt보다 큰 경우 부호 1160으로 예시한 바와 같이, 게이트 다이오드는 큰 캐패시터로 보일 수 있다. 즉, 제어 라인(1120)과 게이트 (예를 들면, 1101 위치) 간의 전압 전이가 크게 될 것이다.
이에 의해, 데이터 1과 데이터 0의 신호들간에 게이트 다이오드의 게이트에서 VDD의 통상 50 내지 150 퍼센트의 큰 전압 차분이 발생한다. 이것을 도 12a에 도시하며, 여기서 dVout은 큰 값을 나타내고 있다. 부스팅 전압(VB) 및 신호의 진폭에 의존하여, 부하 용량(CL) 대 게이트 다이오드 ON 용량의 비, 즉 얻어지는 이득이 변화하며 주어진 게이트 다이오드에 대한 부하(CL)의 전 범위에 걸쳐 계산 및 특정될 수 있다. 통상, 게이트 다이오드 증폭기(1100)는 신호 증폭 중에 2 - 10의 전압 이득을 달성한다. 게이트 다이오드(1130)의 출력은 그 자체에 의해 풀 CMOS 전압 스윙(full CMOS voltage swing)을 나타내며 통상적인 작은 인버터 버퍼 또는 래치를 구동할 수 있다.
다음의 분석은 도 11a에 도시한 바와 같은 게이트 다이오드 증폭기의 통상적인 값들을 예시한다. Cg_gd(ON) 및 Cg_gd(OFF)를 각각 ON 및 OFF일 때의 게이트 다이오드의 게이트 용량이라 하자. 그러면:
Rc = Cg_gd(ON) / CL 이고
rc = Cg_gd(OFF) / CL 이 된다.
통상적인 작동의 경우, 부하 용량(CL)의 값은 게이트 다이오드의 ON 용량 [Cg_gd(ON)]의 크기 보다 작거나 동일한 정도인데 반해, CL은 게이트 다이오드의 OFF 용량[Cg_gd(OFF)] 보다는 훨씬 크다.
Cg_gd(ON) > CL >> Cg_gd(OFF)
예를 들어,
Cg_gd(OFF):CL:Cg_gd(ON) = 1:10:20 이고,
Rc = 2, rc = 0.1 이다.
먼저, 게이트 다이오드가 ON일 때, 임계 전압 보다 높은 논리 1 신호를 가정한다.
VL_HIGH는 논리 1 전압이고, VL_LOW는 논리 0 전압, 즉 n형 게이트 다이오드의 경우 0 (또는 접지 전압)이라 하자.
제어 라인(Vs)이 크기 VB의 전압에 의해 부스팅될 때, 게이트에서의 출력 전압은 다음과 같다:
Vout(1) = VL_HIGH + VB Rc/(1+Rc)
~ VL_HIGH + VB, 여기서 (Rc >> 1);
Vout(0) = VL_LOW + VB rc/(1+rc)
~ VL_LOW, 여기서 (rc << 1).
Vs가 상승하기 전의 0 내지 1의 게이트 전압의 차분을 dVin, Vs가 상승한 후의 0 내지 1의 게이트 전압의 차분을 dVout라 하자. 출력 차분 dVout은 다음과 같다:
dVout = VL_HIGH + VB Rc/(1+Rc) - (VB rc/(1+rc)+VL_LOW)
입력 차분 dVin은 다음과 같다:
dVin = VL_HIGH - VL_LOW
VL_LOW = 0이면, 이득은 다음과 같다:
이득 = dVout/dVin~1 + (VB/VL_HIGH)Rc/(1+Rc) > 1
다음의 예를 생각해 본다:
예 1, 여기서 VB = 0.8 V, VL_HIGH = 0.2 V, VL_LOW = 0.
이 경우,
게이트 다이오드를 사용하면 이득 = 5 이고,
선형 캐패시터를 사용하면 이득 = 1 이다.
다른 예를 생각해 보면,
예 2, 여기서 VB = 0.8 V, VL_HIGH = 0.1 V, VL_LOW = 0.
이 경우,
게이트 다이오드를 사용하면 이득 = 9 이고,
선형 캐패시터를 사용하면 이득 = 1 이다.
Rc 가 작은 경우 (< 1), 게이트 다이오드 신호 증폭의 이득은 다음과 같이 주어질 수 있다:
이득 = 1 + Rc (Vt_gd/VL_HIGH)Rc~1+Rc,
여기서 Vt_gd는 게이트 다이오드의 임계 전압이다.
도 12b는 도 12c 및 도 12d에서 사용된 예시적인 게이트 다이오드 메모리 셀 및 전압을 도시한다. 도 12b에서, Vg_f는 게이트 다이오드의 게이트에서의 최종 전압이다. Vg_i는 게이트 다이오드의 게이트에서의 초기 전압이다.
도 12c는 도 12b의 게이트 다이오드 메모리 셀에 대한 완전 및 제한 전하 전이 영역을 예시한 표를 도시한다. 완전 전하 전이란 게이트 다이오드가 자신의 전하를 모두 또는 거의 모두에 가깝게 부하(CL)에 제공하는 것을 의미한다. 제한 전하 전이란 게이트 다이오드가 자신의 전하의 일부만을 부하(CL)에 제공하는 것을 의미한다. 도 12d는 다른 부하 비(Rc) 아래에서의 게이트 다이오드의 전압 이득을 도시하며, 앞에서 정의한 바와 같이 여기서 Rc = Cg_gd(ON)/CL 이다.
신호 라인이 게이트 다이오드의 ON 용량 보다 큰 대용량 부하(CL)를 가질 때, 기본적인 게이트 다이오드 증폭기의 이득은 떨어지기 시작하며, 궁극적으로는 이득이 1이 된다 (즉, 이득이 없음). 또한, 고용량 부하는 증폭기의 속도를 저하시킬 것이다.
예를 들어, 다음의 표는 게이트 다이오드 ON 용량 (Cg_gd(ON))과 부하 용량(CL)의 서로 다른 비를 가질 때의 이득을 도시한다. 다음의 조건을 가정하자:
VB = 0.8 V,
VL_HIGH = 0.2 V,
VL_LOW = 0, 및
rc = 0.1.
그러면 표 1은 다음과 같다:
Rc 10 1 0.5 0.2 0.1 0.01
dVout 0.93 0.6 0.47 0.33 0.27 0.21
dVin 0.2 0.2 0.2 0.2 0.2 0.2
이득 4.6 3 2.3 1.7 1.35 1.05
여기서 Rc = Cg_gd(ON)/CL, dVout = VL_HIGH + VB Rc/(1+Rc), dVin = VL_HIGH, 및 이득 = dVout/dVin 이다.,
도 11a의 게이트 다이오드 회로의 부가적인 세부 사항은 본 출원과 동일자로 출원한 루크(Luk) 등의 발명의 명칭 "게이트 다이오드를 사용하는 증폭기"의 미국 특허 출원 제XX/XXX,XXX호에 나타나 있으며 그 내용을 참고한다.
3T1D 메모리 셀
세 개의 트랜지스터(T)와 한 개의 다이오드(D)를 구비한 게이트 다이오드 메모리 셀(3T1D)은 1 개의 게이트 다이오드 및 3개의 FET를 포함한다. 하나의 FET는 데이터 값을 메모리 셀 내에 기록할 때 사용하고, 나머지 FET들은 기록 게이트 및 판독 게이트로서 작용하며, 이들 각각은 이중 포트 동작(two port operation)을 위하여 기록 비트라인 및 판독 비트라인에 접속된다. 2 개의 비트라인은 판독 및 기록용으로 공유된 단일 비트라인에 결합 가능하다. 게이트 다이오드 메모리 셀 및 실리콘 구조는 벌크 실리콘, SOI 및 이중 게이트 finFET의 낮은 비트라인 전압 (예를 들어, 0.3 - 1.0 V)에서 작동하는 차세대 실리콘 기술에 응용 가능하다.
도 13은 3T1D 메모리 셀(1300), 이 경우 이중 포트 메모리 셀을 도시한다. 3T1D 메모리 셀(1300)은 하나의 게이트 다이오드(gd: 1330) 및 세 개의 FET, 즉 기록 게이트(wg) FET(1325), 판독 게이트(rg) FET(1345) 및 판독 선택(rs) FET(1340)을 포함한다. 3T1D 메모리 셀(1300)은 기록 비트라인(BLw: 1305), 판독 비트라인(BLr: 1310), 판독 워드라인(WLr: 1335) 및 기록 워드라인(1320)에 결합되고, 판독 비트라인(1301)은 용량(Cbl: 1315)을 가진다. 이러한 예에서, 게이트 다이오드(1330)의 게이트는 축적 노드이며, 데이터 1에 대응하는 고 전압이 인가된 후에 반전층에 전하가 저장된다. 예시적으로, 데이터 0가 인가되면 전하가 축적되지 않는다. 게이트 다이오드(1330)의 소스는 기록 또는 판독 동작 중에 전압 부스팅을 위하여 판독 워드라인(WLr: 1335)에 접속한다. 셀 전압을 증폭하기 위하여 판독 및 기록 동작 중에 게이트 다이오드를 전압 부스팅하는 방법에 대해 이하에 상세히 설명하며, 이러한 부스팅은 3T1D 게이트 다이오드 메모리 셀(1300)의 신호 개선 및 동작 면에서 중요하다. FET(1325, 1340, 1345)는 스위치로서 작동한다. 기록 FET(wg: 1325)의 경우, 게이트는 기록 워드라인(WLw: 1320)에 접속하고, 드레인은 비트라인(BLw: 1305)에 접속하며, 소스는 게이트 다이오드(1330)의 게이트에 접속한다. 기록 워드라인(WLw: 1320)이 HIGH일 때, 셀이 선택되고 축적 노드 [예를 들어, 게이트 다이오드(1330)의 게이트]는 비트라인 전압으로 기록된다. 판독 게이트 FET(rg: 1345)의 경우, 게이트는 축적 노드에 접속되어 저장되어 있는 데이터 0 또는 데이터 1을 판독한다. 판독 선택 FET(rs: 1340)는 판독 게이트(rg: 1345)의 드레인을 판독 비트라인(BLr: 1310)에 접속하는 판독 동작 중에 판독 워드라인(WLrs: 1350)에 의해 활성화되어, 축적 노드 (예를 들어, Vcell)의 전압을 감지한다.
어떠한 상황에서는, WLr(1335) 및 WLrs(1350)가 동일한 제어 신호일 수 있다. 게이트 다이오드 소스 전압의 상승은, 나중에 설명할 판독 부스팅 동작 모드에서 판독 선택 FET(1340)를 활성화시키도록 사용 가능하다. 그러나 일반적으로는, 선택되지 않은 판독 선택 FET(1340)의 게이트 상에 네거티브 전압을 인가하여 서브 임계 누출 전류를 감소시키고자 할 수 있으며, 이 경우 WLrs(1350)가 WLr(1335)과 서로 달라야 할 수도 있다. WLw(1320), WLrs(1350) 및 WLr(1335)와 같은 하나 이상의 워드라인을 가동시키는 것은, 그 배선 방향이 비트라인 방향과 같이 제한되지 않으므로, 실행 가능한 것이다. 개별적인 워드라인을 사용하는 것은 또한 부하를 분산시킴으로써 가중 부하(heavy loading)를 감소시킨다.
도 13에서, 3T1D 게이트 다이오드 메모리 셀(1300)은 2 개의 포트, 하나는 판독용이고 하나는 기록용을 가진다. 판독 워드라인(WLr: 1335)은 게이트 다이오드(1330)의 소스에 접속한다. 다른 워드라인(WLrs: 1350)은 판독 선택 FET(rs: 1340)의 게이트에 접속하여, 판독 동작을 가능하게 하고 또한 판독 중에 축적 셀의 전압 부스팅을 가능하게 한다. 축적 셀 전압은 저장된 전압 보다 훨씬 높게 부스팅 가능하다.
도 13에서, WLr은 게이트 다이오드(1330)의 소스에 접속되는 임시 기록 워드라인(WLw2) [즉, WLr을 WLw2로 칭하며, WLw2는 WLrs(1350)에 접속되지 않음]일 수도 있다. 이러한 배치에 의해, 기록 동작 중에 기록 워드라인(WLw2)을 사용하여 축적 노드에서의 전압을 비트라인 고 전압(VBLH) 보다 훨씬 높게 부스팅하는 기록 부스팅 동작을 지원한다. 비트라인 고 전압(VBLH)은 메모리 셀에 대해 데이터 1을 기록하는 전압에 대응한다. 부가적으로, (도 24를 참조하여 이하에 보다 상세히 설명하는 바와 같은) 이러한 구성에서, WLrs(1350)는 판독 선택 FET(1340)에 대한 개별 제어 라인으로서 통상적으로 구현된다.
도 14는 단일 포트를 가진 3T1D 게이트 다이오드 메모리 셀(1400)로서, 판독 및 기록 비트라인은 단일 비트라인(1410)을 통해 공유된다.
일 예시적인 제조 기술에서 3T1D 게이트 다이오드 메모리 셀(1300)의 메모리 셀, 워드라인 및 비트라인의 예시적인 전압을 도 15에 도시한다. 비트라인 전압은 이 기술의 전원 전압(VDD) 보다 적지만, 판독 및 기록 동작을 위한 전압 부스팅 방법에 의해 발생된 게이트 다이오드 메모리 셀의 고유 이득으로 인해, 메모리 셀은 판독 및 기록 동작 중에 비트라인 전압 보다 높은 신호 전압에서 작동하여, 더 우수한 신호 대 잡음 마진을 제공한다. 통상적인 비트라인 전압은 전원 전압(VDD)의 50%이며, 종래의 DRAM 및 SRAM에 비해 실질적인 유효 전력 절약 효과를 달성한다.
전압 부스팅 및 전압 이득
다음으로, 게이트 다이오드(1330)는 기록 게이트(wg: 1325)를 통해 비트라인으로부터 작은 전압으로 기록 가능하며, 이어서 게이트 다이오드의 소스에서의 상승 전압 (이하, "부스팅 전압"이라 함)에 의해 통상 2 ~ 3 배까지 증폭 가능함을 보여주는 분석에 대해 설명한다. 신호 증폭은 다음과 같이 기록 동작 중에 또는 판독 동작 중에 수행될 수 있다.
- 기록 부스팅: 원래의 데이터 1 전압이 기록 사이클 중에 전압 부스팅에 의해 증폭되면, 게이트 다이오드(1330)의 게이트에서의 보다 높은 부스팅 전압이 기록 동작 후에, 후속 판독을 위해, 판독 게이트(rg: 1345)에 의해 게이트 다이오드(1330)에 저장된다. 보다 높게 증폭된 게이트 전압은 판독 동작 중에 판독 게이트(1345)에 대한 게이트 과구동(overdrive) 및 보다 높은 신호 마진을 발생시킨다. 데이터 1의 경우, 신호 증폭 또는 전압 부스팅이 거의 없으며, 게이트 전압은 거의 0을 유지한다.
- 판독 부스팅: 원래의 데이터 1 보다 낮은 전압이 기록 동작 중에 게이트 다이오드(1330)에 저장되면, 판독 동작 중에 보다 높게 부스팅된다. 이로써, 원래의 데이터 1 신호의 신호 증폭 및 전압 이득이 발생하며, 그러므로 판독 동작 중에 판독 게이트(1345)에 대한 게이트 과구동 및 보다 높은 신호 마진이 발생한다. 데이터 0의 경우, 전압 부스팅으로부터의 신호 증폭이 거의 없으며, 게이트 전압은 거의 0을 유지한다.
기록 또는 판독에 의한 게이트 다이오드 메모리 셀(1300) 전압의 부스팅은, 메모리 셀(1300)의 신호 대 잡음 마진, 및 판독 게이트(1345)를 위한 임계값 보다 낮거나 높은 데이터 0 및 데이터 1 사이의 분리 마진을 크게 향상시킨다. 작은 신호를 사용하면, 임계 전압 변동 및 불균형으로 인해 마진을 매우 작게 설계하므로, 이러한 특징은 차세대 기술에서 특히 중요하게 작용할 것이다. 보다 높은 외부 신호 전압을 (예를 들어, 비트라인 전압을 통해) 인가할 수 있으나, 이 경우에는 보다 높은 유효 전력을 요구한다. 이러한 3T1D 메모리 셀(1300)은 보다 우스한 신호 대 잡음 마진을 위해 높은 셀 신호 전압을 발생시키기 위한 고 비트라인 전압을 요구하지 않으며, 그 대신 보다 높은 신호 전압은 게이트 다이오드 전압 부스팅에 의해 판독 또는 기록 동작 중에 생성된다.
게이트 다이오드 메모리 셀(1300)에서, Cg_gd(ON) 및 Cg_gd(OFF)를 각각 ON 및 OFF일 때의 게이트 다이오드의 게이트 용량이라 하자.
CL은 게이트 다이오드(gd)의 게이트에 접속된 총 부하 용량이며, 여기서 CL은 판독 게이트(rg: 1345)의 게이트 용량 및 이웃 소자들에 대한 게이트 다이오드(1330)의 게이트에서의 부유 용량에 의해 통상적으로 만들어진다.
그러면:
Rc = Cg_gd(ON) / CL 이고
rc = Cg_gd(OFF) / CL 이 된다.
통상적인 설정에서, 부하 용량(CL)은 게이트 다이오드의 ON 용량 [Cg_gd(ON)] 보다 작다. 그러나, CL은 게이트 다이오드의 OFF 용량[Cg_gd(OFF)] 보다는 훨씬 크다.
Cg_gd(ON) > CL >> Cg_gd(OFF)
예를 들어,
Cg_gd(OFF):CL:Cg_gd(ON) = 1:10:20, 또는
Rc = 2, rc = 0.1 이다.
Cg_gd(ON) > CL 이라 하면,
Vt_gd = 0,
Vt_rd = 0.2 V
Vcell_i = 0.4 V (초기 셀 전압),
VB = 0.8 V (부스팅 전압 크기, Vs = 0 -> 0.8 V)이고,
게이트 다이오드에 저장된 전하는 다음과 같이 주어진다:
Q_stored = (Vcell_i - Vt_gd)Cg_gd
게이트 다이오드의 소스에서의 전압이 상승될 때, 게이트 다이오드 반전층으로부터의 일부 전하는 부하(CL)로 전이된다. 그러면, 최종 게이트 전압(Vcell_f)은 다음과 같다:
Vcell_f > VB + Vt_gd
CL을 VB + Vt_gd까지 충전하기 위한 전하는 다음과 같이 주어진다:
Q_transfer1 = (VB + Vt_gd - Vt_rg)CL
Cg_gd + CL을 VB + Vt_gd 보다 높게 충전하기 위한 전하는 다음과 같다:
Q_transfer2 = Q_stored - Q_transfer1
= (Vcell_i - Vt_gd)Cg_gd - (VB + Vt_gd - Vt_rg)CL
= Vcell_iCg_gd - VB CL + Vt_rg CL - Vt_gd(Cg_gd + CL)
del_V1 = VB + Vt_gd - Vt_rg
del_V2 = Q_transfer2 / (Cg_gd + CL)
= [(Vcell_i - Vt_gd)Cg_gd - (VB + Vt_gd - Vt_rg)CL]/(Cg_gd + CL)
= Vcell_i Rc / (1 + Rc) - VB / (1 + Rc) + Vt_rg / (1 + Rc) - Vt_gd
Vcell_f = Vt_rg + del_V1 + del_V2
Vcell_f = (VB + Vcell_i) Rc / (1 + Rc) + Vt_rg / (1 + Rc) (2)
Rc가 클 경우, Vcell_i > Vt_gd, Rc > 1 의 경우,
이득 = Vcell_f / Vcell_i ~ (1 + VB / Vcell_i) Rc / (1 + Rc) (3)
작은 Rc < 1 의 경우,
이득 = 1 + Rc 라고 볼 수 있다. (4)
통상적인 값을 넣어 보면,
Vcell_i = 0.4 V [비트라인 전압(VBLH)]
VB = 1 V (VDD)
Vt_gd = 0
Vt_rg = 0.2 V (판독 게이트의 Vt)
Rc = 10
Vcell_f = (1 + 0.4)(10) / (1 + 10) + 0.2 / (1 + 10) = 1.29 V
이득 = 1.29 / 0.4 = 3.23
다음의 표 2는 이득을 Rc, Vs 및 Vg_i의 함수로써 도시한다:
Rc = Cg_gd / CL 0.01 0.1 1 2 5 10 100
1 + Rc 1.01 1.1 2 3 6 11 101
Rc / (1 + Rc) 0.01 0.09 0.5 0.67 0.83 0.91 0.99
이득 (VB/Vcell_i= 2.5의 경우) 1.01 1.1 2 2.35 2.91 3.19 3.47
통상적인 값을 넣어 보면,
Vcell_i = 0.4 V [비트라인 전압(VBLH)]
VB = 0.8 V (VDD)
Vt_gd = 0
Vt_rg = 0.2 V (판독 게이트의 Vt)
Rc = 10
Vcell_f = (0.8 + 0.4)(10) / (1 + 10) + 0.2 / (1 + 10) = 1.11 V
이득 = 1.11 / 0.4 = 2.78
다음의 표 3은 이득을 Rc, Vs 및 Vg_i의 함수로써 도시한다:
Rc = Cg_gd / CL 0.01 0.1 1 2 5 10 100
1 + Rc 1.01 1.1 2 3 6 11 101
Rc / (1 + Rc) 0.01 0.09 0.5 0.67 0.83 0.91 0.99
이득 (VB/Vcell_i = 2의 경우) 1.01 1.1 2 2.01 2.49 2.73 2.97
소스 전압이 부스팅될 때, 게이트 다이오드(1330)는 축적 셀로부터의 일부 전하를 인접 회로 [이 경우에는 판독 게이트(1345)]에 부분적으로 전이시킴으로써, 용량 셀을 이용하는 종래의 DRAM 및 이득 셀에 비해 훨씬 큰 신호를 얻을 수 있다. 전압 이득은 항상 1 보다 크고, 통상적으로 이득은 실제로 2 내지 10 으로 얻어진다. 실제로 3T1D 메모리 셀(1300)은 비트라인으로부터의 초기 저장 전압의 여러 배의 전압 이득을 달성하는 반면, 종래의 DRAM 및 이득 셀 경우에는 전압 이득이 없다. 이득 셀의 경우, 전압 이득은 1인 반면, DRAM에서는, 전하 공유로 인하여, 셀 내의 전하 및 전압이 손실되어 판독 동작이 필요시 되는 시점 이후에나 재축적된다. 본 발명에서는, 셀 전압의 이러한 이득이 기록 동작 또는 판독 동작 중에 적용될 수 있다. 종래의 게이트 셀의 (판독 게이트로부터의) 단일 이득에 비해, 축적 셀 (전압 이득) 및 감지 판독 게이트 (전류 이득) 양자에서 이중 이득을 달성할 수 있다.
보유 시간, 누출 및 용량비
게이트 다이오드 메모리 셀(1300)의 보유 시간을 개선하기 위하여, 2 개의 메인 누출 전류를 다음과 같이 지정한다:
게이트(1320)의 소스를 통하여 게이트 다이오드(1330)의 게이트에 접속하는 서브 임계 전압 전류; 및
게이트 다이오드(1330)의 게이트에서의 터널을 통과하는 누출 전류.
서브 임계 전류는 기록 워드라인(WLw: 1320) 상에 네거티브 전압을 인가함으로써 최소화되어, 비선택 셀의 모든 기록 게이트로 하여금 네거티브 게이트 전압 및 그에 따른 네거티브 게이트 소스간 전압(Vgs)을 가지게 한다. 보다 높은 임계 전압 FET(1325)는 또한 임계 전압 10 V 당 대략 100 mV의 서브 임계 누출을 감소시킨다.
게이트를 통과하는 터널 누출 전류는 게이트 절연 두께가 증가된 하이 케이(high-K) 게이트 유전체를 사용함으로써 감소될 수 있다. 통상적인 게이트 산화물 두께 25 옹스트롬은 게이트 터널 전류를 제한하기에 충분할 것이다. 일 예로서, 90 나노미터(nm) 기술 이상의 경우, 게이트 다이오드(1330)에 충분한 ON 용량을 제공하면서 충분한 산화물 두께를 유지하여 터널 전류를 낮게 유지하도록 하기 위해 하이 케이 게이트 유전체가 필요시 될 수 있다.
게이트 다이오드(1330) 및 판독 게이트(1340)의 전체 용량은, 현재의 기술 및 차세대 기술 동향을 고려할 때, 통상적으로 1 내지 2 fF(femtofarad) 정도이다. 차세대 기술은 외형의 크기는 더 작으나, 게이트 산화물 두께가 더 작게 설계되어, 결국에는 게이트 용량이 대충 일정하게 유지될 것이다. 게이트 산화물 두께가 크기에 비례하여 더 이상 감소될 수 없게 되는 특정 포인트까지, 하이 케이 유전체는 용량 값을 대략 동일하게 유지하게 하는 또 다른 수단이 될 수 있다. 따라서, 게이트 다이오드(1330)를 위한 용량의 설계값은 시간이 지남에 따라 대충 일정하다고 가정할 수 있다. 판독 게이트(1345)에 대한 게이트 다이오드(1330)의 용량비가 앞서 설명한 식 (1), (2), (3) 및 (4)에 의해 주어진 대로 관찰되는 한, 훨씬 낮은 용량값이 또한 작용할 것이다. 보다 높은 값의 게이트 다이오드 용량은 누출 및 소프트 에러로 인한 셀 전압을 안정화시키는 이점을 가지는데 반해, 보다 높은 값의 용량은 더 많은 셀 영역을 요구함을 인지해야 한다. 따라서, 게이트 다이오드 및 판독 게이트에 대한 전체 용량으로서 양호한 범위는 2 fF 내지 8 fF 이다.
보유 기능을 개선하고 소프트 에러를 감소시키고자 셀 전압 안정성을 위하여 보다 높은 전체 용량을 사용하고자 할 경우에는, 보다 낮은 용량비 Rc, 여기서 Rc = Cg_gd / CL 을 사용하는 것이 바람직하다. 게이트 다이오드 ON 용량이 높을 수록, 그 게이트 다이오드는 더 큰 워드라인(WLr) 구동기를 요구할 것이다. 이러한 경우, 보다 낮은 용량비를 사용하는 것은 높은 전체 용량 및 워드라인 구동의 용이성 사이에서 양호한 균형을 이루게 된다. 통상, 게이트 다이오드의 ON 용량은 4 pF 미만이어야 한다. 기록 및 판독 데이터 1의 경우, 게이트 다이오드(1330)는 어떠한 전하도 저장하지 않으므로, 게이트 다이오드(1330)의 소스 및 게이트에 인가하기 위해 요구되는 유효 전류가 없으며, 이것은 평균적으로 50 퍼센트의 판독 및 기록 데이터가 0 임을 감안하면, 비트라인 및 워드라인 상에서의 전압 변동을 최소화하고 유효 전력을 절약한다는 면에서 게이트 다이오드(1330)의 중요한 이점이 된다.
기록 게이트에 대한 서브 임계 누출 제어 및 보유 시간
게이트 다이오드 메모리 셀(1300)의 보유 시간은, 게이트 다이오드(1330)의 게이트로부터 실리콘 몸체로, 게이트 터널을 통해 드레인으로 누출되는 총 누출 전류, 및 기록 게이트(1325)를 통하여 소스에서 드레인 및 드레인에서 몸체로 누출되는 서브 임계 누출 전류에 의해 결정된다. 셀의 보유 시간(T_retention)은, 셀이 데이터 1에 대해 고 전압을 저장하고 있을 때의 총 누출 전류(I_leakage) 만큼 방전되는 전압에 대하여 소정의 전하량을 누출하는 시간에 의해 결정된다. 보유 시간은 고 전압의 소정량 V_drop을 잃는 것으로서 정의하면 (저장된 전압의 10라 함), 다음과 같은 식이 성립한다:
T_retention = V_drop Cg_gd(ON) / I_leakage
통상, T_retention을 10 us(micro-seconds)로 설정하면,
V_drop = 0.1 V, Cg_gd(ON) = 2 fF 이고,
I_leakage < V_drop Cg_gd(ON) / T_retention
= 0.1 (2e-15)/10e-6 = 2e-11 = 20 pA 이다.
이러한 낮은 누출 전류를 달성하기 위하여, 현재의 실리콘 기술 상태에서는, 기록 게이트의 임계 전압은 보통의 임계 전압 소자에 비해 30 내지 40 배 가량 높을 필요가 있었다. 대략 100 mV / decade의 임계 전압 기울기의 경우, 비선택 메모리 셀의 기록 게이트의 게이트에 대략 - 0.4 내지 - 0.3 V의 네거티브 전압을 인가하는 것과 동등하다. 또한, 이러한 누출 요건 미만의 게이트 터널 전류를 갖기 위하여, 게이트 산화물 두께는 25 옹스트롬 보다 커야 한다.
판독 동작 및 전압 부스팅 방법
데이터 1에 대응하는 전압이 게이트 다이오드(1330)의 게이트에 존재하고, 전압이 게이트 다이오드(1330)의 임계 전압보다 높을 때, 게이트 채널의 반전층에 전하가 저장된다. 데이터 0에 대응하는 전압이 게이트에 존재하고, 전압이 게이트 다이오드(1300)의 임계 전압 보다 낮을 때, 게이트에는 전하가 전혀 또는 거의 저장되지 않는다. 게이트 다이오드의 용량 특성 대 게이트 소스간 전압(Vgs)를 도 3a 및 도 3b에 도시한다. 상술한 바와 같이, 용량은 Vgs가 임계 전압 미만일 때 무시할 만한 정도이고, Vgs가 임계 전압 보다 높을 때 Vgs에 비례하여 증가하며, Vgs의 특정값 보다 높을 때 최대값으로 설정된다. Vgs가 임계 전압 보다 높을 때, 특정량의 전하가 게이트 다이오드에 저장되어, 게이트 다이오드는 캐패시터로서 작용한다. Vgs가 임계 전압 보다 낮을 때, 게이트 다이오드(1330)는 무시할 만한 용량을 가진다.
다시 도 11a 내지 도 11c를 참조하면, 판독 동작의 경우, 판독 워드라인(WLr: 1335)은 VB 만큼 상승한다. 데이터 0에 대응하는 전압이 게이트 다이오드(1330)의 게이트에 인가될 때, 전압은 임계 전압 보다 낮으므로, 게이트 다이오드에 저장된 전하는 0 또는 무시할만한 양이며, 게이트 다이오드(1330)를 가로지르는 용량은 게이트 소스간 프린지(fringe) 및 중첩 용량 [Cg_gd(OFF)]이다. 이러한 용량은 ON 용량 [Cg_gd(ON)] 및 게이트에서의 인접하는 부유 용량(C_stray)에 비해 매우 작다. WLr이 상승할 때, Cg_gd(OFF)가 매우 작고 결합 효과가 매우 작으므로 게이트 다이오드의 게이트에서 매우 미미한 정도의 전압 증가분만이 있다. 데이터 0 결합 효과는 게이트 다이오드 용량 (예를 들어, 거의 0) 및 부하 용량(CL)에 의해 형성된 전압 분배기로부터 발생하며, 용량(CL)은 보다 크고, 예를 들어 10 내지 1이다. 용량(CL)은 게이트 다이오드(1330)의 게이트에서의 부유 용량, 및 접속 배선 및 소자의 용량, 이 경우에는 판독 게이트(1345)의 게이트 용량으로 만들어진다. 그래서, 판독 데이터 0의 경우 게이트에서의 전압 증가분은 VB / 10 정도로 매우 작다. 데이터 1이 메모리 셀(1300)에 저장될 때, 많은 양의 전하(Q_stored)가 게이트 다이오드(1330)에 저장되어, 게이트 다이오드를 가로지르는 용량[Cg_gd(ON)]이 크다. 게이트 다이오드의 소스 전압과 동일한 전압인 WLr(1335) 상의 전압이 상승할 때, 게이트에서의 전압(Vg_gd)은 다음의 값까지 부스팅된다:
Vcell_f = VB cc + Vcell_i,cc = Cg_gd / (Cg_gd + CL),
여기서 cc는 게이트 다이오드 용량 및 게이트 다이오드(1130)의 게이트에 대한 접속 노드의 부하 용량에 의해 형성된 전압 분배기의 결합 계수이고, Vcell_i는 게이트 다이오드의 게이트에서의 초기 셀 전압(Vcell)이며, Vcell_f는 WLr(1335)의 전압이 상승 (이른바 "부스팅")한 후의 셀 전압(Vcell()이다.
예를 들어,
Cg_gd(OFF):CL:Cg_gd(ON) = 1:10:100,
VB = 0.8 V, VBLH = 0.4 V 이라 하면,
다음의 표 4는 판독 데이터 0 및 데이터 1의 경우의 게이트 다이오드 전압을 도시하며, 여기서 이득 = (1.13 - 0.08) / (0.4 - 0) = 2.63 이다:
판독 데이터 0 판독 데이터 1
Cg_gd Cg_gd(OFF) << CL Cg_gd(ON) >> CL
cc 0.09 0.91
Vcell_f 0.1 VB = 0.08 v 0.91 VB + VBLH = 1.13 V
이것은 판독 데이터 0 및 데이터 1 간에 큰 전압 차분을 발생시킨다. 실제로, 상기 예에서는 대략 2.6 정도의 전압 이득이 메모리 셀(1300)에 발생한다. 게이트 다이오드를 캐패시터로 대체하면, 판독 데이터 0 및 판독 데이터 1 전압은 각각 0.8 V 및 1.2 V 일 것이며, 전압 이득이 없다 (즉, 이득 = 1).
도 16은 3T1D 메모리 셀(1300) 및 센스 증폭기 유닛(1710)을 포함하는 메모리부(1700)를 도시한다. 센스 증폭기 유닛(1710)은 판독 동작 중에 판독 비트(Blr: 1310) 상의 신호를 검출 및 증폭하여 글로벌 비트라인(1711)에 출력한다. 기록 동작 중에, 센스 증폭기 유닛은 게이트 다이오드 축적 셀(1330) 내로의 후속 기록을 위하여 글로벌 비트라인(1711) 상의 신호를 기록 비트라인(Blw: 1305) 상으로 통과시킨다. 도 17은 메모리부(1700)를 사용하는 다수의 예시적인 파형을 도시한다. 다음의 설명에서 이들 도면을 참고로 한다.
도 17은 판독 동작 중에 셀 전압을 증폭시키는 전압 부스팅 기능을 가진 3T1D 메모리 셀(1300)의 판독 동작의 방법을 예시한다. 도 16은 n형 게이트 다이오드(1330)를 가진 메모리 셀(1330)을 도시한다. 판독 비트라인(BLr: 1310) 및 기록 비트라인(BLw: 1305)을 갖는 2 포트 구성을 도시하고 있으나, 도 17에 도시한 방법은 단일 포트 또는 2 개 이상의 포트를 갖는 메모리 셀(1300)에도 적용 가능하다. 하나의 기록 워드라인(WLw: 1320) 및 하나의 판독 워드라인(WLr: 1335)이 메모리 셀(1300)에 접속된다. 메모리 셀(1300)은 전술한 바와 같이 게이트 다이오드(gd: 1330), 판독 게이트(rg: 1345), 기록 게이트(wg: 1325) 및 판독 선택 FET(rs: 1340)를 포함하는 3T1D 메모리 셀이다. 비트라인은 통상적으로 메모리 셀 외측에 장착되는 센스 증폭기(1710)에 입력/출력용으로 접속된다. 판독 워드라인(1310) 및 기록 워드라인(1305)은 통상적으로 메모리 셀의 외측에 장착되는 워드라인 구동기 (도시 생략)에 의해 구동된다.
기록 워드라인(WLw: 1320)의 전압은 셀(1330)을 기록을 위해 활성화시키는 제어 신호이다. 워드라인(1320)의 전압은 통상적으로 0 V (예를 들면, GND) 내지 전원 전압 (예를 들면, VDD)이며, 네거티브 전압을 0 V 대신 사용하여 선택되지 않은 셀에서의 서브 임계 누출 전류를 감소시키는 것이 바람직하다. WLw(1320)가 높을 때, 이것에 접속하는 셀(1330)은 기록을 위해 활성화된다. 판독 워드라인(WLr: 1335)의 전압은 판독 동작을 위해 게이트 다이오드(gd: 1330)의 소스에 접속된 제어 신호이다. 판독 워드라인(WLr: 1335)은 전술한 바와 같이 게이트 다이오드(1330) 상의 전압을 부스팅하도록 사용된다. 판독 워드라인 상의 전압은 통상적으로 0 V 내지 VB, 부스팅 크기이다. WLr(1335)의 저 전압은 셀 내로 기록된 신호를 향상시켜서 게이트 다이오드의 임계 전압을 오프셋시키도록 약간 네거티브일 수도 있다. 기록 비트라인(BLw: 1305)의 전압은 데이터 0 (통상, 0 V 또는 접지와 같은 저 전압) 또는 데이터 1 (통상, VBLH와 같은 고 전압)을 셀에 기록하도록 운반하는 신호 라인이다. 판독 비트라인(BLr: 1310)의 전압은 셀의 저장 데이터를 판독하는 것으로부터 발생된 신호를 운반하는 신호 라인이다. 판독 비트라인(1310)은 일반적으로 비트라인 고 전압(VBLH)으로 사전 충전되며 신호 검출 및 출력을 위한 센스 증폭기에 접속된다.
WLr(1335)은 판독 선택 FET(re: 1340)의 게이트를 제어하여 판독 동작 중에 FET(1340)로 하여금 비트라인(1310)에 대해 결합되게 하도록 사용 가능하다. 게이트 다이오드(1330)의 소스를 제어하는 WLr을 사용하는 대신, 또 다른 옵션 제어 라인(WLrs: 1350)을 추가하여, 판독 선택 FET(rs: 1340)의 게이트를 제어하는 것도 바람직하다. WLrs(1350)가 높으면, WLr(1335)가 하는 대로, 메모리 셀(1300)은 판독을 위해 비트라인에 결합된다. WLrs(1350)는 로우(row)가 선택되지 않을 때 FET(1340)의 게이트에 인가되는 네거티브 저 전압을 가지며, 이것은 어레이 활성화 시 유효 서브 임계 누출 전류를 감소시키는 반면, 그 특정 로우는 선택되지 않는다.
도 17의 이러한 예시적인 방법 및 작동은 n형 게이트 다이오드 메모리 셀(1300)을 수반하며, 판독 비트라인은 HIGH(VBLH)로 사전 충전된다. 이 방법은 상보적인 방식에서 작동하는, p형 게이트 다이오드 및 LOW(GND)로 사전 충전된 판독 비트라인에도 적용된다. p형 동작의 상세한 사항은 당업자에 의해 결정될 수 있다.
도 17을 참고하여, 3T1D 메모리 셀(1300)을 동작시키는 판독 부스팅 방법에 대해 설명한다. 도 17에, 그 동작 예시를 위해 도시한 시간 경과에 따른 여섯 개의 전압이 있다. 제1 그래프는 기록 워드라인(WLw: 1320)의 전압이다. 제2 그래프는 판독 워드라인(WLr: 1335 또는 WLrs: 1350)의 전압이다. 제3 그래프는 축적 셀(Vcell)의 전압이다. 제4 그래프는 기록 비트라인(BLw: 1305)의 전압이다. 제5 그래프는 판독 비트라인(BLr: 1310)의 전압이다. 제6 그래프는 센스 증폭기 출력(1711)의 전압이다. 데이터 0 및 데이터 1 양자를 도시하고, 데이터 0 또는 데이터 1의 기록 및 판독을 예시한다.
먼저, (부스팅되지 않는) "WRITE" 동작을 도시한다. 기록 워드라인은 HIGH로 활성화되고 기록 비트라인 상의 데이터 (데이터 1 또는 데이터 0)는 기록 게이트를 통해 게이트 다이오드(1330) 내로 기록된다. 선택되지 않은 셀들에 대해, 게이트는 다른 WLw(1320)에 의해 네거티브 전압으로 접속되어 서브 임계 누출 전류를 감소시킨다.
판독 워드라인(WLr: 1335)에 대해, 옵션으로서, 기록 동작 중에 작은 네거티브 전압이 판독 워드라인에 인가될 수 있다. 작은 네거티브 전압은, 소스가 판독 워드라인(1335)에 접속되는 게이트 다이오드의 임계 전압을 보다 낮추어 셀 내로 기록되는 전하 또는 신호를 개선시키는 효과를 가진다.
다음으로, "READ" 동작을 도시한다. 게이트 다이오드(1330)의 소스에 접속된 판독 워드라인(WLr: 1335)이 활성화된다. 전술한 바와 같이, 전압은 VB 만큼 더 높게 상승하여 게이트 다이오드(1330) 상의 전압을 부스팅한다. 셀(1300)이 데이터 0를 저장하면, 게이트 다이오드(1330)의 게이트에서의 셀 전압은 GND이다. 게이트 다이오드(1330)에 전하가 거의 없으므로, 셀 전압은 GND로 유지된다. GND의 셀 전압은 판독 게이트(rg: 1345)의 게이트에서 나타난다. 셀 전압은 판독 게이트(1345)의 임계 전압 보다 낮아서, 판독 게이트는 OFF 상태를 유지하며 판독 게이트(1345)를 통과하는 전류는 무시할 수 있다. 비트라인 전압은 변화되지 않은 채로 유지되며, 높은 사전 충전 전압(VBLH)으로 머문다. 셀이 데이터 1을 저장하면, 부스팅 전압이 인가되기 전의 셀 전압은 VBLH이다. 부스팅 전압이 인가된 후, 게이트 다이오드(1330)의 게이트에서의 전압은 sVB만큼 상승하며, 여기서 s는 전술한 바와 같이 게이트 다이오드 작동 시의 결합 계수이다. 이것은 크기 (VBLH + s VB)의 신호를 판독하고, 대단히 큰 전압 이득을 달성하여, 판독 게이트(rg: 1345)를 강하게 턴 온시키며, FET(rs: 1340)가 ON이므로, 충분히 큰 전류가 비트라인(1310)을 방전시키도록 발생된다. 비트라인(1310) 전압은 접지(GND) 쪽으로 흐르며, 시간 상수는 비트라인(1310)의 RC 및 판독 게이트 전류에 의해 결정된다. 데이터 0 판독의 경우, 판독 게이트는 OFF로 유지되며 비트라인은 HGIH로 머문다. 데이터 0 (예를 들어, 비트라인 전압이 하이로 유지됨) 또는 데이터 1 (예를 들어, 비트라인 전압이 낮아짐)에 대응하는 비트라인 신호가 비트라인(1310) 상에 나타난 후, 센스 증폭기가 활성화되어 글로벌 비트라인(1711) 상에 대응 신호를 출력한다. 싱글 엔드(single ended) 게이트 다이오드 센스 증포기와 같은 싱글 엔드 센스 증폭기를 사용할 수 있다.
기록 동작 및 전압 부스팅 방법
도 18은 기록 동작 중에 셀 전압을 증폭시키는 전압 부스팅 기능을 가진 3T1D 메모리 셀(1300)의 기록 동작의 방법을 예시한다. 도 16은 n형 게이트 다이오드(1330)를 가진 메모리 셀을 도시한다. 메모리 셀 신호 및 제어에 대한 상세한 설명은 전술한 바와 같다.
기록 워드라인(WLw: 1320)의 전압은 셀을 기록을 위해로 활성화시키는 제어 신호이다. 워드라인(1320)의 전압은 0 V (GND) 내지 전원 전압(VDD)이며, 또는 네거티브 전압을 0 V 대신 사용하여 선택되지 않은 셀(1300)에서의 서브 임계 누출 전류를 감소시키는 것이 바람직하다. WLw(1320)가 높을 때, 이것에 접속하는 셀(1330)은 기록을 위해 활성화된다. 기록 비트라인(BLr: 1305)의 전압은 데이터 0 또는 데이터 1을 셀에 기록하도록 운반하는 신호 라인이다. 판독 비트라인(BLr: 1310)의 전압은 셀의 저장 데이터를 판독하는 것으로부터 발생된 신호를 운반하는 신호 라인이다. 판독 비트라인(BLr: 1310)은 비트라인 고 전압(VBLH)으로 사전 충전되며 신호 검출 및 출력을 위한 센스 증폭기에 접속된다. WLr(1335)은 판독 선택 FET(re: 1340)의 게이트를 제어하여 판독 동작 중에 FET(1340)를 비트라인(1310)에 결합하도록 사용 가능하다. 앞서 설명한 바와 같이, 게이트 다이오드(1330)의 소스를 제어하는 WLr을 사용하는 대신, 또 다른 선택 사양의 제어 라인(WLrs: 1350)을 추가하여, 판독 선택 FET(rs: 1340)의 게이트를 제어하는 것도 바람직하다. WLrs(1350)가 높으면, WLr(1335)가 하는 대로, 메모리 셀(1300)은 판독을 위해 비트라인(1310)에 결합된다. WLrs(1350)는 로우가 선택되지 않을 때 FET(1340)의 게이트에 통상적으로 인가되는 네거티브 저 전압을 가지며, 이것은 어레이 활성화 시 유효 서브 임계 누출 전류를 감소시키는 반면, 그 특정 로우는 선택되지 않는다.
판독 동작 (도 17)에 비하여, 부스팅 전압을 사용한 기록 동작 방법 (도 18)에서 제어 신호를 사용하는 향태는 약간 다른 점이 있다. WLr을 사용하는 대신, 제2 부가 기록 워드라인(WLw2)이 게이트 다이오드의 소스를 구동하도록 접속된다 (예를 들어, WLw2는 WLr(1335)와 동일한 라인이지만 WLw2는 WLr과는 다르게 사용됨). 이러한 기록 워드라인(WLw2)은 게이트 다이오드 메모리 셀(1300)에 저장된 전압을 부스팅 및 증폭하도록 사용되어, 훨씬 강한 신호가 셀에 저장된다. 이와 같이 저장된 보다 높은 전압은 방사(radiation)로 인한 소프트 에러에 대한 면역성 및 보다 긴 데이터 보유 품질을 위한 전압 안정성을 향상시킨다.
도 18의 이러한 예시적인 방법 및 작동은 n형 게이트 다이오드 메모리 셀을 수반하며, 판독 비트라인(1310)은 HIGH(VBLH)로 사전 충전된다. 이 방법은 상보적인 방식에서 작동하는, p형 게이트 다이오드 및 LOW(GND)로 사전 충전된 판독 비트라인에도 적용되며, 이러한 동작은 당업자에 의해 결정될 수 있다.
3T1D 메모리 셀(1300)을 동작시키는 기록 부스팅 방법에 대해 설명한다. 기록 동작 중에, 기록 워드라인(WLw2: 1335)은 크기 VB 만큼 사이클 초기에 더 낮게 하강한다. 기록 비트라인(WLw: 1320) 상의 데이터 0 또는 데이터 1에 대응하는 전압은 게이트 다이오드(1330)의 게이트 내로 기록된다. 셀 내로 기록된 전압은 데이터 0의 경우 0 V, 또는 데이터 1의 경우 VBLH이다. 이어서, 기록 워드라인(WLw2)은 VB 만큼 더 높게 상승하며, 그 전압은 사전 기록 사이클로 돌아간다. WLw2의 이러한 상승의 결과, 게이트 다이오드(1330)의 게이트에서의 셀에 저장된 전압은 VB 만큼 더 높게 부스팅된다. 셀의 최종 전압은 대략 (VBLH + s VB) 이다. 기록 게이트의 소스 전압과 동일한 게이트 다이오드의 게이트 전압이 상승할 때, 소스 전압은 게이트 전압과 임계값을 합한 것보다 높으므로, 기록 게이트(1320)는 자동으로 꺼진다. 기록 게이트가 OFF이므로, 이러한 전압 상승은 비트라인(1305) 내로 유효 전류 또는 왜란을 발생시키지 않는다. 데이터가 0이면, 게이트 다이오드 메모리 셀(1300)에 거의 전하가 없으며, 셀에서의 전압은 GND로 유지되고, 기록 게이트(1320)는 ON으로 유지된다. 또한, 기록 게이트를 통해 흐르는 유효 전류가 없어서, 저 전력 소모 동작에 유리하다.
기록 동작 후에, 게이트 다이오드 메모리 셀(1300)에 저장된 전압은 사이클의 초기에 셀에 기록된 원래의 전압(VBLH) 보다 훨씬 높다. 전압 이득 메커니즘 및 이득량은 전술한 바와 같다. 기록 동작 중의 이러한 전압 부스팅의 이점은, 비트라인 상에 보다 높은 전압을 인가함으로써 이러한 전압이 메모리 셀(1300) 내 기록에 사용되는 것 보다 비트라인 유효 전류 및 전력이 훨씬 작다 (통상 대략 50 퍼센트)는 점이다. 이러한 방법 및 셀 구조를 사용하는 기록 동작 중에 전압 이득이얻어지며, 이러한 점은 이 메모리 셀(1300)과 기타의 DRAM, SRAM 및 이득 셀의 사용 방법을 차별화시켜준다. 비트라인 전압(VBLH) 보다 통상적으로 대략 2 배 이상 높은 기록 전압은 방사로 인한 소프트 에러에 대한 면역성, 데이터 보유 능력 및 셀 전압 안정성을 향상시킨다.
판독 동작 중에, 판독 워드라인(WLr: 1340)이 활성화될 때, 데이터 1을 위한 강한 셀 전압은 판독 게이트(1345)를 강하게 턴 온 시킨다. 판독 선택 FET(rs: 1340)이 턴 온됨에 따라, 충분한 큰 전류가 비트라인(1310)을 방전시키도록 발생된다. 비트라인 전압은 접지(GND) 쪽으로 흐르며, 시간 상수는 비트라인(1310)의 RC 및 판독 게이트 전류에 의해 결정된다. 데이터 0 판독의 경우, 판독 게이트는 OFF로 유지되며 비트라인은 HGIH로 머문다. 데이터 0 (예를 들어, 비트라인 전압이 하이로 유지됨) 또는 데이터 1 (예를 들어, 비트라인 전압이 낮아짐)에 대응하는 비트라인 신호가 비트라인(1310) 상에 나타난 후, 센스 증폭기가 활성화되어 글로벌 비트라인(1711) 상에 대응 신호를 출력한다.
3T1D 메모리 셀 구조
1. 게이트 다이오드의 평면 구현
앞에서 설명한 바와 같이, 게이트 다이오드 메모리 셀은 게이트 및 소스에만 접속부를 갖는 가장 단순한 형태의 하프(half) FET로 구현 가능한다. 평면 게이트 다이오드의 경우, 데이터 1이 셀에 기록될 때 셀의 데이터 1 전압을 높게 확보하기 위하여 매우 작은 또는 0 Vt 소자가 유리하다 (Vt_gt~0). 낮은 레벨의 도펀트 또는 소모식(depleted) n형 FET 구현 방법을 게이트 다이오드에 대해 선택 가능하다. 도 19는 n형 게이트 다이오드를 사용하는 벌크 실리콘에서의 예시적인 3T1D 메모리 셀(1900) 구현의 단면도를 도시한다.
3T1D 메모리 셀(1900)은 하나 이상의 비트라인(1905), 접지(1910), 2 개의 접지 금속 접촉부(1911, 1912) - 비트라인과 평행한 모든 2 개 셀 내지 모든 16 개 셀을 가동하는 글로벌 접지 라인을 구비함 (도면에서, 접지 라인은 비트라인 뒤에 도시함) -, 판독 비트라인(BLr: 1915) 및 그 금속 접촉부(1916, 1917), 기록 워드라인(WLw: 1920) 및 그 금속 접촉부(1921), 기록 비트라인(BLw: 1925) 및 그 금속 접촉부(1926, 1927), 드레인 확산 영역(1975), 게이트(1978), 게이트 절연체(1983), 소스 확산 영역(1970), MCBar 금속 접촉부(1991), STI(Shall Trench Isolation) 영역(1965), 폴리실리콘 게이트(1994), 판독 워드라인(WLr: 1945) 및 그 금속 접촉부(1933, 1940), STI 영역(1950, 1953), p 웰(1992), 선택 사양의 n 분리 밴드(1955), p 기판(1960) 및 절연층(1930)을 포함한다. 게이트 다이오드(1904)는 게이트(1904), 게이트 절연체(1990) 및 소스 (도시 생략)으로부터 형성된다. 게이트 다이오드(1904)의 소스는 금소 접촉부(1933)를 통하여 WLr(1945)에 결합된다. 부분(1992)는 게이트 절연체(1990)와 게이트 절연체(1993)를 분리한다. 통상, 부분(1992)은 게이트(1994)로부터의 폴리실리콘으로 채워질 것이다.
기록 FET(1901)는 게이트(1978), 게이트 절연체(1983) 및 소스/드레인 확산 영역(1970, 1975)에 의해 형성되며, 금속 접촉부(1921)를 통하여 WLw 라인(1920)에 접속된다. 판독 선택 FET(1902)는 게이트(1994)의 앞에 형성되는 반면, 판독 FET(1903)는 게이트(1994)의 뒤에 형성된다. 판독 선택 FET(1902)의 소스 (도시 생략)는 판독 FET(1903) [게이트(1994) 뒤에 도시함]의 드레인 (도시 생략)에 접속된다. 판독 선택 FET(1902)의 드레인 (도시 생략)은 게이트(1904)의 앞에 있으며, 판독 선택 FET (1902)용 FET 채널 (도시 생략)은 이 페이지 안쪽이다. 판독 FET(1903)의 소스 (도시 생략)는 [게이트(1994) 뒤의] GND 라인(1910)에 금속 접촉부(1912)를 통하여 접속된다. 판독 FET(1903)의 게이트 (도시 생략)는 게이트(1994) 뒤에 있으며, FET 채널 (도시 생략)은 이 페이지 안쪽이다. MCBar(1991)는 소스 확산 영역(1970)을 판독 FET(1903)의 게이트에 접속한다. 게이트(1983), 게이트(1994) 및 판독 FET(1903)와 판독 선택 FET의 게이트들 (도시 생략)은, 통상, 높게 도핑된 (예들 들어, N+) 폴리실리콘으로 만들어진다. 이 예에서, 기록라인(WLr: 1933) 및 제어 라인(WLrs: 1940)은 병합된다.
도 19에 도시한 바와 같이, 소스 확산 영역(1975)은 게이트 다이오드 메모리 셀의 기록 게이트의 일부로서 형성되며, 2 개의 게이트 다이오드 메모리 셀의 기록 게이트들 [예를 들어, 게이트(1978), 게이트 절연체(1983), 소스 확산 영역(1975) 등으로 형성된 게이트 다이오드 메모리 셀의 하나의 기록 게이트; 게이트(2521), 게이트 절연체(2583), 소스 확산 영역(1975), 기록 워드라인(2520), 금속 접촉부(2527) 및 드레인 확산 영역(2570)으로 형성된 다른 게이트 다이오드 메모리 셀의 다른 하나의 기록 게이트] 간에 공유될 수 있다. 이러한 구조는, 서로 이웃하게 구현된 2 개의 이웃하는 게이트 다이오드 메모리 셀로 하여금, 동일한 비트라인(BLw)에 결합 가능한 소스 확산 영역(1975)을 공유하게 하여 실리콘 영역을 더욱 감소시킬 수 있다.
도 20은 n형 게이트 다이오드를 사용하는 SOI에서의 예시적인 3T1D 메모리 셀 구현의 단면도를 도시한다. 3T1D 메모리 셀(2000)은 도 20에 도시한 구조를 포함하지만, 절연체(2060) 상에 형성된다.
2. 게이트 다이오드의 트렌치 구현
도 21은 도 19에 도시한 구조를 포함하는 예시적인 3T1D 게이트 다이오드 메모리 셀(2100)을 도시한다. 부가적으로, 게이트 다이오드 메모리 셀(2100)은 얕은 트렌치 형태로 구현된 게이트 다이오드(1904)를 가지며, 그 게이트는 아래 부분에서 실리콘(1950)으로 분리된 얇은 산화물(2190)로 둘러싸인 원통형 폴리실리콘 트렌치(2110)에 의해 형성된다. 폴리실리콘 트렌치는 임의의 단면 형상을 가질 수 있으며, 예시화한 원통형 실시예에 제한되지 않음은 자명하다. 폴리실리콘 트렌치에 이웃하는 실리콘 표면 상의 영역은 포지티브 도핑되어 게이트 다이오드의 소스 확산 영역을 형성하며, 폴리실리콘 트렌치가 게이트이다. 이러한 구현은, 게이트 다이오드의 표면적이 보다 작고, 깊게 구속된 전하 전이 영역 (Rc > 10 - 100)에서 작동하도록 보다 큰 용량(Cg_gd)을 발생시킬 수 있어서 소프트 에러율(SER)에 대한 보호 능력 및 데이터 보유 능력이 향상되는 이점을 가진다. 이것은 높은 수준의 평면 기술 및 보편적인 평면 실리콘 기술에서의 내장형 메모리를 위한 부가적인 처리 단계와 관련된 기술 개발을 필요로 한다.
도 22는 도 21에 도시한 트렌치 게이트 다이오드 구조의 측면도를 도시한다. 아래 부분에서 실리콘(1950)으로 분리된 얇은 산화물(2290)에 의해 둘러싸인 원통형 폴리실리콘 트렌치(2210)에 의해 형성된 또 다른 게이트가 있다. 소스 확산 영역(2220)은 게이트 다이오드의 일부로서 형성되고 2 개의 게이트 다이오드들 [하나는 게이트(1994), 게이트 절연체(2190, 1990), 폴리실리콘 트렌치(2110) 및 소스 확산 영역(2220)에 의해 형성되고; 다른 하나는 게이트(2294), 게이트 절연체(2290, 2291), 폴리실리콘 트렌치(2210) 및 소스 확산 영역(2220)에 의해 형성됨] 간에 공유된다. STI 영역(2230, 2240)은 게이트 다이오드를 반도체 상의 다른 소자들로부터 분리한다. 이 예에서, 게이트는 캡 부분(1994) 및 트렌치 부분(2110)을 포함한다. 도 22의 구조는, 서로 이웃하게 구현된 2 개의 이웃하는 게이트 다이오드 메모리 셀로 하여금, 동일한 워드라인(WLr)에 결합 가능한 소스 확산 영역을 공유하게 하여 실리콘 영역을 더욱 감소시킬 수 있다.
도 19 내지 도 22에서, 비트라인 및 GND 라인은 통상적인 기술의 제2 금속(M2)과 평행하게 배치된다. 워드라인은 통상적인 기술의 제1 금속(M1)과 비트라인에 직교하여 배치된다. 판독 및 기록 양자에 대해 하나의 비트라인이 사용되는 단일 포트, 또는 이중 포트 메모리 셀이 도시한 구조로 구현 가능하다. 도시한 금속 배선(M1, M2) 및 금속 접촉부는 예시적인 배열이며, 도시한 3개의 트랜지스터 및 게이트 다이오드의 하위 레벨의 실리콘 구조는 평면 벌크 및 SOI에서의 3T1D 메모리 셀에 대한 기본적인 동작 원리, 트렌치 실리콘 기술, 기타의 3T1D 구조를 예시하기 위한 예시적인 배열이며, p형 소자 또는 위상 등가 구조도 당업자에 의해 고안될 수 있다.
3T1D 게이트 다이오드 메모리 어레이
도 23은 셀을 2차원 어레이로 배치함으로써 형성된 복수의 게이트 다이오드 메모리 셀(2310-11 ~ 2310-NM)을 도시하며, 한 방향으로, 예를 들어 수평으로 평행하게 배치되는 기록 워드라인 [구동기(2320-1A ~ 2320-NA)에 결합된]과 판독 워드라인 [구동기(2320-1B ~ 2320-Nb)에 결합된], 및 직교하여, 예를 들어 수직으로 배치되는 기록 비트라인(2330-1 ~ 2330-M), 판독 비트라인(2340-1 ~ 2340-M) 및 접지(GND) 라인(2350-1 ~2350-M/2)을 구비한다. 비트라인과 워드라인의 교차부는 메모리 셀의 위치, 또는 데이터 저장부의 비트를 결정한다. 부가적으로, 기록 비트라인 구동기(2350-1 ~ 2350-M) 및 판독 비트라인 센스 증폭기(2360-1 ~ 2360-M)이 사용된다. 도면에서 BLPC는 비트라인 사전 충전을 의미하고, 판독 비트라인(2340)은 판독 동작 중에 통상적으로 사전 충전되며, SA는 판독 동작 중에 판독 비트라인(BLr) 상의 신호를 검출하기 위해 사용된 센스 증폭기를 나타낸다.
도 24는 기록 부스팅이 사용될 때의 동일한 어레이 구조를 도시한다. 하나의 부가적인 워드라인(WLw2: 2420-1C ~ 2420-NC)이 로우(row) 마다 추가되어, 게이트 다이오드의 소스에 접속하여, 기록 동작 중에 전압 부스팅을 제공한다. 워드라인 제어 신호(WLw2: 2420-XC, X = 1, ..., N)는 이러한 동작 방법 하에서의 게이트 다이오드의 소스에 대한 나머지 제어 신호(WLr)의 접속을 대신한다. 또한, WLrs 라인/구동기(2420-1B ~ 2420-NB)가 판독 선택 FET의 게이트에 결합되는 반면, WLw 라인/구동기(2320-1A ~ 2320-NA)는 기록 FET에 결합된다.
도 25는 도 23의 어레이를 도시하되, 접지 라인(2350-1 ~2350-M/8)이 모든 아주 많은 (이 예에서는 8 개) 비트 상에서 공유되는 경우만을 도시한다. 접지 라인은 8 개의 메모리 셀 각각의 그룹에 대해 지역적으로, 도시한 수평으로 접속되며, 이어서 비트라인에 평행하게 배치되는 글로벌 접지 라인에 접속된다.
도 23 내지 도 25에서, 판독 및 기록 비트라인은, 셀의 각각의 칼럼(column)에 대해 하나는 판독용으로 하나는 기록용으로 별개의 비트라인으로 분리 가능하며, 이로써 이중 포트 판독/기록 동작을 가능하게 한다. 이중 포트 동작에서, 판독 및 기록 동작은 보다 높은 판독/기록 데이터 스루풋 또는 보다 짧은 판독/기록 사이클 시간을 확보하도록 어느 정도 중첩 가능하다. 또한, 판독/기록 비트라인은 셀의 각각의 컬럼에 대해 단일 비트라인 내로 병합 가능하며, 이것은 단일 포트 판독/기록 동작이다. 단일 포트 동작에서는, 판독 및 기록 동작이 중첩될 수 없다. 이중 포트 메모리 셀의 경우 메모리 셀의 단일 비트를 통해 두 개의 비트라인과 두 개의 워드라인이 통과하는 반면, 단일 포트의 경우 하나의 비트라인과 하나의 워드라인이 통과한다.
각각의 수평 판독 또는 기록 워드라인은 많은 메모리 셀 (보다 낮은 속도 어레이의 경우 통상 64 내지 256개이고, 일부 매우 높은 밀도 어레이의 경우 1024개)을 구동하고, 각각의 비트라인(판독/기록)은 수직으로 배치되어 128-256 셀에 통상적으로 결합된다. 수평 워드라인 및 수직 비트라인은 메모리 어레이를 형성한다. 워드라인 및 비트라인이 길다란 배선이므로, 워드라인 부하 및 R, C 지연을 다루도록 적당한 워드라인 구동기가 설계되어야 하며, 판독, 기록 동작 중에 충분한 전류를 제공하여 비트라인을 구동함으로써 타이밍 목적을 달성하도록 하는 적당 한 설계도 포함되어야 한다.
각각의 비트라인은 싱글 엔드 센스 증폭기에 접속된다. 본 출원과 동일자로 출원된 루크(Luk) 등의 발명의 명칭 "게이트 다이오드를 사용하는 증폭기"의 미국 특허 출원 제XX,XXX,XXX호에 개시된 바와 같은, 게이트 다이오드에 기초한 예시적인 고속 센스 증폭기가 사용 가능하며, 그 내용은 이미 참고로써 포함되어 있다. 기록 동작 중에, 센스 증폭기는 데이터 0 및 데이터 1 각각에 대해 메모리 셀(1300)에 각각 전압 0 V 및 VBLH를 기록한다. 판독 동작 전에, 각각의 비트라인은 VBLH로 사전 충전된다. p형 게이트 다이오드(1330)가 사용되는 상보적인 동작 모드의 경우, 비트라인은 GND로 사전 충전된다. n형 게이트 다이오드의 경우, 판독 동작 중에, 데이터 0에 대하여, 비트라인은 HIGH (VBLH)로 유지되어, 센스 증폭기는 스위칭되지 않는다. 데이터 1을 판독할 때, 비트라인 전압은 접지 쪽으로 방전되며, 비트라인 상의 소정 시간 간격의 신호 전개 후, 신호 증폭기가 활성화되며, 이 신호 증폭기가 비트라인 신호를 검출하며, 데이터 0 또는 데이터 1에 대응하는 값이 출력된다.
선택되지 않은 메모리 셀에 접속된 기록 워드라인의 경우, 네거티브 전압(VWLL)이 워드라인에 인가될 수 있어, 판독 또는 기록 동작용으로 선택되지 않은 이들 셀의 기록 게이트(1325)는 네거티브 게이트 전압을 가질 것이며, 따라서, 몇 십 배 낮은 임계 전압과 동등한 네거티브 게이트 소스간 전압(Vgs)을 갖게 되어 기록 게이트(1345)의 서브 임계 전류를 감소시켜, 셀의 보유 능력을 크게 증가시킨다.
판독 워드라인(WLr: 1335)의 경우, 낮은 네거티브 전압이 기록 동작 중에 판독 워드라인에 인가될 수 있다. 이것은 소스가 판독 워드라인(1310)에 접속되는 게이트 다이오드(1330)의 임계 전압을 낮추는 효과를 갖게 되어, 셀 내로 기록되는 신호 또는 전하를 향상시킨다.
현재의 기술 상태에 따르면, 전원 전압(VDD)은 대략 0.8 내지 1.2이고, 종래의 DRAM 및 SRAM에서, 이득 셀, 비트라인 전압 및 스윙은 VDD에 밀접하게 관계된다. 게이트 다이오드 메모리 셀(1300)의 판독 및 기록 전압 부스팅 방법에 의해, 대략 절반의 VDD 전압셀 셀에 인가되도록 요구되어, 전력 및 결합 노이즈를 감소시킨다. 그러므로 일반적으로 VBLH는 0.4 V 내지 0.5 V이다. 메모리 셀(1300)의 전압 부스팅 및 전압 이득 특성은 기록 또는 판독 중의 셀 신호를 향상시켜 종래의 메모리 셀보다 증가된 신호 대 노이즈 비 마진 성취, 빠른 셀 속도를 가능하게 한다. 비트라인 전압을 약 절반 정도 감소시키는 것은 전력 소모를 약 50% 정도 감소시킨다
또한, 종래의 메모리 보다 낮은 비트라인 전압에 의하여, 고 비트 전압을 셀에 기록하기 위하여 워드라인 부스팅이 필요하지 않으므로, 워드라인 전압을 매우 낮게 할 수 있다. 통상적으로 이용되는 워드라인 전압(VWLH)은 고 워드라인 전압이 (약 50 - 75% 이상) 필요한 종래의 DRAM의 경우와 비교하면 VDD와 동일하다. 이로써, 워드라인 전압 스킴(scheme)을 단순화시키고 워드라인 구동기의 복잡성 및 워드라인 구동기의 유효 전력 소모를 상당히 감소시킨다. 게이트 다이오드 메모리 셀의 워드라인 구동기 면적이 상당히 줄어들며, 이로써 더욱 향상된 어레이 효율을 얻을 수 있다.
n형 게이트 다이오드 메모리 셀의 경우, 비트라인은 VBLH로 미리 충전되어 있고 비트라인의 전압 변동은 통상 0 V(GND) 내지 VLBH 이므로, 이는 종래의 DRAM, SRAM 및 이득 셀의 대략 절반 정도이다. 이로써, 저 유효 전력 소모, 리프레시(refresh) 전력, 저 비트라인 스위칭 노이즈를 확보할 수 있다.
또한, 게이트 다이오드 셀에 저장된 전하가 없으므로, 전압 부스팅 중에 데이터 0이 기록 및 판독되는 경우 유효 전류 흐름이 없다. 이러한 장점은 종래의 캐패시티와 더불어 다른 전압 부스팅 방법과는 차별화된다. 판독 중에는, 데이터 0 비트라인은 VBLH의 HIGH 상태로 유지되며, 차폐 효과를 제공하여 비트라인간의 스위칭 커플링 노이즈를 감소시킨다.
접지(GND)선은 판독 및 기록 비트라인과 병렬로 배치되어 있다. 이로써, 판독 및 기록 중에 차폐 효과를 제공하여 비트라인간의 스위칭 노이즈 커플링을 감소시킨다. 아울러, 판독 중에 어레이 비트에 걸쳐 비트라인에서 접지로 전류를 분산하도록 GND선이 구성되어있다.
도 26은 3T1D 게이트 다이오드 메모리 셀의 여러 파형을 예시한 두 개의 그래프를 도시한다. 상위 그래프는 기록 워드라인(WLw), 파형 및 판독 워드라인(WLr) 파형을 도시한다. 추가로, 대응하는 셀 전압 및 판독 비트라인(BLr) 파형과 기록 비트라인(BLw) 파형을 도시하고 있다. 셀 전압의 파형으로부터 (도 26의 상위 그래프에 도시한), 셀 전압 파형은 3T1C 메모리 셀의 주요 특성인 판독 중의 메모리 셀의 전압 이득을 보여주고 있다. 셀 전압 파형은 저장된 데이터 0과 데이터 1 사이의 전압차가 약 0.5 V 이고, 판독 시에는, 데이터 1과 데이터 0 사이의 전압 차이가 1.3 V로 증가되어, 약 2.6의 전압 이득을 성취함을 예시하고 있다. 하위 그래프는 센스 증폭기(SA)의 출력을 도시한다. 도 26에 도시한바와 같이, 셀 전압은 데이터 1을 판독 시에 부스팅되고 비트라인은 데이터 1을 판독 시에 고전압으로 시작하여 저전압으로 종료된다. SA의 출력은 데이터 1의 판독 시에 고전압이 된다. 데이터 0의 판독 중에, 셀 전압은 미세한 전압 증가만을 경험한다. SA 출력은 저 전압을 유지한다.
본 명세서에서 도시 설명한 실시예 및 변형례는 단지 본 발명의 기본 원리만을 예시하고 있으며, 당업자에 의하여 본 발명의 범주 및 사상에서 벗어나지 않는 다양한 변경이 가능하다.
도 1a는 제1 n형 게이트 다이오드용으로 사용된 예시적인 심볼도.
도 1b는 반도체에 형성된 제1 n형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 2a는 제2 n형 게이트 다이오드용으로 사용된 예시적인 심볼도.
도 2b는 반도체에 형성된 제2 n형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 3a는 도펀트 농도가 게이트 다이오드의 임계 전압에 어떠한 영향을 미치는 지를 예시한 그래프.
도 3b는 서로 다른 크기의 게이트 다이오드들 간에 게이트 다이오드의 용량이 게이트 소스간 전압(Vgs)에 따라 어떻게 변화하는 지를 예시한 그래프.
도 4a는 제1 p형 게이트 다이오드용으로 사용된 예시적인 심볼도.
도 4b는 반도체에 형성된 제1 p형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 5a는 반도체에 형성된 제2 p형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 6은 SOI(Silicon-On-Insulator)에 형성된 제1 n형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 7은 SOI에 형성된 제2 n형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 8은 SOI에 형성된 제1 p형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 9는 SOI에 형성된 제2 p형 게이트 다이오드의 측면도의 일 예를 도시한 도면.
도 10은 캐패시터가 전하 축적 및 전이(transfer) 장치로서 사용될 때의 회로에 대한 이득 그래프를 예시한 도면.
도 11a는 게이트 다이오드 회로의 일 예를 도시한 도면.
도 11b는 게이트 다이오드가 턴 오프(turn off)될 때의 도 11a의 게이트 다이오드 회로의 대표 회로도.
도 11c는 게이트 다이오드가 턴 온(turn on)될 때의 도 11a의 게이트 다이오드 회로의 대표 회로도.
도 12a는 게이트 다이오드가 전하 축적 및 전이 장치로서 사용될 때의 증폭기에 대한 이득 그래프를 예시한 도면.
도 12b는 도 12c 및 도 12d 용으로 사용된 게이트 다이오드 메모리 셀의 일 예를 도시한 도면.
도 12c는 도 12b의 게이트 다이오드 메모리 셀에 대한 완전 및 제한 전하 전이를 예시한 표.
도 12d는 게이트 다이오드 메모리 셀의 이득이 그 용량 부하(CL), 특히 용량비 Rc = Cg_gd(ON)/CL [여기서, Cg_gd(ON)은 게이트 다이오드 ON 용량임]에 따라 어떻게 변화하는 지를 도시한 그래프.
도 13은 게이트 다이오드 이중 포트 메모리 셀의 다이어그램.
도 14는 게이트 다이오드 단일 포트 메모리 셀의 다이어그램.
도 15는 예시적으로 사용된 도 13의 게이트 다이오드 이중 포트 메모리 셀의 다이어그램.
도 16은 게이트 다이오드 이중 포트 메모리 셀 및 센스 증폭기를 구비한 메모리부의 다이어그램.
도 17은 판독 부스팅(read boosting)과 함께 도 16의 메모리부의 다수의 파형을 도시한 도면.
도 18은 기록 부스팅과 함께 도 16의 메모리부의 다수의 파형을 도시한 도면.
도 19는 벌크 실리콘(bulk silicon)의 전계 효과 트랜지스터(FET) 기술을 사용하여 구현한 3 트랜지스터, 1 다이오드 (3T1D) 게이트 다이오드 평면 메모리 셀의 측면도.
도 20은 SOI를 사용하여 구현한 또 다른 3T1D 게이트 다이오드 평면 메모리셀의 측면도.
도 21은 FET 기술을 사용하여 구현한 3T1D 게이트 다이오드 트렌치 메모리 셀의 측면도.
도 22는 공통 접속을 공유하는 도 21에 사용된 2 트렌치 게이트 다이오드 구조의 측단면도.
도 23 내지 도 25는 3T1D 게이트 다이오드 메모리 셀을 사용한 몇몇 메모리 셀을 예시한 회로도 및 글로벌 구조도.
도 26은 3T1D 게이트 다이오드 메모리 셀의 특정 파형을 예시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100: 제1 n형 게이트 다이오드
105, 125, 205, 225: 쉘로우 트랜치 분리(STI) 영역
110, 210: 소스 확산 영역
115, 215: 게이트
120, 220: 게이트 절연체
130, 230: p 웰
135, 235: p 기판
140, 240: n 분리 밴드
200: 제2 n형 게이트 다이오드
245: 드레인 확산 영역
250: 접속부

Claims (42)

  1. 메모리 셀의 선택적인 액세스를 위해 제1 제어 라인, 적어도 하나의 제2 제어 라인 및 적어도 하나의 비트라인에 결합되도록 구성된 상기 메모리 셀에 있어서,
    제어 단자와 제1 및 제2 단자를 구비한 기록 스위치 - 상기 기록 스위치의 상기 제1 단자는 상기 적어도 하나의 비트라인에 결합되고, 상기 기록 스위치의 상기 제어 단자는 상기 제1 제어 라인에 결합됨 -,
    제1 및 제2 입력 단자를 구비한 2 단자 반도체 장치 - 상기 2 단자 반도체 장치의 상기 제1 입력 단자는 상기 기록 스위치의 상기 제2 단자에 결합되고, 상기 2 단자 반도체 장치의 상기 제2 입력 단자는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 2 단자 반도체 장치는, 상기 제2 입력 단자에 대한 상기 제1 입력 단자 상의 전압이 임계 전압 보다 높을 때 소정의 용량을 가지며, 상기 제2 입력 단자에 대한 상기 제1 입력 단자 상의 전압이 임계 전압 보다 낮을 때 더 낮은 용량을 가지도록 되어 있음 -,
    제어 단자와 제1 및 제2 단자를 구비한 판독 선택 스위치 - 상기 판독 선택 스위치의 상기 제어 단자는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 판독 선택 스위치의 상기 제1 단자는 상기 적어도 하나의 비트라인에 결합됨 -, 및
    제어 단자와 제1 및 제2 단자를 구비한 판독 스위치 - 상기 판독 스위치의 상기 제어 단자는 상기 2 단자 반도체 장치의 상기 제1 입력 단자에 결합되며 상기 기록 스위치의 상기 제2 단자에 결합되고, 상기 판독 스위치의 상기 제1 단자는 상기 판독 선택 게이트의 상기 제2 단자에 결합되며, 상기 판독 스위치의 상기 제2 단자는 접지에 결합됨 -
    를 포함하는 메모리 셀.
  2. 제1항에 있어서, 상기 2 단자 반도체 장치는 게이트 입력 및 소스 입력을 구비한 게이트 다이오드(gated diode)를 포함하며, 상기 게이트 입력은 상기 2 단자 반도체 장치의 상기 제1 입력 단자이고, 상기 소스 입력은 상기 2 단자 반도체 장치의 상기 제2 입력 단자인 메모리 셀.
  3. 제2항에 있어서, 상기 게이트 다이오드는 게이트 및 웰간에 형성된 절연체, 상기 절연체와 게이트의 일 측에 인접하여 중첩되는 소스 확산 영역, 및 상기 절연체와 게이트의 다른 측에 인접하는 쉘로우 트렌치 분리 영역을 포함하고, 상기 게이트 다이오드의 상기 소스 입력은 상기 소스 확산 영역에 결합되며, 상기 게이트 다이오드의 상기 게이트 입력은 상기 게이트에 결합되는 메모리 셀.
  4. 제2항에 있어서, 상기 게이트 다이오드는 게이트 및 웰간에 형성된 절연체, 상기 절연체와 게이트의 일 측에 인접하여 중첩되는 제1 소스/드레인 확산 영역, 상기 절연체와 게이트의 다른 측에 인접하여 중첩되는 제2 소스/드레인 확산 영역, 및 상기 제1 및 제2 소스/드레인 확산 영역을 전기적으로 결합하는 접속부를 포함하고, 상기 게이트 다이오드의 상기 소스 입력은 상기 제1 소스/드레인 확산 영역에 결합되며, 상기 게이트 다이오드의 상기 게이트 입력은 상기 게이트에 결합되는 메모리 셀.
  5. 제2항에 있어서, 상기 게이트 다이오드는 트렌치를 포함하는 게이트 및 웰간에 형성된 절연체를 포함하고, 상기 절연체의 적어도 일부와 인접하는 소스 확산 영역을 포함하며, 상기 게이트 다이오드의 상기 소스 입력은 상기 소스 확산 영역에 결합되고, 상기 게이트 다이오드의 상기 게이트 입력은 상기 게이트에 결합되는 메모리 셀.
  6. 제2항에 있어서, 상기 게이트 다이오드는 n형 게이트 다이오드인 메모리 셀.
  7. 제2항에 있어서, 상기 게이트 다이오드는 p형 게이트 다이오드인 메모리 셀.
  8. 제1항에 있어서, 상기 2 단자 반도체 장치는 웰을 구비한 게이트 다이오드를 포함하며, 상기 임계 전압은 상기 게이트 다이오드의 상기 웰의 도펀트 레벨을 조정함으로써 조정될 수 있는 메모리 셀.
  9. 제1항에 있어서, 상기 기록 스위치, 상기 판독 선택 스위치 및 상기 판독 스위치는 전계 효과 트랜지스터(FET)이고, 각각의 FET는 게이트 및 2 개의 소스/드레인 확산 영역을 구비하며, 각각의 게이트는 각각의 제어 단자에 결합되고, 각각의 소스/드레인 확산 영역은 각각의 제1 또는 제2 단자 중의 하나에 결합되는 메모리 셀.
  10. 제9항에 있어서, 상기 기록 스위치, 상기 판독 선택 스위치, 상기 판독 스위치 및 게이트 다이오드는 n형 FET인 메모리 셀.
  11. 제9항에 있어서, 상기 기록 스위치, 상기 판독 선택 스위치, 상기 판독 스위치, 및 게이트 다이오드는 p형 FET인 메모리 셀.
  12. 메모리 어레이에 있어서,
    복수의 제1 제어 라인,
    복수의 제2 제어 라인,
    복수의 비트라인,
    복수의 접지 라인, 및
    일 세트의 메모리 셀을 포함하되,
    상기 각각의 메모리 셀은,
    제어 단자와 제1 및 제2 단자를 구비한 기록 스위치 - 상기 기록 스위치의 상기 제1 단자는 상기 적어도 하나의 비트라인에 결합되고, 상기 기록 스위치의 상기 제어 단자는 상기 제1 제어 라인에 결합됨 -,
    제1 및 제2 입력 단자를 구비한 2 단자 반도체 장치 - 상기 2 단자 반도체 장치의 상기 제1 입력 단자는 상기 기록 스위치의 상기 제2 단자에 결합되고, 상기 2 단자 반도체 장치의 상기 제2 입력 단자는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 2 단자 반도체 장치는, 상기 제2 입력 단자에 대한 상기 제1 입력 단자 상의 전압이 임계 전압 보다 높을 때 소정의 용량을 가지며, 상기 제2 입력 단자에 대한 상기 제1 입력 단자 상의 전압이 임계 전압 보다 낮을 때 더 낮은 용량을 가지도록 되어 있음 -,
    제어 단자와 제1 및 제2 단자를 구비한 판독 선택 스위치 - 상기 판독 선택 스위치의 상기 제어 단자는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 판독 선택 스위치의 상기 제1 단자는 상기 적어도 하나의 비트라인에 결합됨 -, 및
    제어 단자와 제1 및 제2 단자를 구비한 판독 스위치 - 상기 판독 스위치의 상기 제어 단자는 상기 2 단자 반도체 장치의 상기 제1 입력 단자에 결합되며 상기 기록 스위치의 상기 제2 단자에 결합되고, 상기 판독 스위치의 상기 제1 단자는 상기 판독 선택 게이트의 상기 제2 단자에 결합되며, 상기 판독 스위치의 상기 제2 단자는 접지 라인에 결합됨 -
    를 포함하는 메모리 어레이.
  13. 제12항에 있어서, 상기 복수의 비트라인은 복수의 판독 비트라인 및 복수의 기록 비트라인을 포함하고, 상기 판독 비트라인중 소정의 비트라인은 상기 메모리 셀의 서브셋(subset)을 위한 상기 판독 선택 스위치의 상기 제1 단자에 결합되며, 상기 기록 비트라인중 소정의 비트라인은 상기 메모리 셀의 상기 서브셋을 위한 상기 기록 스위치의 상기 제1 단자에 결합되는 메모리 어레이.
  14. 제12항에 있어서, 상기 복수의 비트라인은 복수의 단일 비트라인을 포함하며, 각각의 상기 단일 비트라인은 상기 메모리 셀의 서브셋을 위한 상기 판독 선택 스위치의 상기 제1 단자 및 상기 메모리 셀의 상기 서브셋을 위한 상기 기록 스위치의 상기 제1 단자에 결합되는 메모리 어레이.
  15. 제12항에 있어서, 상기 복수의 제2 제어 라인은 복수의 단일 제2 제어 라인이며, 각각의 상기 단일 제2 제어 라인은 상기 메모리 셀의 서브셋에 결합되는 메모리 어레이.
  16. 제12항에 있어서, 상기 복수의 제2 제어 라인은 복수의 판독 선택 제어 라인 및 복수의 제2 기록 제어 라인을 포함하고, 소정의 판독 선택 제어 라인은 상기 메모리 셀의 서브셋을 위한 상기 판독 선택 스위치의 상기 제어 단자에 결합되며, 소정의 제2 기록 제어 라인은 상기 메모리 셀의 상기 서브셋을 위한 상기 게이트 다이오드의 상기 제2 단자에 결합되는 메모리 어레이.
  17. 제12항에 있어서, 상기 어레이는 로우(rows) 및 컬럼(columns)을 포함하고, 2 개의 소정의 컬럼 내의 각 서브셋의 2 개의 메모리 셀은 소정의 접지 라인을 공유하며, 2 개의 컬럼마다 적어도 하나의 접지 라인이 마련되어 있는 메모리 어레이.
  18. 제12항에 있어서, 상기 어레이는 로우 및 컬럼을 포함하고, 다수의 컬럼 내의 각 서브셋의 메모리 셀은 소정의 접지 라인을 공유하며, 다수의 컬럼은 접지 라인 중의 하나를 공유하는 메모리 어레이.
  19. 제12항에 있어서, 상기 2 단자 반도체 장치는 게이트 입력 및 소스 입력을 구비한 게이트 다이오드를 포함하며, 상기 게이트 입력은 상기 2 단자 반도체 장치의 상기 제1 입력 단자이고, 상기 소스 입력은 상기 2 단자 반도체 장치의 상기 제2 입력 단자인 메모리 어레이.
  20. 제19항에 있어서, 상기 게이트 다이오드는 게이트 및 웰간에 형성된 절연체, 상기 절연체와 게이트의 일 측에 인접하여 중첩되는 소스 확산 영역, 및 상기 절연체와 게이트의 다른 측에 인접하는 쉘로우 트렌치 분리 영역을 포함하고, 상기 게이트 다이오드의 상기 소스 입력은 상기 소스 확산 영역에 결합되며, 상기 게이트 다이오드의 상기 게이트 입력은 상기 게이트에 결합되는 메모리 어레이.
  21. 제19항에 있어서, 상기 게이트 다이오드는 게이트 및 웰간에 형성된 절연체, 상기 절연체와 게이트의 일 측에 인접하여 중첩되는 제1 소스/드레인 확산 영역, 상기 절연체와 게이트의 다른 측에 인접하여 중첩되는 제2 소스/드레인 확산 영역, 및 상기 제1 및 제2 소스/드레인 확산 영역을 전기적으로 결합하는 접속부를 포함하고, 상기 게이트 다이오드의 상기 소스 입력은 상기 제1 소스/드레인 확산 영역에 결합되며, 상기 게이트 다이오드의 상기 게이트 입력은 상기 게이트에 결합되는 메모리 어레이.
  22. 제19항에 있어서, 상기 게이트 다이오드는 트렌치를 포함하는 게이트 및 웰간에 형성된 절연체를 포함하고, 상기 절연체의 적어도 일부와 인접하는 소스 확산 영역을 포함하며, 상기 게이트 다이오드의 상기 소스 입력은 상기 소스 확산 영역에 결합되고, 상기 게이트 다이오드의 상기 게이트 입력은 상기 게이트에 결합되는 메모리 어레이.
  23. 제19항에 있어서, 상기 게이트 다이오드는 n형 게이트 다이오드인 메모리 어레이.
  24. 제19항에 있어서, 상기 게이트 다이오드는 p형 게이트 다이오드인 메모리 어레이.
  25. 제1 제어 라인, 적어도 하나의 제2 제어 라인 및 적어도 하나의 비트라인에 결합되도록 구성된 소정의 메모리 셀을 액세스하는 방법에 있어서, 상기 방법은,
    상기 적어도 하나의 제2 제어 라인 상의 전압을 제1 전압으로부터 제2 전압으로 조정하는 조정 단계 - 상기 적어도 하나의 제2 제어 라인은 복수의 메모리 셀의 상기 소정의 메모리 셀에 결합됨 -, 및
    상기 적어도 하나의 제2 제어 라인 상의 전압을 상기 제1 전압으로 복귀시키는 단계
    를 포함하되,
    상기 소정의 메모리 셀은,
    제어 단자와 제1 및 제2 단자를 구비한 기록 스위치 - 상기 기록 스위치의 상기 제1 단자는 상기 적어도 하나의 비트라인에 결합되고, 상기 기록 스위치의 상기 제어 단자는 상기 제1 제어 라인에 결합됨 -,
    제1 및 제2 입력 단자를 구비한 2 단자 반도체 장치 - 상기 2 단자 반도체 장치의 상기 제1 입력 단자는 상기 기록 스위치의 상기 제2 단자에 결합되고, 상기 2 단자 반도체 장치의 상기 제2 입력 단자는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 2 단자 반도체 장치는, 상기 제2 입력 단자에 대한 상기 제1 입력 단자 상의 전압이 임계 전압 보다 높을 때 소정의 용량을 가지며, 상기 제2 입력 단자에 대한 상기 제1 입력 단자 상의 전압이 임계 전압 보다 낮을 때 더 낮은 용량을 가지도록 되어 있음 -,
    제어 단자와 제1 및 제2 단자를 구비한 판독 선택 스위치 - 상기 판독 선택 스위치의 상기 제어 단자는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 판독 선택 스위치의 상기 제1 단자는 상기 적어도 하나의 비트라인에 결합됨 -, 및
    제어 단자와 제1 및 제2 단자를 구비한 판독 스위치 - 상기 판독 스위치의 상기 제어 단자는 상기 2 단자 반도체 장치의 상기 제1 입력 단자에 결합되며 상기 기록 스위치의 상기 제2 단자에 결합되고, 상기 판독 스위치의 상기 제1 단자는 상기 판독 선택 게이트의 상기 제2 단자에 결합되며, 상기 판독 스위치의 상기 제2 단자는 접지에 결합됨 -
    를 포함하는 방법.
  26. 제25항에 있어서, 상기 방법은 상기 소정의 메모리 셀을 판독하기 위한 방법이며,
    상기 적어도 하나의 비트라인의 상태에 대응하는 데이터값을 판정하는 단계를 더 포함하는 방법.
  27. 제26항에 있어서, 상기 적어도 하나의 비트라인을 소정의 전압으로 충전하는 단계를 더 포함하며,
    상기 적어도 하나의 비트라인의 상태에 대응하는 데이터값을 판정하는 단계는 상기 적어도 하나의 비트라인의 상태 변화를 판정하는 단계를 더 포함하여, 상태 변화가 없는 경우 제1 데이터값을 할당하고, 상태 변화가 있는 경우 제2 데이터값을 할당하는 방법.
  28. 제26항에 있어서, 상기 적어도 하나의 제어 라인은 단일 제어 라인인 방법.
  29. 제28항에 있어서, 상기 제1 전압은 소정의 저 전압이고, 상기 제2 전압은 소정의 고 전압인 방법.
  30. 제25항에 있어서, 상기 적어도 하나의 제어 라인은 기록 제어 라인 및 판독 선택 라인을 포함하는 방법.
  31. 제30항에 있어서, 상기 조정 단계는,
    소정의 저 전압으로부터의 소정의 고 전압으로 전압을 상승시킴으로써 상기 기록 제어 라인을 조정하는 단계, 및
    소정의 저 전압으로부터의 소정의 고 전압으로 전압을 상승시킴으로써 상기 판독 선택 제어 라인을 조정하는 단계
    를 더 포함하는 방법.
  32. 제30항에 있어서, 상기 적어도 하나의 신호 라인 상에 신호를 배치하는 단계를 더 포함하고,
    상기 조정 단계는,
    상기 기록 제어 라인 상의 전압을 소정의 고 전압으로부터 소정의 저 전압으로 하강시키는 단계, 및
    상기 기록 제어 라인 상의 전압을 상기 소정의 저 전압으로부터 상기 소정의 고 전압으로 상승시키는 단계
    를 더 포함하며,
    상기 적어도 하나의 신호 라인으로부터의 신호를 제거하는 신호 제거 단계 - 상기 신호 제거 단계는 상기 전압을 하강시키는 단계 이후에 수행됨 - 를 더 포함하는 방법
  33. 제1 제어 라인, 적어도 하나의 제2 제어 라인 및 적어도 하나의 비트라인에 결합되어 적어도 하나의 반도체 메모리 장치를 선택적으로 액세스하도록 구성된 상기 적어도 하나의 반도체 메모리 장치를 포함하는 반도체에 있어서,
    상기 적어도 하나의 반도체 메모리 장치는,
    게이트 및 웰간에 형성된 절연체, 상기 게이트, 및 상기 게이트의 측부에 형성된 제1 및 제2 소스/드레인 확산 영역을 포함하는 기록 트랜지스터 - 상기 기록 트랜지스터의 상기 제1 소스/드레인 확산 영역은 적어도 하나의 비트라인에 결합되며, 상기 기록 트랜지스터의 상기 게이트는 상기 제1 제어 라인에 결합됨 -,
    게이트 및 웰간에 형성된 적어도 하나의 게이트 다이오드 절연체, 상기 게이트, 및 상기 게이트 다이오드 절연체의 적어도 일부와 중첩하는 소스 확산 영역을 포함하는 2 단자 반도체 장치 - 상기 2 단자 반도체 장치의 상기 게이트는 상기 기록 스위치의 상기 제2 소스/드레인 확산 영역에 결합되며, 상기 2 단자 반도체 장치의 상기 소스 확산 영역은 상기 적어도 하나의 제2 제어 라인에 결합됨 -,
    게이트 및 웰간에 형성된 절연체, 상기 게이트, 및 상기 게이트의 측부에 형성된 제1 및 제2 소스/드레인 확산 영역을 포함하는 판독 선택 트랜지스터 - 상기 판독 선택 스위치의 상기 게이트는 상기 적어도 하나의 제2 제어 라인에 결합되며, 상기 판독 선택 트랜지스터의 상기 제1 소스/드레인 확산 영역은 상기 적어도 하나의 비트라인에 결합됨 -, 및
    게이트 및 웰간에 형성된 절연체, 상기 게이트, 및 상기 게이트의 측부에 형성된 제1 및 제2 소스/드레인 확산 영역을 포함하는 판독 트랜지스터 - 상기 판독 트랜지스터의 상기 게이트는 상기 게이트 다이오드의 상기 제1 단자에 결합되며 상기 기록 트랜지스터의 상기 제2 소스/드레인 확산 영역에 결합되고, 상기 판독 트랜지스터의 상기 제1 소스/드레인 확산 영역은 상기 판독 선택 게이트의 상기 제2 소스/드레인 확산 영역에 결합되며, 상기 판독 트랜지스터의 상기 제2 소스/드레인 확산 영역은 접지에 결합됨 -
    를 포함하는 반도체.
  34. 제33항에 있어서, 상기 2 단자 반도체 장치는 게이트 다이오드이고,
    상기 게이트 다이오드 절연체의 적어도 일부와 인접하는 상기 게이트 다이오드의 상기 소스 확산 영역은 상기 게이트 다이오드의 상기 게이트 다이오드 절연체의 제1 측과 인접하며, 상기 게이트 다이오드 절연체의 상기 제1 측은 상기 게이트 다이오드의 상기 게이트의 2 개의 측부들 중의 제1 측부 상에 있으며,
    상기 게이트 다이오드는 상기 게이트 다이오드 절연체의 제2 측과 인접하는 쉘로우 트렌치 분리 영역을 더 포함하고, 상기 게이트 다이오드 절연체의 상기 제2 측은 상기 게이트 다이오드의 상기 게이트의 2 개의 측부들 중의 제2 측부 상에 있는 반도체.
  35. 제33항에 있어서, 상기 2 단자 반도체 장치는 게이트 다이오드이고,
    상기 게이트 다이오드의 상기 소스 확산 영역은 제1 소스/드레인 확산 영역이며,
    상기 게이트 다이오드 절연체의 적어도 일부와 인접하는 상기 게이트 다이오드의 상기 제1 소스/드레인 확산 영역은 상기 게이트 다이오드 절연체의 제1 측과 인접하며, 상기 게이트 다이오드 절연체의 상기 제1 측은 상기 게이트 다이오드의 상기 게이트의 2 개의 측부들 중의 제1 측부 상에 있으며,
    상기 게이트 다이오드는 상기 절연체의 제2 측과 인접하는 제2 소스/드레인 확산 영역을 더 포함하고, 상기 게이트 다이오드 절연체의 상기 제2 측은 상기 게이트 다이오드의 상기 게이트의 2 개의 측부들 중의 제2 측부 상에 있으며, 상기 게이트 다이오드는 상기 제1 및 제2 소스/드레인 확산 영역을 전기적으로 결합하는 접속부를 더 포함하는 반도체.
  36. 제33항에 있어서, 상기 2 단자 반도체 장치는 게이트 다이오드이고, 상기 게이트 다이오드의 상기 게이트는 트렌치 내에 적어도 부분적으로 형성되며, 상기 절연체는 상기 트렌치를 상기 웰 및 상기 소스 확산 영역으로부터 분리하는 반도체.
  37. 제36항에 있어서, 상기 트렌치는 원통형인 반도체.
  38. 제36항에 있어서, 상기 게이트 다이오드의 상기 게이트는 상기 트렌치에 결합된 캡(cap)을 더 포함하고, 상기 트렌치는 상기 캡 아래에 위치하며, 상기 절연체는 상기 트렌치 및 상기 웰 위에 배치되지 않고 상기 캡 부분들 사이에 형성되는 반도체.
  39. 제36항에 있어서, 상기 적어도 하나의 반도체 메모리 장치는 제1 반도체 메모리 장치를 포함하고, 상기 게이트 다이오드는 제1 소스 확산 영역을 구비한 제1 게이트 다이오드이며;
    상기 반도체는 제2 트렌치 내에 적어도 부분적으로 형성된 제2 게이트, 상기 제2 트렌치 및 상기 웰간에 형성된 제2 절연체, 및 상기 제2 절연체와 인접하는 제2 소스 확산 영역을 구비하는 제2 게이트 다이오드를 포함하는 제2 반도체 메모리 장치를 더 포함하며;
    상기 제1 게이트 다이오드의 상기 제1 소스 확산 영역은 상기 제2 게이트 다이오드의 상기 제2 소스 확산 영역이기도 하여, 상기 소스 확산 영역은 상기 제1 및 제2 반도체 메모리 장치간에 공유되는 반도체.
  40. 제39항에 있어서, 상기 제1 게이트 다이오드는 제1 트렌치, 제1 게이트 및 제1 절연체를 구비하고;
    상기 제1 트렌치는 상기 제1 게이트의 상기 캡 부분 아래에 위치하며;
    상기 제1 절연체는 상기 제1 트렌치 및 상기 웰 위에 형성되지 않고 상기 제1 캡 부분들간에 형성되고;
    상기 제2 트렌치는 상기 제2 게이트의 제2 캡 부분 아래에 위치하며;
    상기 제2 절연체는 상기 제2 트렌치 및 상기 웰 위에 형성되지 않고 상기 제2 캡 부분들간에 형성되는 반도체.
  41. 제33항에 있어서, 상기 적어도 하나의 반도체 메모리 장치는 제1 반도체 메모리 장치를 포함하고, 상기 반도체는 제2 반도체 메모리 장치를 더 포함하며; 상기 기록 트랜지스터의 상기 제1 소스/드레인 확산 영역은 상기 제1 및 제2 반도체 메모리 장치들간에 공유되는 반도체.
  42. 제33항에 있어서, 상기 판독 선택 트랜지스터의 상기 게이트 및 상기 2 단자 반도체 장치의 상기 게이트는 인접하며, 상기 기록 트랜지스터 및 상기 2 단자 반도체 장치는 적어도 트렌치 분리에 의해 분리되는 반도체.
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