JPH0644788A

JPH0644788A - 半導体記憶装置とその書き込み方法

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Publication number: JPH0644788A
Application number: JP30325192A
Authority: JP
Inventors: Toshio Imai; 俊雄今井
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1991-11-26
Filing date: 1992-10-16
Publication date: 1994-02-18
Anticipated expiration: 2018-01-14
Also published as: JP3366356B2

Abstract

(57)【要約】【構成】電気的に一度だけ書き込み可能な読み出し専
用の第１のメモリブロック１１０と、電気的に書き込み
消去可能な第２のメモリブロック１２０と、この第１と
第２のメモリブロックの入出力と書き込み消去電圧とを
制御するコントロールブロック１３０と、第１と第２の
メモリブロックとに情報を書き込む時間を定めるタイマ
ー１４０とを備える半導体記憶装置およびその書き込み
方法。【効果】シリコンクズの発生や、パッシベーション膜
の劣化は発生せず、半導体素子の特性劣化は発生しな
い。α線が照射されても、高温状態においてもデータが
消失することがない、半導体不揮発性メモリが得られ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気的に一度だけ書き込
み可能なメモリブロックと電気的に書き換え可能なメモ
リブロックとを有する半導体記憶装置と、この半導体記
憶装置の書き込み方法とに関する。

【０００２】

【従来の技術】従来技術の半導体記憶装置としては、記
憶情報を書き換えるための単一の昇圧回路と電気的に書
き込み消去可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂ
ｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）からなるメモ
リブロックと、情報の入出力と昇圧回路と書き込み消去
時間とを制御するコントロールブロックとで構成してい
る。

【０００３】従来の技術によるＥＥＰＲＯＭによって構
成する半導体記憶装置は、トランジスタのしきい値電圧
の製造バラツキの補正や、動作条件の変更などの情報の
記憶や、とくに半導体記憶装置の冗長回路の置換ビット
選択情報など書換えを必要とせず、かつ消失しては困る
情報もＥＥＰＲＯＭに書き込む。

【０００４】しかし、ＥＥＰＲＯＭは高温では情報の保
持ができず、そのうえα線によるソフトエラーの発生な
どの情報が消失する問題がある。

【０００５】そこで一度情報を書き込むと、高温状態に
おいても、α線が照射されても情報が消失するという現
象が発生しないレーザーヒューズ溶断型、あるいは電気
ヒューズ溶断型、あるいは接合破壊型などのＰＲＯＭ
（ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ）からなるメモリブロックも加えて、半導体記
憶装置を構成する必要がある。

【０００６】

【発明が解決しようとする課題】しかしながら、レーザ
ーヒューズ溶断型ＰＲＯＭは、情報の書き込みに、レー
ザー発生のための専用装置が必要である。さらに、ヒュ
ーズ上のパッシベーション膜を開口し、レーザーの入射
窓を形成する必要があるため、製造工程が増加してコス
トが高くなる。

【０００７】電気ヒューズ溶断型ＰＲＯＭは、ポリシリ
コン膜などを物理的に破壊するために、シリコンクズの
発生やパッシベーション膜の劣化などの問題がある。

【０００８】接合破壊型ＰＲＯＭは、情報の書き込みに
大電流を必要とする。このために、書き込み時に加わる
電圧が高く、書き込み電流の漏れを起こさないようにす
るためには、半導体素子は書き込み電圧以上の耐圧を必
要とする。このために半導体記憶装置の製造プロセス
が、上記の高耐圧構造を実現するため、複雑になるとい
う欠点がある。

【０００９】さらに電気ヒューズ溶断型ＰＲＯＭと接合
破壊型ＰＲＯＭとは、メモリ素子に高電圧を印加し、メ
モリ素子の大電流が流れる経路において、そのほとんど
の電圧が印加される部分を熱破壊することで情報の書き
込みを行う。このため、メモリ素子と高電圧源との間に
挿入できる抵抗の大きさは制限される。

【００１０】このことは高集積化のためにＰＲＯＭをマ
トリックス状に配列し、アドレストランジスタと呼ばれ
るトランジスタを介して書き込みを行う場合、アドレス
トランジスタは、このアドレストランジスタによる電位
降下量を加えた書き込み電圧以上の耐圧を必要とする。
このため半導体記憶装置の製造プロセスが複雑になる欠
点がある。

【００１１】そこで本発明の目的は、上記課題を解決し
て、シリコンクズの発生やパッシベーション膜の劣化を
起こさず、高集積化が可能であり、電気的に書き換え可
能なメモリ素子と同一構造のメモリ素子を用いることに
よって製造工程の簡単な電気的に一度だけ書き込み可能
なメモリ素子からなるメモリブロックと、電気的に書換
え可能なメモリ素子からなるメモリブロックとにより構
成する半導体記憶装置と、その書き込み方法とを提供す
ることである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、下記記載の構造と書き込み
方法とを採用する。

【００１３】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力と書き込み消去電圧とを制御するコントロ
ールブロックと、第１のメモリブロックと第２のメモリ
ブロックとに情報を書き込む時間を定めたタイマーとを
備え、第１のメモリブロックは情報を書き込むための高
電圧を供給する第１の昇圧回路と第１のメモリ素子アレ
イとを有し、第２のメモリブロックは情報を書き込み消
去するための高電圧を供給する第２の昇圧回路と第２の
メモリ素子アレイとを有する。

【００１４】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力と書き込み消去時間とを制御するコントロ
ールブロックと第１のメモリブロックと、第２のメモリ
ブロックとに書き込み消去電圧を供給する昇圧回路とを
備え、第１のメモリブロックは情報の書き込み時間を定
めた第１のタイマーと第１のメモリ素子アレイとを有
し、第２のメモリブロックは情報の書き込み消去時間を
定めた第２のタイマーと第２のメモリ素子アレイとを有
する。

【００１５】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力を制御するコントロールブロックと第１の
メモリブロックと第２のメモリブロックとに書き込み消
去電圧を供給する昇圧回路と第１のメモリブロックと第
２のメモリブロックとに情報を書き込む時間を定めたタ
イマーとを備え、第１のメモリブロックは第１の膜厚の
ゲート絶縁膜からなる第１のメモリ素子アレイを有し、
第２のメモリブロックは第１のメモリ素子アレイのゲー
ト絶縁膜の膜厚より厚い第２の膜厚のゲート絶縁膜から
なる第２のメモリ素子アレイを有する。

【００１６】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力と書き込み消去電圧と書き込み消去時間と
を制御するコントロールブロックを備え、第１のメモリ
ブロックは情報を書き込むための高電圧を供給する第１
の昇圧回路と情報の書き込み時間を定めた第１のタイマ
ーと第１のメモリ素子アレイとを有し、第２のメモリブ
ロックは情報を書き込み消去するための高電圧を供給す
る第２の昇圧回路と情報の書き込み消去時間を定めた第
２のタイマーと第２のメモリ素子アレイとを有する。

【００１７】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力と書き込み消去電圧を制御するコントロー
ルブロックと、第１のメモリブロックと第２のメモリブ
ロックとに情報を書き込む時間を定めたタイマーとを備
え、第１のメモリブロックは情報を書き込むための高電
圧を供給する第１の昇圧回路と第１の膜厚のゲート絶縁
膜からなる第１のメモリ素子アレイとを有し、第２のメ
モリブロックは情報を書き込み消去するための第２の昇
圧回路と第１のメモリ素子アレイのゲート絶縁膜の膜厚
より厚い第２の膜厚のゲート絶縁膜からなる第２のメモ
リ素子アレイとを有する。

【００１８】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力と書き込み消去時間とを制御するコントロ
ールブロックと、第１のメモリブロックと第２のメモリ
ブロックとに書き込み消去電圧を供給する昇圧回路とを
備え、第１のメモリブロックは情報の書き込み時間を定
めた第１のタイマーと第１の膜厚のゲート絶縁膜からな
る第１のメモリ素子アレイとを有し、第２のメモリブロ
ックは情報の書き込み消去時間を定めた第２のタイマー
と第１のメモリ素子アレイのゲート絶縁膜の膜厚より厚
い第２の膜厚のゲート絶縁膜からなる第２のメモリ素子
アレイとを有する。

【００１９】本発明の半導体記憶装置の構造は、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
ブロックと、電気的に書き込み消去可能な第２のメモリ
ブロックと、第１のメモリブロックと第２のメモリブロ
ックの入出力と書き込み消去電圧と書き込み消去時間と
を制御するコントロールブロックとを備え、第１のメモ
リブロックは情報を書き込むための高電圧を供給する第
１の昇圧回路と情報の書き込み時間を定めた第１のタイ
マーと第１の膜厚のゲート絶縁膜からなる第１のメモリ
素子アレイとを有し、第２のメモリブロックは情報を書
き込み消去するための第２の昇圧回路と情報の書き込み
消去時間を定めた第２のタイマーと第１のメモリ素子ア
レイのゲート絶縁膜の膜厚より厚い第２の膜厚のゲート
絶縁膜からなる第２のメモリ素子アレイとを有する。

【００２０】本発明の半導体記憶装置の構造は、半導体
記憶装置を構成する第１のメモリブロックと第２のメモ
リブロックのメモリ素子アレイとは、ＭＯＮＯＳ（金属
−酸化膜−窒化膜−酸化膜−半導体）構造のメモリ素子
を用いる。

【００２１】本発明の半導体記憶装置の書き込み方法
は、半導体記憶装置の第１のメモリブロックのメモリ素
子アレイを構成するメモリ素子のゲートとドレイン間、
ゲートとソース間、ゲートと基盤間の少なくとも一つ
に、ゲート絶縁膜の絶縁破壊耐圧以上の電圧を印加する
ことにより、ゲートとドレイン、ソース、基盤の少なく
とも一つが短絡状態になるように書き込む。

【００２２】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は請求項１の本発明の半導体記憶
装置の一実施例を示すブロック図である。

【００２３】図１に示すように、半導体記憶装置１は、
電気的に一度だけ書き込み可能な読み出し専用の第１の
メモリブロック１１０と、電気的に書き込み消去可能な
第２のメモリブロック１２０と、これら２つの第１のメ
モリブロック１１０と第２のメモリブロック１２０との
入出力と書き込み電圧とを制御するコントロールブロッ
ク１３０と、これら２つの第１のメモリブロック１１０
と第２のメモリブロック１２０とに共通の書き込み消去
時間を定めるタイマー１４０とによって構成する。

【００２４】さらに、第１のメモリブロック１１０およ
び第２のメモリブロック１２０は、それぞれ第１のメモ
リ素子アレイ１１１と第２のメモリ素子アレイ１２１、
第１のＹデコーダ１１２と第２のＹデコーダ１２２、第
１のＸデコーダ１１３と第２のＸデコーダ１２３、第１
のアドレスバッファ１１５と第２のアドレスバッファ１
２５、および第１の昇圧回路１１４と第２の昇圧回路１
２４とによって構成する。

【００２５】このうち２つの第１の昇圧回路１１４と第
２の昇圧回路１２４とは、異なる書き込み電圧を供給
し、第１の昇圧回路１１４は第２の昇圧回路１２４より
も高い書き込み電圧を供給する。

【００２６】コントロールブロック１３０は、外部のデ
ータバスとＩ／Ｏバッファ１３１とを接続しデータの入
出力を制御するデータＩ／Ｏ制御回路１３２と、外部の
アドレスバスに接続されアドレスの選択と入出力先の選
択とを行うアドレス制御回路１３３と、外部からの書き
込み電圧選択信号により２つの第１の昇圧回路１１４
と、第２の昇圧回路１２４とのいずれか一方を選択する
ための書き込み電圧制御回路１３４とによって構成す
る。

【００２７】本実施例では第１のメモリ素子アレイ１１
１と第２のメモリ素子アレイ１２１とは、いずれもＭＯ
ＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構造
であり、かつ、同時形成による同一膜厚条件のメモリ素
子を用いて構成している。

【００２８】図８に示す断面図に、第１のメモリ素子ア
レイ１１１と第２のメモリ素子アレイ１２１とを構成す
るメモリ素子のゲート絶縁膜の構造を模式的に示す。ゲ
ート絶縁膜とは、ゲート電極４１の側より、二酸化シリ
コン膜からなるトップ酸化膜４２と、シリコン窒化膜４
３と、二酸化シリコン膜からなるトンネル酸化膜４４と
の３層構造の絶縁膜である。

【００２９】つぎに、図８に示すＭＯＮＯＳ構造のメモ
リ素子における、ゲート電圧とゲート絶縁膜が絶縁破壊
に至るまでの時間（これより絶縁破壊時間と記載する）
との関係の一実施例を図９のグラフに示す。図９のグラ
フにおいて、横軸はゲート電圧を示し、縦軸はゲート絶
縁破壊時間を示す。メモリ素子として、トップ酸化膜４
２、シリコン窒化膜４３、トンネル酸化膜４４の膜厚
は、それぞれ、５ｎｍ，１２ｎｍ、２．２ｎｍを用いて
いる。

【００３０】図９に示すグラフにおいて、曲線５０がゲ
ート絶縁膜の絶縁破壊の境界条件となり、曲線５０で示
す条件、ならびに曲線５０で示す条件より高い負のゲー
ト電圧、もしくは長い書き込み時間で絶縁破壊が生じ
る。

【００３１】図１に示すタイマー１４０の定める書き込
み時間が１０ｍｓｅｃの場合には、図９のグラフから明
らかなように、電気的に一度だけ書き込み可能な読み出
し専用の第１のメモリ素子アレイ１１１のメモリ素子の
ゲートにマイナス１４Ｖ以下の書き込み電圧を印加する
と、絶縁破壊条件を満たす。したがって、図１に示す第
１の昇圧回路１１４は、マイナス１４Ｖ以下の負の高い
電圧を発生する必要がある。

【００３２】書き込み後の第１のメモリ素子アレイ１１
１のメモリ素子は、ゲートとドレイン間、ゲートとソー
ス間、ゲートと基盤間の少なくとも一つが短絡状態あ
る。

【００３３】電気的に書き込み消去可能な第２のメモリ
素子アレイ１２１のメモリ素子への書き込み消去方法
は、書き込み消去電圧が図９のグラフの曲線５０が示す
ゲート電圧を満たさない条件において、通常のＥＥＰＲ
ＯＭと同じである。

【００３４】続いて、図１に示す構成の半導体記憶装置
の書き込み方法について述べる。

【００３５】書換えを行うデータの書き込みは、第２の
メモリブロック１２０に対して行われる。このとき外部
からのアドレス信号は、アドレス制御回路１３３によっ
て第２のアドレスバッファ１２５に伝達し、第２のＸデ
コーダ１２３と第２のＹデコーダ１２２とによって、第
２のメモリ素子アレイ１２１の一部分を選択する。

【００３６】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路１３４に入力し、第２の昇圧
回路１２４を動作状態にする。

【００３７】さらに、データはデータＩ／Ｏ制御回路１
３２を通して１／Ｏバッファ１３１に入力し、選択され
た第２のメモリ素子アレイ１２１のメモリ素子に書き込
まれる。この書き込み動作において、第１の昇圧回路１
１４は、書き込み電圧を供給することはない。

【００３８】書換えを必要としないデータの書き込み
は、第１のメモリブロック１１０に対して行われる。外
部からのアドレス信号は、アドレス制御回路１３３によ
って、第１のアドレスバッファ１１５に伝達し、第１の
Ｘデコーダ１１３と第１のＹデコーダ１１２とによっ
て、第１のメモリ素子アレイ１１１の一部分を選択す
る。

【００３９】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路１３４に入力し、第１の昇圧
回路１１４を動作状態にし、選択した第１のメモリ素子
アレイ１１１のメモリ素子のゲート絶縁膜を絶縁破壊す
る電圧の供給を行う。

【００４０】さらに、データはデータＩ／Ｏ制御回路１
３２を通して１／Ｏバッファ１３１に入力し、選択され
た第１のメモリ素子アレイ１１１のメモリ素子に書き込
まれる。

【００４１】この書き込み動作において、第２の昇圧回
路１２４は、プログラム電圧を供給することはない。さ
らに、第１の昇圧回路１１４の発生する書き込み電圧
が、第２のメモリ素子アレイ１２１に供給されることは
ない。

【００４２】この半導体記憶装置からの読み出し方法を
つぎに説明する。

【００４３】外部から与えられたアドレス信号は、アド
レス制御回路１３３によって第１のアドレスバッファ１
１５と第２のアドレスバッファ１２５との、いずれか一
方に伝達され、データＩ／Ｏ制御回路１３２は、Ｉ／Ｏ
バッファ１３１の出力を外部のデータバスに出力する。

【００４４】なお半導体記憶装置を構成する昇圧回路１
１４、１２４は、半導体装置１の外部に設けてもかまわ
ない。

【００４５】以上説明したように、請求項１の発明によ
れば、第１の昇圧回路１１４を設けることにより、構造
は電気的に書き換え可能なメモリ素子のＭＯＮＯＳ構造
と全く同一構造で、さらに、書き込みに要する時間も同
一な、電気的に一度だけ書き込み可能な読み出し専用の
メモリ素子を構成することが可能となり、半導体記憶装
置の応用範囲を大幅に広げることができる。

【００４６】つぎに、請求項５の発明について図面を参
照しながら説明する。図２は本発明の半導体記憶装置の
他の実施例を示す回路ブロック図である。

【００４７】図２に示すように、半導体記憶装置２は、
電気的に一度だけ書き込み可能な読み出し専用の第１の
メモリブロック２１０と、電気的に書き込み消去可能な
第２のメモリブロック２２０とを備えており、さらにこ
れら２つの第１のメモリブロック２１０と第２のメモリ
ブロック２２０との入出力と書き込み時間を制御するコ
ントロールブロック２３０と、これら２つの第１のメモ
リブロック２１０と第２のメモリブロック２２０とに共
通の書き込み電圧を供給する昇圧回路２４０とにより構
成する。

【００４８】さらに、第１のメモリブロック２１０およ
び第２のメモリブロック２２０は、それぞれ第１のメモ
リ素子アレイ２１１と第２のメモリ素子アレイ２２１、
第１のＹデコーダ２１２と第２のＹデコーダ２２２、第
１のＸデコーダ２１３と第２のＸデコーダ２２３、第１
のアドレスバッファ２１５と第２のアドレスバッファ２
２５、および第１のタイマー２１４と第２のタイマー２
２４とによって構成する。

【００４９】このうち２つの第１のタイマー２１４と第
２のタイマー２２４とは、異なる書き込み時間を定め、
第１のタイマー２１４は第２のタイマー２２４よりも長
い書き込み時間を定める。

【００５０】コントロールブロック２３０は外部のデー
タバスとＩ／Ｏバッファ２３１とを接続しデータの入出
力を制御するデータＩ／Ｏ制御回路２３２と、外部のア
ドレスバスに接続されアドレスの選択と出力先の選択を
行うアドレス制御回路２３３と、外部からの書き込み時
間選択信号により２つの第１のタイマー２１４と第２の
タイマー２２４との一方を選択する書き込み時間制御回
路２３４とによって構成する。

【００５１】本実施例では電気的に一度だけ書き込み可
能な読み出し専用である第１のメモリ素子アレイ２１
１、および電気的に書き込み消去可能な第２のメモリ素
子アレイ２２１は、ともにＭＯＮＯＳ（金属−酸化膜−
窒化膜−酸化膜−半導体）構造であり、かつ、同時形成
による同一の膜厚条件のメモリ素子を用いて構成してい
る。

【００５２】図８に示す断面図に、第１のメモリ素子ア
レイ２１１と第２のメモリ素子アレイ２２１とのメモリ
素子のゲート絶縁膜の構造を模式的に示す。ゲート絶縁
膜とは、ゲート電極４１の側より、二酸化シリコン膜か
らなるトップ酸化膜４２と、シリコン窒化膜４３と、二
酸化シリコン膜からなるトンネル酸化膜４４との３層構
造の絶縁膜である。

【００５３】つぎに、図８に示すＭＯＮＯＳ構造のメモ
リ素子のゲート電圧と絶縁破壊時間との関係を示す図９
のグラフを用いて、第１のメモリ素子アレイ２１１への
書き込み動作を説明する。

【００５４】図９のグラフにおいて、曲線５０が絶縁破
壊の境界条件となり、曲線５０で示される条件、ならび
に曲線５０で示される条件より高い書き込み電圧、もし
くは長い書き込み時間でゲート絶縁膜に絶縁破壊が生じ
る。

【００５５】図２に示す昇圧回路２４０が供給する書き
込み電圧がマイナス１１Ｖの場合には、図９のグラフか
ら明らかなように、電気的に一度だけ書き込み可能な読
み出し専用である第１のメモリ素子アレイ２１１のメモ
リ素子のゲートに書き込み電圧を１４秒以上印加すると
絶縁破壊時間を満たす。書き込み後の第１のメモリ素子
アレイ２１１のメモリ素子は、ゲートとドレイン間、ゲ
ートとソース間、ゲートと基盤間の少なくとも一つが短
絡状態となる。

【００５６】電気的に書き込み消去可能な第２のメモリ
素子アレイ２２１のメモリ素子への書き込み消去方法
は、書き込み消去時間が図９のグラフの絶縁破壊時間を
満たさない条件において、通常のＥＥＰＲＯＭと同じで
ある。

【００５７】続いて、図２に示す構成の半導体記憶装置
の書き込み方法について述べる。書換えを行うデータの
書き込みは第２のメモリブロック２２０に対して行われ
る。このとき外部からのアドレス信号はアドレス制御回
路２３３によって、第２のアドレスバッファ２２５に伝
達され、第２のＸデコーダ２２３と第２のＹデコーダ２
２２とによって、第２のメモリ素子アレイ２２１の一部
分を選択する。

【００５８】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路２３４に入力し、第２のタイ
マー２２４を動作状態にする。

【００５９】またさらに、データは、データＩ／Ｏ制御
回路２３２を通して１／Ｏバッファ２３１に入力し、選
択された第２のメモリ素子アレイ２２１のメモリ素子に
書き込まれる。

【００６０】書換えを必要としないデータの書き込み
は、第１のメモリブロック２１０に対して行われる。外
部からのアドレス信号はアドレス制御回路２３３によっ
て第１のアドレスバッファ２１５に伝達され、第１のＸ
デコーダ２１３と第１のＹデコーダ２１２とによって、
第１のメモリ素子アレイ２１１の一部分を選択する。

【００６１】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路２３４に入力し、第１のタイ
マー２１４を動作状態にし、選択した第１のメモリ素子
アレイ２１１のメモリ素子のゲート絶縁膜を絶縁破壊す
るまで、昇圧回路２４０からの電圧の供給を行う。

【００６２】またさらに、データは、データＩ／Ｏ制御
回路２３２を通して１／Ｏバッファ２３１に入力し、選
択した第１のメモリ素子アレイ２１１のメモリ素子に書
き込まれる。

【００６３】この半導体記憶装置からの読み出しは、外
部から与えられたアドレス信号は、アドレス制御回路２
３３によって第１のアドレスバッファ２１５と第２のア
ドレスバッファ２２５との一方に伝達され、データＩ／
Ｏ制御回路２３２はＩ／Ｏバッファ２３１の出力を外部
のデータバスに出力する。

【００６４】なお半導体記憶装置を構成する昇圧回路２
４０は、半導体記憶装置２の外部に設けてもかまわな
い。

【００６５】以上説明したように、請求項５の発明によ
れば、第１のタイマー２１４を設けることにより、構造
は電気的に書き換え可能なメモリ素子のＭＯＮＯＳ構造
と全く同一構造で、さらに、書き込みに要する電圧も同
一な、電気的に一度だけ書き込み可能な読み出し専用の
メモリ素子を構成することが可能となり、半導体記憶装
置の応用範囲を大幅に広げることができる。

【００６６】つぎに、請求項８の発明について図面を参
照しながら説明する。図３は本発明の半導体記憶装置の
他の実施例を示す回路ブロック図である。

【００６７】図３に示すように、半導体記憶装置３は、
電気的に一度だけ書き込み可能な読み出し専用の第１の
メモリブロック３１０と、電気的に書き込み消去可能な
第２のメモリブロック３２０とを備えており、さらにこ
れら２つの第１のメモリブロック３１０と第２のメモリ
ブロック３２０との入出力を制御するコントロールブロ
ック３３０と、これら２つの第１のメモリブロック３１
０と第２のメモリブロック３２０とに共通の書き込み電
圧を供給する昇圧回路３４０と、これら２つの第１のメ
モリブロック３１０と第２のメモリブロック３２０とに
共通の書き込み時間を定めるタイマー３４１とにより構
成する。

【００６８】さらに、第１のメモリブロック３１０およ
び第２のメモリブロック３２０は、それぞれ第１のメモ
リ素子アレイ３１１と第２のメモリ素子アレイ３２１、
第１のＹデコーダ３１２と第２のＹデコーダ３２２、第
１のＸデコーダ３１３と第２のＸデコーダ３２３、第１
のアドレスバッファ３１５と第２のアドレスバッファ３
２５とによって構成する。

【００６９】コントロールブロック３３０は、外部のデ
ータバスとＩ／Ｏバッファ３３１とを接続しデータの入
出力を制御するデータＩ／Ｏ制御回路３３２と、外部の
アドレスバスに接続しアドレスの選択と出力先の選択を
行うアドレス制御回路３３３とによって構成する。

【００７０】本実施例では電気的に一度だけ書き込み可
能な読み出し専用である第１のメモリ素子アレイ３１１
と、および電気的に書き込み消去可能な第２のメモリ素
子アレイ３２１とは、ともにＭＯＮＯＳ（金属−酸化膜
−窒化膜−酸化膜−半導体）構造である。ただし、電気
的に一度だけ書き込み可能な読みだし専用の第１のメモ
リ素子アレイ３１１のメモリ素子のゲート絶縁膜の厚さ
は、電気的に書き込み消去可能な第２のメモリ素子アレ
イ３２１のメモリ素子のゲート絶縁膜の厚さより薄い。

【００７１】図８の断面図に、メモリ素子のゲート絶縁
膜の構造を模式的に示す。ゲート絶縁膜とは、ゲート電
極４１側より、二酸化シリコン膜からなるトップ酸化膜
４２と、シリコン窒化膜４３と、二酸化シリコン膜から
なるトンネル酸化膜４４との３層構造の絶縁膜である。

【００７２】酸化膜には絶縁破壊電界から、３つのモー
ドに分類される。つまり、絶縁破壊電界が１ＭＶ／ｃｍ
以下で、ピンホールによるＡモード不良と、１ＭＶ／ｃ
ｍより大きく８ＭＶ／ｃｍ以下で、酸化膜の局所的にリ
ーク電流の大きいウィークスポットによるＢモード不良
と、８ＭＶ／ｃｍ以上の真性破壊耐圧を持つＣモードで
ある。

【００７３】酸化膜の膜厚を薄くすると、Ｂモード不良
の発生率は減少するが、Ａモード不良の発生率が増加す
ることは公知である。したがって、第１のメモリ素子ア
レイ３１１のゲート絶縁膜として酸化膜のみを用いて、
ＥＥＰＲＯＭの書き込み消去電圧と同一の電圧で真性絶
縁破壊を起こすように酸化膜を薄くすることは、最初か
ら書き込み状態である不良ビットの発生率を増加するこ
とになる。

【００７４】しかしながら、本実施例のようにゲート絶
縁膜を、図８に示すように、トップ酸化膜４２、シリコ
ン窒化膜４３、トンネル酸化膜４４の３層構造にする
と、それぞれ下層膜のピンホールを上層膜が覆うことに
なり、Ａモード不良の発生を抑えてＥＥＰＲＯＭの書き
込み消去電圧と同一の電圧で真性絶縁破壊を起こすよう
にゲート絶縁膜を薄くすることが可能である。

【００７５】つぎに、図８のＭＯＮＯＳ構造のメモリ素
子のシリコン窒化膜４３の膜厚と絶縁破壊時間との関係
の一実施例を図１０のグラフに示す。図１０のグラフ
は、図３における昇圧回路３４０が供給する書き込み電
圧をマイナス９Ｖとし、図８におけるトップ酸化膜４２
とトンネル酸化膜４４の膜厚を一定とし、シリコン窒化
膜４３の膜厚を変化させた場合における、絶縁破壊時間
を測定したものである。

【００７６】図１０のグラフにおいて、曲線５１はトッ
プ酸化膜４２とトンネル酸化膜４４の膜厚が、それぞれ
５ｎｍと２．２ｎｍの場合であり、曲線５２はトップ酸
化膜４２とトンネル酸化膜４４の膜厚がいずれも２ｎｍ
の場合であり、曲線５３はトップ酸化膜４２とトンネル
酸化膜４４の膜厚がいずれも１ｎｍの場合である。この
曲線５１と曲線５２と曲線５３とは、図８のＭＯＮＯＳ
構造のメモリ素子のゲート絶縁膜の絶縁破壊の境界条件
となる。

【００７７】ここで電気的に一度だけ書き込み可能な読
み出し専用の第１のメモリ素子アレイ３１１の第１のゲ
ート絶縁膜の膜厚条件は、タイマー３４１の設定する書
き込み時間と曲線５１と曲線５２と曲線５３で示される
条件、ならびに曲線５１と曲線５２と曲線５３で示され
る条件より薄いゲート絶縁膜であることを満たす必要が
ある。

【００７８】図３に示すタイマー３４１が定める書き込
み時間が１０ｍｓｅｃの場合には、図１０のグラフから
明らかなように、電気的に一度だけ書き込み可能な読み
出し専用である第１のメモリ素子アレイ３１１のメモリ
素子のゲート絶縁膜のシリコン窒化膜４３の膜厚を、曲
線５２の場合には８ｎｍ以下とし、曲線５３の場合には
１２ｎｍ以下にするとゲート絶縁膜の絶縁破壊条件を満
たす。

【００７９】ただしここで、トップ酸化膜４２とトンネ
ル酸化膜４４との膜厚が、いずれも１ｎｍの条件では、
曲線５３よりシリコン窒化膜４３の厚さを６ｎｍより薄
くしても、絶縁破壊時間は短縮されることはなく、薄膜
化の効果は得られない。書き込み後の第１のメモリ素子
アレイ３１１のメモリ素子は、ゲートとドレイン間、ゲ
ートとソース間、ゲートと基盤間の少なくとも一つが短
絡状態となる。

【００８０】電気的に書き込み消去可能な第２のメモリ
素子アレイ３２１のメモリ素子への書き込み消去方法
は、メモリ素子のゲート絶縁膜の膜厚が、図１０の絶縁
破壊が生じるゲート絶縁膜の膜厚を満たさない条件にお
いて、通常のＥＥＰＲＯＭと同じである。

【００８１】続いて、図３に示す構成の半導体記憶装置
の書き込み方法について述べる。書換えを行うデータの
書き込みは第２のメモリブロック３２０に対して行われ
る。このとき外部からのアドレス信号は、アドレス制御
回路３３３によって第２のアドレスバッファ３２５に伝
達され、第２のＸデコーダ３２３と第２のＹデコーダ３
２２とによって、第２のメモリ素子アレイ３２１の一部
分を選択する。

【００８２】データは、データＩ／Ｏ制御回路３３２を
通して１／Ｏバッファ３３１に入力して、選択された第
２のメモリ素子アレイ３２１のメモリ素子に書き込まれ
る。

【００８３】書換えを必要としないデータの書き込み
は、第１のメモリブロック３１０に対して行われる。外
部からのアドレス信号はアドレス制御回路３３３によっ
て第１のアドレスバッファ３１５に伝達され、第１のＸ
デコーダ３１３と第１のＹデコーダ３１２とによって、
第１のメモリ素子アレイ３１１の一部分を選択する。

【００８４】データは、データＩ／Ｏ制御回路３３２を
通して１／Ｏバッファ３３１に入力して、選択した第１
のメモリ素子アレイ３１１のメモリ素子に書き込まれ
る。

【００８５】この半導体記憶装置からの読み出しは、外
部から与えられたアドレス信号は、アドレス制御回路３
３３によって第１のアドレスバッファ３１５と第２のア
ドレスバッファ３２５との一方に伝達され、データＩ／
Ｏ制御回路３３２はＩ／Ｏバッファ３３１の出力を外部
のデータバスに出力する。

【００８６】なお半導体記憶装置を構成する昇圧回路３
４０は、半導体記憶装置３の外部に設けてもかまわな
い。

【００８７】以上説明したように、請求項８の発明によ
れば、電気的に一度だけ書き込み可能な読み出し専用の
第１のメモリ素子アレイ３１１のメモリ素子のゲート絶
縁膜の膜厚を、電気的に書き込み消去可能な第２のメモ
リ素子アレイ３２１のメモリ素子のゲート絶縁膜の膜厚
より薄くすることで、構造は電気的に書き換え可能なメ
モリ素子のＭＯＮＯＳ構造と全く同一構造で、さらに、
書き込みに要する電圧と時間とが同一な電気的に一度だ
け書き込み可能な読み出し専用のメモリ素子を構成する
ことが可能となり、半導体記憶装置の応用範囲を大幅に
広げることができる。

【００８８】つぎに、請求項１０の発明について図面を
参照しながら説明する。図４は本発明の半導体記憶装置
の他の実施例を示す回路ブロック図である。

【００８９】図４に示すように、半導体記憶装置４は、
電気的に一度だけ書き込み可能な読み出し専用の第１の
メモリブロック４１０と、電気的に書き込み消去可能な
第２のメモリブロック４２０とを備えており、さらにこ
れら２つの第１のメモリブロック４１０と第２のメモリ
ブロック４２０との入出力と書き込み電圧と書き込み時
間とを制御するコントロールブロック４３０とにより構
成する。

【００９０】さらにまた、第１のメモリブロック４１０
および第２のメモリブロック４２０は、それぞれ第１の
メモリ素子アレイ４１１と第２のメモリ素子アレイ４２
１、第１のＹデコーダ４１２と第２のＹデコーダ４２
２、第１のＸデコーダ４１３と第２のＸデコーダ４２
３、第１のアドレスバッフ４１５と第２のアドレスバッ
ファ４２５、第１の昇圧回路４１４と第２の昇圧回路４
２４、および第１のタイマー４１６と第２のタイマー４
２６とによって構成する。

【００９１】このうち２つの第１の昇圧回路４１４と第
２の昇圧回路４２４は異なる書き込み電圧を供給し、第
１の昇圧回路４１４は第２の昇圧回路４２４よりも高い
書き込み電圧を供給する。

【００９２】さらに、２つの第１のタイマー４１６と第
２のタイマー４２６とは、異なる書き込み時間を定め、
第１のタイマー４１６は第２のタイマー４２６よりも短
い書き込み時間を定める。

【００９３】コントロールブロック４３０は外部のデー
タバスとＩ／Ｏバッファ４３１とを接続しデータの入出
力を制御するデータＩ／Ｏ制御回路４３２と、外部のア
ドレスバスに接続されアドレスの選択と出力先の選択を
行うアドレス制御回路４３３と、外部からの書き込み時
間選択信号によって２つの第１の昇圧回路４１４と第２
の昇圧回路４２４との一方を選択する書き込み電圧制御
回路４３４と、外部からの書き込み時間選択信号により
２つの第１のタイマー４１６と第２のタイマー４２６と
の一方を選択する書き込み時間制御回路４３５とによっ
て構成する。

【００９４】本実施例では電気的に一度だけ書き込み可
能な読み出し専用である第１のメモリ素子アレイ４１
１、および電気的に書き込み消去可能な第２のメモリ素
子アレイ４２１は、ともにＭＯＮＯＳ（金属−酸化膜−
窒化膜−酸化膜−半導体）構造であり、かつ、同時形成
による同一の膜厚条件のメモリ素子を用いて構成してい
る。

【００９５】図８に示す断面図に、第１のメモリ素子ア
レイ４１１と第２のメモリ素子アレイ４２１とのメモリ
素子のゲート絶縁膜の構造を模式的に示す。ゲート絶縁
膜とは、ゲート電極４１側より、二酸化シリコン膜から
なるトップ酸化膜４２と、シリコン窒化膜４３と、二酸
化シリコン膜からなるトンネル酸化膜４４との３層構造
の絶縁膜である。

【００９６】つぎに、図８に示すＭＯＮＯＳ構造のメモ
リ素子のゲート電圧と絶縁破壊時間との関係の一実施例
を図９のグラフに示す。このゲート電圧と絶縁破壊時間
との関係を示す図９のグラフを用いて、電気的に一度だ
け書き込み可能な読みだし専用の第１のメモリ素子アレ
イ４１１への書き込み動作を説明する。

【００９７】図９のグラフにおいて、曲線５０が絶縁破
壊の境界条件となり、曲線５０で示される条件、ならび
に曲線５０で示される条件より高い書き込み電圧、もし
くは長い書き込み時間でゲート絶縁膜に絶縁破壊が生じ
る。

【００９８】図４に示す第２の昇圧回路４２４が供給す
る書き込み電圧がマイナス９Ｖであり、第２のタイマー
４２６が定める書き込み時間が１０ｍｓｅｃである場合
においては、図９のグラフから明らかなように、図８に
示すＭＯＮＯＳ構造のメモリ素子のゲート絶縁膜を絶縁
破壊することはできない。また、この第２の昇圧回路４
２４と第２のタイマー４２６とには、電気的に書き込み
消去可能な第２のメモリ素子アレイ４２１のメモリ素子
の性能と寿命から適切値が設定されているため変更はで
きない。

【００９９】図４に示す第１の昇圧回路４１４が供給す
る書き込み電圧が、マイナス１５Ｖである場合には、図
９のグラフから明らかなように、第１のタイマー４１６
の設定値が２ｍｓｅｃ以上において、電気的に一度だけ
書き込み可能な読みだし専用である第１のメモリ素子ア
レイ４１１のメモリ素子のゲート絶縁膜の絶縁破壊条件
を満たす。同様に、第１の昇圧回路４１５が供給する書
き込み電圧がマイナス１８Ｖである場合には、第１のタ
イマーの設定値は２０μｓｅｃ以上である。

【０１００】第１の昇圧回路４１４が供給する書き込み
電圧を、第２の昇圧回路４２４が供給する書き込み電圧
よりも負側に高くすることによって、第１のタイマー４
１６の定める書き込み時間は、第２のタイマー４２６の
定める書き込み時間より短くできる。書き込み後の第１
のメモリ素子アレイ４１１のメモリ素子はゲートとドレ
イン間、ゲートとソース間、ゲートと基盤間の少なくと
も一つが短絡状態となる。

【０１０１】電気的に書き込み消去可能な第２のメモリ
素子アレイ４２１のメモリ素子への書き込み消去方法
は、書き込み電圧と書き込み消去時間が、図９のグラフ
の絶縁破壊条件を満たさない条件において、通常のＥＥ
ＰＲＯＭと同じである。

【０１０２】続いて、図４に示す構成の半導体記憶装置
の書き込み方法について述べる。書換えを行うデータの
書き込みは第２のメモリブロック４２０に対して行われ
る。このとき外部からのアドレス信号は、アドレス制御
回路４３３によって第２のアドレスバッファ４２５に伝
達され、第２のＸデコーダ４２３と第２のＹデコーダ４
２２とによって、第２のメモリ素子アレイ４２１の一部
分を選択する。

【０１０３】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路４３４に入力し、第２の昇圧
回路４２４を動作状態にする。

【０１０４】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路４３５に入力し、第２のタイ
マー４２６を動作状態にする。

【０１０５】またさらに、データはデータＩ／Ｏ制御回
路４３２を通して、１／Ｏバッファ４３１に入力して、
選択された第２のメモリ素子アレイ４２１のメモリ素子
に書き込まれる。この書き込み動作において、第１の昇
圧回路４１４は書き込み電圧を供給することはない。

【０１０６】書換えを必要としないデータの書き込み
は、第１のメモリブロック４１０に対して行われる。外
部からのアドレス信号は、アドレス制御回路４３３によ
って第１のアドレスバッファ４１５に伝達され、第１の
Ｘデコーダ４１３と第１のＹデコーダ４１２とによっ
て、第１のメモリ素子アレイ４１１の一部分を選択す
る。

【０１０７】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路４３４に入力し、第１の昇圧
回路４１４を動作状態にし、選択した第１のメモリ素子
アレイ４１１のメモリ素子のゲート絶縁膜を、絶縁破壊
する電圧の供給を行う。

【０１０８】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路４３５に入力し、第１のタイ
マー４１６を動作状態にし、選択した第１のメモリ素子
アレイ４１１のメモリ素子のゲートに第１の昇圧回路４
１４が供給する電圧を、定めた書き込み時間だけ印加す
る。

【０１０９】また、データはデータＩ／Ｏ制御回路４３
２を通して１／Ｏバッファ４３１に入力し、選択した第
１のメモリ素子アレイ４１１のメモリ素子に書き込まれ
る。この書き込み動作において、第２の昇圧回路４２４
は書き込み電圧を供給することはない。

【０１１０】この半導体記憶装置からの読み出しは、外
部から与えられたアドレス信号は、アドレス制御回路４
３３によって第１のアドレスバッファ４１５と第２のア
ドレスバッファ４２５との一方に伝達され、データＩ／
Ｏ制御回路４３２はＩ／Ｏバッファ４３１の出力を外部
のデータバスに出力する。

【０１１１】なお半導体記憶装置を構成する昇圧回路４
１４、４２４は、半導体記憶装置４の外部に設けてもか
まわない。

【０１１２】以上説明したように、請求項１０の発明に
よれば、第１の昇圧回路４１４と第１のタイマー４１６
とを設けることにより、構造は電気的に書き換え可能な
メモリ素子のＭＯＮＯＳ構造と全く同一構造で、さら
に、高速で電気的に一度だけ書き込み可能な読み出し専
用のメモリ素子を構成することが可能となり、半導体記
憶装置の応用範囲を大幅に広げることができる。

【０１１３】つぎに、請求項１４の発明について図面を
参照しながら説明する。図５は本発明の半導体記憶装置
の他の実施例を示す回路ブロック図である。

【０１１４】図５に示すように、半導体記憶装置５は、
電気的に一度だけ書き込み可能な読み出し専用の第１の
メモリブロック５１０と、電気的に書き込み消去可能な
第２のメモリブロック５２０とを備えており、さらにこ
れら２つの第１のメモリブロック５１０と第２のメモリ
ブロック５２０との入出力と書き込み電圧とを制御する
コントロールブロック５３０と、これら２つの第１のメ
モリブロック５１０と第２のメモリブロック５２０とに
共通の書き込み時間を定めるタイマー５４０とにより構
成する。

【０１１５】またさらに、第１のメモリブロック５１０
および第２のメモリブロック５２０は、それぞれ第１の
メモリ素子アレイ５１１と第２のメモリ素子アレイ５２
１、第１のＹデコーダ５１２と第２のＹデコーダ５２
２、第１のＸデコーダ５１３と第２のＸデコーダ５２
３、第１のアドレスバッファ５１５と第２のアドレスバ
ッファ５２５、および第１の昇圧回路５１４と第２の昇
圧回路５２４とによって構成する。

【０１１６】このうち２つの第１の昇圧回路５１４と第
２の昇圧回路５２４とは、異なる書き込み電圧を供給
し、第１の昇圧回路５１４は第２の昇圧回路５２４より
も低い書き込み電圧を供給する。

【０１１７】コントロールブロック５３０は外部のデー
タバスとＩ／Ｏバッファ５３１とを接続しデータの入出
力を制御するデータＩ／Ｏ制御回路５３２と、外部のア
ドレスバスに接続されアドレスの選択と出力先の選択を
行うアドレス制御回路５３３と、外部からの書き込み時
間選択信号により２つの第１の昇圧回路５１４と第２の
昇圧回路５２４との一方を選択する書き込み電圧制御回
路５３４とによって構成する。

【０１１８】本実施例では電気的に一度だけ書き込み可
能な読み出し専用である第１のメモリ素子アレイ５１
１、および電気的に書き込み消去可能な第２のメモリ素
子アレイ５２１とは、ともにＭＯＮＯＳ（金属−酸化膜
−窒化膜−酸化膜−半導体）構造である。ただし、電気
的に一度だけ書き込み可能な読みだし専用の第１のメモ
リ素子アレイ５１１のメモリ素子のゲート絶縁膜の厚さ
は、電気的に書き込み消去可能な第２のメモリ素子アレ
イ５２１のメモリ素子のゲート絶縁膜の厚さより薄い。

【０１１９】図８に示す断面図に、第１のメモリ素子ア
レイ５１１と第２のメモリ素子アレイ５２１とのメモリ
素子のゲート絶縁膜の構造を模式的に示す。ゲート絶縁
膜とは、ゲート電極４１側より、二酸化シリコン膜から
なるトップ酸化膜４２と、シリコン窒化膜４３と、二酸
化シリコン膜からなるトンネル酸化膜４４との３層構造
の絶縁膜である。

【０１２０】つぎに、図８に示すＭＯＮＯＳ構造のメモ
リ素子のシリコン窒化膜の膜厚とメモリ素子のゲート絶
縁膜が絶縁破壊に至るゲート電圧（これより絶縁破壊電
圧と記載する）との関係の一実施例を図１１のグラフに
示す。

【０１２１】図１１に示すグラフは、図５におけるタイ
マー５４０が定める書き込み時間を１０ｍｓｅｃとし、
図８におけるトップ酸化膜４２とトンネル酸化膜４４の
膜厚を一定とし、シリコン窒化膜４３の膜厚を変化させ
た場合における絶縁破壊電圧を測定したものである。

【０１２２】図１１のグラフにおいて、曲線５４はトッ
プ酸化膜４２とトンネル酸化膜４４との膜厚がいずれも
２ｎｍの場合であり、曲線５５はトップ酸化膜４２とト
ンネル酸化膜４４の膜厚とがいずれも１ｎｍの場合であ
る。この曲線５４と曲線５５とは、図８のＭＯＮＯＳ構
造のメモリ素子のゲート絶縁膜の絶縁破壊の境界条件と
なる。

【０１２３】図５に示す電気的に一度だけ書き込み可能
な読み出し専用の第１のメモリ素子アレイ５１１の第１
のゲート絶縁膜の膜厚条件は、第１の昇圧回路５１４が
供給する書き込み電圧と曲線５４と曲線５５とで示され
る膜厚と、ならびに曲線５４と曲線５５とで示される膜
厚より薄いゲート絶縁膜であることを満たす必要があ
る。

【０１２４】図５に示す第１の昇圧回路５１４が供給す
る書き込み電圧がマイナス７Ｖの場合においては、図１
１のグラフから明らかなように、電気的に一度だけ書き
込み可能な読み出し専用である第１のメモリ素子アレイ
５１１のメモリ素子のゲート絶縁膜のシリコン窒化膜４
３の膜厚を、曲線５４の場合には４ｎｍ以下であり、曲
線５５の場合には８ｎｍ以下の膜厚にするとゲート絶縁
膜の絶縁破壊条件を満たす。

【０１２５】書き込み後の第１のメモリ素子アレイ５１
１のメモリ素子は、ゲートとドレイン間、ゲートとソー
ス間、ゲートと基盤間の少なくとも一つが短絡状態とな
る。

【０１２６】電気的に書き込み消去可能な第２のメモリ
素子アレイ５２１のメモリ素子への書き込み消去方法
は、メモリ素子のゲート絶縁膜が、図１１のグラフの絶
縁破壊条件を満たさない条件において、通常のＥＥＰＲ
ＯＭと同じである。

【０１２７】続いて、図５に示す構成の半導体記憶装置
における書き込み方法について述べる。書換えを行うデ
ータの書き込みは、第２のメモリブロック５２０に対し
て行われる。このとき外部からのアドレス信号はアドレ
ス制御回路５３３によって第２のアドレスバッファ５２
５に伝達され、第２のＸデコーダ５２３と第２のＹデコ
ーダ５２２とによって、第２のメモリ素子アレイ５２１
の一部分を選択する。

【０１２８】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路５３４に入力し、第２の昇圧
回路５２４を動作状態にする。

【０１２９】また、データはデータＩ／Ｏ制御回路５３
２を通して１／Ｏバッファ５３１に入力して、選択され
た第２のメモリ素子アレイ５２１のメモリ素子に書き込
まれる。この書き込み動作において、第１の昇圧回路５
１４は書き込み電圧を供給することはない。

【０１３０】書き換えを必要としないデータの書き込み
は、第１のメモリブロック５１０に対して行われる。外
部からのアドレス信号はアドレス制御回路５３３によっ
て第１のアドレスバッファ５１５に伝達され、第１のＸ
デコーダ５１３と第１のＹデコーダ５１２によって第１
のメモリ素子アレイ５１１の一部分を選択する。

【０１３１】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路５３４に入力し、第１の昇圧
回路５１４を動作状態にし、選択した第１のメモリ素子
アレイ５１１のメモリ素子のゲート絶縁膜を絶縁破壊す
る電圧の供給を行う。

【０１３２】また、データはデータＩ／Ｏ制御回路５３
２を通して１／Ｏバッファ５３１に入力し、選択した第
１のメモリ素子アレイ５１１のメモリ素子に書き込まれ
る。この書き込み動作において、第２の昇圧回路５２４
は書き込み電圧を供給することはない。

【０１３３】この半導体記憶装置からの読み出しは、外
部から与えられたアドレス信号は、アドレス制御回路５
３３によって第１のアドレスバッファ５１５と第２のア
ドレスバッファ５２５との一方に伝達され、データＩ／
Ｏ制御回路５３２はＩ／Ｏバッファ５３１の出力を外部
のデータバスに出力する。

【０１３４】なお半導体記憶装置を構成する昇圧回路５
１４、５２４は、半導体記憶装置５の外部に設けてもか
まわない。

【０１３５】以上説明したように、請求項１４の発明に
よれば、第１の昇圧回路５１４を設けることと、電気的
に一度だけ書き込み可能な読み出し専用の第１のメモリ
素子アレイ５１１のメモリ素子のゲート絶縁膜を薄くす
ることにより、構造は電気的に書き換え可能なメモリ素
子のＭＯＮＯＳ構造と全く同一構造で、さらに、書き込
みに要する時間が同一で、書き込みに要する電圧が書き
込み消去可能な第２のメモリ素子アレイ５２１の書き込
み電圧より低い、電気的に一度だけ書き込み可能な読み
出し専用のメモリ素子を構成することが可能となり、半
導体記憶装置の応用範囲を大幅に広げることができる。

【０１３６】つぎに、請求項１８の発明について図面を
参照しながら説明する。図６は本発明の半導体記憶装置
の他の実施例を示す回路ブロック図である。

【０１３７】図６に示すように、半導体記憶装置６は電
気的に一度だけ書き込み可能な読み出し専用の第１のメ
モリブロック６１０と、電気的に書き込み消去可能な第
２のメモリブロック６２０と、さらにこれら２つの第１
のメモリブロック６１０と第２のメモリブロック６２０
との入出力と書き込み時間とを制御するコントロールブ
ロック６３０と、これら２つの第１のメモリブロック６
１０と第２のメモリブロック６２０とに同電圧の書き込
み電圧を供給する昇圧回路６４０とにより構成する。

【０１３８】さらに、第１のメモリブロック６１０およ
び第２のメモリブロック６２０は、それぞれ第１のメモ
リ素子アレイ６１１と第２のメモリ素子アレイ６２１、
第１のＹデコーダ６１２と第２のＹデコーダ６２２、第
１のＸデコーダ６１３と第２のＸデコーダ６２３、第１
のアドレスバッファ６１５と第２のアドレスバッファ６
２５、および第１のタイマー６１４と第２のタイマー６
２４とによって構成する。

【０１３９】このうち第１のタイマー６１４と第２のタ
イマー６２４とは、異なる書き込み時間を定め、第１の
タイマー６１４は第２のタイマー６２４よりも短い書き
込み時間を定める。

【０１４０】コントロールブロック６３０は、外部のデ
ータバスとＩ／Ｏバッファ６３１とを接続して、データ
の入出力を制御するデータＩ／Ｏ制御回路６３２と、外
部のアドレスバスに接続し、アドレスの選択と出力先の
選択を行うアドレス制御回路６３３と、外部からの書き
込み時間選択信号により２つの第１のタイマー６１４と
第２のタイマー６２４との一方を選択する書き込み時間
制御回路６３４とによって構成する。

【０１４１】図６に示す本実施例では、第１のメモリ素
子アレイ６１１および第２のメモリ素子アレイ６２１
は、ともにＭＯＮＯＳ構造である。ただし、電気的に一
度だけ書き込み可能な読み出し専用の第１のメモリ素子
アレイ６１１のゲート絶縁膜の厚さは第２のメモリ素子
アレイ６２１のゲート絶縁膜の厚さより薄い。

【０１４２】図８にＭＯＮＯＳ構造のメモリ素子のゲー
ト絶縁膜の構造を模式的に示す。ゲート絶縁膜とは、ゲ
ート電極４１側より二酸化シリコン膜からなるトップ酸
化膜４２と、シリコン窒化膜４３と、二酸化シリコン膜
からなるトンネル酸化膜４４との３層構造の絶縁膜であ
る。

【０１４３】つぎに、図８のＭＯＮＯＳ構造のメモリ素
子のシリコン窒化膜４３の膜厚と絶縁破壊時間との関係
の一実施例を図１０のグラフに示す。

【０１４４】図１０のグラフは、図６における昇圧回路
６４０が供給する書き込み電圧をマイナス９Ｖとし、図
８におけるトップ酸化膜４２とトンネル酸化膜４４の膜
厚を一定とし、シリコン窒化膜４３の膜厚を変化させた
場合における絶縁破壊時間を測定したものである。

【０１４５】図１０のグラフにおいて、曲線５１はトッ
プ酸化膜４２とトンネル酸化膜４４の膜厚がそれぞれ５
ｎｍと２．２ｎｍの場合であり、これに対して曲線５２
はトップ酸化膜４２とトンネル酸化膜４４の膜厚がいず
れも２ｎｍの場合であり、曲線５３はトップ酸化膜４２
とトンネル酸化膜４４の膜厚がいずれも１ｎｍの場合で
ある。この曲線５１と曲線５２と曲線５３とは、図８の
ＭＯＮＯＳ構造のメモリ素子のゲート絶縁膜の絶縁破壊
の境界条件となる。

【０１４６】ここで電気的に一度だけ書き込み可能な読
み出し専用の第１のメモリ素子アレイ６１１の第１のゲ
ート絶縁膜の膜厚条件と、第１のタイマー６１４の設定
条件とは、曲線５１と曲線５２と曲線５３で示す条件、
ならびに曲線５１と曲線５２とで示す条件より膜厚が薄
いゲート絶縁膜、もしくは絶縁破壊時間よりも長い書き
込み時間を満たす必要がある。

【０１４７】図６に示す第２のタイマー６２４が定める
書き込み時間が１０ｍｓｅｃの場合には、図１０のグラ
フから明らかなように、メモリ素子のゲート絶縁膜のシ
リコン窒化膜４３の膜厚を、曲線５２の場合には８ｎｍ
以下とし、曲線５３の場合には１２ｎｍ以下の膜厚にす
るとゲート絶縁膜の絶縁破壊条件を満たす。

【０１４８】さらに、トップ酸化膜４２とトンネル酸化
膜４４との厚さがいずれも２ｎｍの条件である曲線５２
では、メモリ素子のゲート絶縁膜のシリコン窒化膜４３
の膜厚が４ｎｍ場合には、２００μｓｅｃまで絶縁破壊
時間を短縮できる。

【０１４９】トップ酸化膜４２とトンネル酸化膜４４と
の厚さが、いずれも１ｎｍの条件である曲線５２では、
メモリ素子のゲート絶縁膜のシリコン窒化膜４３の膜厚
が６ｎｍ以下の場合には、１００μｓｅｃまで絶縁破壊
時間を短縮できる。

【０１５０】しかし、第２のタイマー６２４が定める書
き込み時間は、電気的に書き込み消去可能な第２のメモ
リ素子アレイ６２１のメモリ素子の性能と寿命から、適
切値が設定されているため変更はできない。

【０１５１】したがって、第１のタイマー６１４が定め
る書き込み時間は、図１０のグラフに示される絶縁破壊
条件を満たす範囲で、第２のタイマー６２４が定める書
き込み時間よりも短い書き込み時間を設定できる。

【０１５２】書き込み後の第１のメモリ素子アレイ６１
１のメモリ素子は、ゲートとドレイン間、ゲートとソー
ス間、ゲートと基盤間の少なくとも一つが短絡状態とな
る。

【０１５３】電気的に書き込み消去可能な第２のメモリ
素子アレイ６２１のメモリ素子への書き込み消去方法
は、第２のメモリ素子アレイ６２１のゲート絶縁膜の膜
厚に対して図１０のグラフの絶縁破壊条件を満たさな
い、第２のタイマー６２４の書き込み時間設定条件にお
いて、もしくは第２のタイマー６２４において設定する
書き込み時間が、図１０のグラフの絶縁破壊時間を満た
さない膜厚条件において、通常のＥＥＰＲＯＭと同じで
ある。

【０１５４】続いて、図６に示す構成の半導体記憶装置
の書き込み方法について述べる。書換えを行うデータの
書き込みは第２のメモリブロック６２０に対して行われ
る。このとき外部からのアドレス信号は、アドレス制御
回路６３３によって第２のアドレスバッファ６２５に伝
達され、第２のＸデコーダ６２３と第２のＹデコーダ６
２２によって、第２のメモリ素子アレイ６２１の一部分
を選択する。

【０１５５】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路６３４に入力し、第２のタイ
マー６２４を動作状態にする。

【０１５６】またさらに、データは、データＩ／Ｏ制御
回路６３２を通して１／Ｏバッファ６３１に入力して、
選択された第２のメモリ素子アレイ６２１のメモリ素子
に書き込まれる。

【０１５７】書換えを必要としないデータの書き込み
は、第１のメモリブロック６１０に対して行われる。外
部からのアドレス信号は、アドレス制御回路６３３によ
って第１のアドレスバッファ６１５に伝達され、第１の
Ｘデコーダ６１３と第１のＹデコーダ６１２によって、
第１のメモリ素子アレイ６１１の一部分を選択する。

【０１５８】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路６３４に入力し、第１のタイ
マー６２４を動作状態にし、選択したメモリ素子のゲー
ト絶縁膜を絶縁破壊するまで昇圧回路６４０からの電圧
の供給を行なう。

【０１５９】また、データはデータＩ／Ｏ制御回路６３
２を通して１／Ｏバッファ６３１に入力して、選択され
た第１のメモリ素子アレイ６１１のメモリ素子に書き込
まれる。

【０１６０】この半導体記憶装置からの読み出しは、外
部から与えられたアドレス信号は、アドレス制御回路６
３３によって第１のアドレスバッファ６１５と第２のア
ドレスバッファ６２５との一方に伝達され、データＩ／
Ｏ制御回路６３２はＩ／Ｏバッファ６３１の出力を外部
のデータバスに出力する。

【０１６１】なお半導体記憶装置を構成する昇圧回路６
４０は、半導体記憶装置６の外部に設けてもかまわな
い。

【０１６２】以上説明したように、請求項１８の発明に
よれば、電気的に一度だけ書き込み可能な読み出し専用
の第１のメモリ素子アレイ６１１のメモリ素子のゲート
絶縁膜の膜厚を、電気的に書き込み消去可能な第２のメ
モリ素子アレイ６２１のメモリ素子のゲート絶縁膜の膜
厚より薄くすることで、構造は電気的に書き換え可能な
メモリ素子のＭＯＮＯＳ構造と全く同一構造で、さら
に、書き込みに要する電圧が同一で、しかも、書き込み
に要する時間が短い電気的に一度だけ書き込み可能な読
み出し専用のメモリ素子を構成することが可能となり、
半導体記憶装置の応用範囲を大幅に広げることができ
る。

【０１６３】つぎに、請求項２０の発明について図面を
参照しながら説明する。図７は本発明の半導体記憶装置
の他の実施例を示す回路ブロック図である。

【０１６４】図７に示すように、半導体記憶装置７は、
電気的に一度だけ書き込み可能な読み出し専用の第１の
メモリブロック７１０と、電気的に書き込み消去可能な
第２のメモリブロック７２０とを備えており、さらにこ
れら２つの第１のメモリブロック７１０と第２のメモリ
ブロック７２０との入出力と書き込み電圧と書き込み時
間とを制御するコントロールブロック７３０とにより構
成する。

【０１６５】さらに、第１のメモリブロック７１０およ
び第２のメモリブロック７２０は、それぞれ第１のメモ
リ素子アレイ７１１と第２のメモリ素子アレイ７２１、
第１のＹデコーダ７１２と第２のＹデコーダ７２２、第
１のＸデコーダ７１３と第２のＸデコーダ７２３、第１
のアドレスバッファ７１５と第２のアドレスバッファ７
２５、第１の昇圧回路７１４と第２の昇圧回路７２４、
および第１のタイマー７１６と第２のタイマー７２６と
によって構成する。

【０１６６】このうち２つの第１の昇圧回路７１４と第
２の昇圧回路７２４は異なる書き込み電圧を供給する。

【０１６７】さらに、２つの第１のタイマー７１６と第
２のタイマー７２６とは、異なる書き込み時間を定め、
第１のタイマー７１６は第２のタイマー７２６よりも短
い書き込み時間を定める。

【０１６８】コントロールブロック７３０は外部のデー
タバスとＩ／Ｏバッファ７３１とを接続しデータの入出
力を制御するデータＩ／Ｏ制御回路７３２と、外部のア
ドレスバスに接続されアドレスの選択と出力先の選択を
行うアドレス制御回路７３３と、外部からの書き込み時
間選択信号により２つの第１の昇圧回路７１４と第２の
昇圧回路７２４との一方を選択する書き込み電圧制御回
路７３４と、外部からの書き込み時間選択信号によっ
て、２つの第１のタイマー７１６と第２のタイマー７２
６との一方を選択する書き込み時間制御回路７３５とに
よって構成する。

【０１６９】本実施例では電気的に一度だけ書き込み可
能な読み出し専用である第１のメモリ素子アレイ７１
１、および電気的に書き込み消去可能な第２のメモリ素
子アレイ７２１は、ともにＭＯＮＯＳ（金属−酸化膜−
窒化膜−酸化膜−半導体）構造である。

【０１７０】ただしここで、電気的に一度だけ書き込み
可能な読み出し専用の第１のメモリ素子アレイ７１１の
メモリ素子のゲート絶縁膜の厚さは、第２のメモリ素子
アレイ７２１のメモリ素子のゲート絶縁膜の厚さより薄
い。

【０１７１】図８に示す断面図に、第１のメモリ素子ア
レイ７１１と第２のメモリ素子アレイ７２１とのメモリ
素子のゲート絶縁膜の構造を模式的に示す。ゲート絶縁
膜とは、ゲート電極４１側より二酸化シリコン膜からな
るトップ酸化膜４２と、シリコン窒化膜４３と、二酸化
シリコン膜からなるトンネル酸化膜４４との３層構造の
絶縁膜である。

【０１７２】つぎに、図８に示すＭＯＮＯＳ構造のメモ
リ素子のゲート電圧と絶縁破壊時間との関係の一実施例
を図１２のグラフに示す。

【０１７３】図１２のグラフにおいて、メモリ素子とし
て、トップ酸化膜４２、シリコン窒化膜４３、トンネル
酸化膜４４の膜厚は、それぞれ、１ｎｍ、５ｎｍ、１ｎ
ｍを用いている。

【０１７４】図１２のグラフにおいて、曲線５６が絶縁
破壊の境界条件となり、曲線５６で示される条件、なら
びに曲線５６で示される条件より高い書き込み電圧、も
しくは長い書き込み時間でゲート絶縁膜に絶縁破壊が生
じる。

【０１７５】図７に示す電気的に書き込み消去可能な第
２のメモリ素子アレイ７２１のメモリ素子のゲート絶縁
膜として、トップ酸化膜４２、シリコン窒化膜４３、ト
ンネル酸化膜４４の膜厚がそれぞれ、５ｎｍ、１２ｎ
ｍ、２．２ｎｍを用いている場合には、第２の昇圧回路
７２４が供給する書き込み電圧はマイナス９Ｖであり、
第２のタイマー７２６が定める書き込み時間が１０ｍｓ
ｅｃである。

【０１７６】この第２の昇圧回路７２４と第２のタイマ
ー７２６とには、電気的に書き込み消去可能な第２のメ
モリ素子アレイ７２１のメモリ素子の性能と寿命から適
切値が設定されているため変更はできない。

【０１７７】図７に示す第１のタイマー７１６が定める
書き込み時間が５ｍｓｅｃである場合には、図１２のグ
ラフから明らかなように、第１の昇圧回路７１４が供給
する電圧はマイナス７Ｖ以下で、電気的に一度だけ書き
込み可能な読み出し専用である第１のメモリ素子アレイ
７１１のメモリ素子のゲート絶縁膜の絶縁破壊条件を満
たす。

【０１７８】同様に、第１のタイマー７１６が定める書
き込み時間が１０μｓｅｃである場合には、第１の昇圧
回路７１４が供給する書き込み電圧はマイナス１１Ｖ以
下である。

【０１７９】第１の昇圧回路７１４が供給する書き込み
電圧を、マイナス７Ｖよりも負に高くすることにより、
第１のタイマー７１６の定める書き込み時間は第２のタ
イマー７２６の定める書き込み時間より短くできる。

【０１８０】書き込み後の第１のメモリ素子アレイ７１
１のメモリ素子は、ゲートとドレイン間、ゲートとソー
ス間、ゲートと基盤間の少なくとも一つが短絡状態とな
る。

【０１８１】電気的に書き込み消去可能な第２のメモリ
素子アレイ７２１のメモリ素子への書き込み消去方法
は、書き込み電圧と書き込み消去時間が、図１２のグラ
フの絶縁破壊条件を満たさない条件において、通常のＥ
ＥＰＲＯＭと同じである。

【０１８２】続いて、図７に示す構成の半導体記憶装置
の書き込み方法について述べる。書換えを行うデータの
書き込みは第２のメモリブロック７２０に対して行われ
る。

【０１８３】このとき外部からのアドレス信号は、アド
レス制御回路７３３によって第２のアドレスバッファ７
２５に伝達され、第２のＸデコーダ７２３と第２のＹデ
コーダ７２２とによって、第２のメモリ素子アレイ７２
１の一部分を選択する。

【０１８４】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路７３４に入力し、第２の昇圧
回路７２４を動作状態にする。

【０１８５】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路７３５に入力し、第１のタイ
マー７２６を動作状態にする。

【０１８６】またさらに、データは、データＩ／Ｏ制御
回路７３２を通して１／Ｏバッファ７３１に入力し、選
択された第２のメモリ素子アレイ７２１のメモリ素子に
書き込まれる。

【０１８７】この書き込み動作において、第１の昇圧回
路７１４は書き込み電圧を供給することはない。

【０１８８】書換えを必要としないデータの書き込み
は、第１のメモリブロック７１０に対して行われる。外
部からのアドレス信号はアドレス制御回路７３３によっ
て第１のアドレスバッファ７１５に伝達され、第１のＸ
デコーダ７１３と第１のＹデコーダ７１２によって第１
のメモリ素子アレイ７１１の一部分を選択する。

【０１８９】同様に外部からの書き込み電圧選択信号
は、書き込み電圧制御回路７３４に入力し、第１の昇圧
回路７１４を動作状態にし、選択した第１のメモリ素子
アレイ７１１のメモリ素子のゲート絶縁膜を絶縁破壊す
る電圧の供給を行う。

【０１９０】同様に外部からの書き込み時間選択信号
は、書き込み時間制御回路７３５に入力し、第１のタイ
マー７１６を動作状態にし、選択した第１のメモリ素子
アレイ７１１のメモリ素子のゲートに第１の昇圧回路７
１４が供給する電圧を、定めた書き込み時間だけ印加す
る。

【０１９１】また、データはデータＩ／Ｏ制御回路７３
２を通して１／Ｏバッファ７３１に入力し、選択した第
１のメモリ素子アレイ７１１のメモリ素子に書き込まれ
る。

【０１９２】この書き込み動作において、第２の昇圧回
路７２４は書き込み電圧を供給することはない。

【０１９３】この半導体記憶装置からの読み出しは、外
部から与えられたアドレス信号は、アドレス制御回路７
３３によって第１のアドレスバッファ７１５と第２のア
ドレスバッファ７２５との一方に伝達され、データＩ／
Ｏ制御回路７３２はＩ／Ｏバッファ７３１の出力を外部
のデータバスに出力する。

【０１９４】なお半導体記憶装置を構成する昇圧回路７
１４、７２４は、半導体記憶装置７の外部に設けてもか
まわない。

【０１９５】以上説明したように、請求項２０の発明に
よれば、第１の昇圧回路７１４と第１のタイマー７１６
とを設けることにより、構造は電気的に書き換え可能な
メモリ素子のＭＯＮＯＳ構造と全く同一構造で、さら
に、高速で電気的に一度だけ書き込み可能な読み出し専
用のメモリ素子を構成することが可能となり、半導体記
憶装置の応用範囲を大幅に広げることができる。

【０１９６】つぎに、請求項２４の半導体記憶装置の書
き込み方法について図面を参照しながら説明する。

【０１９７】図１３のグラフは、図８に示すＭＯＮＯＳ
構造のメモリ素子のゲート電圧とゲート電流密度との関
係の一実施例である。図１３のグラフにおいて、横軸は
ゲート電圧の絶対値を示し、縦軸はゲート電流密度を示
す。

【０１９８】メモリ素子として、トップ酸化膜４２、シ
リコン窒化膜４３、トンネル酸化膜４４の膜厚は、それ
ぞれ、５ｎｍ、１２ｎｍ、２．２ｎｍを用いている。

【０１９９】図１３のグラフにおいて、曲線５７はゲー
ト電極４１に負の電圧を印加する場合を示し、曲線５８
はゲート電極４１に正の電圧を印加する場合を示してい
る。

【０２００】曲線５８はゲート電圧Ｖｇが１９Ｖで過剰
電流が流れており、このゲート電圧でゲート絶縁膜が絶
縁破壊していることが示されている。

【０２０１】一方、曲線５７はゲート電圧Ｖｇの絶対値
が１５Ｖで過剰電流が流れている。

【０２０２】つまり、負のゲート電圧を印加する場合の
方が、正のゲート電圧を印加する場合に比べて、４Ｖほ
ど低電圧でゲート絶縁膜を絶縁破壊することが可能であ
る。

【０２０３】したがって、電気的に一度だけ書き込み可
能な読み出し専用のメモリ素子のゲートには、負の高い
電圧を印加する方が、正の電圧を印加するよりは書き込
みが容易である。

【０２０４】書き込み後のメモリ素子はゲートとドレイ
ン間、ゲートとソース間、ゲートと基盤間の少なくとも
一つが短絡状態である。

【０２０５】

【発明の効果】以上説明したように、本発明によれば、
電気的に書き換え可能な半導体記憶装置のＰＲＯＭから
なるメモリブロックにおいて、シリコンクズの発生やパ
ッシベーション膜の劣化を起こさない。したがって、半
導体素子の特性劣化が発生しない。さらに、構造は電気
的に書換え可能なメモリ素子のＭＯＮＯＳ構造と全く同
一で、高温状態においても、α線を照射されてもデータ
を消失することのない、書き込み可能な不揮発性メモリ
を得ることが可能となり、半導体記憶装置の応用範囲を
大幅に広げることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図２】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図３】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図４】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図５】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図６】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図７】本発明の実施例における半導体記憶装置を示す
回路ブロック図である。

【図８】本発明の実施例におけメモリ素子を示す断面図
である。

【図９】本発明の電気的に一度だけ書き込み可能なメモ
リ素子の情報の書き込み例を示し、ゲート電圧と絶縁破
壊時間との関係を示すグラフである。

【図１０】本発明の電気的に一度だけ書き込み可能なメ
モリ素子の情報の書き込み例を示し、ゲート絶縁膜の膜
厚と絶縁破壊時間との関係を示すグラフである。

【図１１】本発明の電気的に一度だけ書き込み可能なメ
モリ素子の情報の書き込み例を示し、ゲート絶縁膜の膜
厚と絶縁破壊電圧との関係を示すグラフである。

【図１２】本発明の電気的に一度だけ書き込み可能なメ
モリ素子の情報の書き込み例を示し、ゲート電圧と絶縁
破壊時間との関係を示すグラフである。

【図１３】本発明の電気的に一度だけ書き込み可能なメ
モリ素子の情報の書き込み例を示し、ゲート電圧とゲー
ト電流密度との関係を示すグラフである。

【符号の説明】

１半導体記憶装置１１０第１のメモリブロック１１１第１のメモリ素子アレイ１１４第１の昇圧回路１２０第２のメモリブロック１２１第２のメモリ素子アレイ１２４第２の昇圧回路１３０コントロールブロック１３４書き込み電圧制御回路１４０タイマー

Claims

【特許請求の範囲】

【請求項１】電気的に一度だけ書き込み可能な読み出
し専用の第１のメモリブロックと、電気的に書き込み消
去可能な第２のメモリブロックと、第１のメモリブロッ
クと第２のメモリブロックの入出力と書き込み消去電圧
とを制御するコントロールブロックと、第１のメモリブ
ロックと第２のメモリブロックとに情報を書き込む時間
を定めたタイマーとを備え、第１のメモリブロックは情
報を書き込むための高電圧を供給する第１の昇圧回路と
第１のメモリ素子アレイとを有し、第２のメモリブロッ
クは情報を書き込み消去するための高電圧を供給する第
２の昇圧回路と第２のメモリ素子アレイとを有すること
を特徴とする半導体記憶装置。
【請求項２】半導体記憶装置を構成する第１のメモリ
ブロックの第１の昇圧回路は、第２のメモリブロックの
第２の昇圧回路より高い電圧を供給することを特徴とす
る請求項１に記載の半導体記憶装置。
【請求項３】半導体記憶装置を構成する第１のメモリ
ブロックの第１の昇圧回路は、半導体記憶装置の外部に
有することを特徴とする請求項１に記載の半導体記憶装
置。
【請求項４】半導体記憶装置を構成する第１のメモリ
ブロックの第１の昇圧回路と第２のメモリブロックの第
２の昇圧回路とは、半導体記憶装置の外部に有すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項５】電気的に一度だけ書き込み可能な読み出
し専用の第１のメモリブロックと、電気的に書き込み消
去可能な第２のメモリブロックと、第１のメモリブロッ
クと第２のメモリブロックの入出力と書き込み消去時間
とを制御するコントロールブロックと、第１のメモリブ
ロックと第２のメモリブロックとに書き込み消去電圧を
供給する昇圧回路とを備え、第１のメモリブロックは情
報の書き込み時間を定めた第１のタイマーと第１のメモ
リ素子アレイとを有し、第２のメモリブロックは情報の
書き込み消去時間を定めた第２のタイマーと第２のメモ
リ素子アレイとを有することを特徴とする半導体記憶装
置。
【請求項６】半導体記憶装置を構成する第１のメモリ
ブロックの第１のタイマーは、第２のメモリブロックの
第２のタイマーより長い書き込み時間を定めることを特
徴とする請求項５に記載の半導体記憶装置。
【請求項７】半導体記憶装置を構成する昇圧回路は、
半導体記憶装置の外部に有することを特徴とする請求項
５に記載の半導体記憶装置。
【請求項８】電気的に一度だけ書き込み可能な読み出
し専用の第１のメモリブロックと、電気的に書き込み消
去可能な第２のメモリブロックと、第１のメモリブロッ
クと第２のメモリブロックの入出力を制御するコントロ
ールブロックと、第１のメモリブロックと第２のメモリ
ブロックとに書き込み消去電圧を供給する昇圧回路と、
第１のメモリブロックと第２のメモリブロックとに情報
を書き込む時間を定めたタイマーとを備え、第１のメモ
リブロックは第１の膜厚のゲート絶縁膜からなる第１の
メモリ素子アレイを有し、第２のメモリブロックは第１
のメモリ素子アレイのゲート絶縁膜の膜厚より厚い第２
の膜厚のゲート絶縁膜からなる第２のメモリ素子アレイ
を有することを特徴とする半導体記憶装置。
【請求項９】半導体記憶装置を構成する昇圧回路は、
半導体記憶装置の外部に有することを特徴とする請求項
８に記載の半導体記憶装置。
【請求項１０】電気的に一度だけ書き込み可能な読み
出し専用の第１のメモリブロックと、電気的に書き込み
消去可能な第２のメモリブロックと、第１のメモリブロ
ックと第２のメモリブロックの入出力と書き込み消去電
圧と書き込み消去時間とを制御するコントロールブロッ
クとを備え、第１のメモリブロックは情報を書き込むた
めの高電圧を供給する第１の昇圧回路と情報の書き込み
時間を定めた第１のタイマーと第１のメモリ素子アレイ
とを有し、第２のメモリブロックは情報を書き込み消去
するための高電圧を供給する第２の昇圧回路と情報の書
き込み消去時間を定めた第２のタイマーと第２のメモリ
素子アレイとを有することを特徴とする半導体記憶装
置。
【請求項１１】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路は、第２のメモリブロック
の第２の昇圧回路より高い電圧を供給することを特徴と
する請求項１０に記載の半導体記憶装置。
【請求項１２】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路は、半導体記憶装置の外部
に有することを特徴とする請求項１０に記載の半導体記
憶装置。
【請求項１３】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路と第２のメモリブロックの
第２の昇圧回路とは、半導体記憶装置の外部に有するこ
とを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１４】電気的に一度だけ書き込み可能な読み
出し専用の第１のメモリブロックと、電気的に書き込み
消去可能な第２のメモリブロックと、第１のメモリブロ
ックと第２のメモリブロックの入出力と書き込み消去電
圧とを制御するコントロールブロックと第１のメモリブ
ロックと、第２のメモリブロックとに情報を書き込む時
間を定めたタイマーとを備え、第１のメモリブロックは
情報を書き込むための高電圧を供給する第１の昇圧回路
と第１の膜厚のゲート絶縁膜からなる第１のメモリ素子
アレイとを有し、第２のメモリブロックは情報を書き込
み消去するための第２の昇圧回路と第１のメモリ素子ア
レイのゲート絶縁膜の膜厚より厚い第２の膜厚のゲート
絶縁膜からなる第２のメモリ素子アレイとを有すること
を特徴とする半導体記憶装置。
【請求項１５】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路は、第２のメモリブロック
の第２の昇圧回路より高い電圧を供給することを特徴と
する請求項１４に記載の半導体記憶装置。
【請求項１６】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路は、半導体記憶装置の外部
に有することを特徴とする請求項１４に記載の半導体記
憶装置。
【請求項１７】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路と第２のメモリブロックの
第２の昇圧回路とは、半導体記憶装置の外部に有するこ
とを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１８】電気的に一度だけ書き込み可能な読み
出し専用の第１のメモリブロックと、電気的に書き込み
消去可能な第２のメモリブロックと、第１のメモリブロ
ックと第２のメモリブロックの入出力と書き込み消去時
間とを制御するコントロールブロックと第１のメモリブ
ロックと、第２のメモリブロックとに書き込み消去電圧
を供給する昇圧回路とを備え、第１のメモリブロックは
情報の書き込み時間を定めた第１のタイマーと第１の膜
厚のゲート絶縁膜からなる第１のメモリ素子アレイとを
有し、第２のメモリブロックは情報の書き込み消去時間
を定めた第２のタイマーと第１のメモリ素子アレイのゲ
ート絶縁膜の膜厚より厚い第２の膜厚のゲート絶縁膜か
らなる第２のメモリ素子アレイとを有することを特徴と
する半導体記憶装置。
【請求項１９】半導体記憶装置を構成する昇圧回路
は、半導体記憶装置の外部に有することを特徴とする請
求項１８に記載の半導体記憶装置。
【請求項２０】電気的に一度だけ書き込み可能な読み
出し専用の第１のメモリブロックと、電気的に書き込み
消去可能な第２のメモリブロックと、第１のメモリブロ
ックと第２のメモリブロックの入出力と書き込み消去電
圧と書き込み消去時間とを制御するコントロールブロッ
クとを備え、第１のメモリブロックは情報を書き込むた
めの高電圧を供給する第１の昇圧回路と情報の書き込み
時間を定めた第１のタイマーと第１の膜厚のゲート絶縁
膜からなる第１のメモリ素子アレイとを有し、第２のメ
モリブロックは情報を書き込み消去するための第２の昇
圧回路と情報の書き込み消去時間を定めた第２のタイマ
ーと第１のメモリ素子アレイのゲート絶縁膜の膜厚より
厚い第２の膜厚のゲート絶縁膜からなる第２のメモリ素
子アレイとを有することを特徴とする半導体記憶装置。
【請求項２１】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路は、半導体記憶装置の外部
に有することを特徴とする請求項２０に記載の半導体記
憶装置。
【請求項２２】半導体記憶装置を構成する第１のメモ
リブロックの第１の昇圧回路と第２のメモリブロックの
第２の昇圧回路とは、半導体記憶装置の外部に有するこ
とを特徴とする請求項２０に記載の半導体記憶装置。
【請求項２３】半導体記憶装置を構成する第１のメモ
リブロックと第２のメモリブロックのメモリ素子アレイ
は、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導
体）構造のメモリ素子を用いることを特徴とする請求項
１あるいは請求項５あるいは請求項８あるいは請求項１
０あるいは請求項１４あるいは請求項１８あるいは請求
項２０に記載の半導体記憶装置。
【請求項２４】半導体記憶装置の第１のメモリブロッ
クの第１のメモリ素子アレイを構成するメモリ素子のゲ
ートとドレイン間、ゲートとソース間、ゲートと基盤間
の少なくとも一つに電圧を印加することにより、ゲート
とドレイン、ゲートとソース、ゲートと基盤の少なくと
も一つを短絡状態にすることを特徴とする半導体記憶装
置の書き込み方法。
【請求項２５】半導体記憶装置の第１のメモリブロッ
クのメモリ素子アレイを構成するメモリ素子のゲートに
書き込み電圧である負の高い電圧を印加することにより
書き込みを行なうことを特徴とする請求項２４に記載の
半導体記憶装置の書き込み方法。