JP2001168292A - 強誘電体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線の配線ピッチに規制されることなく
メモリセルアレイのサイズを縮小できるようにする。 【解決手段】 強誘電体メモリ装置は、強誘電体からな
る容量絶縁膜を有し、第１電極及び第２電極を持つ強誘
電体キャパシタ１１と、強誘電体キャパシタ１１におけ
る第１電極側と接続するための第１のセルプレート線Ｃ
Ｐ０１と、強誘電体キャパシタ１１における第２電極側
と接続するための第１のＢＬ０ビット線とを備えてい
る。第２電極と第１のビット線ＢＬ０との間には、強誘
電体キャパシタ１１を選択的に接続可能とするセル選択
トランジスタ１２及びデプレッション型セル選択トラン
ジスタ１３とが直列に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ面積を縮小
できる強誘電体メモリ装置に関する。

【０００２】

【従来の技術】最近、携帯端末機器やＩＣカード装置等
が普及し、低電圧、低消費電力及び高速動作が可能な不
揮発性メモリ装置の要望がますます高まっている。不揮
発性メモリ装置として、まずフラッシュメモリが挙げら
れるが、より低消費電力、高速動作が可能な強誘電体メ
モリ装置が注目されてきている。強誘電体メモリ装置は
容量絶縁膜として強誘電体を有し、その分極方向によっ
て不揮発性データを記憶する構成であるため、データの
書き換えには分極を反転させる程度の電界を印加するだ
けでよく、その結果、低電圧、低消費電力で且つ高速動
作が可能となる。

【０００３】以下、従来の強誘電体メモリ装置について
図面を参照しながら説明する。

【０００４】図９は従来の強誘電体メモリ装置における
メモリセルアレイの回路構成を示し、図１０（ａ）はメ
モリセルアレイの平面構成を示し、図１０（ｂ）は
（ａ）のＸｂ−Ｘｂ線における断面構成を示している。
ここでは、図１０（ａ）及び（ｂ）に基づいて、その構
成を製造方法として説明する。

【０００５】まず、半導体基板１０１に、セルトランジ
スタの活性領域を形成する。その後、半導体基板１０１
上に、活性領域上でセルトランジスタのゲートとなる、
例えばポリシリコンからなるワード線ＷＬ０〜ＷＬ３を
互いに間隔をおいて形成する。次に、半導体基板１０１
の上部にワード線ＷＬ０〜ＷＬ３をマスクとして、不純
物を注入し、ソース領域１０１ｓ及びドレイン領域１０
１ｄを形成する。次に、半導体基板１０１上に層間絶縁
膜１０２を形成した後、強誘電体キャパシタとセルトラ
ンジスタのソース１０１ｓとを接続するためのコンタク
トＣＳを形成する。次に、強誘電体キャパシタの例えば
プラチナ等を含む下部電極ＢＥを形成し、続いて上部電
極を形成する。この上部電極はセルプレート線ＣＰ００
〜ＣＰ３３をも兼ねる構成である。このようにして、い
わゆるスタック型キャパシタ構造のメモリセルが形成さ
れる。

【０００６】次に、半導体基板１０１上に、セルプレー
ト線ＣＰ００〜ＣＰ３３を覆うように層間絶縁１０２を
再度堆積し、その後、層間絶縁膜１０２に対して、セル
トランジスタのドレイン領域１０１ｄと接続されるビッ
ト線コンタクトＣＷを形成する。続いて、ビット線コン
タクトＣＷと接続し且つワード線ＷＬ０〜ＷＬ３と交差
する方向にビット線ＢＬ０、ＢＬ１を形成する。

【０００７】図１０（ａ）及び（ｂ）に示すように、従
来のメモリセルアレイは、１つのビット線コンタクトＣ
Ｗに対して２つのメモリセルが接続される構成である。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の強誘電体メモリ装置は、１つのビット線コンタクト
ＣＷに対して２つのメモリセルが接続されているため、
図１０（ａ）からも分かるように、各メモリセルのサイ
ズがビット線の配線ピッチに依存したレイアウトとなっ
ている。その結果、メモリセルのサイズを小さくしよう
とすると、ビット線ＢＬの配線ピッチによってセルのサ
イズが規制されてしまい、メモリセルアレイ自体のサイ
ズを縮小できないという問題がある。

【０００９】本発明は、前記従来の問題を解決し、ビッ
ト線の配線ピッチに規制されることなくメモリセルアレ
イのサイズを縮小できるようにすることを目的とする。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ビット線コンタクトとキャパシタとの間
に、セル選択トランジスタと直列に接続されるデプレッ
ション型トランジスタを挿入する構成とする。

【００１１】具体的に、本発明に係る第１の強誘電体メ
モリ装置は、基板上に形成されており、強誘電体からな
る容量絶縁膜を有し、第１電極及び第２電極を持つ強誘
電体キャパシタと、強誘電体キャパシタにおける第１電
極側と接続するためのセルプレート線と、強誘電体キャ
パシタにおける第２電極側と接続するためのビット線
と、第２電極とビット線との間に直列に接続され、強誘
電体キャパシタを選択的に接続可能とするセル選択トラ
ンジスタ及びデプレッション型セル選択トランジスタと
を備えている。

【００１２】第１の強誘電体メモリ装置において、メモ
リセルの構成を、第１のワード線がセル選択トランジス
タのゲートと接続され第２のワード線がデプレッション
型セル選択トランジスタのゲートと接続されるセルを第
１のメモリセルとすると、逆に第１のワード線がデプレ
ッション型セル選択トランジスタのゲートと接続され第
２のワード線がセル選択トランジスタのゲートと接続さ
れるセルを第２のメモリセルとすることができる。同様
に、メモリセルの構成を、第３のワード線がセル選択ト
ランジスタのゲートと接続され第４のワード線がデプレ
ッション型セル選択トランジスタのゲートと接続される
セルを第３のメモリセルとすると、逆に第３のワード線
がデプレッション型セル選択トランジスタのゲートと接
続され第４のワード線がセル選択トランジスタのゲート
と接続されるセルを第４のメモリセルとすることができ
る。その結果、デプレッション型セル選択トランジスタ
をノーマリオンとして使用すれば、第１のワード線、第
２のワード線、第３のワード線及び第４のワード線によ
り各メモリセルが独立して選択可能となるようにでき
る。このように、ビット線との接続が１コンタクト当た
り３つ以上（ここでは４つ）のメモリセルと接続できる
ようになる。その結果、メモリセルのサイズがビット線
の配線ピッチに規制されにくくなるので、メモリセルア
レイのサイズを小さくできる。

【００１３】本発明に係る第２の強誘電体メモリ装置
は、基板上に形成されており、それぞれが強誘電体から
なる容量絶縁膜を有し、第１電極及び第２電極を持つ第
１の強誘電体キャパシタ並びに第３電極及び第４電極を
持つ第２の強誘電体キャパシタと、第１の強誘電体キャ
パシタ及び第２の強誘電体キャパシタにおける第１電極
側及び第３電極側とそれぞれ接続するための少なくとも
１本のセルプレート線と、第１の強誘電体キャパシタ及
び第２の強誘電体キャパシタにおける第２電極側及び第
４電極側とそれぞれ接続するためのビット線と、第２電
極とビット線との間に直列に接続され、第１の強誘電体
キャパシタを選択的に接続可能とする第１のセル選択ト
ランジスタ及び第１のデプレッション型セル選択トラン
ジスタと、第４電極とビット線との間に直列に接続さ
れ、第２の強誘電体キャパシタを選択的に接続可能とす
る第２のセル選択トランジスタ及び第２のデプレッショ
ン型セル選択トランジスタと、第１のセル選択トランジ
スタ及び第２のデプレッション型セル選択トランジスタ
の各ゲートと接続された第１のワード線と、第２のセル
選択トランジスタ及び第１のデプレッション型セル選択
トランジスタの各ゲートと接続された第２のワード線と
を備えている。

【００１４】第２の強誘電体メモリセル装置は、第１の
強誘電体メモリ装置において、第１のワード線がセル選
択トランジスタのゲートと接続され第２のワード線がデ
プレッション型セル選択トランジスタのゲートと接続さ
れた第１のメモリセルと、第１のワード線がデプレッシ
ョン型セル選択トランジスタのゲートと接続され第２の
ワード線がセル選択トランジスタのゲートと接続された
第２のメモリセルとを有することを明示した構成であ
る。

【００１５】本発明に係る第３の強誘電体メモリセル装
置は、基板上に形成されており、それぞれが強誘電体か
らなる容量絶縁膜を有し、第１電極及び第２電極を持つ
第１の強誘電体キャパシタ並びに第３電極及び第４電極
を持つ第２の強誘電体キャパシタと、第１の強誘電体キ
ャパシタ及び第２の強誘電体キャパシタにおける第１電
極側及び第３電極側とそれぞれ接続するための少なくと
も１本のセルプレート線と、第１の強誘電体キャパシタ
及び第２の強誘電体キャパシタにおける第２電極側及び
第４電極側とそれぞれ接続するためのビット線と、第２
電極とビット線との間に直列に接続され、第１の強誘電
体キャパシタを選択的に接続可能とする第１のセル選択
トランジスタ及びデプレッション型セル選択トランジス
タと、第４電極とビット線との間に接続され、第２の強
誘電体キャパシタを選択的に接続可能とする第２のセル
選択トランジスタと、第１のセル選択トランジスタのゲ
ートと接続された第１のワード線と、デプレッション型
セル選択トランジスタ及び第２のセル選択トランジスタ
の各ゲートと接続された第２のワード線とを備えてい
る。

【００１６】第３の強誘電体メモリセル装置は、第１の
強誘電体メモリ装置における第２のメモリセルのデプレ
ッション型セル選択トランジスタを省略した構成を有し
ている。これにより、メモリセルアレイのサイズをさら
に小さくできると共に、第１のワード線のゲート付加容
量を低減できるため、第１のワード線をより高速に駆動
でき、また消費電力を低減できる。

【００１７】本発明に係る第４の誘電体メモリセル装置
は、基板上に形成されており、それぞれが強誘電体から
なる容量絶縁膜を有し、第１電極及び第２電極を持つ第
１の強誘電体キャパシタ並びに第３電極及び第４電極を
持つ第２の強誘電体キャパシタと、第１の強誘電体キャ
パシタ及び第２の強誘電体キャパシタにおける第１電極
側及び第３電極側とそれぞれ接続するための少なくとも
１本のセルプレート線と、第１の強誘電体キャパシタに
おける第２電極側と接続するための第１のビット線と、
第２電極と第１のビット線との間に直列に接続され、第
１の強誘電体キャパシタを選択的に接続可能とする第１
のセル選択トランジスタ及び第１のデプレッション型セ
ル選択トランジスタと、第２の強誘電体キャパシタにお
ける第４電極側と接続するための第２のビット線と、第
４電極と第２のビット線との間に直列に接続され、第２
の強誘電体キャパシタを選択的に接続可能とする第２の
セル選択トランジスタ及び第２のデプレッション型セル
選択トランジスタと、第１のセル選択トランジスタのゲ
ートと接続された第１のワード線と、第１のデプレッシ
ョン型セル選択トランジスタのゲートと接続された第２
のワード線と、第２のセル選択トランジスタのゲートと
接続された第３のワード線と、第２のデプレッション型
セル選択トランジスタのゲートと接続された第４のワー
ド線とを備えている。

【００１８】第４の誘電体メモリセル装置によると、第
１及び第２のワード線により選択される第１のメモリセ
ルは第１のビット線と接続され、第３及び第４のワード
線により選択される第２のメモリセルは第２のビット線
と接続されている。従って、第１のビット線と第２のビ
ット線とを隣接させると、１つのビット線コンタクトで
３つ以上のメモリセルを接続できる上に、いわゆる折り
返しビット線構造を持つ１Ｔ１Ｃ型メモリセルアレイを
実現できる。

【００１９】本発明に係る第５の強誘電体メモリ装置
は、基板上に形成されており、それぞれが強誘電体から
なる容量絶縁膜を有し、第１電極及び第２電極を持つ第
１の強誘電体キャパシタ、第３電極及び第４電極を持つ
第２の強誘電体キャパシタ、第５電極及び第６電極を持
つ第３の強誘電体キャパシタ並びに第７電極及び第８電
極を持つ第４の強誘電体キャパシタと、第１の強誘電体
キャパシタ、第２の強誘電体キャパシタ、第３の強誘電
体キャパシタ及び第４の強誘電体キャパシタにおける、
第１電極側、第３電極側、第５電極側及び第７電極側と
それぞれ接続するための少なくとも１本のセルプレート
線と、第１の強誘電体キャパシタ及び第２の強誘電体キ
ャパシタにおける第２電極側及び第４電極側とそれぞれ
接続するための第１のビット線と、第２電極と第１のビ
ット線との間に直列に接続され、第１の強誘電体キャパ
シタを選択的に接続可能とする第１のセル選択トランジ
スタ及び第１のデプレッション型セル選択トランジスタ
と、第４電極と第１のビット線との間に接続され、第２
の強誘電体キャパシタを選択的に接続可能とする第２の
セル選択トランジスタと、第３の強誘電体キャパシタに
おける第６電極側と接続するための第２のビット線と、
第６電極と第２のビット線との間に直列に接続され、第
３の強誘電体キャパシタを選択的に接続可能とする第３
のセル選択トランジスタ及び第２のデプレッション型セ
ル選択トランジスタと、第８電極と第２のビット線との
間に接続され、第４の強誘電体キャパシタを選択的に接
続可能とする第４のセル選択トランジスタと、第１のセ
ル選択トランジスタのゲートと接続された第１のワード
線と、第１のデプレッション型セル選択トランジスタ及
び第２のセル選択トランジスタの各ゲートと接続された
第２のワード線と、第３のセル選択トランジスタのゲー
トと接続された第３のワード線と、第２のデプレッショ
ン型セル選択トランジスタ及び第４のセル選択トランジ
スタの各ゲートと接続された第４のワード線とを備えて
いる。

【００２０】第５の強誘電体メモリ装置は、第４の強誘
電体メモリ装置において、第１のビット線及び第１のワ
ード線により選択されるメモリセルにデプレッション型
セル選択トランジスタを設けない構成をも含め、且つ、
第２のビット線及び第４のワード線により選択されるメ
モリセルにデプレッション型セル選択トランジスタを設
けない構成をも含めるようにしている。これにより、折
り返しビット線構造を持つ１Ｔ１Ｃ型メモリセルアレイ
を実現できる上に、メモリセルアレイのサイズを小さく
でき、さらに、第２のワード線及び第３のワード線のゲ
ート付加容量を低減できる。

【００２１】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２２】図１は本発明の第１の実施形態に係る強誘
電体メモリ装置におけるメモリセルアレイの回路構成を
示し、図２（ａ）はメモリセルアレイの平面構成を示
し、図２（ｂ）は（ａ）のIIｂ−IIｂ線における断面構
成を示している。図１に示すように、本実施形態に係る
強誘電体メモリ装置のメモリセルアレイは、例えば、第
１のビット線ＢＬ０の１つのノード２０（半導体装置の
構成ではビット線コンタクト）により接続される第１の
メモリセルＡ１〜第４のメモリセルＡ４を備えている。

【００２３】各メモリセルＡ１〜Ａ４は、第１電極及び
第２電極を有する強誘電体キャパシタ１１と、該強誘電
体キャパシタと第１のビット線ＢＬ０のノード２０との
間に直列に接続され、第１の強誘電体キャパシタ１１を
選択的に接続可能とするセル選択トランジスタ１２及び
デプレッション型セル選択トランジスタ１３とを含んで
いる。

【００２４】第１のメモリセルＡ１において、強誘電体
キャパシタ１１は、第１電極が第１のセルプレート線Ｃ
Ｐ０１と接続され、第２電極がセル選択トランジスタ１
２のソースと接続されている。セル選択トランジスタ１
２は、ゲートが第１のワード線ＷＬ０と接続され、ドレ
インがデプレッション型セル選択トランジスタ１３のソ
ースと接続されている。デプレッション型セル選択トラ
ンジスタ１３は、ゲートが第２のワード線ＷＬ１と接続
され、ドレインが第１のビット線のノード２０と接続さ
れている。

【００２５】第２のメモリセルＡ２において、強誘電体
キャパシタ１１は、第１電極が第１のセルプレート線Ｃ
Ｐ０１と接続され、第２電極がデプレッション型セル選
択トランジスタ１３のソースと接続されている。デプレ
ッション型セル選択トランジスタ１３は、ゲートが第１
のワード線ＷＬ０と接続され、ドレインがセル選択トラ
ンジスタ１２のソースと接続されている。セル選択トラ
ンジスタ１２は、ゲートが第２のワード線ＷＬ１と接続
され、ドレインが第１のビット線のノード２０と接続さ
れている。

【００２６】第３のメモリセルＡ３において、強誘電体
キャパシタ１１は、第１電極が第２のセルプレート線Ｃ
Ｐ０２と接続され、第２電極がデプレッション型セル選
択トランジスタ１３のソースと接続されている。デプレ
ッション型セル選択トランジスタ１３は、ゲートが第４
のワード線ＷＬ３と接続され、ドレインがセル選択トラ
ンジスタ１２のソースと接続されている。セル選択トラ
ンジスタ１２は、ゲートが第３のワード線ＷＬ２と接続
され、ドレインが第１のビット線のノード２０と接続さ
れている。

【００２７】第４のメモリセルＡ４において、強誘電体
キャパシタ１１は、第１電極が第２のセルプレート線Ｃ
Ｐ０２と接続され、第２電極がセル選択トランジスタ１
２のソースと接続されている。セル選択トランジスタ１
２は、ゲートが第４のワード線ＷＬ３と接続され、ドレ
インがデプレッション型セル選択トランジスタ１３のソ
ースと接続されている。デプレッション型セル選択トラ
ンジスタ１３は、ゲートが第３のワード線ＷＬ２と接続
され、ドレインが第１のビット線のノード２０と接続さ
れている。

【００２８】このように、本実施形態に係る強誘電体メ
モリ装置は、４つのメモリセルＡ１〜Ａ４がビット線ご
との１つのノード２０と接続され、各セル選択トランジ
スタ１２により選択的に接続されることを特徴とする。
具体的には、第１のメモリセルＡ１においては、第２の
ワード線ＷＬ１の電位に関わらずデプレッション型セル
選択トランジスタ１３は導通状態となるように設定され
ており、第１のワード線ＷＬ０の電位のみによりセル選
択トランジスタ１２の導通状態が変化する。

【００２９】同様に、第２のメモリセルＡ２において
は、第１のワード線ＷＬ０の電位に関係なくデプレッシ
ョン型セル選択トランジスタ１３は導通状態にあり、第
２のワード線ＷＬ１の電位のみによりセル選択トランジ
スタ１２の導通状態が変化する。第３のメモリセルＡ３
においては、第４のワード線ＷＬ３の電位に関係なくデ
プレッション型セル選択トランジスタ１３は導通状態に
あり、第３のワード線ＷＬ２の電位のみによりセル選択
トランジスタ１２の導通状態が変化する。また、第４の
メモリセルＡ４においては、第３のワード線ＷＬ２の電
位に関係なくデプレッション型セル選択トランジスタ１
３は導通状態にあり、第４のワード線ＷＬ３の電位のみ
によりセル選択トランジスタ１２の導通状態が変化す
る。

【００３０】すなわち、第１のメモリセルＡ１は第１の
ワード線ＷＬ０により選択され、第２のメモリセルＡ２
は第２のワード線ＷＬ１により選択され、第３のメモリ
セルＡ３は第３のワード線ＷＬ２により選択され、第４
のメモリセルＡ４は第４のワード線ＷＬ３により選択さ
れる。

【００３１】以下、図２（ａ）及び（ｂ）に基づいて、
その構成を製造方法として説明する。まず、例えばｐ型
シリコンからなる半導体基板３１に、ゲート、ソース及
びドレインを含むセルトランジスタ活性領域を形成す
る。デプレッション型セル選択トランジスタ１３の形成
領域においては、そのチャネル領域にｎ型不純物を選択
的に注入する。

【００３２】次に、半導体基板３１上に、活性領域上で
セルトランジスタのゲートとなる、例えばポリシリコン
からなるワード線ＷＬ０〜ＷＬ７を、ゲート絶縁膜を介
して互いに間隔をおき且つ平行となるように形成する。

【００３３】次に、半導体基板３１の上部に各ワード線
ＷＬ０〜ＷＬ７をマスクとして、ｎ型不純物を注入し、
ソース領域３１ｓ及びドレイン領域３１ｄを形成する。
次に、半導体基板３１上に層間絶縁膜３２を形成した
後、強誘電体キャパシタとセル選択トランジスタ又はデ
プレッション型セル選択トランジスタのソース３１ｓと
を接続するためのコンタクトＣＳを形成する。

【００３４】次に、ＤＲＡＭのデータストレージノード
に相当する強誘電体キャパシタの下部電極であって、例
えばプラチナ又はイリジウムを含む第２電極としての下
部電極ＢＥを形成し、続いて、下部電極ＢＥ上に、例え
ばチタン酸バリウム（ＢＴＯ）等の強誘電体からなる容
量絶縁膜３３を選択的に形成し、その後、容量絶縁膜３
３上に、各セルプレート線ＣＰ０１〜ＣＰ０３を兼ねる
ように、プラチナ又はイリジウムを含む第１電極として
の上部電極（ＴＥ）を形成する。

【００３５】次に、半導体基板３１上に、各セルプレー
ト線ＣＰ０１〜ＣＰ０２を覆うように層間絶縁１４を再
度形成し、その後、層間絶縁膜３２に対して、各トラン
ジスタのドレイン領域３１ｄと接続されるビット線コン
タクトＣＷを形成する。続いて、各ビット線コンタクト
ＣＷと接続し且つ各ワード線ＷＬ０〜ＷＬ７と交差する
方向に、アルミニウムと銅との合金からなる導電性材料
を用いて各ビット線ＢＬ０、ＢＬ１を形成する。このよ
うにして、いわゆるビット線上置きスタック型キャパシ
タ構造のメモリセルＡ１〜Ａ４を得られる。

【００３６】なお、ビット線ＢＬ０、ＢＬ１を強誘電体
キャパシタよりも前に形成すると、ビット線ＢＬが下部
電極ＢＥよりも下方、すなわち基板側に形成されて、ビ
ット線下置き型のキャパシタ構造を得ることができ、こ
のような構造も本発明に含まれることはいうまでもな
い。

【００３７】また、本実施形態に係るメモリセルアレイ
の構成は、２Ｔ２Ｃ型や１Ｔ１Ｃ型に適用できる。その
なかで、２Ｔ２Ｃ型の場合は折り返しビット線構造が好
ましく、１Ｔ１Ｃ型の場合はオープンビット線構造が好
ましい。

【００３８】以上説明したように、本実施形態に係る強
誘電体メモリ装置は、１つのビット線コンタクトに３つ
以上のメモリセルを接続できるため、メモリセルアレイ
のサイズがビット線ＢＬ０、ＢＬ１の配線ピッチで規制
されることがなくなるので、メモリセルアレイのサイズ
を効率的に縮小できるようになる。

【００３９】また、１本のビット線ＢＬと接続されるメ
モリセルの数が同一の構成であれば、１つのビット線コ
ンタクトＣＷに３つ以上のメモリセルを接続できるた
め、ビット線コンタクトＣＷの数を少なくすることがで
きる。さらに、ビット線ＢＬの寄生容量を小さくでき、
読み出し動作時の動作が安定する。

【００４０】一方、ビット線ＢＬの寄生容量を一定とし
た場合には、１本のビット線ＢＬと接続できるメモリセ
ルの数を多くすることができ高集積化が可能となる。

【００４１】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００４２】図３は本発明の第２の実施形態に係る強誘
電体メモリ装置におけるメモリセルアレイの回路構成を
示し、図４（ａ）はメモリセルアレイの平面構成を示
し、図４（ｂ）は（ａ）のIVｂ−IVｂ線における断面構
成を示している。なお、ここでは、図３、図４（ａ）及
び（ｂ）において、図１、図２（ａ）及び（ｂ）に示す
構成要素と同一の構成要素には同一の符号を付すことに
より説明を省略する。

【００４３】本実施形態に係る強誘電体メモリセルは、
第１のビット線ＢＬ０のノード２０と接続されている第
２のメモリセルＡ２及び第３のメモリセルＡ３から、ノ
ーマリオンであるデプレッション型セル選択トランジス
タ１３を省略した構成を有している。

【００４４】このように、本実施形態によると、第１の
実施形態と同様に、１つのビット線コンタクトに３つ以
上のメモリセルを接続できるため、メモリセルアレイの
サイズがビット線の配線ピッチで規制されることがなく
なり、メモリセルアレイのサイズを効率的に縮小できる
ようになる。

【００４５】さらに、従来型のセル選択トランジスタ１
２のみを介した構造のメモリセルＡ２、Ａ３を含むた
め、第１の実施形態よりもさらにメモリセルアレイの面
積を縮小できる。

【００４６】また、図３から分かるように、第１の実施
形態と比べて、例えば、第１のワード線ＷＬ０及び第４
のワード線ＷＬ３は、デプレッション型セル選択トラン
ジスタ１３のゲートを含まない又はゲートとなる領域を
小さくできるため、例えば、第１及び第４のワード線Ｗ
Ｌ０、ＷＬ３のゲートの付加容量を少なくできるので、
ワード線ＷＬ０、ＷＬ３を高速に駆動でき且つ駆動時の
低消費電力化を図ることができる。

【００４７】なお、第２のメモリセルＡ２等の、デプレ
ッション型セル選択トランジスタ１３を有さない構成の
メモリセルをメモリセルアレイに含める割合やレイアウ
ト位置は図３に示す構成に限られず、メモリ装置して最
適化されるように決定すればよい。

【００４８】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００４９】図５は本発明の第３の実施形態に係る強誘
電体メモリ装置におけるメモリセルアレイの回路構成を
示し、図６（ａ）はメモリセルアレイの平面構成を示
し、図６（ｂ）は（ａ）のVIｂ−VIｂ線における断面構
成を示している。ここでも、図５、図６（ａ）及び
（ｂ）において、図１、図２（ａ）及び（ｂ）に示す構
成要素と同一の構成要素には同一の符号を付すことによ
り説明を省略する。

【００５０】第１の実施形態との差異を説明する。第１
の実施形態においては、図１の回路構成から分かるよう
に、第２のビット線ＢＬ１と接続されメモリセル群Ａ１
〜Ａ４はその接続形態が第１のビット線ＢＬ０と接続さ
れるメモリセル群と同一である。

【００５１】第３の実施形態においては、第１の実施形
態の構成を１Ｔ１Ｃ折り返しビット線構成としている。
具体的には、第１のビット線ＢＬ０のノード２０は、第
１〜第４のワード線ＷＬ０〜３により選択されるメモリ
セル群Ａ１〜Ａ４が接続されると共に、第２のビット線
ＢＬ１のノード２１は、第５〜第８のワード線ＷＬ４〜
ＷＬ７により選択されるメモリセル群Ｂ１〜Ｂ４と接続
される。

【００５２】言い換えると、第１のビット線ＢＬ０のノ
ード２０と接続されるメモリセル群Ａ１〜Ａ４と、第２
のビット線ＢＬ１のノード２１と接続されるメモリセル
群Ｂ１〜Ｂ４との領域が半ピッチ分だけずれた構成を採
る。

【００５３】このように、本実施形態によると、第１の
実施形態と同様の効果を得られる上に、動作時のノイズ
が少ない折り返しビット線構造であって、高集積化が可
能な１Ｔ１Ｃ型メモリセルアレイを構成できる。

【００５４】メモリセルアレイのレイアウト構成は、図
６（ａ）の平面図に示すように、第１の実施形態と比べ
てほぼビット線コンタクトＣＷの配置を変更するだけで
よく、高集積化で且つ安定動作が可能なメモリセルアレ
イを実現できる。

【００５５】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【００５６】図７は本発明の第４の実施形態に係る強誘
電体メモリ装置におけるメモリセルアレイの回路構成を
示し、図８（ａ）はメモリセルアレイの平面構成を示
し、図８（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断
面構成を示している。ここでは、図７、図８（ａ）及び
（ｂ）において、図５、図６（ａ）及び（ｂ）に示す構
成要素と同一の構成要素には同一の符号を付すことによ
り説明を省略する。

【００５７】第３の実施形態との差異を説明する。本実
施形態に係る強誘電体メモリセルは、第１のビット線Ｂ
Ｌ０のノード２０と接続されている第２のメモリセルＡ
２及び第３のメモリセルＡ３から、ノーマリオンである
デプレッション型セル選択トランジスタ１３を省略し、
さらに、第２のビット線ＢＬ１のノード２１と接続され
ている第６のメモリセルＢ２及び第７のメモリセルＢ３
から、ノーマリオンであるデプレッション型セル選択ト
ランジスタ１３を省略した構成を採る。

【００５８】本実施形態によると、第３の実施形態の効
果と第２の実施形態の効果を併せた効果を得ることがで
きる。すなわち、高集積化が可能な１Ｔ１Ｃ型メモリセ
ルアレイを実現できる上に、ゲートの付加容量を低減で
きるので、ワード線の高速駆動化と低消費電力化を図る
ことができる。また、第３の実施形態の場合よりもメモ
リセルアレイのサイズをさらに縮小できる。

【００５９】また、第２のメモリセルＡ２及び第６のメ
モリセルＢ２等の、デプレッション型セル選択トランジ
スタ１３を有さない構成のメモリセルをメモリセルアレ
イに含める割合やレイアウト位置は図７に示す構成に限
られず、メモリ装置として最適化されるように決定すれ
ばよい。

【００６０】なお、前述した第１〜第４の実施形態にお
いては、各ビット線の１つのノード（ビット線コンタク
ト）に４つのメモリセルを接続する構成を示したが、こ
れに限られず、１コンタクトあたり３つ又は５つ以上の
メモリセルと接続されていてもよい。また、強誘電体キ
ャパシタ１１の構造は、各実施形態に示したスタック型
に限られるものではなく、プレーナー型等であってもよ
い。

【００６１】

【発明の効果】本発明に係る強誘電体メモリ装置による
と、強誘電体キャパシタの２つ電極のうちの一方電極と
ビット線との間に直列に接続され、強誘電体キャパシタ
を選択的に接続可能とするセル選択トランジスタ及びデ
プレッション型セル選択トランジスタとを備えているた
め、ビット線の配線ピッチで規制されることなく、メモ
リセルアレイのサイズを縮小できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る強誘電体メモリ
装置のメモリセルアレイを示す部分回路図である。

【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る強誘電体メモリ装置のメモリセルアレイを示し、
（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線
における断面図である。

【図３】本発明の第２の実施形態に係る強誘電体メモリ
装置のメモリセルアレイを示す部分回路図である。

【図４】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る強誘電体メモリ装置のメモリセルアレイを示し、
（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線
における断面図である。

【図５】本発明の第３の実施形態に係る強誘電体メモリ
装置のメモリセルアレイを示す部分回路図である。

【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に
係る強誘電体メモリ装置のメモリセルアレイを示し、
（ａ）は平面図であり、（ｂ）は（ａ）のVIｂ−VIｂ線
における断面図である。

【図７】本発明の第４の実施形態に係る強誘電体メモリ
装置のメモリセルアレイを示す部分回路図である。

【図８】（ａ）及び（ｂ）は本発明の第４の実施形態に
係る強誘電体メモリ装置のメモリセルアレイを示し、
（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIII
ｂ線における断面図である。

【図９】従来の強誘電体メモリ装置のメモリセルアレイ
を示す部分回路図である。

【図１０】（ａ）及び（ｂ）は従来の強誘電体メモリ装
置のメモリセルアレイを示し、（ａ）は平面図であり、
（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図である。

【符号の説明】

１１ 強誘電体キャパシタ １２ セル選択トランジスタ １３ デプレッション型セル選択トランジスタ ２０ ノード（第１のビット線） ２１ ノード（第２のビット線） Ａ１ 第１のメモリセル Ａ２ 第２のメモリセル Ａ３ 第３のメモリセル Ａ４ 第４のメモリセル Ｂ１ 第５のメモリセル Ｂ２ 第６のメモリセル Ｂ３ 第７のメモリセル Ｂ４ 第８のメモリセル ３１ 半導体基板 ３２ 層間絶縁膜 ３３ 容量絶縁膜 ＣＰ０１ 第１のセルプレート ＣＰ０２ 第２のセルプレート ＣＰ０３ 第３のセルプレート ＢＬ０ 第１のビット線 ＢＬ１ 第２のビット線 ＷＬ０ 第１のワード線 ＷＬ１ 第２のワード線 ＷＬ２ 第３のワード線 ＷＬ３ 第４のワード線 ＷＬ４ 第５のワード線 ＷＬ５ 第６のワード線 ＷＬ６ 第７のワード線 ＷＬ７ 第８のワード線 ＢＥ 下部電極 ＴＥ 上部電極 ＣＳ コンタクト ＣＷ ビット線コンタクト

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA07 BA02 BA13 CA04 CA07 CA21 5F083 AD22 AD48 FR01 GA01 GA05 GA09 GA12 JA14 JA36 JA37 JA38 LA12 LA16 MA06 MA17 MA19

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に形成されており、 強誘電体からなる容量絶縁膜を有し、第１電極及び第２
   電極を持つ強誘電体キャパシタと、 前記強誘電体キャパシタにおける前記第１電極側と接続
   するためのセルプレート線と、 前記強誘電体キャパシタにおける前記第２電極側と接続
   するためのビット線と、 前記第２電極と前記ビット線との間に直列に接続され、
   前記強誘電体キャパシタを選択的に接続可能とするセル
   選択トランジスタ及びデプレッション型セル選択トラン
   ジスタとを備えていることを特徴とする強誘電体メモリ
   装置。
2. 【請求項２】 基板上に形成されており、 それぞれが強誘電体からなる容量絶縁膜を有し、第１電
   極及び第２電極を持つ第１の強誘電体キャパシタ並びに
   第３電極及び第４電極を持つ第２の強誘電体キャパシタ
   と、 前記第１の強誘電体キャパシタ及び第２の強誘電体キャ
   パシタにおける前記第１電極側及び第３電極側とそれぞ
   れ接続するための少なくとも１本のセルプレート線と、 前記第１の強誘電体キャパシタ及び第２の強誘電体キャ
   パシタにおける前記第２電極側及び第４電極側とそれぞ
   れ接続するためのビット線と、 前記第２電極と前記ビット線との間に直列に接続され、
   前記第１の強誘電体キャパシタを選択的に接続可能とす
   る第１のセル選択トランジスタ及び第１のデプレッショ
   ン型セル選択トランジスタと、 前記第４電極と前記ビット線との間に直列に接続され、
   前記第２の強誘電体キャパシタを選択的に接続可能とす
   る第２のセル選択トランジスタ及び第２のデプレッショ
   ン型セル選択トランジスタと、 前記第１のセル選択トランジスタ及び第２のデプレッシ
   ョン型セル選択トランジスタの各ゲートと接続された第
   １のワード線と、 前記第２のセル選択トランジスタ及び第１のデプレッシ
   ョン型セル選択トランジスタの各ゲートと接続された第
   ２のワード線とを備えていることを特徴とする強誘電体
   メモリ装置。
3. 【請求項３】 基板上に形成されており、 それぞれが強誘電体からなる容量絶縁膜を有し、第１電
   極及び第２電極を持つ第１の強誘電体キャパシタ並びに
   第３電極及び第４電極を持つ第２の強誘電体キャパシタ
   と、 前記第１の強誘電体キャパシタ及び第２の強誘電体キャ
   パシタにおける前記第１電極側及び第３電極側とそれぞ
   れ接続するための少なくとも１本のセルプレート線と、 前記第１の強誘電体キャパシタ及び第２の強誘電体キャ
   パシタにおける前記第２電極側及び第４電極側とそれぞ
   れ接続するためのビット線と、 前記第２電極と前記ビット線との間に直列に接続され、
   前記第１の強誘電体キャパシタを選択的に接続可能とす
   る第１のセル選択トランジスタ及びデプレッション型セ
   ル選択トランジスタと、 前記第４電極と前記ビット線との間に接続され、前記第
   ２の強誘電体キャパシタを選択的に接続可能とする第２
   のセル選択トランジスタと、 前記第１のセル選択トランジスタのゲートと接続された
   第１のワード線と、 前記デプレッション型セル選択トランジスタ及び第２の
   セル選択トランジスタの各ゲートと接続された第２のワ
   ード線とを備えていることを特徴とする強誘電体メモリ
   装置。
4. 【請求項４】 基板上に形成されており、 それぞれが強誘電体からなる容量絶縁膜を有し、第１電
   極及び第２電極を持つ第１の強誘電体キャパシタ並びに
   第３電極及び第４電極を持つ第２の強誘電体キャパシタ
   と、 前記第１の強誘電体キャパシタ及び第２の強誘電体キャ
   パシタにおける前記第１電極側及び第３電極側とそれぞ
   れ接続するための少なくとも１本のセルプレート線と、 前記第１の強誘電体キャパシタにおける前記第２電極側
   と接続するための第１のビット線と、 前記第２電極と前記第１のビット線との間に直列に接続
   され、前記第１の強誘電体キャパシタを選択的に接続可
   能とする第１のセル選択トランジスタ及び第１のデプレ
   ッション型セル選択トランジスタと、 前記第２の強誘電体キャパシタにおける前記第４電極側
   と接続するための第２のビット線と、 前記第４電極と前記第２のビット線との間に直列に接続
   され、前記第２の強誘電体キャパシタを選択的に接続可
   能とする第２のセル選択トランジスタ及び第２のデプレ
   ッション型セル選択トランジスタと、 前記第１のセル選択トランジスタのゲートと接続された
   第１のワード線と、 前記第１のデプレッション型セル選択トランジスタのゲ
   ートと接続された第２のワード線と、 前記第２のセル選択トランジスタのゲートと接続された
   第３のワード線と、 前記第２のデプレッション型セル選択トランジスタのゲ
   ートと接続された第４のワード線とを備えていることを
   特徴とする強誘電体メモリ装置。
5. 【請求項５】 基板上に形成されており、 それぞれが強誘電体からなる容量絶縁膜を有し、第１電
   極及び第２電極を持つ第１の強誘電体キャパシタ、第３
   電極及び第４電極を持つ第２の強誘電体キャパシタ、第
   ５電極及び第６電極を持つ第３の強誘電体キャパシタ並
   びに第７電極及び第８電極を持つ第４の強誘電体キャパ
   シタと、 前記第１の強誘電体キャパシタ、第２の強誘電体キャパ
   シタ、第３の強誘電体キャパシタ及び第４の強誘電体キ
   ャパシタにおける、前記第１電極側、第３電極側、第５
   電極側及び第７電極側とそれぞれ接続するための少なく
   とも１本のセルプレート線と、 前記第１の強誘電体キャパシタ及び第２の強誘電体キャ
   パシタにおける前記第２電極側及び第４電極側とそれぞ
   れ接続するための第１のビット線と、 前記第２電極と前記第１のビット線との間に直列に接続
   され、前記第１の強誘電体キャパシタを選択的に接続可
   能とする第１のセル選択トランジスタ及び第１のデプレ
   ッション型セル選択トランジスタと、 前記第４電極と前記第１のビット線との間に接続され、
   前記第２の強誘電体キャパシタを選択的に接続可能とす
   る第２のセル選択トランジスタと、 前記第３の強誘電体キャパシタにおける前記第６電極側
   と接続するための第２のビット線と、 前記第６電極と前記第２のビット線との間に直列に接続
   され、前記第３の強誘電体キャパシタを選択的に接続可
   能とする第３のセル選択トランジスタ及び第２のデプレ
   ッション型セル選択トランジスタと、 前記第８電極と前記第２のビット線との間に接続され、
   前記第４の強誘電体キャパシタを選択的に接続可能とす
   る第４のセル選択トランジスタと、 前記第１のセル選択トランジスタのゲートと接続された
   第１のワード線と、 前記第１のデプレッション型セル選択トランジスタ及び
   第２のセル選択トランジスタの各ゲートと接続された第
   ２のワード線と、 前記第３のセル選択トランジスタのゲートと接続された
   第３のワード線と、 前記第２のデプレッション型セル選択トランジスタ及び
   第４のセル選択トランジスタの各ゲートと接続された第
   ４のワード線とを備えていることを特徴とする強誘電体
   メモリ装置。