KR100581073B1 - 셀 그룹내의 메모리 셀에 대한 가변 캐패시턴스 - Google Patents

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Abstract

체인내의 메모리 셀의 위치에 따라, 캐패시턴스가 상이한 캐패시터들을 갖는 메모리 체인이 개시된다. 캐패시터들의 캐패시턴스를 변동시키면, 체인내의 모든 메모리 셀들에 대한 유효 캐패시턴스가 거의 동일해질 수 있어 유익하다.

Description

셀 그룹내의 메모리 셀에 대한 가변 캐패시턴스{VARIABLE CAPACITANCES FOR MEMORY CELLS WITHIN A CELL GROUP}
본 발명은 메모리 집적 회로내의 체인 아키텍처(chained architecture)에 관한 것이다. 보다 상세하게는, 본 발명은 직렬 또는 체인 아키텍처를 갖는 강유전체 메모리 IC에 관한 것이다.
리드 지르코네이트 티타네이트(lead zirconate titanate; PZT)와 같은 강유전체 금속 산화 세라믹 물질들은 강유전체 반도체 메모리 디바이스에서의 사용을 위해 연구되어 왔다. 또한, 스트론튬 비스무스 탄탈레이트(strontium bismuth tantalate; SBT)를 포함하는 여타의 강유전체 물질이 사용될 수도 있다. 도 1은 종래의 강유전체 캐패시터(101)를 도시한다. 도시된 바와 같이, 캐패시터는 제1전극(110)과 제2전극(120) 사이에 개재된 강유전체 금속 세라믹 층(150)을 포함하여 이루어진다. 통상적으로, 전극은 플래티늄(platinum)과 같은 귀금속으로 형성된다. 또한, 스트론튬 루테늄 산화물(strontium ruthenium oxide; SRO)과 같은 여타의 도전 물질들도 전극을 형성하는데 유용하다. 강유전체 캐패시터는 정보를 저장하기 위해 강유전체 물질의 이력 분극 특성(hysteresis polarization characteristics)을 이용한다. 메모리 셀에 저장된 로직 값은 강유전체 캐패시터의 분극에 따라 좌우된다. 캐패시터의 분극을 변화시키려면, 스위칭 전압(보자력 전압(coercive voltage))보다 큰 전압이 캐패시터 전극에 걸쳐 인가될 필요가 있다. 캐패시터의 분극은 인가되는 전압의 극성에 따라 좌우된다. 강유전체 캐패시터의 장점은, 전원이 제거된 후에도 그 분극 상태를 유지하여 비휘발성 메모리 셀을 생성한다는 것이다.
도 2는, 예를 들어 IC의 일부분인 메모리 셀(202)의 그룹의 개략적인 다이어그램을 도시한다. 메모리 셀의 그룹은 복수의 강유전체 메모리 셀(2401 내지 240x)을 포함하여 이루어지며, 그 각각은 강유전체 저장 캐패시터(244)에 병렬로 결합된 트랜지스터(242)를 가진다. 메모리 셀의 그룹은 직렬로 결합되어 메모리 체인을 형성한다. 체인 메모리 아키텍처는, 예를 들어 "Symposium on VLSI Circuits(Takashima 외, 1997년)"에 개시되어 있으며, 본 명세서에서 인용참조된다. 예를 들어, 트랜지스터의 게이트는 워드라인으로 역할하거나 메모리 어레이의 워드라인에 결합되는 게이트 컨덕터이다. 비트라인(250)은 선택 트랜지스터(225)를 통해 체인의 제1단부에 결합되고, 플레이트라인(260)은 체인의 제2단부에 결합된다.
메모리 체인의 메모리 셀로부터 데이터를 판독하기 위해서, 선택된 메모리 체인의 선택 트랜지스터는 활성화되거나 도전성(conductive)이 되어, 선택된 메모리 체인을 비트라인에 결합시킨다. 또한, 플레이트라인상에는 펄스가 제공되며 체인의 선택된 메모리 셀과 연관된 것을 제외한 모든 트랜지스터들이 활성으로 유지 된다. 선택된 메모리 셀에 저장된 전하는 비트라인으로 전달된다. 이 신호는 감지 증폭기(sense amplifier)에 의해 기준 신호와 비교된다.
하지만, 선택된 캐패시터내의 전하는 비트라인 캐패시턴스(230) 및 그와 비트라인 사이의 메모리 셀들의 총 기생 캐패시턴스(parasitic capacitance; 248)들의 합에 의해 공유된다. 예를 들어, 메모리 셀(2403)이 선택되는 경우, 캐패시터(2443)내의 전하는 비트라인 캐패시턴스와 메모리 셀(2401 및 2402)의 기생 캐패시턴스들("부하")의 합에 의해 공유된다. 메모리 셀에 대한 부하 캐패시턴스는 체인내의 메모리 셀의 위치에 따라 달라지며 부하 불균형(load imbalance)을 초래한다. 비트라인에 보다 가까운 셀들은 보다 멀리 있는 셀들에 비해 보다 작은 부하 캐패시턴스를 가진다. 이러한 불균형은 선택된 메모리 셀에 따라 달라지는 비트라인 신호의 변동을 유발하는데, 이는 감지 증폭기의 감지 윈도우(sensing window)를 감소시키므로 바람직하지 않다.
상술된 서술내용으로부터, 고유 부하 불균형(intrinsic load imbalance)의 부정적인 영향이 없는 체인 아키텍처를 제공하는 것이 바람직하다.
본 발명은, 예를 들어 강유전체 메모리 셀들을 구비한 체인 메모리 아키텍처를 갖는 집적 회로에 관한 것이다. 본 발명에 따르면, 체인내의 메모리 셀들의 캐패시터들은 상이한 메모리 셀들로 인한 고유 부하 차이를 보상하도록 상이한 캐패시턴스를 가진다. 이는 체인의 모든 메모리 셀들이 거의 동일한 유효 캐패시턴스를 가질 수 있게 함에 따라, 수율과 성능을 향상시키는 감지 윈도우를 증가시킨다.
도 1은 종래의 강유전체 캐패시터를 도시하는 도면;
도 2는 종래의 체인 아키텍처의 메모리 셀의 체인을 도시하는 도면;
도 3은 본 발명의 일 실시예에 따른 메모리 셀의 체인을 도시하는 도면;
도 4는 본 발명의 일 실시예에 따른 메모리 체인의 단면도를 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 복수의 메모리 셀(3401 내지 340x)을 도시한다. 일 실시예에서, 메모리 셀은 강유전체 메모리 셀이다. 또한, 다이내믹 랜덤 액세스 메모리(DRAM)와 같은 다른 종류의 메모리 셀도 유용하다. 도시된 바와 같이, 강유전체 메모리 셀은 강유전체 캐패시터에 병렬로 결합된 트랜지스터를 포함한다. 트랜지스터는, 예를 들어 n-FET이다. 또한, p-FET과 같은 다른 종류의 트랜지스터도 유용하다. 메모리 셀들은 직렬로 결합되어 메모리 체인(302)을 형성한다.
체인의 일 단부는 n-FET와 같은 선택 트랜지스터(225)를 통해 비트라인(250)에 결합되어 있는 한편, 나머지 다른 단부는 플레이트라인(260)에 결합된다. 이전에 서술된 바와 같이, 체인의 상이한 부분들의 메모리 셀들은, 체인 아키텍처에 존재하는 고유 불균형으로 인한 상이한 용량성 부하(capacitive load) 때문에 상이한 유효 캐패시턴스를 가진다. 본 명세서에서 정의되는 바와 같이, 유효 캐패시턴스는 총 용량성 부하로 나눈 선택된 메모리 셀의 캐패시턴스와 같으며, 여기서 총 용량성 부하는 비트라인 캐패시턴스, 및 선택된 메모리 셀과 비트라인 사이의 모든 메모리 셀들들의 총 기생 캐패시턴스의 합과 같다.
본 발명의 일 실시예에 따르면, 체인내의 메모리 셀들의 캐패시터들은 상이한 캐패시턴스들을 가진다. 상이한 메모리 셀 캐패시터들의 캐패시턴스들은 체인의 부하 불균형을 보상하도록 선택된다. 셀 캐패시터의 캐패시턴스는 체인내의 셀의 위치에 따라 달라진다. 예를 들어, 체인의 비트라인 단부와 보다 멀리 떨어진 메모리 셀 캐패시터들은 보다 가까운 메모리 셀 캐패시터들보다 큰 캐패시턴스를 가질 것이다. 일 실시예에서, 메모리 셀의 캐패시턴스는 다음의 수학식 1에 따라 결정된다.
Figure 112004057123309-pct00001
Ccellq: 체인내의 메모리 셀의 강유전체 캐패시터의 캐패시턴스, 여기서 q는 체인내의 셀의 위치를 정의한다.
C: 메모리 cellq의 의 용량성 부하로, 비트라인 캐패시턴스(CBL) 더하기 메모리 cellq 및 그와 비트라인 사이의 모든 셀(예를 들어, cell1 내지 cellq-1)의 캐패시턴스의 총 합과 같다.
Ck: 체인내의 임의의 메모리 셀의 바람직한 유효 캐패시턴스.
체인의 모든 메모리 셀 캐패시터들이 상이한 캐패시턴스를 가지지는 않음을 유의한다. 예를 들어, 체인의 메모리 셀들은 1이상의 메모리 셀들의 그룹들로 나누어질 수 있다. 또한, 상이한 그룹들이 동일한 크기일 필요는 없다는 것도 유의한다. 상이한 그룹들의 상이한 메모리 셀 캐패시터들은 상이한 캐패시턴스를 가진다. 예를 들어, 각각의 그룹의 셀 캐패시터들의 캐패시턴스는 셀의 유효 캐패시턴스가 유효 캐패시턴스(Ck)의 원하는 범위내에 있도록 선택될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 체인(201)의 단면도를 도시한다. 도시된 바와 같이, 체인은 반도체 기판(403)상에 형성된다. 또한, 다른 종류의 반도체 기판들이 사용될 수 있다. 메모리 체인은, 예를 들어 8개의 메모리 셀(4401 내지 440x)(즉, x=8)을 포함하여 이루어진다. 또한, 다른 크기의 메모리 체인들도 유용하다. 바람직하게는, 체인내의 셀들의 수는 2y이며, 여기서 y는 1보다 크거나 같은 정수이다. 각각의 메모리 셀은 캐패시터(444)에 결합된 트랜지스터(442)를 포함하여 이루어진다. 일 실시예에서, 메모리 셀들은 강유전체 메모리 셀들이다. 또한, 다른 종류의 메모리 셀들도 유용하다. 강유전체 메모리 셀은, 예를 들어 최상부 전극과 저부 전극 사이에 강유전층을 갖는 스택 강유전체 캐패시터에 결합된 n-FET을 포함한다. 이와 다른 종류의 트랜지스터(예를 들어, p-FET) 또는 캐패시터(예를 들어, 트렌치)도 유용하다. 트랜지스터의 게이트는 워드라인에 결합되거나 워드라인 으로서 역할하는 게이트 컨덕터로서 형성될 수 있다. 다수의 체인들이 워드라인들에 의해 어드레스되어, 메모리 블록 또는 어레이를 형성할 수 있다.
일 실시예에서, 체인내의 메모리 셀들의 트랜지스터들은 확산 영역을 공유한다. 확산 영역을 공유하면, 요구되는 표면적을 감소시킬 수 있어 유익하다. 인접한 메모리 셀들의 캐패시터들은 상호연결되어 있다. 도시된 바와 같이, 2개의 인접한 캐패시터들은 공통 전극(common electrode; 410)을 공유하여 캐패시터 쌍을 형성한다. 인접한 캐패시터 쌍들로부터의 인접한 캐패시터들의 2개의 비-공통 전극(420)들은 기둥부(stud; 463)들을 통해 결합 상호연결부(coupling interconnect; 467)에 결합된다. 공통 전극은 하부 전극인 한편, 비-공통 전극은 상부 전극인 것이 바람직하다. 메모리 셀 트랜지스터의 제1공통 확산 영역(448)은 제1접촉 기둥부(470)를 통해 캐패시터 쌍의 공통 전극에 결합되고, 결합 상호연결부(449)는 제2접촉 기둥부(474)를 통해 제2확산 영역에 결합된다.
선택 트랜지스터(225)는 체인의 제1단부에 제공된다. 일 실시예에서, 선택 트랜지스터는 메모리 셀(4401)의 트랜지스터(4421)와 공통 확산 영역을 공유한다. 선택 트랜지스터의 비-공통 확산 영역은 제1콘택부(476)를 통해 비트라인(250)에 결합되는 한편, 공통 확산 영역은 메모리 셀(4401)의 캐패시터(4441)의 비-공통 전극에 결합된다. 플레이트라인(260)은 체인의 나머지 다른 단부에 결합된다. 일 실시예에서, 플레이트라인은 제2콘택부(477)를 통해 체인의 마지막 메모리 셀(440x)의 트랜지스터의 비-공통 확산 영역에 결합된다.
예시적으로, 보다 큰 기둥부(예를 들어, 474, 476, 477)들은 2개의 공정 단계로 형성된다. 제1단계는 하부(예를 들어, 474a, 476a, 477a)를 형성하고 제2공정단계는 상부(예를 들어, 474b, 476b, 477b)를 형성한다. 또한, 단일 공정 단계를 이용하여 이러한 기둥부들을 형성하는 것도 유용하다. 또한, 제1접촉 기둥부(470) 및 제2접촉 기둥부(474)는 2개의 개별 공정을 이용하여 형성될 수 있다. 이는 상이한 콘택부들이 개별적으로 최적화될 수 있게 한다. 대안적으로, 제2접촉 기둥부(474)의 하부(474a)는 제1접촉 기둥부(470)와 함께 형성될 수 있다. 또한, 상기 접촉 기둥부들을 형성하는 다른 통합 설계법도 유용하다.
본 발명에 따르면, 메모리 셀의 캐패시터들은 체인내의 메모리 셀의 위치에 따라 체인의 부하 불균형을 보상하도록 상이한 캐패시턴스를 가진다. 일 실시예에서, 메모리 셀의 캐패시턴스는 상기한 수학식 1에 따라 결정된다. 상이한 캐패시턴스는 캐패시터의 크기(예를 들어, 표면적)를 변화시킴으로써 달성될 수 있다. 캐패시터가 클수록 캐패시턴스가 높으며, 작을 수록 캐패시턴스는 낮다. 또한, 상이한 캐패시터들에 대한 상이한 물질 조성 또는 상이한 기술의 조합을 이용하여, 전극의 거리를 변화시키는 것과 같이 캐패시터의 캐패시턴스를 변화시키는 다른 기술도 유용하다.
일 실시예에서, 체인의 플레이트라인 단부쪽의 캐패시터들은 체인의 비트라인 단부에 보다 가까운 캐패시터들보다 큰데, 그 이유는 부하가 비트라인 단부에서보다 플레이트라인 단부에서 크기 때문이다. 캐패시터의 크기는 모든 캐패시터에 대해 동일한 유효 캐패시턴스를 생성하는 것이 바람직하다. 대안적으로, 셀들은 1 이상의 셀들로 그룹화될 수 있으며, 이 경우에 각 그룹의 셀 캐패시터들은 상이한 캐패시턴스를 가진다. 각 그룹내의 셀 캐패시터들의 캐패시턴스는 셀의 유효 캐패시턴스가 Ck의 원하는 범위내에 있도록 선택된다. IC는 서포트 로직(support logic), 패시베이션 층(passivation layer), 및 패키지와 같은 추가 피처(미도시됨)들을 포함할 수 있다.
본 발명은 다양한 실시예들을 참조하여 특정적으로 도시되고 서술되었지만, 당업자라면 본 발명의 기술적 사상 및 범위를 벗어나지 않고 변형 및 수정이 행해질 수 있음을 이해할 수 있을 것이다. 그러므로, 본 발명은 상기의 서술내용이 아니라 균등론의 전체 범위와 함께 첨부된 청구항을 기준으로 결정되어야 한다.

Claims (10)

  1. 집적 회로에 있어서,
    복수의 메모리 셀(3401 내지 340x; 4401 내지 440x)들을 포함하여 이루어지되, 메모리 셀은 트랜지스터(2421 내지 242x; 4421 내지 442x)에 병렬로 결합된 캐패시터(3441 내지 344x; 4441 내지 444x)를 포함하고, 상기 복수의 메모리 셀들은 직렬로 결합되어 제1 및 제2단부를 갖는 체인 그룹(302; 201)을 형성하고;
    상기 체인 그룹의 상기 제1단부에 결합된 비트라인(250)을 포함하여 이루어지며; 및
    체인 그룹내의 상이한 메모리 셀들의 상기 캐패시터(3441 내지 344x; 4441 내지 444x)들은, 상기 체인 그룹내에서 선택된 경우의 상이한 메모리 셀들로 인한 상이한 용량성 고유 부하들을 보상하도록 상이한 캐패시턴스를 갖는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 메모리 셀(3401 내지 340x; 4401 내지 440x)들의 상기 캐패시턴스들은 상기 체인(302; 201)내의 상기 메모리 셀의 위치에 따라 달라지는 것을 특징으로 하는 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1단부로부터 보다 멀리 위치된 상기 캐패시터(3441 내지 344x; 4441 내지 444x)들은 보다 가까운 캐패시터들보다 큰 것을 특징으로 하는 집적 회로.
  4. 제1항 또는 제2항에 있어서,
    인접한 상기 메모리 셀들의 상기 트랜지스터(4421 내지 442x)들은 공통 확산 영역(448)을 공유하는 것을 특징으로 하는 집적 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 그룹은 2x 메모리 셀들을 포함하여 이루어지며, x는 1이상의 정수인 것을 특징으로 하는 집적 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 캐패시턴스들은 수학식 Ccellq/C = Ccellq/[CBL + Cpi의 합(여기서, i는 1 내지 q)] = Ck에 따라 결정되며, Ck는 원하는 유효 캐패시턴스인 것을 특징으로 하는 집적 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 캐패시터들은 스택 캐패시터(stacked capacitor)들인 것을 특징으로 하는 집적 회로.
  8. 제1항 또는 제2항에 있어서,
    상기 캐패시턴스들은 상기 캐패시터들의 표면적을 변화시킴으로써 변동되는 것을 특징으로 하는 집적 회로.
  9. 제1항 또는 제2항에 있어서,
    상기 제2단부에 결합된 플레이트라인(260)을 더 포함하여 이루어지는 것을 특징으로 하는 집적 회로.
  10. 제1항 또는 제2항에 있어서,
    상기 캐패시터들은 강유전체 캐패시터들인 것을 특징으로 하는 집적 회로.
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