JPH02280372A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電気的にプログラム可能な論理装置と、ダイ
ナミック型記憶装置とを同一半導体基板上に集積してな
る半導体集積回路装置に関する。

（従来の技術） 従来５半導体記憶装！ｉ！（以下、半導体メモリ装置と
いう）は通常、汎用品として製造されているが、最近は
顧客は専用仕様のものを求めており、その仕様を満たす
ため、特定機能の論理回路を同一半導体チップ上に集積
した半導体メモリ装置（以下、これを機能付加型メモリ
装置という）の開発が行なわれている。

そのような機能付加型メモリ装置の設計は１例えばＩＭ
ビット程度のＤ　ＲＡ　Ｍ　（ＤｙｎａｍｉｃＲａｎｄ
ｏｓ＋　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と、数十個程度
のゲートを有する論理回路とを、仕様に応じて単に合成
し、あるいは、いわゆるゲートアレイを用いて、その一
部のメモリセルをメモリに用いることによって行なって
おり、その場合は、一般にメモリセルはフリップフロッ
プ回路により構成されているため、メモリに使用する部
分はＳＲＡＭ（スタティックＲＡＭ）とを構成する。

（発明が解決しようとする３題） しかしながら上記のように構成する機能付加型メモリ装
置は、例えば上述した前者のＤＲＡＭと論理回路の単な
る合成では、仕様が同じでない場合は論理回路を新たに
設計する必要があり、また、製品を実際に入手するには
半導体集積回路の全製造工程を最初から行なわなければ
ならない問題点があり、また、前述後者のゲートアレイ
を用いる場合は、最も高い集積度が得られるＤＲＡＭを
ｔ！）ることが困難である。また、元来、メモリ用に設
計されていないセルをメモリセルにするから、どうして
もチップ面積が大きくなり、高密度のメモリ著聞の搭載
は困難であり、さらに、ゲートアレイの特徴から半導体
集積回路の全製造工程を経る必要はないが、それでも通
常５回程度のフォトマスク工程と、パッケージング工程
を必要とし、製品を供給できるまで数週間を要するとい
う欠点がある。

本発明は、上述の従来の問題点を排除した機能付加型メ
モリ装置の提供を目的とする。

（課題を解決するための手段） 本発明は上記の目的を、Ｍ　Ｉ　Ｓ　（ＭｅｔａｌＴ　
ｎ５ｕｌａｔｏｒ　Ｓ　ｅｍｉｃｏｎｄｕｃｔｏｒ）型
トランジスタによるキャパシタを複数形成し、その一部
がＤＲＡＭの電荷７１積層として用いられ、残りの部分
が論理回路の電気的にプログラムするプログラム素子と
して使用することが可能な、半導体集積回路装置として
形成することによって達成する。

（作　用） 上記構成による本発明の半導体集積回路装置によれば、
ＤＲＡＭの電荷蓄積容量とプログラム用素子とが、同一
構造のＭＩＳキャパシタによって構成されているから、
特別な工程を追加することなく機能付加型メモリ装置を
容易に形成することができる。また、大容量に適したＤ
ＲＡＭと、電気的に外部からプログラム可能な論理回路
とが、同一半導体チップ上に集積されているから、仕様
に対応する機能を有するメモリ装置を極めて短期間に得
ることができる。

（実施例） 以下、本発明を実施例による図面を用いて説明する。

第１図は本発明の一実施例の半導体集積回路装置の断面
図で、ｐ型シリコン基板１の表面がフィールド絶縁膜２
により分離されＳ　ＤＲＡＭによるメモリセル部３と、
プロ、グラミング素子部４とが形成されている。

メモリセル部３はｐ型シリコン基板１上にゲート絶縁膜
５を介して転送ゲート電極６が形成されており、その両
側に接してｎ０型拡散層７、および８が形成されており
、一方の００型拡散層７にはデータ線９が接続されてお
り、他方のｎ０型拡１１々層８ヒにはキャパシタ絶縁膜
１０、及びキャパシタ上部電極１１が順次積層されてい
る。１２は層間絶縁膜である。

このように構成されたメモリセル部３は、キャパシタ−
ヒ部電極１１の電位を固定しておき、キャパシタ絶縁膜
１０に電荷を蓄積することによって情報を記憶する。

また、プログラミング景子部４は、ｐ型シリコン基板［
中にｎ０型拡散層１３を形成し配線１４と接続されてお
り、そのｎ０型拡散層１３の上部にはメモリセル部３の
場合と同様にキャパシタ絶縁膜１０′、及びキャパシタ
上部電極１１′が順次積層されて構成されている。なお
、ｎ３型拡散層１３はメモリセル部３のｒビ型拡散層８
の形成と同時に形成することができ、また、キャパシタ
絶縁膜ｌＯ′はシリコン酸化膜や、シリコン窒化膜等の
絶縁膜、あるいは、それらの多層膜により形成でき、例
えば下層をシリコン酸化膜、−１−層をシリコン窒化１
漠として全体の厚さを、　ＩＯｎｍｐｉｊ度の膜とすれ
ば、１５Ｖないし２０Ｖの′、ａ圧を１ｍ５ｅｃ程度印
加することによって絶縁を破壊し、キャパシタ上部電極
Ｉ＋’とキャパシタ絶縁膜１０′のｎ＋型型数散層を短
絡させることが可能である。すなわち、このようなプロ
グラミング素子を論理回路配線の交差点に配置しておけ
ば、論理回路の電気的なプログラミングが容易に可能に
なる。

キャパシタ絶縁膜１０゛に高電圧を印加して絶縁膜を破
壊した場合、破壊は非常に狭い範囲に限定されて発生す
るから、その後の短絡の状態、つまり直列抵抗はキャパ
シタの面積にあまり依存しない。すなわちプログラミン
グ素子の領域は微細加工技術によって縮小可能である。

以上本発明を一実施例によって説明したが、メモリセル
部３とプログラミング素子部４とは隣接させる必要はな
く、半導体チップの所望の位置に構成してよく、また、
それらの個敬は限定されない。さらにメモリセル部３や
プログラミング素子部４の基本的構造は１〕記の実施例
により限定されるものではない。

（発明の効果） 以、ヒ、説明して明らかなように本発明は、大容歇に適
したＴ’）ＲＡＭと電気的にプログラム可能な論理回路
とを、製造工程を複雑にすることなく同一半導体チップ
上に集積させることができるから、必要とする機能付加
型メモリ装置が容易に、かつ、短期間に供給可能になる
効果を有する。

【図面の簡単な説明】

第１１７１は本発明の半導体集積回路装置の一実施例の
断面図である。 １　・・・　ｐ型シリコン基板、　２　・・・　フィー
ルド絶縁膜、　３　・・・メモリセル部、　４・・・プ
ログラミング素子部、　５　・・・ゲート絶縁膜、　６
　・・・ゲート電極、　７，８゜１３・・・　ｎ′″拡
散層、　９　・・・データ線、１０゜１０′　　・・・
　キャパシタ絶縁膜、　１１．１１”　・・・キャパシ
タ上部′市極、１２・・・層間絶縁膜。 第１図

Claims (1)

【特許請求の範囲】
1. ＭＩＳ型キャパシタを複数形成し、その一部がＤＲＡＭ
   の電荷蓄積容量として用いられ、残部部分を論理回路の
   電気的なプログラミングのためのプログラム素子として
   用いるようにしたことを特徴とする半導体集積回路装置
   。