WO2004097939A1 - 強誘電体メモリ装置 - Google Patents

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WO2004097939A1
WO2004097939A1 PCT/JP2004/005991 JP2004005991W WO2004097939A1 WO 2004097939 A1 WO2004097939 A1 WO 2004097939A1 JP 2004005991 W JP2004005991 W JP 2004005991W WO 2004097939 A1 WO2004097939 A1 WO 2004097939A1
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memory cell
ferroelectric
lower electrode
layer
electrode
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PCT/JP2004/005991
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English (en)
French (fr)
Inventor
Hiroshige Hirano
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • the lower electrode 12 of each memory cell capacity is an independent electrode for each memory cell capacitor, and is in the first direction on the memory cell array (not shown) of the ferroelectric memory device 100.
  • D1 and a second direction are arranged in a matrix along D2.
  • the minimum arrangement interval of the upper electrode 14 depends on the processing conditions of the upper electrode 14. It needs to be larger than the minimum interval between the lower electrodes 12 arranged on a flat base.
  • the interval between the memory cell capacities that is, the arrangement interval d12 of the overlapping region of the upper electrode 14 and the lower electrode 12 is equal to the minimum arrangement interval d l4 of the upper electrode and the left and right edges of the upper electrode.
  • the distance protruding from the left and right edges of the lower electrode is 2 ⁇ ⁇ (!).
  • the ferroelectric memory device 200 has a plurality of memory cells each including a memory cell capacity 200 a having a three-dimensional structure and a memory cell transistor (not shown).
  • the memory cell capacitor 200a having such a three-dimensional structure forms a through hole reaching the lower electrode having a rectangular opening in the interlayer insulating film on the lower electrode.
  • the base electrode layer, the ferroelectric layer, and the upper electrode layer are sequentially formed so that these layers are laminated on the inner wall surface of the through hole and the peripheral portion of the through hole opening. That is, the memory cell capacity 200 a having the three-dimensional structure is formed by penetrating the lower electrode 22 formed on the substrate (not shown) and the interlayer insulating film (not shown) on the lower electrode 22.
  • 200 b is a concave portion formed on the surface of the memory cell capacitor 200 a having the three-dimensional structure.
  • the present invention has been made to solve the above-described problems, and it is an object of the present invention to generate a current leak between an upper electrode and a lower electrode of a planar memory cell capacity and to provide a three-dimensional memory cell capacity.
  • a ferroelectric memory that can realize a small memory cell size by reducing the arrangement interval of memory cell capacitors without deteriorating the characteristics in the evening.
  • the invention according to claim 1 is a ferroelectric memory device having a plurality of memory cells each including a memory cell transistor and a memory cell capacity, wherein each of the memory cell capacities is the memory cell transistor.
  • a lower electrode connected to the bit line through the lower electrode, a ferroelectric layer formed on the upper surface of the lower electrode, the width direction of the lower electrode being the width direction, and an upper surface of the ferroelectric layer
  • An upper electrode formed in the width direction of the lower electrode, and a lower electrode of each memory cell capacitor is an independent electrode for each memory cell capacity.
  • the upper electrode of the memory cell capacity forms a plate electrode common to a plurality of memory cell capacitors, and the width of the upper electrode is smaller than the width of the ferroelectric layer. It is a feature.
  • the width of the lower electrode of the memory cell capacitor is smaller than the width of the ferroelectric layer, so that the current between the upper electrode and the lower electrode of the memory cell capacitor is reduced. Leakage can be further suppressed.
  • the invention according to claim 3 is the ferroelectric memory device according to claim 2, wherein the width of the upper electrode is substantially equal to the width of the lower electrode, The position in the width direction substantially coincides with the position of the lower electrode in the width direction.
  • the invention according to claim 5 is a ferroelectric memory device having a plurality of memory cells each including a memory cell transistor and a memory cell capacitor, wherein each of the memory cell capacitors includes a memory cell transistor.
  • a lower electrode connected to a bit line through the lower electrode, a ferroelectric layer formed on an upper surface of the lower electrode, and an upper electrode formed on an upper surface of the ferroelectric layer.
  • the lower electrode of the cell capacitor is an independent electrode for each memory cell capacitor, and the upper electrode of each memory cell capacitor forms a plate electrode common to a plurality of memory cell capacitors.
  • the position of one edge of the electrode substantially coincides with the position of the edge of the ferroelectric layer, and the other edge of the upper electrode is located inside the ferroelectric layer. And that, it is characterized in.
  • the lower electrode of the memory cell capacitor is arranged so that its edge is located inside the ferroelectric layer, the current is reduced between the upper electrode and the lower electrode. This has the effect of suppressing the occurrence of a click.
  • the invention according to claim 6 is the ferroelectric memory device according to claim 5, wherein a position of one edge of the lower electrode substantially coincides with a position of one edge of the upper electrode. It is characterized by that.
  • the invention according to claim 7 is a ferroelectric memory device having a plurality of memory cells each including a memory cell transistor and a memory cell capacitor, wherein each of the memory cell capacitors is connected via the memory cell transistor.
  • a lower electrode connected to the bit line via a first electrode, a ferroelectric layer formed on the upper surface of the lower electrode, and an upper electrode formed on the upper surface of the ferroelectric layer.
  • the lower electrode in the evening is an independent electrode for each memory cell capacity, and the upper electrode of each memory cell capacity forms a plate electrode common to a plurality of memory cell capacities.
  • the position of one edge of the upper electrode substantially coincides with the position of the edge of the ferroelectric layer, and the other edge of the upper electrode is located inside the ferroelectric layer.
  • One edge of the lower electrode is positioned inside the ferroelectric layer, and the position of the other edge of the lower electrode substantially coincides with the position of the edge of the ferroelectric layer. It is characterized by the following.
  • one edge of the upper electrode is located inside the ferroelectric layer, and one edge of the lower electrode is located inside the ferroelectric layer.
  • One edge of the ferroelectric layer coincides with the other edge of the upper electrode, and the other edge of the ferroelectric layer coincides with the other edge of the lower electrode.
  • the invention according to claim 8 is the ferroelectric memory device according to claim 1, wherein the lower electrode has a groove structure.
  • the lower electrode of the memory cell capacitor has a groove-type structure, so that the area occupied by the memory cell capacity on the memory cell array is increased without increasing the memory cell capacity. The capacity can be increased.
  • the three-dimensional structure of the memory cell capacitor is a groove type structure, it is easier to form a concave portion in the interlayer insulating film than a conventional memory cell capacitor having a three-dimensional hole structure. Even when a ferroelectric layer is formed in the recess, there is an effect that the layer can be easily formed thin.
  • the invention according to claim 9 is the ferroelectric memory device according to claim 8, wherein a direction in which the groove formed in the lower electrode extends is parallel to a direction in which the upper electrode extends. It is a characteristic direction.
  • the direction in which the groove formed in the lower electrode of the memory cell capacity extends is the same as the direction in which the upper electrode extends, the direction in which the upper electrode extends is flat. The edge of the electrode does not straddle the groove, and the upper electrode is processed smoothly.
  • the invention according to claim 10 is the ferroelectric memory device according to claim 8, wherein a direction in which the groove formed in the lower electrode extends is the same as a direction in which the upper electrode extends. A vertical direction.
  • the direction in which the groove formed in the lower electrode of the memory cell capacitor extends is a direction perpendicular to the direction in which the upper electrode extends.
  • the invention according to claim 11 is a ferroelectric memory device having a plurality of memory cells each including a memory cell transistor and a memory cell capacitor, wherein each of the memory cell capacities is connected via the memory cell transistor.
  • a lower electrode connected to the bit line via a ferroelectric layer, an upper electrode formed on an upper surface of the lower electrode, and an upper electrode formed on an upper surface of the ferroelectric layer.
  • the lower electrode of each of the memory cell capacitors is an electrode having a grooved structure independent of each memory cell capacitor, and the upper electrode of each of the memory cell capacitors forms a plate electrode common to a plurality of memory cell capacitors. It is characterized by the following.
  • the memory cell capacitor can be occupied without increasing the area occupied by the memory cell capacitor on the memory cell array. Can be increased.
  • the three-dimensional structure of the memory cell capacitor is a groove-type structure, a concave portion is formed in the interlayer insulating film as compared with a conventional memory cell capacitor having a hole-type three-dimensional structure.
  • a ferroelectric layer is formed in the concave portion, there is an effect that the layer thickness can be easily reduced.
  • a memory cell capacity having a three-dimensional structure that can be easily processed and has a large capacity can be obtained.
  • the invention according to claim 12 is the ferroelectric memory device according to claim 11, wherein a direction in which the groove formed in the lower electrode extends is a direction in which the upper electrode extends. And a direction parallel to the direction.
  • the direction in which the groove formed in the lower electrode of the memory cell capacity extends is a direction parallel to the direction in which the upper electrode extends.
  • the edge is not straddled by the groove, and there is an effect that the processing of the upper electrode is smooth.
  • the invention according to claim 13 is the ferroelectric memory device according to claim 11, wherein the direction in which the groove formed in the lower electrode extends is the same as the direction in which the upper electrode extends. A vertical direction.
  • the upper electrode and the lower electrode By making the region facing the electrode a planar shape that is long in the direction perpendicular to the direction in which the upper electrode extends, the capacitance of the capacitor can be effectively increased.
  • the invention according to claim 14 is the ferroelectric memory device according to claim 11, wherein the lower electrode having the groove structure has a planar shape that forms a bottom surface of the groove.
  • a lower electrode portion, and a second lower electrode portion forming a side surface portion of the groove portion and a peripheral portion of the groove opening.
  • the lower electrode having the grooved structure includes: a first lower electrode portion having a planar shape forming a bottom portion of the groove portion; and a side portion of the groove portion; And the second lower electrode part forming the peripheral edge of the groove opening, so that the electrode part can be formed on the bottom part, the side part, and the peripheral part of the opening under the same conditions.
  • the film thickness and characteristics of the conductive film constituting the electrode portion can be made uniform.
  • the invention according to claim 15 is the ferroelectric memory device according to claim 11, wherein the lower electrode having the groove structure forms a bottom surface of the groove. It is characterized by comprising a first lower electrode portion and a second lower electrode portion which forms only a side surface portion of the groove.
  • the lower electrode having the groove structure has a first lower electrode portion forming a bottom portion of the groove and a second electrode forming only a side portion of the groove. Since the lower electrode portion is composed of the lower electrode portion and the lower electrode portion, there is an effect that when the upper electrode layer is patterned, the lower electrode portion comes into contact with the upper electrode to generate a current leak and reduce the number of portions.
  • FIG. 1 (a) is a diagram for explaining a ferroelectric memory device 101 according to a first embodiment of the present invention, in which a layer of an electrode of a ferroelectric capacitor 101a constituting a memory cell is formed. Is shown.
  • FIG. 1 (b) is a cross-sectional view taken along the line Ia-Ia of FIG. 1 (a), and shows a cross-sectional structure of the ferroelectric capacitor 101a.
  • FIG. 2 (a) is a diagram for explaining a ferroelectric memory device 102 according to a second embodiment of the present invention, in which a layer of an electrode of a ferroelectric capacitor 102a constituting a memory cell is formed. Showing a dash.
  • FIG. 2 (b) is a cross-sectional view taken along the line —a—Ha of FIG. 2 (a), and shows a cross-sectional structure of the ferroelectric capacitor 102a.
  • FIG. 3 (a) is a diagram for explaining a ferroelectric memory device 103 according to a third embodiment of the present invention, in which a layer of an electrode of a ferroelectric capacitor 103a constituting a memory cell is formed. Is shown.
  • FIG. 3 (b) is a cross-sectional view taken along the line ma—Ha of FIG. 3 (a), and shows a cross-sectional structure of the ferroelectric capacitor 103a.
  • FIG. 4 (a) is a diagram for explaining a ferroelectric memory device 104 according to a fourth embodiment of the present invention, and illustrates a layer of electrodes of a ferroelectric capacitor 104a constituting a memory cell. This shows the position.
  • FIG. 4 (b) is a cross-sectional view taken along line [Va—] Va in FIG. 4 (a), and shows a cross-sectional structure of the ferroelectric capacitor 104a.
  • FIG. 5 (a) is a diagram for explaining a ferroelectric memory device 105 according to a fifth embodiment of the present invention, in which a layer of electrodes of a ferroelectric capacitor 105a constituting a memory cell is illustrated. This shows the position.
  • FIG. 5 (b) is a cross-sectional view taken along line Va-Va of FIG. 5 (a), and shows a cross-sectional structure of the ferroelectric capacitor 105a.
  • FIG. 6 (a) is a diagram for explaining a ferroelectric memory device 106 according to Embodiment 6 of the present invention, and illustrates a layer of electrodes of a ferroelectric capacitor 106a constituting a memory cell. This shows the position.
  • FIG. 6 (b) is a cross-sectional view taken along the line VIa-VIa in FIG. 6 (a), and shows a cross-sectional structure of the ferroelectric capacitor 106a.
  • FIG. 7 (a) is a diagram for explaining a ferroelectric memory device 107 according to a seventh embodiment of the present invention, in which a layer of electrodes of a ferroelectric capacitor 107a constituting a memory cell is shown. This shows the position.
  • FIG. 7 (b) is a cross-sectional view taken along the line VIa-Wa of FIG. 7 (a), and shows a cross-sectional structure of the ferroelectric capacitor 107a.
  • FIG. 8 (a) is a diagram for explaining a ferroelectric memory device 108 according to an eighth embodiment of the present invention, in which a layer of electrodes of a ferroelectric capacitor 108a constituting a memory cell is illustrated. This shows the position.
  • FIG. 3 is a cross-sectional view taken along the line Ia-a, showing a cross-sectional structure of the ferroelectric capacitor 101a.
  • FIG. 9 (a) is a diagram illustrating a ferroelectric memory device 109 according to a ninth embodiment of the present invention, in which a layer of electrodes of a ferroelectric capacitor 109a constituting a memory cell is illustrated. This shows the position.
  • FIG. 9 (b) is a cross-sectional view taken along the line Xa—Ka of FIG. 9 (a), and shows a cross-sectional structure of the ferroelectric capacitor 109a.
  • FIG. 10 (a) is a diagram illustrating a ferroelectric memory device 110 according to Embodiment 10 of the present invention, in which electrodes of a ferroelectric capacitor 110a constituting a memory cell are formed. The layout is shown.
  • FIG. 10 (b) is a cross-sectional view taken along line a—Xa of FIG. 10 (a); It shows the cross-sectional structure of Pashi Yu 110a.
  • FIG. 11 (a) is a diagram for explaining a ferroelectric memory device 111 according to Embodiment 11 of the present invention, in which electrodes of a ferroelectric capacitor 111a constituting a memory cell are formed. The layout is shown.
  • FIG. 11 (b) is a cross-sectional view taken along line XIa-XIa of FIG. 11 (a), and shows a cross-sectional structure of the ferroelectric capacitor 11a.
  • FIG. 12 (a) is a diagram for explaining a ferroelectric memory device 112 according to the embodiment 12 of the present invention, in which electrodes of a ferroelectric capacitor 111a constituting a memory cell are formed. The layout is shown.
  • FIG. 12 (b) is a cross-sectional view taken along the line XIIa ⁇ XIla of FIG. 12 (a), and shows a cross-sectional structure of the ferroelectric capacitor 112a.
  • FIG. 13 (a) is a diagram for explaining a ferroelectric memory device 113 according to the embodiment 13 of the present invention, in which electrodes of a ferroelectric capacitor 113a constituting a memory cell are formed. The layout is shown.
  • FIGS. 13 (b) and 13 (c) are a cross-sectional view taken along line Xll a—Xll a of FIG. 13 (a) and XII I b— XI of FIG. 13 (a), respectively.
  • FIG. 2 is a cross-sectional view taken along the line IIb, and shows a cross-sectional structure of the ferroelectric capacitor 113a.
  • FIG. 14 (a) is a diagram for explaining a ferroelectric memory device 114 according to the embodiment 14 of the present invention, and illustrates an electrode of a ferroelectric capacitor 1 14a constituting a memory cell. This shows the layout.
  • FIGS. 14 (b) and 14 (c) are sectional views taken along line XIVa—XIVa of FIG. 14 (a) and sectional views taken along line XlVb—XlVb of FIG. 14 (a), respectively. Yes, and shows the cross-sectional structure of the ferroelectric capacitor 114a.
  • FIG. 15 (a) is a diagram for explaining a ferroelectric memory device 115 according to the embodiment 15 of the present invention, and includes an electrode of a ferroelectric capacitor 115a constituting a memory cell. The layout is shown.
  • FIGS. 15 (b) and 15 (c) are cross-sectional views taken along line XV a—XV a in FIG. 15 (a) and cross-section taken along line XV b—XV b in FIG. 15 (a), respectively. It is a figure and shows the cross-sectional structure of the ferroelectric capacitor 115a.
  • FIG. 16 (a) is a diagram for explaining a ferroelectric memory device 1 16 according to the embodiment 16 of the present invention, and shows an electrode of a ferroelectric capacitor 1 16a constituting a memory cell. The layout is shown.
  • FIGS. 16 (b) and 16 (c) are cross-sectional views taken along the line XVI a -XVI a in FIG. 16 (a) and XVI b—XVI b in FIG. 16 (a), respectively. It is a figure and shows the cross-sectional structure of the ferroelectric capacitor 1 16a.
  • FIG. 17 (a) is a diagram for explaining a ferroelectric memory device 117 according to Embodiment 17 of the present invention, in which electrodes of a ferroelectric capacitor 1117a constituting a memory cell are connected. The layout is shown.
  • Figures 17 (b) and 17 (c) are the XVIIa-XVIIa cross-sectional view of Figure 17 (a) and the XVI lb— XVI Ib of Figure 17 (a), respectively.
  • FIG. 2 is a sectional view taken along a line, showing a sectional structure of the ferroelectric capacitor 1 1 17a.
  • FIG. 18 (a) is a diagram for explaining a ferroelectric memory device 1 18 according to the embodiment 18 of the present invention, and shows an electrode of a ferroelectric capacitor 1 18a constituting a memory cell. The layout is shown.
  • FIGS. 18 (b) and 18 (c) are cross-sectional views taken along the line XVII Ia-XVII Ia in FIG. 18 (a) and XVI IIb—XVI in FIG. 18 (a), respectively.
  • FIG. 3 is a sectional view taken along the line lib, showing a sectional structure of the ferroelectric capacitor 1118a.
  • FIG. 19 (a) is a diagram for explaining a ferroelectric memory device 1 19 according to the embodiment 19 of the present invention, and includes an electrode of a ferroelectric capacitor 1 19a constituting a memory cell. The layout is shown.
  • FIGS. 19 (b) and 19 (c) are sectional views taken along line XIX a--XIX a in FIG. 19 (a) and sectional view taken along line XIXb_XIX b in FIG. 19 (a), respectively. Yes, and shows the cross-sectional structure of the ferroelectric capacitor 118a.
  • FIG. 20 (a) is a diagram for explaining a ferroelectric memory device 120 according to the embodiment 20 of the present invention, and illustrates an electrode of a ferroelectric capacitor 120a constituting a memory cell. The layout is shown.
  • FIGS. 20 (b) and 20 (c) are cross-sectional views taken along line XXa-XXa in FIG. 20 (a) and XVI I lb—XVI lib line in FIG. 20 (a), respectively.
  • FIG. 4 is a cross-sectional view of the ferroelectric capacitor. The cross-sectional structure of 120a is shown.
  • FIG. 21 (a) is a diagram for explaining a ferroelectric memory device 121 according to a preferred embodiment 21 of the present invention, in which electrodes of a ferroelectric capacitor 122a constituting a memory cell are shown. The layout is shown.
  • FIGS. 21 (b) and 21 (c) are cross-sectional views taken along the line XXI a -XXI a in FIG. 21 (a) and XXI b—XXI b in FIG. 21 (a), respectively. It is a figure and shows the cross-sectional structure of the ferroelectric capacitor 122a.
  • FIG. 22 (a) is a diagram for explaining a ferroelectric memory device 122 according to the embodiment 22 of the present invention, and shows an electrode of a ferroelectric capacitor 122a constituting a memory cell. The layout is shown.
  • FIGS. 22 (b) and 22 (c) are the XXI Ia-XXI Ia line sectional view of FIG. 22 (a) and the XXI Ib ⁇ of FIG. 22 (a), respectively.
  • FIG. 3 is a cross-sectional view taken along the line XXI lb, showing a cross-sectional structure of the ferroelectric capacitor 122a.
  • FIG. 23 (a) is a diagram for explaining a ferroelectric memory device 123 according to the embodiment 23 of the present invention.
  • the ferroelectric memory device 123 constituting a memory cell is shown in FIG.
  • the layout of the electrodes is shown.
  • FIGS. 23 (b) and 23 (c) are cross-sectional views taken along line XXI 11a— ⁇ 11a in FIG. 23 (a) and XXI li b—XXI in FIG. 23 (a), respectively.
  • FIG. 2B is a cross-sectional view taken along the line IIb, showing a cross-sectional structure of the ferroelectric capacitor.
  • FIG. 24 (a) is a view for explaining a ferroelectric memory device 124 according to the embodiment 24 of the present invention, in which electrodes of a ferroelectric capacitor 122a constituting a memory cell are shown. The layout is shown.
  • FIGS. 24 (b) and 24 (c) are cross-sectional views taken along line XXIV a--XXIV a of FIG. 24 (a) and cross-sectional views taken along line XXIVb--XXIVb of FIG. 24 (a), respectively. This shows the cross-sectional structure of the ferroelectric capacitor 122a.
  • FIG. 25 (a) is a diagram for explaining a conventional ferroelectric memory device 100, and shows a layout of electrodes of a ferroelectric capacitor 100a constituting a memory cell.
  • FIG. 25 (b) is a cross-sectional view taken along the line XXVa—XXVa of FIG. 25 (a), and shows a cross-sectional structure of the ferroelectric capacitor 100a.
  • FIG. 26 (a) is a diagram for explaining a conventional ferroelectric memory device 200, and shows a layout of electrodes of a ferroelectric capacitor 200a constituting a memory cell.
  • FIGS. 26 (b) and 26 (c) are cross-sectional views taken along line XXVI a -XXVI a in FIG.
  • FIG. 1 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 1 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 1 (b) is a cross-sectional view taken along the line Ia_Ia of FIG. 1 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 101 of the first embodiment has a memory cell array in which memory cells each including a memory cell transistor and a memory cell capacitor are arranged, and the edge of the upper electrode of the memory cell capacity is It has a memory cell structure located inside the edge of the ferroelectric layer constituting the memory cell capacitor.
  • a memory cell capacitor 101 a constituting each memory cell has a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown) and a lower electrode 2 formed on the lower electrode 2. It comprises a ferroelectric layer 3 and an upper electrode 4 formed on the ferroelectric layer 3.
  • the lower electrode 2 constituting the memory cell capacity 101a is independent for each memory cell capacity. That is, the lower electrodes 2 are arranged in a matrix on the memory cell array, and the lower electrodes of each memory cell capacitor are formed on the substrate via the contact portion 1 penetrating the insulating film. It is connected to the active region (not shown) of the corresponding memory cell transistor.
  • the contact portion 1 is made of a conductive material in a contact hole formed in the insulating film.
  • the ferroelectric layer 3 is common to a certain number of memory cells arranged in the second direction D2, and extends over the plurality of lower electrodes 2 arranged in the second direction D2. In the direction D2.
  • the left and right edges 31a and 32a of the ferroelectric layer 3 parallel to the second direction D2 are the second edges of the plurality of lower electrodes 2 located below the ferroelectric layer 3. It matches or almost matches the left and right edges 21a and 22a parallel to the direction D2.
  • the upper electrode 4 is common to a certain number of memory cells arranged in the second direction D2, and includes a plurality of lower electrodes arranged in the second direction D2. It is a plate electrode extending in the second direction D2 so as to straddle the partial electrode 2.
  • the left and right edges 41 a and 42 a of the upper electrode 4 parallel to the second direction D 2 are inside the left and right edges 31 a and 32 a of the ferroelectric layer 3, respectively. positioned.
  • a contact 1 is formed by filling the inside with a conductive material.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to become the lower electrode 2 of each memory cell capacity.
  • the lower electrode layer was processed so that the lower electrode layer was processed into a stripe shape parallel to a first direction D1 perpendicular to a second direction D2 extending the upper electrode 4. It is also possible to pattern the lower electrode 2 into a band shape extending over a plurality of contact portions 1 arranged in the first direction D1. Further, a ferroelectric layer and an upper electrode layer are sequentially formed thereon, and these are processed with different masks. At this time, for processing the upper electrode layer, a mask having a width smaller than the width of the mask used for processing the ferroelectric layer is used.
  • the width of the mask used for processing the upper electrode layer that is, the dimension of the electrode processing mask in the first direction D1
  • the processing of the ferroelectric layer and the upper electrode layer can be performed by various methods.
  • the upper electrode layer is processed using an electrode processing mask to form the upper electrode, and then the ferroelectric layer and the upper electrode layer are formed.
  • a method (first processing method) of processing the dielectric layer using a ferroelectric processing mask to form a band-shaped ferroelectric layer 3 extending over the plurality of lower electrodes 2 can be used.
  • the ferroelectric layer and the upper electrode layer are processed by using a dielectric processing mask to induce the ferroelectric layer and the upper electrode layer, and the ferroelectric layer 3 and the ferroelectric layer are processed.
  • An upper electrode layer having the same flat pattern as in step 3 is formed, and then the upper electrode layer is processed using an electrode processing mask to form the upper electrode (second processing method).
  • the ferroelectric layer and the upper electrode layer when the ferroelectric layer is processed using a ferroelectric processing mask, the previously processed lower electrode layer, for example, in a stripe shape, is also used.
  • a method of forming a lower electrode corresponding to each memory cell by processing with a processing mask (third processing method) can also be used.
  • the memory cell has a memory cell structure in which the edge of the upper electrode of the memory cell capacity is located inside the edge of the ferroelectric layer. This has the effect of suppressing or preventing current leakage between the two.
  • the lower electrode in the form of a stripe for example, the lower electrode can be separated using the same mask as the ferroelectric layer. There is also the effect of being. That is, it is possible to realize a memory cell configuration in which the size of the lower electrode is ensured without being affected by a mask shift between the processing mask for the lower electrode and the ferroelectric processing mask.
  • FIG. 2 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 2 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 2 (b) is a cross-sectional view taken along the line ⁇ a- ⁇ a of FIG. 2 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the second embodiment is an application example of the first embodiment in which one ferroelectric layer is made to correspond to two adjacent plate electrodes in the first embodiment.
  • the ferroelectric layer arranged for each lower electrode row along the second direction D2 is replaced with a ferroelectric layer 3b common to two adjacent lower electrode rows along the second direction D2. It is what it was. Therefore, in the memory cell structure according to the second embodiment, the left and right edges 4 a and 4 b of the upper electrode 4 along the vertical direction (second direction) D 2 correspond to the vertical direction of the ferroelectric layer 3 b.
  • the structure is located inside the left and right edges 3b1 and 3b2 along D2.
  • one of the left and right edges in the vertical direction of the lower electrode 2 of each memory cell capacitor is not processed, but is processed when processing the lower electrode layer.
  • the edge of the lower electrode that was not present is processed when the ferroelectric layer is processed.
  • the arrangement interval of the memory cell capacitors is reduced in the portion where the ferroelectric layer is not processed, and the memory cell area can be reduced.
  • a matrix is formed along the first direction D1 and the second direction D2. .
  • the memory cell capacitor 102 a constituting each memory cell includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), and a lower electrode 2 formed on the lower electrode 2. And a top electrode 4 formed on the ferroelectric layer 3b.
  • the lower electrode 2 is the same as that in the first embodiment, and the lower electrode 2 is connected to the active region (not shown) of the memory cell transistor via the contact portion 1 .
  • the ferroelectric layer 3b is common to two adjacent memory cell columns along the second direction D2, and is adjacent to two lower electrodes arranged in the second direction D2. It has a shape that straddles the pole row.
  • the left edge 31 a of the ferroelectric layer 3 b parallel to the second direction D 2 is located on the left side of the two lower electrode rows opposing each other below the ferroelectric layer 3 b. Coincides with the left edge 21a of the lower electrode 2 parallel to the second direction D2, Or almost agree.
  • the right edge 32 a of the ferroelectric layer 3 b parallel to the second direction D 2 is located on the right side of the two lower electrode rows opposing each other below the ferroelectric layer 3 b.
  • the upper electrode 4 is the same as that in the first embodiment.
  • the left and right edges 41 a and 42 a of the upper electrode 4 which are parallel to the second direction D 2 are respectively similar to the ferroelectric material. It is located inside the left and right edges 31a and 32a of the body layer 3b.
  • a memory cell transistor, an insulating film, and a contact portion 1 are formed in the same manner as in the first embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to become the lower electrode 2 of each memory cell capacitor. At this time, the lower electrode layer is processed so as to be separated into portions extending over two adjacent contact portions 1 arranged in the first direction D 1.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than that of the mask used for processing the ferroelectric layer is used for processing the upper electrode layer.
  • the processing of the ferroelectric layer and the upper electrode layer can be performed in various ways.
  • a method of processing the dielectric layer using a ferroelectric processing mask to form a wide band-shaped ferroelectric layer 3b straddling two rows of lower electrodes 2 arranged in the longitudinal direction D2 (first example) Processing method) can be used.
  • the ferroelectric layer and the upper electrode layer are processed using a ferroelectric processing mask, and the ferroelectric layer 3 and the ferroelectric layer 3 are processed.
  • An upper electrode layer having the same plane pattern is formed, and then the upper electrode layer is used as an electrode processing mask. It is possible to use a method (second processing method) in which the upper electrode is shaped by processing using the method.
  • the memory cells are replaced by the left and right edges of the upper electrode 4 of the memory cell capacity located inside the edge of the ferroelectric layer 3b.
  • the cell structure has an effect that current leakage between the upper electrode and the lower electrode can be suppressed or prevented.
  • the lower electrode when processing the ferroelectric layer using a mask, for example, a band-shaped lower electrode layer that has been processed earlier, the lower electrode can be separated using the same mask as that used for processing the ferroelectric layer. There is also the effect that it is possible.
  • the ferroelectric layer has a wide band shape extending over two adjacent lower electrodes, the ferroelectric film is separated between these two lower electrode columns. No processing is performed. Therefore, there is an effect that the memory cell area can be reduced as compared with the first embodiment.
  • FIG. 3 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 3 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 3 (b) is a cross-sectional view taken along the line EIa-Ma of FIG. 3 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 103 has a memory cell array in which memory cells each including a memory cell transistor and a memory cell capacitor are arranged, and an edge of an upper electrode of a memory cell capacity.
  • the ferroelectricity of the memory cell capacity It has a memory cell structure located inside the edge of the body layer and the edge of the lower electrode layer of the memory cell capacitor is also located inside the edge of the ferroelectric layer. More specifically, on a memory cell array (not shown) of the ferroelectric memory device 103, memory cells (not shown) are arranged in a matrix along the first direction D1 and the second direction D2. ) Are arranged.
  • the lower electrode 2c is independent for each memory cell capacity. That is, the lower electrodes 2c are arranged in a matrix on the memory cell array, and each lower electrode 2c is formed on the substrate via the contact portion 1 penetrating the insulating film. Connected to the active region (not shown) of the memory cell transistor.
  • the contact portion 1 is made of a conductive material in a contact hole formed in the insulating film, as in the first embodiment.
  • the ferroelectric layer 3c is common to a certain number of memory cells arranged in the second direction D2, and extends over a plurality of lower electrodes 2c arranged in the second direction D2. Extends in the second direction D2.
  • the upper electrode 4c is arranged along the second direction D2 and is common to memory cells having a constant constant, and is arranged along the second direction D2. It is a plate electrode extending in the second direction D2 so as to straddle the plurality of lower electrodes 2.c. Left and right edges 41c and 42c of the upper electrode 4c parallel to the second direction D2 are inside the left edges 31c and 32c of the ferroelectric layer 3c, respectively. The upper electrode 2c is located outside the left and right edges 21c and 22c.
  • Embodiment 1 a memory cell transistor, an insulating film, and a contact portion are described in Embodiment 1. It is formed similarly.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • the upper electrode layer is processed using an electrode processing mask to form the upper electrode 4c.
  • a method (first processing method) in which a ferroelectric layer is processed using a ferroelectric processing mask to form a band-shaped ferroelectric layer 3c extending over a plurality of lower electrodes 2c. Can be.
  • the ferroelectric layer and the upper electrode layer are processed using a ferroelectric processing mask, and the ferroelectric layer 3c and the ferroelectric layer 3c are processed.
  • a method of forming an upper electrode layer having the same plane pattern as that of c and then processing the upper electrode layer using an electrode processing mask to form the upper electrode 4c (second processing method) Can be.
  • the edges 41 c and 42 c of the upper electrode 4 c correspond to the edges 31 c and 3 c of the ferroelectric layer 3 c. Since the memory cell structure is located on the inner side than 2c, there is an effect that current leakage between the upper electrode and the lower electrode can be suppressed.
  • the edges 21 c and 22 c of the lower electrode 2 c are located inside the edges 31 c and 32 c of the ferroelectric layer 3 c. Since it is located at the lower end, there is an effect that current leakage between the lower electrode and the upper electrode can be made more difficult to occur.
  • FIG. 4 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 4 of the present invention. Yes, it shows the layout of the ferroelectric capacitor electrodes that make up the memory cell.
  • FIG. 4 (b) is a sectional view taken along line Va-IVa of FIG. 4 (a), and shows a sectional structure of the ferroelectric capacitor.
  • the fourth embodiment is an application example of the third embodiment, in which one ferroelectric layer is made to correspond to two adjacent plate electrodes in the third embodiment.
  • the dielectric layer arranged for each lower electrode row along the second direction D2 is divided into a ferroelectric layer 3d common to two adjacent lower electrode rows along the second direction D2. It was done. Therefore, in the memory cell structure of the fourth embodiment, the left and right edges 41 c and 42 c of the upper electrode 4 c along the vertical direction (second direction) D 2 are formed by the ferroelectric layer 3 d
  • the left and right edges along the vertical direction D 2 of the lower electrode 2 c are located inside the left and right edges 31 d and 32 d along the vertical direction D 2.
  • 2 2 c are left and right edges 3 1 d and 3 along the longitudinal direction D 2 of the ferroelectric layer 3 d.
  • the structure is located inside 2d.
  • a memory cell capacitor 104a constituting each memory cell includes a lower electrode 2c formed on a substrate (not shown) via an insulating film (not shown), and a lower electrode 2c formed on the lower electrode 2c.
  • the lower electrode 2c is the same as that in the third embodiment.
  • the lower electrode 2c is connected to the active region (not shown) of the memory cell transistor via the contact portion 1. ing.
  • the ferroelectric layer 3 d is common to two adjacent memory cell columns along the second direction D 2, and is adjacent to two lower electrodes arranged in the second direction D 2. It has a shape that straddles the pole row.
  • the left and right edges 21 c and 22 c parallel to the second direction D 2 of the adjacent two rows of lower electrodes are the left and right edges of the ferroelectric layer 3 d parallel to the second direction D 2.
  • 3d, 3d are located inside.
  • the upper electrode 4c is the same as that in the third embodiment, and the left and right edges 4 1c and 4 2c of the upper electrode 4c parallel to the second direction D2 are respectively shown. And are located inside the left and right edges 31c and 32c of the ferroelectric layer 3d.
  • a memory cell transistor, an insulating film, and a contact portion 1 are formed in the same manner as in the third embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be the lower electrode 2c of each memory cell capacitor.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than that of the mask used for processing the ferroelectric layer is used for processing the upper electrode layer.
  • the upper electrode layer is processed using an electrode processing mask to form the upper electrode 4c.
  • a method of processing the ferroelectric layer using a ferroelectric processing mask to form a wide band-shaped ferroelectric layer 3d straddling two rows of lower electrodes 2 arranged in the longitudinal direction D2 (the second method). 1 processing method) can be used.
  • the ferroelectric layer and the upper electrode layer are processed using a ferroelectric processing mask, and the ferroelectric layer 3 d and the ferroelectric layer 3 d are processed.
  • An upper electrode layer having the same planar pattern as d is formed, and then the upper electrode shoulder is processed using an electrode processing mask to form the upper electrode 4c (second processing method). it can.
  • the memory cell has a memory cell structure in which the left and right edges of the upper electrode 4c of the memory cell capacity are located inside the edge of the ferroelectric layer 3d.
  • the etching of the lower electrode 2c is performed. Since di 21 c and 22 c are located inside the edges 31 d and 32 d of the ferroelectric layer 3 d, current leakage between the lower electrode and the upper electrode is less likely to occur. There is an effect that can be done.
  • the ferroelectric layer is formed in a wide band shape extending over two adjacent rows of lower electrodes, the ferroelectric film is separated between these two lower electrode rows. No processing is performed. Therefore, there is an effect that the memory cell area can be reduced more than in the third embodiment.
  • FIG. 5 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 5 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 5 (b) is a cross-sectional view taken along the line Va-Va of FIG. 5 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 105 has a memory cell array in which memory cells each including a memory cell transistor and a memory cell capacity are arranged, and the edge of an upper electrode of a memory cell capacitor is provided. Is located inside the edge of the ferroelectric layer, the edge of the lower electrode layer is also located inside the edge of the ferroelectric layer, and the width of the upper electrode and the lower electrode is the same or almost the same. It has a memory cell structure in which the lower electrodes are located at the same position so as to overlap.
  • a memory cell capacitor 105a constituting each memory cell includes a lower electrode 2c formed on a substrate (not shown) via an insulating film (not shown), and a lower electrode 2c formed on the lower electrode 2c. It comprises a ferroelectric layer 3 formed and an upper electrode 4 formed on the ferroelectric layer 3.
  • the lower electrode 2c is the same as that in the third embodiment, and the lower electrode 2c is formed on the substrate via the contact portion 1 in the same manner as in the third embodiment. It is connected to the active region (not shown) of the memory cell transistor.
  • the ferroelectric layer 3 and the upper electrode 4 are the same as those in the first embodiment. Left and right edges 3 1 a of this ferroelectric layer 3 parallel to the second direction D 2 And 3 2a are located outside the left and right edges 21 a and 22 a of the plurality of lower electrodes 2 located below the ferroelectric layer 3 and parallel to the second direction D 2 .
  • the left and right edges 41a and 42a of the upper electrode 4 parallel to the second direction D2 are located inside the left and right edges 31a and 32a of the ferroelectric layer 3, respectively. It is located at the same position or almost the same position as the left and right edges 21c and 22c of the upper electrode 2c.
  • a memory cell transistor, an insulating film, and a contact portion are formed in the same manner as in the first embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be an independent lower electrode 2c for each memory cell capacity.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask which is thinner than the processing mask for the ferroelectric layer and has the same width or almost the same width as the processing mask for the lower electrode is used.
  • Embodiment 3 it is possible to add the ferroelectric layer after processing the upper electrode, or to process the upper electrode after processing the ferroelectric layer. .
  • the edge of the upper electrode is located inside the edge of the ferroelectric layer
  • the edge of the lower electrode is located inside the edge of the ferroelectric layer.
  • FIG. 6 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 6 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 6 (b) is a cross-sectional view taken along the line VIa-VIa in FIG. 6 (a). The cross-sectional structure of the capacity is shown.
  • the sixth embodiment is an application example of the fifth embodiment in which one ferroelectric layer corresponds to two adjacent plate electrodes (upper electrodes) in the fifth embodiment.
  • the ferroelectric layer 3 arranged in each lower electrode row along the second direction D2 in the fifth embodiment is common to two adjacent lower electrode rows along the second direction D2.
  • the ferroelectric layer is 3 f.
  • the memory cell capacity 106a is composed of the upper electrode 4, the strong dielectric layer 3f, and the lower electrode 2c.
  • the left and right edges 41 a and 42 a of the upper electrode 4 along the vertical direction (second direction) D 2 are formed by the ferroelectric layer 3 f
  • 2 2 c are located inside the left and right edges 3 1 ⁇ and 3 2 ⁇ along the longitudinal direction D 2 of the ferroelectric layer 3 f, the width of the upper electrode and the lower electrode is almost the same, and the upper electrode And the lower electrode have the same position in the first direction D 1 on the memory cell array.
  • a memory cell transistor, an insulating film, and a contact portion 1 are formed in the same manner as in the fifth embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be the lower electrode 2c of each memory cell capacitor.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than that of the mask used for processing the ferroelectric layer is used for processing the upper electrode layer.
  • the ferroelectric layer can be processed after processing the upper electrode as in Embodiment 4, or the upper electrode can be processed after processing the ferroelectric layer.
  • the left and right edges of the upper electrode 4 Since the left and right edges of the lower electrode 2c are located inside the left and right edges of the ferroelectric layer 3f, the upper electrode and the lower electrode There is an effect that there is no current leak between the two.
  • the memory cell can be configured to have a small memory cell area and a large capacity effective area. There is an effect that can be.
  • the ferroelectric layer 3 f since the ferroelectric layer 3 f has a wide band shape extending over the two adjacent lower electrodes 2 c, the ferroelectric film is formed between these two lower electrode rows. No separation processing is performed. Therefore, there is an effect that the memory cell area can be reduced as compared with the fifth embodiment.
  • FIG. 7 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 7 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 7 (b) is a cross-sectional view taken along the line VIa-VHa of FIG. 7 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 107 according to the seventh embodiment has a memory cell structure in which the upper electrode and the lower electrode according to the fifth embodiment are displaced along the first direction D1. Yes, the edge of the upper electrode in the memory cell capacity is located inside the edge of the ferroelectric layer, and the edge of the lower electrode layer is also located inside the edge of the ferroelectric layer.
  • each memory cell includes a lower electrode 2 g formed on a substrate (not shown) via an insulating film (not shown), and a lower electrode 2 g formed on the lower electrode 2 g. And a top electrode 4 g formed on the ferroelectric layer 3.
  • the lower electrode 2 g is different from the lower electrode 2 c of the fifth embodiment in that the edges 21 c and 22 c do not extend outside the edges 31 a and 32 a of the ferroelectric layer 3. Thus, it is shifted to the left in the drawing along the first direction D1.
  • the ferroelectric layer 3 is This is the same as that in the fifth embodiment.
  • the upper electrode 4 g is formed so that the upper electrode 4 of the fifth embodiment is formed so that the edges 41 a and 42 a do not extend outside the edges 31 a and 32 a of the ferroelectric layer 3. It is shifted to the right on the paper along the direction D1 of 1.
  • 21 g and 22 g are the left and right edges of the lower electrode 2 g
  • 41 g and 42 g are the left and right edges of the upper electrode 4 g.
  • a memory cell transistor, an insulating film, and a contact portion are formed in the same manner as in the first embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be an independent lower electrode 2c for each memory cell capacitor.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than the width of the mask used for processing the ferroelectric layer and having substantially the same width as the lower electrode is used.
  • the memory cell has a memory cell structure in which the edge of the upper electrode is located inside the edge of the ferroelectric layer, and the edge of the lower electrode is located inside the edge of the ferroelectric layer. Therefore, there is an effect that there is no current leak between the upper electrode and the lower electrode.
  • FIG. 8 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 8 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 8 (b) is a cross-sectional view taken along line Ha-Ha of FIG. 8 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the eighth embodiment is an application example of the seventh embodiment in which one ferroelectric layer is made to correspond to two adjacent plate electrodes (that is, upper electrodes) in the seventh embodiment.
  • the ferroelectric layer arranged in each lower electrode row along the second direction D2 in the seventh embodiment is common to two adjacent lower electrode rows along the second direction D2.
  • the ferroelectric layer is 3 h.
  • the memory cell capacity 108a is composed of the upper electrode 4g, the ferroelectric layer 3h, and the lower electrode 2g.
  • the memory cell structure according to the eighth embodiment has a structure in which the left and right edges 41 g and 42 g of the upper electrode 4 g along the vertical direction (second direction) D 2 are formed by the ferroelectric layer 3.
  • Left and right edges 31 along the vertical direction D2 of the lower electrode 2 1 h and 3 2 h, and the left and right edges 2 of the lower electrode 2 g along the vertical direction (second direction) D2 1 g and 22 g are located inside the left and right edges 31 h and 32 h along the longitudinal direction D 2 of the ferroelectric layer 3.
  • a memory cell transistor, an insulating film, and a contact portion 1 are formed in the same manner as in the seventh embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to become the lower electrode 2 g of each memory cell capacity.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask which is thinner than the processing mask for the ferroelectric layer and has substantially the same width as the processing mask for the lower electrode is used.
  • the ferroelectric layer can be added after processing the upper electrode as in Embodiment 4, or the upper electrode can be processed after processing the ferroelectric layer. .
  • the memory saffle is positioned such that the edge of the upper electrode is located inside the edge of the ferroelectric layer, and the edge of the lower electrode is located inside the edge of the ferroelectric layer. Therefore, there is an effect that there is no current leakage between the upper electrode and the lower electrode.
  • the upper electrode and the lower electrode are displaced along the first direction D, only the stable portion of the film quality near the center of the electrode except for the vicinity of the electrode edge is used as the ferroelectric capacitor region. The effect that a capacitance element with stable characteristics can be realized is obtained.
  • the ferroelectric layer has a wide band shape extending over two adjacent rows of lower electrodes, the ferroelectric film is separated between these two lower electrode rows. No processing is performed. Therefore, there is an effect that the memory cell area can be reduced as compared with the seventh embodiment.
  • FIG. 9 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 9 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor forming a memory cell.
  • FIG. 9 (b) is a cross-sectional view taken along the line IXa-IXa of FIG. 9 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 109 has a memory cell array in which memory cells each including a memory cell transistor and a memory cell capacity are arranged, and an upper electrode of the memory cell capacity is provided. A part of the edge is located inside the edge of the ferroelectric layer of the memory cell capacity, and the other edge of the upper electrode is located in line with the edge of the ferroelectric layer of the memory cell capacity. It has a memory cell structure that operates as follows.
  • the memory cell capacity 109 a constituting each memory cell includes a lower electrode 2 c formed on a substrate (not shown) via an insulating film (not shown), and a lower electrode 2 c formed on the lower electrode 2 c. And a top electrode 4c formed on the ferroelectric layer 3i.
  • the lower electrode 2c is the same as that in the third embodiment.
  • the lower electrode 2c is connected to the active region of the memory cell transistor through the contact portion 1. (Not shown).
  • the ferroelectric layer 3 i is common to two adjacent memory cell columns along the second direction D 2, and is adjacent to two lower electrodes arranged in the second direction D 2. It has a shape that straddles the pole row. 'The left and right edges 21 c and 22 c parallel to the second direction D 2 of the lower electrodes in the adjacent two rows are formed by the left and right edges parallel to the second direction D 2 of the ferroelectric layer 3 i. It is located inside the edges 3 1 i and 3 2 i.
  • the upper electrode 4c is the same as that in the third embodiment, and left and right edges 41c and 42c of the upper electrode 4c parallel to the second direction D2 are respectively shown. It is located inside the left and right edges 31 i and 32 i of the ferroelectric layer 3 i.
  • a memory cell transistor, an insulating film, and a contact portion 1 are formed in the same manner as in the third embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be the lower electrode 2c of each memory cell capacity.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than that of the mask used for processing the ferroelectric layer is used for processing the upper electrode layer.
  • the ferroelectric layer after processing the upper electrode, and it is also possible to process the upper electrode after processing the ferroelectric layer.
  • the upper electrode can be processed at the same time when the ferroelectric layer is processed.
  • the memory cell has a memory cell structure in which the edge of the lower electrode is located inside the edge of the ferroelectric layer, so that the current leakage between the upper electrode and the lower electrode is reduced. There is an effect that there is no.
  • the ferroelectric layer is formed in a wide band shape extending over two adjacent rows of lower electrodes. No processing for separating the ferroelectric film between the electrode rows is performed. Therefore, as in the eighth embodiment, there is an effect that the memory cell area can be further reduced.
  • FIG. 10 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 10 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 10 (b) is a cross-sectional view taken along the line Xa—Xa of FIG. 10 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 110 of the present embodiment 10 has a memory cell array in which memory cells composed of a memory cell transistor and a memory cell capacity are arranged.
  • the edge of the electrode is located inside the edge of the ferroelectric layer of the memory cell capacitor and at substantially the same position as the edge of the lower electrode, and the other edge of the upper electrode is connected to the memory cell capacitor. It has a memory cell structure that matches the edge of the evening ferroelectric layer.
  • the memory cell structure of the tenth embodiment is different from the memory cell structure of the ninth embodiment in that the interval between the two lower electrodes located on the lower side of one ferroelectric layer 3 i is the lower part of the left column.
  • the right edge 2 2 j of the electrode and the left edge 2 1 j of the lower electrode in the right column are respectively to the right of the upper electrode 4 c in the adjacent two left columns on the ferroelectric layer 3 i.
  • the width is narrowed so as to coincide with the edge 42c and the left edge 42c of the upper electrode 4c in the two adjacent right columns.
  • the memory cell capacity 110a constituting each memory cell includes a lower electrode 2j formed on a substrate (not shown) via an insulating film (not shown), and a lower electrode 2j. It comprises a ferroelectric layer 3i formed on 2j and an upper electrode 4c formed on the ferroelectric layer 3i.
  • a memory cell transistor, an insulating film, and a contact portion are formed in the same manner as in the first embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be an independent lower electrode 2j for each memory cell capacitor.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than that of the mask used for processing the ferroelectric layer is used for processing the upper electrode layer.
  • the edge of the upper electrode that coincides with the edge of the ferroelectric layer can be processed when the ferroelectric layer is applied.
  • the memory cell has a memory cell structure in which the edge of the lower electrode is located inside the edge of the ferroelectric layer, so that the current between the upper electrode and the lower electrode is reduced. There is an effect that there is no leak.
  • the positions of the opposing edges of the upper electrode on the ferroelectric layer almost coincide with the positions of the opposing edges of the lower two rows of lower electrodes on the ferroelectric layer. There is an effect that the size can be reduced.
  • FIG. 11 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 11 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 11 (b) is a cross-sectional view taken along the line XIa—XIa of FIG. 11 (a), and shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 1 11 of the present embodiment 11 is a memory cell in which the upper electrode and the lower electrode of the embodiment 5 are displaced along the first direction (lateral direction) D 1.
  • the right edge of the upper electrode of the memory cell capacitor is located inside the right edge of the ferroelectric layer, the left edge of the upper electrode coincides with the left edge of the ferroelectric layer, and the lower electrode layer Is located inside the left edge of the ferroelectric layer, and the side edge of the upper electrode coincides with the right edge of the ferroelectric layer.
  • memory cells are arranged in a matrix along the first direction D1 and the second direction D2. ) Are arranged.
  • the memory cell capacity 11 a constituting each memory cell is formed on a substrate (not shown) via an insulating film (not shown). It comprises a lower electrode 2j, a ferroelectric layer 3j formed on the lower electrode 2j, and an upper electrode 4j formed on the ferroelectric layer 3j.
  • a memory cell transistor, an insulating film, and a contact portion are formed in the same manner as in the first embodiment.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be an independent lower electrode 2j for each memory cell capacitor.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than the width of the mask used for processing the ferroelectric layer and having substantially the same width as the lower electrode is used.
  • the upper electrode can be simultaneously processed when the ferroelectric layer is applied.
  • the memory cell has a memory cell structure in which the edge of the lower electrode is located inside the edge of the ferroelectric layer, so that the memory cell between the upper electrode and the lower electrode is formed. There is an effect that there is no current leak.
  • the upper electrode and the lower electrode are displaced along the first direction D, only the stable portion of the film quality near the center of the electrode except for the vicinity of the electrode edge is used as the ferroelectric capacitor. There is an effect that a capacitance element having stable characteristics can be realized by using the capacitor as a capacitor region.
  • FIG. 12 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 12 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIG. 12 (b) is a cross-sectional view taken along the line XIIa—Xlla of FIG. 12 (a), and shows a cross-sectional structure of the strong dielectric capacitor.
  • the ferroelectric memory device 112 of the present embodiment 12 is a more specific one of the ferroelectric memory device 108 of the embodiment 8, and is shown in FIG. 12 (a) and FIG. FIG. 2 (b) shows a memory cell transistor and a memory cell array such as a bit line of the ferroelectric memory device 108 of the eighth embodiment.
  • memory cells are arranged in a matrix along the first direction D1 and the second direction D2.
  • memory cells are arranged on this memory cell array.
  • a plurality of word lines 11 are arranged along an arrangement direction D2 of the memory cells
  • a plurality of bit lines 12 are arranged along an arrangement direction D1 of the memory cells.
  • the portion of the word line 11 located above the active region of the memory cell transistor serves as a gate electrode of the memory cell transistor, and the bit line 12 has a bit line contact portion 13 Is connected to the active region of the memory cell transistor.
  • the memory cell capacitors 112a constituting each memory cell are formed on a lower electrode 2g formed on a substrate 10 via an insulating film (not shown), and on the lower electrode 2g. It comprises a ferroelectric layer 3 h and an upper electrode 4 g formed on the ferroelectric layer 3 h.
  • the lower electrode 2 g, the ferroelectric layer 3 h, and the upper electrode 4 g are the same as those in the eighth embodiment.
  • an active region (not shown) of a memory cell transistor is formed in a surface region of a substrate 10, and a word line 12 is formed on the substrate 10 via a gate insulating film (not shown). Further, an interlayer insulating film is formed, and the bit line contact portion 13 is formed on the interlayer insulating film. Then, the bit line 11 is formed so as to be connected to the bit line contact portion 13.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be an independent lower electrode 2 g for each memory cell capacity.
  • a ferroelectric layer and an upper electrode layer are sequentially formed on the entire surface, and the ferroelectric layer and the upper electrode layer are processed using different masks.
  • a mask having a width smaller than the width of the mask used for processing the ferroelectric layer and having substantially the same width as the lower electrode is used.
  • the memory cell is arranged such that the edge of the upper electrode is located inside the edge of the ferroelectric layer and the edge of the lower electrode is located inside the edge of the ferroelectric layer.
  • the cell structure has the effect that there is no current leakage between the upper electrode and the lower electrode.
  • the ferroelectric layer has a wide band shape extending over two adjacent lower electrodes, so that the ferroelectric layer is formed between these two lower electrode rows. No processing for separating the ferroelectric film is performed. Therefore, as in the eighth embodiment, there is an effect that the memory cell area can be further reduced.
  • bit line is arranged below the memory cell capacitor in the eighth embodiment, the bit line may be arranged above the memory cell capacity.
  • FIG. 13 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 13 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • Figures 13 (b) and 13 (c) correspond to XI IIa—XI II in Figure 13 (a), respectively.
  • FIG. 2 is a cross-sectional view taken along the line a and along the line Xllb—Xllb in FIG. 13 (a), showing a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric capacitor is referred to as a memory cell capacity.
  • the ferroelectric memory device 113 of the present embodiment 13 has a memory cell array in which memory cells each including a memory cell transistor and a memory cell capacity are arranged. Further, in Embodiment 13, the memory cells of the ferroelectric memory device extend over these lower electrodes 2 on the plurality of lower electrodes 2 of the memory cell capacity along the memory cell arrangement direction D2. A memory cell structure in which a groove is formed, and a base electrode layer 5, a ferroelectric layer 3m, and an upper electrode 4m are formed in the groove and in the peripheral area, thereby increasing the capacity of the memory cell capacity. It is.
  • memory cells are arranged in a matrix along the first direction D1 and the second direction D2. ) are arranged.
  • the memory cell capacity 1 13a constituting each memory cell spans a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown) and a plurality of lower electrodes 2.
  • the lower electrode 2 constituting the memory cell capacity 113a is independent for each memory cell capacitor. That is, the lower electrodes 2 are arranged in a matrix on the memory cell array, and the lower electrode of each memory cell capacity is formed on the substrate via the contact portion 1 penetrating the insulating film. Are connected to the active region (not shown) of the corresponding memory cell transistor.
  • the contact portion 1 is made of a conductive material in a contact hole formed in the insulating film.
  • a band-shaped opening (hereinafter also referred to as a groove) is formed so as to extend over the plurality of lower electrodes 2.
  • a band-shaped opening (hereinafter also referred to as a groove) is formed so as to extend over the plurality of lower electrodes 2.
  • the ferroelectric layer 3 m is formed on the base electrode layer 5.
  • the ferroelectric layer 3 m and the underlying electrode layer 5 are independent for each memory cell capacitor.
  • the upper electrode 4 m is common to a certain number of memory cells arranged in the second direction D 2, and is provided on the ferroelectric layer 3 m in and around the groove in the second direction D 2.
  • the lower electrodes 2 are formed so as to straddle the plurality of lower electrodes 2 arranged along the line 2.
  • reference numeral 113b denotes a groove extending along the second direction D2 and extending over the plurality of memory cell capacities 113a.
  • a contact hole is formed on a portion of the insulating film corresponding to an active region of each memory cell transistor. Is formed, and a conductive material is filled in the contact hole to form a contact portion 1.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to be the lower electrode 2 of each memory cell capacity.
  • an interlayer insulating film (not shown) is formed on the entire surface, a groove is formed in the interlayer insulating film so as to reach the lower electrode 2 along a second direction D2, and a three-dimensional structure is formed thereon.
  • a ferroelectric layer 3 is formed on the base electrode layer. In this state, the ferroelectric layer and the base electrode layer are formed so as to straddle a plurality of contact portions 1 arranged in the first direction D1. Process in a stripe shape parallel to direction D1 of 1.
  • an upper electrode layer is formed on the entire surface, and the upper electrode layer is formed in a stripe shape parallel to the second direction D2 so as to straddle a plurality of contact portions 1 arranged in the second direction D2.
  • the ferroelectric layer and the base electrode layer previously processed into a stripe shape are processed so as to correspond to each memory cell capacity.
  • a stripe-shaped mask in the horizontal direction D1 is used for processing the lower electrode 2
  • a stripe-shaped mask in the vertical direction is used for processing the upper electrode 4m.
  • effective area of memory cell capacitor without influence of It is possible to do.
  • each memory cell capacity has a groove-shaped three-dimensional structure, it is easier to form a recess in the interlayer insulating film than a conventional memory cell capacitor having a hole-shaped three-dimensional structure.
  • a ferroelectric layer is formed in the groove, there is also an effect that the layer can be easily formed thin.
  • a memory cell capacitor having a three-dimensional structure that can be easily processed and has a large capacitance can be obtained.
  • FIG. 14 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 14 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 14 (b) and 14 (c) are sectional views taken along line XIVa-XIVa of FIG. 14 (a) and sectional views taken along line XlVb—XlVb of FIG. 14 (a), respectively. Yes, and shows the cross-sectional structure of the ferroelectric capacitor.
  • the first direction D of the upper electrode 4 m and the ferroelectric layer 3 m of the ferroelectric memory device 113 of the thirteenth embodiment is different from the ferroelectric memory device 113 of the thirteenth embodiment.
  • the dimensions in the first and second directions D2 are relatively larger than the dimensions of the lower electrode 2 and the underlying electrode layer 5 in the first direction D1 and the second direction D2, whereby the upper electrode and the lower electrode And a structure that suppresses current leakage between them.
  • the memory cell capacity 114 a of the present embodiment 14 includes a lower electrode 2 n formed on a substrate (not shown) via an insulating film (not shown), A base electrode layer 5 n formed in and around the band-shaped groove extending over the lower electrode 2 n, a ferroelectric layer 3 m formed on the base electrode layer 5 n, The upper electrode 4m formed on the layer 3m.
  • the size of the lower electrode 2 n in the horizontal direction D 1 and the size of the vertical direction D 2 match the size of the base electrode layer 5 n in the horizontal direction D 1 and the vertical direction D 2.
  • the dimension of the horizontal direction D 1 and the dimension of the vertical direction D 2 are smaller than the dimension of the ferroelectric layer 3 m in the horizontal direction D 1 and the vertical direction D 2 No.
  • the dimension of the upper electrode 4m in the lateral direction D1 is equal to the dimension of the ferroelectric layer 3m in the lateral direction D1.
  • 114b is a groove extending along the second direction D2 and extending over a plurality of memory cell capacities 114a.
  • Embodiment 14 the formation of the memory cell transistor, the formation of the insulating film, and the formation of the contact portion 1 are performed in the same manner as in Embodiment 13.
  • a lower electrode layer is formed, an interlayer insulating film is formed on the lower electrode layer, and then the interlayer insulating film is formed so as to reach the lower electrode layer along the vertical direction D2.
  • a groove is formed, and a base electrode layer for a three-dimensional structure is formed thereon.
  • the lower electrode layer and the lower electrode layer 5n are formed by processing the lower electrode layer and the lower electrode layer into a rectangular shape corresponding to each memory cell capacity.
  • a ferroelectric layer is formed on the entire surface, and the ferroelectric layer is processed so as to have a rectangular shape larger than the rectangular shape of the lower electrode 2 n previously processed, thereby forming a ferroelectric layer 3 m.
  • an upper electrode layer is formed on the entire surface, and the upper electrode layer is processed into a stripe shape parallel to the second direction D2 so as to straddle the plurality of contact portions 1 arranged in the second direction D2. I do.
  • the memory cell 114a in the ferroelectric memory device 114 of the present embodiment 14 is formed.
  • Embodiment 14 the vertical and horizontal sizes of the lower electrode 2 n and the vertical and horizontal sizes of the ferroelectric layer 3 m are increased, so that the current leakage between the upper and lower electrodes is reduced. , A memory cell structure that does not cause the problem can be realized.
  • each memory cell capacity has a grooved three-dimensional structure, a recess is formed in the interlayer insulating film as compared with a conventional memory cell capacitor having a hole-shaped three-dimensional structure.
  • a strong dielectric layer is formed in this groove, it is easy to form a thin layer, and as a result, the memory cell has a three-dimensional structure that can be easily processed and has a large capacitor capacity. Get the capacity evening be able to.
  • FIG. 15 (a) is a diagram for explaining a ferroelectric memory device 115 according to Embodiment 15 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell. I have.
  • FIGS. 15 (b) and 15 (c) are sectional views taken along the line XV a—XV a of FIG. 15 (a) and a sectional view taken along the line XVb—XVb of FIG. 15 (a), respectively. Yes, and shows the cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 115 of Embodiment 15 is obtained by processing the ferroelectric layer 3 m of the ferroelectric memory device 113 of Embodiment 13 at the same time as the upper electrode 4 m.
  • the planar pattern of the ferroelectric layer 3 m is the same as the planar pattern of the upper electrode 4. Therefore, in the memory cell structure of the embodiment 15, the length of the ferroelectric layer 3o in the vertical direction D2 is larger than the length of the lower electrode 2 in the vertical direction. This is a structure that suppresses current leakage in the semiconductor device.
  • the memory cell capacity 115a of the present Embodiment 15 includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), A base electrode layer 5 formed in a groove extending over the lower electrode 2 and on the periphery thereof, a ferroelectric layer 3 o formed on the base electrode layer 5, and a ferroelectric layer 3 o formed on the ferroelectric layer 3 o And the upper electrode 4m.
  • the dimension of the lower electrode 2 in the horizontal direction D 1 and the dimension of the vertical direction D 2 are the same as the dimension of the lower electrode 2 in the horizontal direction D 1 and the vertical direction D 2.
  • the dimension in the horizontal direction D1 matches the dimension in the horizontal direction D1 of the ferroelectric layer 30, and the dimension in the vertical direction D2 of the ferroelectric layer 3o is the vertical direction D2 of the lower electrode 2. It is larger than the size of.
  • the dimensions of the upper electrode 4 m in the horizontal direction D1 and the vertical direction D2 match the dimensions of the ferroelectric layer 3o in the horizontal direction D1 and the vertical direction D2.
  • reference numeral 115b denotes a groove extending along the second direction D2 and extending over the plurality of memory cell capacities 115a.
  • a lower electrode layer is formed on the entire surface, an interlayer insulating film is formed thereon, and then the interlayer insulating film is formed so as to reach the lower electrode layer along the vertical direction D2. And a base electrode layer for a three-dimensional structure is formed thereon.
  • the lower electrode 2 and the lower electrode layer 5 are formed by processing the lower electrode layer and the lower electrode layer into a rectangular shape corresponding to each memory cell capacity.
  • a ferroelectric layer and an upper electrode layer are formed on the entire surface, and a second layer is formed so that the upper electrode layer and the ferroelectric layer straddle a plurality of contact portions 1 arranged in a second direction D2.
  • the ferroelectric layer 3o and the upper electrode 4m are formed by processing into a stripe shape parallel to the direction D2.
  • the memory cell 115a in the ferroelectric memory device 115 of the embodiment 15 is formed.
  • the vertical size of the ferroelectric layer is larger than the vertical size of the lower electrode, so that the memory in which current leakage between the upper electrode and the lower electrode is less likely to occur.
  • a cell structure can be realized.
  • each memory cell capacitor has a grooved three-dimensional structure, a recess is formed in the interlayer insulating film as compared with a conventional memory cell capacitor having a hole-shaped three-dimensional structure.
  • the three-dimensional memory that can be easily processed and the strong dielectric layer is formed in this groove can also be formed with a small thickness. As a result, it is easy to process and the capacitor capacity can be increased. You can get cell capacity evening.
  • FIG. 16 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 16 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 16 (b) and 16 (c) are cross-sectional views taken along the line XVI a- ⁇ a in FIG. 16 (a) and XVI b—XVI b in FIG. 16 (a), respectively.
  • FIG. 3 shows a cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 1 16 according to the present embodiment 16 is different from the ferroelectric memory device 1 15 according to the embodiment 15 in that the width of the lower electrode 2 in the horizontal direction D 1 in the horizontal direction of the upper electrode 4 m is It is smaller than the width of D1.
  • the lower electrode 2 n in the embodiment 16 may be any one as long as it is electrically connected to the base electrode layer 5 for the cubic structure. In the present embodiment 16, by reducing the size of the lower electrode 2 n, problems such as a short circuit between different lower electrodes 2 n can be improved in the manufacturing process.
  • the memory cell capacitor 116a of the present embodiment 16 includes a lower electrode 2n formed on a substrate (not shown) via an insulating film (not shown), A base electrode layer 5 formed in the groove extending over the lower electrode 2 n and on the periphery thereof; a ferroelectric layer 3 o formed on the base electrode layer 5; and a ferroelectric layer 30 on the base electrode layer 5. And an upper electrode 4m formed on the substrate.
  • the dimension of the lower electrode 2 n in the horizontal direction D 1 is smaller than the dimension of the lower electrode layer 5 in the horizontal direction D 1
  • the dimension of the lower electrode 2 n in the vertical direction D 2 is the vertical dimension of the lower electrode layer 5. It matches the dimension in direction D2.
  • the dimension of the lower electrode 2 in the lateral direction D1 is smaller than the dimension of the ferroelectric layer 3o in the lateral direction D1.
  • the dimensions of the upper electrode 4m in the horizontal direction D1 and the vertical direction D2 match the dimensions of the ferroelectric layer 3o in the horizontal direction D1 and the vertical direction D2.
  • reference numeral 116b denotes a groove extending along the second direction D2 and extending over the plurality of memory cell capacitors 116a.
  • the formation of the memory cell transistor, the formation of the insulating film, and the formation of the contact portion 1 are performed in the same manner as in the embodiment 13.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is temporarily placed in the second direction D so as to straddle the plurality of contact portions 1 arranged in the second direction D2. It is processed into a stripe pattern with 2 lines.
  • an interlayer insulating film is formed on the entire surface. Subsequently, a groove is formed in the interlayer insulating film so as to reach the lower electrode layer along the vertical direction D2, and a base electrode layer for a three-dimensional structure is formed thereon. Form. After that, the lower electrode layer and the lower electrode layer 5 are formed by processing the lower electrode layer and the lower electrode layer into a rectangular shape corresponding to each memory cell capacity.
  • a ferroelectric layer and an upper electrode layer are formed on the entire surface, and the upper electrode layer and the ferroelectric layer are formed.
  • the body layer is processed into a stripe shape parallel to the second direction D2 so as to straddle the plurality of contact portions 1 arranged in the second direction D2, and the ferroelectric layer 3o and the upper electrode 4m to form
  • Embodiment 16 of the present invention since the lateral size of the ferroelectric layer is made larger than the lateral size of the lower electrode, a memory in which current leakage between the upper electrode and the lower electrode is less likely to occur. A cell structure can be realized.
  • each memory cell capacity has a groove-shaped three-dimensional structure
  • recesses are formed in the interlayer insulating film as compared with the conventional memory cell capacity having a hole-shaped three-dimensional structure.
  • it is easy to form a thin layer, and as a result, a three-dimensional structure that can be processed easily and has a large capacity can be formed. You can get memory cell capacity.
  • FIG. 17 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 17 of the present invention.
  • FIG. 17 (a) shows a layout of electrodes of a ferroelectric capacitor 117a constituting a memory cell. Is shown.
  • Figures 17 (b) and 17 (c) are cross-sectional views taken along the line XVIIa-XVI Ia in Figure 17 (a) and XVI Ib-XVI I in Figure 17 (a), respectively.
  • FIG. 3 is a sectional view taken along line b, showing a sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 117 of the present embodiment 17 has a structure in which the ferroelectric layer in the ferroelectric memory device 115 of the embodiment 15 has a structure that extends over the entire surface of the memory cell array. This is to suppress current leakage between the electrode and the lower electrode.
  • the memory cell capacity 117a of the present embodiment 17 includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), A base electrode layer 5 formed in and around a groove extending over the lower electrode 2, a ferroelectric layer 3q formed on the base electrode layer 5, and a ferroelectric layer 3Q formed on the ferroelectric layer 3Q And the upper electrode 4m.
  • the horizontal direction D 1 of the lower electrode 2 and the vertical direction The dimension of D2 matches the dimension of the base electrode layer 5 in the horizontal direction D1 and the vertical direction D2.
  • the dimension of the upper electrode 4 m in the lateral direction D1 matches the dimension of the lower electrode 4 m in the lateral direction D1.
  • the ferroelectric layer 3Q has a structure that extends over the entire surface of the memory cell array in both the horizontal direction D1 and the vertical direction D2.
  • formation of a memory cell transistor, formation of an insulating film, and formation of a contact portion 1 are performed in the same manner as in the thirteenth embodiment.
  • a lower electrode layer is formed on the entire surface, an interlayer insulating film is formed thereon, and a groove is formed in the interlayer insulating film along the vertical direction D2 so as to reach the lower electrode layer.
  • a base electrode layer for a three-dimensional structure is formed thereon. The base electrode layer is processed into a rectangular shape corresponding to each memory cell.
  • a ferroelectric layer 3q and an upper electrode layer are formed on the entire surface, and the upper electrode layer is formed in the second direction D2 so as to straddle the plurality of contact portions 1 arranged in the second direction D2. It is processed into parallel stripes to form an upper electrode 4m.
  • the size of the upper electrode and the size of the ferroelectric layer are increased, thereby realizing a memory cell structure in which current leakage between the upper electrode and the lower electrode is less likely to occur. be able to.
  • each memory cell capacity has a groove-shaped three-dimensional structure
  • recesses are formed in the interlayer insulating film as compared with the conventional memory cell capacity having a hole-shaped three-dimensional structure. It is easy to perform the forming process. Also, when a strong dielectric layer is formed in this groove, it is easy to form a thin layer. As a result, the memory has a three-dimensional structure that can be processed easily and the capacitor capacity can be increased. You can get cell capacity evening.
  • the capacity of each memory cell is the same. Also, by keeping the positional relationship between the upper electrode 4 m and the underlying electrode layer 5 unchanged, the memory cell Can also be stabilized.
  • FIG. 18 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 18 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 18 (b) and 18 (c) are cross-sectional views taken along the line XVIIIa—XVIIIa in FIG. 18 (a) and XVII lb—XVI li b in FIG. 18 (a), respectively. It is a line sectional view, and has shown the sectional structure of the above-mentioned ferroelectric capacity.
  • the ferroelectric memory device 118 of the present embodiment 18 has a memory cell array in which memory cells each including a memory cell transistor and a memory cell capacity are arranged. Further, the ferroelectric memory device 118 of the present embodiment 18 has a structure in which a memory cell is formed with a groove along the lateral direction D1 on the lower electrode 2 of the memory cell capacity, and inside and outside the groove. This is a memory cell structure in which a base electrode layer 5r, a ferroelectric layer 3r, and an upper electrode 4r are formed in the peripheral region, and the capacity of the memory cell capacity is increased.
  • memory cells are arranged in a matrix along the first direction D1 and the second direction D2. ) Are arranged.
  • the memory cell capacitors 118 a constituting each memory cell span a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown) and a plurality of lower electrodes 2.
  • an upper electrode 4r is an upper electrode 4r.
  • the lower electrode 2 forming the memory cell capacity 118 a is independent for each memory cell capacity. That is, the lower electrodes 2 are arranged in a matrix on the memory cell array, and the lower electrode of each memory cell capacity is formed on the substrate via the contact portion 1 penetrating the insulating film. Are connected to the active region (not shown) of the corresponding memory cell transistor.
  • the contact portion 1 is made of a conductive material in a contact hole formed in the insulating film.
  • the first insulating film (not shown) formed on the lower electrode 2 A strip-shaped opening (groove) is formed along the direction Dl so as to straddle the plurality of lower electrodes 2.
  • the base electrode layer 5r is formed in a region where the lower electrode 2 is exposed in the groove and a peripheral region thereof. Is formed. Further, the ferroelectric layer 3r is formed on the base electrode layer 5r.
  • ferroelectric layer 3r and the underlying electrode layer 5r are independent for each memory cell capacitor.
  • the upper electrode 4r is common to a certain number of memory cells arranged in the second direction D2, and is provided on the ferroelectric layer 3r in and around the groove in the second direction D2.
  • the lower electrodes 2 are formed so as to straddle the plurality of lower electrodes 2 arranged along the line 2.
  • reference numeral 118 b denotes a groove in the first direction D 1 in each memory cell capacity 118 a.
  • a memory cell transistor forming a memory cell is formed on a substrate (not shown), an insulating film is formed on the entire surface, and a contact hole is formed in a portion of the insulating film corresponding to an active region of each memory cell transistor. Then, a contact 1 is formed by filling the contact hole with a conductive material.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed so as to become the lower electrode 2 of each memory cell capacity.
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film along the first direction D1 so as to reach the lower electrode 2, and a base electrode layer for a three-dimensional structure is formed thereon.
  • a ferroelectric layer is formed on the base electrode layer, and in this state, the ferroelectric layer and the base electrode layer are formed so as to extend over the plurality of contact portions 1 arranged in the first direction D1. In a stripe parallel to the direction D1.
  • an upper electrode layer is formed on the entire surface, and the upper electrode layer is formed in a stripe shape parallel to the second direction D2 so as to straddle a plurality of contact portions 1 arranged in the second direction D2. Process into Thus, the memory cell structure in the ferroelectric memory device 118 of the present embodiment 18 is formed.
  • the lower electrode 2 is processed in the horizontal direction D1. Since a vertical stripe-shaped mask is used for processing the upper electrode 4r using a mask having a mask shape, the size of the effective area of the memory cell capacity can be ensured without being affected by mask displacement.
  • each memory cell capacity has a groove-shaped three-dimensional structure, it is easier to perform a process of forming a concave portion in the eyebrow insulating film than a conventional memory cell capacity having a hole-shaped three-dimensional structure.
  • a ferroelectric layer is formed in this groove, there is also an effect that the thickness can be easily reduced.
  • the direction in which the groove formed on the lower electrode of the memory cell capacity extends is perpendicular to the direction in which the upper electrode extends.
  • FIG. 19 (a) is a diagram explaining a ferroelectric memory device according to Embodiment 19 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 19 (b) and 19 (c) are sectional views taken along line XIX a—XIX a in FIG. 19 (a) and line XlXb—XlXb in FIG. 19 (a), respectively. Yes, and shows the cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 119 of the present embodiment 19 is the same as the ferroelectric memory device 118 of the embodiment 18 except that the lower electrode 2 s and the three-dimensional base electrode layer 5 s have the same vertical and horizontal sizes. Is smaller than the vertical and horizontal sizes of the ferroelectric layer 3r.
  • the memory cell capacity 119 a of the present embodiment 19 includes a lower electrode 2 s formed on a substrate (not shown) via an insulating film (not shown), A base electrode layer 5 s formed in and around a groove formed in the inter-brows insulating film on the electrode 2 s, a ferroelectric layer 3 r formed on the base electrode layer 5 s, And an upper electrode 4r formed on the ferroelectric layer 3r.
  • the dimensions of the lower electrode 2 s in the horizontal direction D 1 and the horizontal direction D 2 match the dimensions of the base electrode layer 5 in the horizontal direction D 1 and the vertical direction D 2.
  • reference numeral 119 b denotes a groove in the first direction D 1 in each memory cell capacity 119 a.
  • Embodiment 19 the formation of the memory cell transistor, the formation of the insulating film, and the formation of the contact portion 1 are performed in the same manner as in Embodiment 13.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed into a rectangular shape corresponding to each memory cell capacity to form a lower electrode 2s. .
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film along the vertical direction D1 to reach the lower electrode, and a base electrode layer for a three-dimensional structure is formed thereon.
  • the base electrode layer is processed into the same rectangular shape as the lower electrode 2 s to form a base electrode layer 5 s.
  • a ferroelectric layer 3 is formed, and the ferroelectric layer is formed in a stripe shape parallel to the first direction D1 so as to straddle a plurality of contact portions 1 arranged in the first direction D1.
  • an upper electrode layer is formed, and the upper electrode layer and the ferroelectric layer are straddled in parallel with the second direction D2 so as to straddle the plurality of contact portions 1 arranged in the second direction D2.
  • the ferroelectric layer 3r and the upper electrode 4r are formed by processing into an eve.
  • the memory cell configuration in the ferroelectric memory device 119 of the present embodiment 19 is formed.
  • the vertical and horizontal sizes of the base electrode layer 5 s are smaller than the vertical and horizontal sizes of the ferroelectric layer 3 r, so that the current leakage between the upper electrode and the lower electrode is reduced. Can be realized in a memory cell configuration in which the occurrence of bleeding hardly occurs.
  • each memory cell capacity has a groove-shaped three-dimensional structure, it is easier to form a recess in the interlayer insulating film as compared with a conventional memory cell capacity having a hole-shaped three-dimensional structure. Even when a ferroelectric layer is formed in this groove, it is easy to form a thin layer. As a result, it is possible to obtain a memory cell capacitor having a three-dimensional structure that can be easily processed and has a large capacity.
  • FIG. 20 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 20 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 20 (b) and 20 (c) are sectional views taken along line XXa-XXa of FIG. 20 (a) and sectional views taken along line XXb-XXb of FIG. 20 (a), respectively. It is a figure and has shown the cross-section of the said ferroelectric capacitor.
  • the ferroelectric memory device 120 includes a plane pattern of the ferroelectric layer in the ferroelectric memory device 118 according to the eighteenth embodiment. This is the same pattern as the plane pattern of the upper electrode 4r. In Embodiment 20, the ferroelectric layer and the upper electrode are obtained by patterning simultaneously.
  • the memory cell capacity 120 of the present embodiment 20 includes a lower electrode 2 n and a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown). n, a base electrode layer 5 r formed in the groove above and on the periphery thereof, a ferroelectric layer 3 t formed on the base electrode layer 5 r, and a ferroelectric layer 3 t formed on the ferroelectric layer 3 t. And the upper electrode 4t.
  • the dimension of the lower electrode 2n in the horizontal direction D1 is smaller than the dimension of the lower electrode layer 5r in the horizontal direction D1
  • the dimension of the lower electrode 2n in the vertical direction D2 is smaller than the lower electrode layer 5r.
  • the dimension of the lower electrode 2 n in the lateral direction D 1 is smaller than the dimension of the ferroelectric layer 3 t in the lateral direction D 1.
  • reference numeral 12Ob denotes a groove in each memory cell capacitor 120a along the first direction D1.
  • the formation of a memory cell transistor, the formation of an insulating film, The formation of the contact portion 1 is performed in the same manner as in the embodiment 13.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed into a rectangular shape corresponding to each memory cell capacity to form a lower electrode 2n. .
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film along the vertical direction D1 to reach the lower electrode, and a base electrode layer for a three-dimensional structure is formed thereon.
  • the base electrode layer is processed so as to be the base electrode 5r of each memory cell.
  • a ferroelectric layer and an upper electrode layer are formed, and the ferroelectric layer and the upper electrode layer are arranged in a first direction D 1 so as to straddle a plurality of contact portions 1 arranged along the first direction D 1.
  • the ferroelectric layer 3r and the upper electrode 4r are formed by processing into a stripe shape parallel to.
  • a memory cell configuration in the ferroelectric memory device 120 of the present embodiment 20 is formed.
  • the ferroelectric layer and the upper electrode layer in the embodiment 18 are simultaneously patterned to form the capacity ferroelectric film 3t and the upper electrode 4r.
  • Current leakage between the upper electrode and the lower electrode is less likely to occur, processing for realizing a memory cell configuration is easy to perform, and a memory cell capacitor with a three-dimensional structure that can increase the capacitor capacity can be obtained with a small number of steps. This has the effect.
  • FIG. 21 (a) is a diagram for explaining a ferroelectric memory device according to Embodiment 21 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 21 (b) and 21 (c) are cross-sectional views taken along the line XXI a -XXI a in FIG. 21 (a) and XXI b—XXI b in FIG. 21 (a), respectively. It is a figure and has shown the cross-section of the said ferroelectric capacitor.
  • the ferroelectric memory device 121 of the present embodiment 21 has a structure in which the ferroelectric layer 3 r of the ferroelectric memory device 118 of the embodiment 18 has a structure extending over the entire surface of the memory cell array. It is.
  • the step of adding the memory cell capacity according to the embodiment 21 is not performed by patterning the ferroelectric layer after forming the ferroelectric layer as in the embodiment 18 but by applying a ferroelectric layer. After forming the dielectric layer and upper electrode, Only the pattern processing.
  • the memory cell capacity 121 of the present embodiment 21 includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), A base electrode layer 5r formed in the upper groove and on the periphery thereof, a ferroelectric layer 3Q formed on the base electrode layer 5r, and a ferroelectric layer 3Q formed on the ferroelectric layer 3Q. And upper electrode 4r.
  • the dimensions in the horizontal direction D1 and the vertical direction D2 of the lower electrode 2 match the dimensions in the horizontal direction D1 and the vertical direction D2 of the base electrode layer 5r.
  • the dimension of the lower electrode 2 in the lateral direction D1 matches the dimension of the upper electrode 4r in the lateral direction D1.
  • reference numeral 121 b denotes a groove in each memory cell capacitor 122 a along the first direction D1.
  • the formation of the memory cell transistor, the formation of the insulating film, and the formation of the contact portion 1 are performed in the same manner as in the embodiment 13.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed into a rectangular shape corresponding to each memory cell capacity to form the lower electrode 2.
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film so as to reach the lower electrode along the vertical direction D1, and a base electrode layer for a three-dimensional structure is formed thereon. Thereafter, the base electrode layer is processed so as to be the base electrode layer 5r of each memory cell. Further, a ferroelectric layer 3Q and an upper electrode layer are formed, and only the upper electrode layer is parallel to the first direction D1 so as to straddle a plurality of contact portions 1 arranged in the first direction D1.
  • the upper electrode 4r is formed by processing into a stripe shape.
  • the memory cell configuration in the ferroelectric memory device 121 of the present embodiment 21 is formed.
  • the ferroelectric memory device 122 of Embodiment 22 includes a side electrode layer 5 V instead of the base electrode layer 5 in the ferroelectric memory device 113 of Embodiment 13.
  • the capacitor base electrode layer 5 is formed on the inner surface of the groove formed in the interlayer insulating film on the lower electrode 2 and on the periphery thereof, whereas in Embodiment 22 The underlying electrode layer is formed only on the side surface of the groove formed in the interlayer insulating film on the lower electrode 2.
  • the base electrode layer can be formed also at the bottom of the groove, but in this embodiment, the base electrode layer is formed only on the side surface of the groove.
  • the memory cell capacity 122 of the present embodiment 22 includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), and a plurality of lower electrodes.
  • the dimensions of the lower electrode 2 in the horizontal direction D1 and the vertical direction D2 match the dimensions of the ferroelectric layer 3m in the horizontal direction D1 and the vertical direction D2.
  • the dimension of the lower electrode 2 in the lateral direction D1 matches the dimension of the upper electrode 4r in the lateral direction D1.
  • 122b is a groove in the second direction D2 in each memory cell capacity 122a.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed into a rectangular shape so as to correspond to each memory cell capacity.
  • the unit electrode 2 is formed.
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film so as to reach the lower electrode along the vertical direction D2, and a base electrode layer is formed on a side surface of the groove along the vertical direction D2.
  • a ferroelectric layer is formed on the entire surface, and the ferroelectric layer is processed into a stripe shape parallel to the first direction D1 so as to straddle the plurality of contact portions 1 arranged in the first direction D1. I do.
  • the base electrode layer is processed so as to correspond to each memory cell capacity to form a side electrode layer 5V.
  • an upper electrode layer is formed on the entire surface, and the upper electrode layer is processed into a stripe shape parallel to the second direction D2 so as to straddle the plurality of contact portions 1 arranged in the second direction D2. .
  • a stripe-shaped ferroelectric layer parallel to the first direction D1 is processed according to the plane pattern of the upper electrode 4m.
  • the memory cell configuration in the ferroelectric memory device 122 of the present embodiment 22 is formed.
  • a stripe-shaped mask in the horizontal direction D1 is used for processing the lower electrode 2
  • a stripe-shaped mask in the vertical direction D2 is used for processing the upper electrode 4m. It is possible to secure the size of the effective area of the memory cell capacity without the influence of the displacement.
  • each memory cell capacity has a grooved three-dimensional structure, compared to a conventional memory cell capacity having a hole-shaped three-dimensional structure, a process of forming a recess in the interlayer insulating film is performed as soon as possible.
  • a ferroelectric layer is formed in this groove, there is also an effect that the thickness can be easily reduced.
  • a memory cell structure that can be easily processed and has a large capacity can be realized.
  • the side electrode layer 5 V is formed only on the side surface of the groove, there is an effect that, when the upper electrode layer is patterned, a portion that contacts the upper electrode and causes a current leak can be reduced.
  • FIG. 23 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 23 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 23 (b) and 23 (c) are sectional views taken along line XXIIIa--XXIIIa of FIG. 23 (a) and XXI 11b--XXI 11b of FIG. 23 (a), respectively. It is a line sectional view, and has shown the sectional structure of the above-mentioned ferroelectric capacity.
  • the ferroelectric memory device 123 of the present embodiment 23 is different from the ferroelectric memory device 122 of the embodiment 22 in that it replaces the ferroelectric layer 3 m in the ferroelectric memory device 122 of the embodiment 22. It has a body layer 3 q.
  • the memory cell capacity 123 of the present embodiment 23 includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), and a second direction.
  • a side electrode layer 5 V formed on the side wall of the groove extending over the plurality of lower electrodes 2 arranged along D 2, a ferroelectric layer 3 q formed so as to extend over the entire memory cell array, and the ferroelectric layer
  • the upper electrode 4 m is formed on 3q.
  • the dimension of the lower electrode 2 in the lateral direction D1 matches the dimension of the upper electrode 4m in the lateral direction D1.
  • 123b is a groove in the second direction D2 in each memory cell capacity 123a.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed into a rectangular shape corresponding to each memory cell capacity to form the lower electrode 2.
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film so as to reach the lower electrode along the vertical direction D2, and a side wall of the groove along the vertical direction D2 is formed as a side wall. Is formed.
  • the electrode layer is processed so as to correspond to each memory cell capacity to form a side electrode layer 5V.
  • a ferroelectric layer 3q and an upper electrode layer are formed on the entire surface, and only the upper electrode layer is stretched in the first direction D1 so as to straddle a plurality of contact portions 1 arranged in the first direction D2. It is processed into parallel stripes to form an upper electrode 4 m.
  • the memory in the ferroelectric memory device 123 of the present embodiment 23 is A cell configuration is formed.
  • the base electrode layer is patterned so as to become the side electrode layer, and then the ferroelectric layer and the upper electrode layer are formed. Since only the layer is patterned, the upper electrode layer 4 and the side electrode layer 5 are different from those in which the ferroelectric film is formed in the embodiment 22 and then the base electrode layer is patterned to be the side electrode layer. A memory cell structure with no V contact can be realized.
  • FIG. 24 (a) is a diagram illustrating a ferroelectric memory device according to Embodiment 24 of the present invention, and shows a layout of electrodes of a ferroelectric capacitor constituting a memory cell.
  • FIGS. 24 (b) and 24 (c) are sectional views taken along line XXIV a--XXIV a of FIG. 24 (a) and a sectional view taken along line XXIVb--XXIVb of FIG. 24 (a), respectively. Yes, and shows the cross-sectional structure of the ferroelectric capacitor.
  • the ferroelectric memory device 124 of the present embodiment 24 is a groove-shaped three-dimensional memory cell structure along the second direction D 2 in the ferroelectric memory device 122 of the embodiment 22. This is a groove-shaped three-dimensional memory cell structure along the first direction D1.
  • the memory cell capacity 124 a of the present embodiment 24 includes a lower electrode 2 formed on a substrate (not shown) via an insulating film (not shown), A side electrode layer 5X formed on the side wall of the groove along the first direction D1 formed in the inter-glove insulating film on the electrode 2, and a ferroelectric layer 3Q formed so as to spread over the entire memory cell array. And an upper electrode 4X formed on the ferroelectric layer 3q.
  • the dimension of the lateral direction D1 of the lower electrode 2 is equal to the dimension of the lateral direction D1 of the upper electrode 4X. I do.
  • 124b is a groove along the first direction D1 in each memory cell capacity 124a.
  • the formation of the memory cell transistor, the formation of the insulating film, and the formation of the connector 1 are performed in the same manner as in the embodiment 13.
  • a lower electrode layer is formed on the entire surface, and the lower electrode layer is processed into a rectangular shape corresponding to each memory cell capacity to form the lower electrode 2.
  • An interlayer insulating film is formed thereon, a groove is formed in the interlayer insulating film so as to reach the lower electrode along the lateral direction D1, and a side wall of the groove along the lateral direction D1 is formed as a side wall. Is formed.
  • the base electrode layer is processed to correspond to each memory cell capacity to form a side electrode layer 5X.
  • a ferroelectric layer 3q and an upper electrode layer are formed on the entire surface, and only the upper electrode layer is parallel to the vertical direction D2 so as to straddle a plurality of contact portions 1 arranged along the vertical direction D2.
  • the upper electrode 4X is formed by processing into a striped shape.
  • the base electrode layer is patterned so as to become the side electrode layer, and then the ferroelectric layer and the upper electrode layer are formed.
  • the upper electrode is formed by patterning only the upper electrode layer, compared to the method in which the ferroelectric film is formed in Embodiment 22 and then the base electrode layer is patterned to become the side electrode layer.
  • a memory cell structure having no contact portion between the upper electrode layer 4 and the side electrode layer 5X can be realized.
  • the upper electrode and the lower electrode since the direction in which the groove formed on the lower electrode of the memory cell capacity extends is perpendicular to the direction in which the upper electrode extends, the upper electrode and the lower electrode The region facing the top electrode has a planar shape that is long in the direction perpendicular to the direction in which the upper electrode extends, thereby effectively increasing the capacitance of the capacitor. it can.
  • the base electrode layer is formed as the side electrode layers 5V and 5X only on the side surfaces of the grooves formed in the interlayer insulating film on the lower electrode 2.
  • the base electrode layer may be formed not only on the side surface of the groove but also on the surface of the lower electrode exposed at the bottom of the groove.
  • an electrode layer having the same composition as the side electrode layer is also formed on the exposed surface of the lower electrode in the groove, and on the electrode layer on the bottom and side surfaces of the groove.
  • the embodiment of the present invention is not limited to the above-described Embodiments 1 to 24.
  • a memory cell structure using the memory cell structures of these embodiments can also be configured. Such a memory cell structure is also included in the present invention.
  • planar structure and the grooved three-dimensional structure are described as the structure of the memory cell capacity.
  • present structure can be applied to the hole-shaped three-dimensional structure and the cylindrical three-dimensional structure. It is possible. Industrial applicability
  • the ferroelectric memory device of the present invention enables a reduction in memory cell size, and is particularly useful in a capacity structure of a ferroelectric memory device.

Abstract

　この発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置（１０１）において、各メモリセルキャパシタ（１０１ａ）を、各メモリセルキャパシタ毎に独立した下部電極（２）と、該下部電極（２）上に形成された強誘電体層（３）と、該強誘電体層（３）上に形成され、複数が共通に接続されてプレート電極を形成する上部電極（４）とから構成し、上部電極の幅を、強誘電体層の幅よりも狭くしたものである。この発明に係る強誘電体メモリ装置では、上部電極の幅を強誘電体層の幅より小さくしたことにより、上部電極と下部電極との間での電流リークを防止することができ、これにより、上部電極と下部電極との間での電流リークの発生を招くことなくメモリセルキャパシタの配置間隔を縮小して、より小さいメモリセルサイズを実現することができる。

Description

明 細 書 強誘電体メモリ装置 技術分野
本発明は、 強誘電体メモリ装置に関し、 特にそのメモリセルキヤ Λ°シ夕の構造 に関するものである。 背景技術
強誘電体メモリは、 印加電圧の極性をデータとして保持する強誘電体キャパシ 夕 （以下、 メモリセルキャパシタともいう。 ） と、 該メモリセルキャパシ夕に対 するデータアクセスを行うアクセストランジスタ (以下、 メモリセルトランジス 夕ともいう。 ） とからなるメモリセル構造を有しており、 このメモリセル構造の 加工方法として、 例えば、 特開 2002- 198494号公報には、 メモリキャパシ夕の上 部電極とその強誘電体層とを同じマスクで加工するものが開示されている 第 2 5 (a)図は、従来の強誘電体メモリ装置を説明する図であり、メモリセルを 構成する強誘電体キャパシタの電極のレイアウトを示している。また、第 2 5 (b) 図は、 第 2 5 (a)図の XXV a— XXV a線断面図であり、 上記強誘電体キャパシ夕の 断面構造を示している。
. 従来の強誘電体メモリ装置 1 0 0は、 メモリセルキャパシ夕 1 0 0 aとメモリ セル卜ランジス夕 （図示せず） とからなるメモリセルを複数有している。 上記強 誘電体キャパシ夕 1 0 0 aは、基板（図示せず）上に形成された下部電極 1 2と、 該下部電極 1 2上に形成された強誘電体層 1 3と、 該強誘電体層 1 3上に形成さ れた上部電極 1 4とから構成されている。
ここで、 各メモリセルキャパシ夕の下部電極 1 2は、 各メモリセルキャパシタ 毎に独立した電極であり、 強誘電体メモリ装置 1 0 0のメモリセルアレイ （図示 せず） 上で、 第 1の方向 （以下、 横方向ともいう。 ） D 1及び第 2の方向 （以下、 縦方向ともいう。 ） D 2に沿ってマトリクス状に配列されている。
上記強誘電体層 3は、 縦方向 D 2に沿つて並ぶ一定数のメモリセルに共通する ものであり、 縦方向 D 2に沿って並ぶ複数の下部電極 2に跨るよう縦方向 D 2に 延びている。
上記上部電極 4は、 上記強誘電体層 3と同様、 縦方向 D 2に沿って並ぶ一定数 のメモリセルに共通するものであり、 縦方向 D 2に沿って並ぶ複数の下部電極 2 に跨るよう縦方向 D 2に延び、 縦方向 D 2に沿った各下部電極列に対応するプレ ート電極となっている。
次に上記メモリセル構造の加工工程について簡単に説明する。
まず、 メモリセルトランジスタが形成された半導体基板 （図示せず） 上に絶縁 膜 （図示せず） を形成した後、 該絶緣膜にコンタクト部 1を形成し、 さらに、 全 面に下部電極層を形成する。 そして、 該下部電極層をそれぞれのメモリキャパシ 夕の下部電極 1 2に分離されるよう加工し、 その後、 その上に強誘電体層と上部 電極層を順次形成し、 これらを同じマスクで加工して、 強誘電体膜 1 3と上記上 部電極 1 4であるプレート電極を形成する。
このような従来のメモリセル構造の加工方法では、 上部電極と強誘電体層を同 じマスクで加工するために、 上部電極と下部電極との間で電流リークが発生しな いよう、第 2 5 (a)図に示すように上部電極 1 4をその幅が下部電極 1 2の幅より 大きくなるよう加工しなければならないという課題があった。 この課題はメモリ セルサイズの縮小の障害ともなるものである。
つまり、 上部電極 1 4は、 下部電極 1 2の厚みにより凹凸のある下地上に配置 .されるため、 上部電極 1 4の加工条件などによっては、 上部電極 1 4の最小の配 置間隔は、 平坦な下地上に配置される下部電極 1 2の最小の配置間隔に比べて、 大きくする必要が生じる。 この場合、 メモリセルキャパシ夕の間隔、 つまり上部 電極 1 4と下部電極 1 2との重なった領域の配置間隔 d 12は、上部電極の最小の 配置間隔 d l4と、上部電極の左右のエッジが下部電極の左右のエッジからはみ出 した距離 2 ·△(!とを足し合わせた寸法となる。この配置間隔 d l 2 (= d l4+ 2 - △ d ) は、 下部電極 1 2の最小配置間隔に比べてかなり大きな間隔となってしま う。
また、 メモリセルキャパシ夕は、 上記のように、 基板上に下部電極、 強誘電体 層、 及び上部電極を順次積層してなるプレーナ型の構造のものに限らず、 立体型 の構造のもの、 つまり絶縁虞に形成した矩形形状の開口を有する凹部内に、 下部 電極、 強誘電体層、 及び上部電極を積層してなる立体構造のものもある。
第 2 6 (a)図は、メモリセルキャパシ夕を立体構造とした従来の強誘電体メモリ 装置を説明する図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレ ィアウトを示している。 また、 第 2 6 (b)図及び第 2 6 (c)図はそれぞれ、 第 2 6 (a)図の XXVI a -XXVI a線断面図及ぴ XXVI b -XXVI b線断面図であり、 上記強誘 電体キャパシ夕の断面構造を示している。
この強誘電体メモリ装置 2 0 0は、 立体構造のメモリセルキャパシ夕 2 0 0 a とメモリセルトランジスタ（図示せず）とからなるメモリセルを複数有している。 このような立体構造のメモリセルキャパシ夕 2 0 0 aは、 下部電極上の層間絶 縁膜に、 矩形形状の開口を有する、 下部電極に達する貫通孔を形成し、 該層間絶 縁膜上に、 下地電極層、 強誘電体層、 及び上部電極層を順次、 これらの層が該貫 通孔の内壁面及び貫通孔開口の周縁部に積層されるよう形成してなるものである。 つまり、 上記立体構造のメモリセルキャパシ夕 2 0 0 aは、 基板 （図示せず） 上に形成された下部電極 2 2と、 該下部電極 2 2上の層間絶縁膜 （図示せず） の 貫通孔内及びその周縁部に形成された下地電極層 2 5と、 該下地電極層 2 5上に 形成された強誘電体層 2 3と、 該強誘電体層 2 3上に形成された上部電極 2 4と から構成されている。 なお、 図中、 2 0 0 bは、 上記立体構造のメモリセルキヤ パシ夕 2 0 0 aの表面に形成されている凹部である。
ところが、 このような立体構造のメモリセルキャパシ夕は、 メモリセルサイズ 縮小の要請から、 層間絶縁膜に形成する貫通孔開口のサイズを小さくすると、 ス パッタリングや蒸着などの一般的な成膜処理では、 貫通孔内壁面上に、 電極層や 強誘電体層を薄く形成することが困難となり、 その結果、 メモリセルキャパシ夕 の容量が激減してしまうこととなるという課題がある。 この課題もメモリセルサ ィズの縮小の障害ともなるものである。
本発明は、 上記のような課題を解決するためになされたものであって、 プレー ナ構造のメモリセルキャパシ夕の上部電極と下部電極との間で電流リークの発生 や立体構造のメモリセルキャパシ夕の特性劣化を招くことなく、 メモリセルキヤ パシタの配置間隔を縮小して、 小さなメモリセルサイズを実現できる強誘電体メ モリ装置を提供することを目的とする 発明の開示
請求の範囲第 1項記載の発明は、 メモリセルトランジスタとメモリセルキャパ シ夕とからなるメモリセルを複数有する強誘電体メモリ装置であって、 前記各メ モリセルキャパシ夕は、 前記メモリセルトランジスタを介してビット線に接続さ れた下部電極と、 前記下部電極の上面に形成された、 前記下部電極の幅方向をそ の幅方向とする強誘電体層と、 前記強誘電体層の上面に形成された、 前記下部電 極の幅方向をその幅方向とする上部電極とから構成され、 前記各メモリセルキヤ パシ夕の下部電極は、 各メモリセルキャパシ夕毎に独立した電極であり、 前記各 メモリセルキャパシ夕の上部電極は、 複数のメモリセルキャパシタに共通するプ レート電極を形成しており、前記上部電極の幅は、前記強誘電体層の幅より細い、 ことを特徴とするものである。
請求の範囲第 1項記載の発明によれば、 メモリセルキャパシ夕の上部電極の幅 をその強誘電体層の幅より小さくしたので、 メモリセルキャパシ夕の上部電極と 下部電極との間で電流リークが発生するのを抑えることができ、 これにより、 メ モリセルキャパシ夕の配置間隔を、 その上部電極と下部電極との間での電流リー クの発生を抑えつつ縮小して、小さいメモリセルサイズを実現することができる。 請求の範囲第 2項記載の発明は、 請求の範囲第 1項記載の強誘電体メモリ装置 .において、 前記下部電極の幅は、 前記強誘電体層の幅より細い、 ことを特徴とす るものである。
請求の範囲第 2項記載の発明によれば、 メモリセルキャパシタの下部電極の幅 を、 その強誘電体層の幅より細くしたので、 メモリセルキャパシ夕の上部電極と 下部電極との間で電流リークが発生するのをより抑制することができる。
請求の範囲第 3項記載の発明は、 請求の範囲第 2項記載の強誘電体メモリ装置 において、 前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、 前記上部 電極の、 その幅方向における位置と、 前記下部電極の、 その幅方向における位置 とがほぼ一致している、 ことを特徴とするものである。
請求の範囲第 3項記載の発明によれば、 メモリセルキャパシ夕の上部電極の幅 と下部電極の幅とをほぼ同じサイズとし、 前記上部電極と下部電極とをほぼ重ね て配置したので、 メモリセルアレイ上で占める、 メモリセルキャパシタの容量素 子として動作しない無駄な領域を削減することができる。
請求の範囲第 4項記載の発明は、 請求の範囲第 2項記載の強誘電体メモリ装置 において、 前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、 前記上部 電極の、 その幅方向における位置と、 前記下部電極の、 その幅方向 おける位置 とが異なる、 ことを特徴とするものである。
請求の範囲第 4項記載の発明によれば、 メモリセルキャパシタの上部電極の幅 とその下部電極の幅とをほぼ同じサイズとし、 前記上部電極と下部電極とをずら して配置したので、 前記上部電極と下部電極とのずれ量により、 メモリセルキヤ パシ夕の容量を調整可能となるという効果がある。
請求の範囲第 5項記載の発明は、 メモリセルトランジスタとメモリセルキャパ シタとからなるメモリセルを複数有する強誘電体メモリ装置であって、 前記各メ モリセルキャパシ夕は、 前記メモリセルトランジスタを介してビッ卜線に接続さ れた下部電極と、 前記下部電極の上面に形成された強誘電体層と、 前記強誘電体 層の上面に形成された上部電極とから構成され、 前記各メモリセルキャパシ夕の 下部電極は、 各メモリセルキャパシタ毎に独立した電極であり、 前記各メモリセ ルキャパシ夕の上部電極は、 複数のメモリセルキャパシ夕に共通するプレート電 極を形成しており、 前記上部電極の 1つのエッジの位置が前記強誘電体層のエツ ジの位置とほぼ一致しており、 前記上部電極の他のェッジが前記強誘電体層の内 側に位置している、 ことを特徴とするものである。
請求の範囲第 5項記載の発明によれば、 メモリセルキャパシタの下部電極をそ のエツジが強誘電体層より内側に位置するよう配置したので、 上部電極と下部電 極との間で電流リ一クが発生するのを抑制することができるという効果がある。 請求の範囲第 6項記載の発明は、 請求の範囲第 5項記載の強誘電体メモリ装置 において、 前記下部電極の 1つのエツジの位置が前記上部電極の 1つのエツジの 位置とほぼ一致している、 ことを特徴とするものである。
請求の範囲第 6項記載の発明によれば、 メモリセルキャパシタの下部電極の 1 つのエッジの位置がその上部電極の 1つのエッジの位置とほぼ一致しているので、 上部電極の配置間隔を下部電 Sの配置間隔に合わせてメモリセルサイズを小さく することが可能となる効果がある。
請求の範囲第 7項記載の発明は、 メモリセルトランジスタとメモリセルキャパ シタとからなるメモリセルを複数有する強誘電体メモリ装置であつて、 前記各メ モリセルキャパシタは、 前記メモリセルトランジスタを介してビット線に接続さ れた下部電極と、 前記下部電極の上面に形成された強誘電体層と、 前記強誘電体 層の上面に形成された上部電極とから構成され、 前記各メモリセルキャパシ夕の 下部電極は、 各メモリセルキャパシ夕毎に独立した電極であり、 前記各メモリセ ルキャパシ夕の上部電極は、 複数のメモリセルキャパシ夕に共通するプレート電 極を形成しており、 前記上部電極の 1つのエッジの位置が前記強誘電体層のエツ ジの位置とほぼ一致しており、 前記上部電極の他のェッジが前記強誘電体層より 内側に位置しており、 前記下部電極の 1つのエツジが前記強誘電体層の内側に位 置し、 かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ 一致している、 ことを特徴とするものである。
請求の範囲第 7項記載の発明によれば、 上部電極の 1つのエツジが強誘電体層 より内側に位置し、かつ下部電極の 1つのエツジが強誘電体層より内側に位置し、 さらに、 強誘電体層の一方のエッジが上部電極の他のエッジに一致し、 強誘電体 層の他方のエツジが下部電極の他のェッジに一致しているので、 上部電極のェッ ジから下部電極のエツジに至る沿面距離が最大となって、 電流リ一クの発生をよ .り一層抑えることができる。
請求の範囲第 8項記載の発明は、 請求の範囲第 1項記載の強誘電体メモリ装置 において、 前記下部電極は、 溝型構造を有する、 ことを特徴とするものである。 請求の範囲第 8項記載の発明によれば、 メモリセルキャパシタの下部電極を溝 型構造としたので、 メモリセルアレイ上でのメモリセルキャパシ夕の占有面積を 増大させることなく、 メモリセルキャパシ夕の容量を増大させることができる。 また、 メモリセルキャパシ夕の立体構造は溝型構造であるため、 従来のホール 型の立体構造のメモリセルキャパシ夕に比べて、 層間絶縁膜に凹部を形成する加 ェが行ないやすく、 また、 この凹部に強誘電体層を形成する場合も、 その層厚を 薄く形成しやすいという効果もある。 この結果、 加工が行ないやすくキャパシ夕 容量を大きくできる立体構造のメモリセルキャパシ夕を得ることができる。 請求の範囲第 9項記載の発明は、 請求の範囲第 8項記載の強誘電体メモリ装置 において、 前記下部電極に形成された溝部の延伸する方向は、 前記上部電極の延 伸する方向と平行な方向である、 ことを特徴とするものである。
請求の範囲第 9項記載の発明によれば、 メモリセルキャパシ夕の下部電極に形 成された溝部の延伸する方向が、 その上部電極の延伸する方向と平佇な方向であ るので、 上部電極のエッジが溝部に跨ることがなく、 上部電極の加工がしゃすい という効果がある。
請求の範囲第 1 0項記載の発明は、 請求の範囲第 8項記載の強誘電体メモリ装 置において、 前記下部電極に形成された溝部の延伸する方向が、 前記上部電極の 延伸する方向と垂直な方向である、 ことを特徴とするものである。
請求の範囲第 1 0項記載の発明によれば、 メモリセルキャパシタの下部電極に 形成された溝部の延伸する方向が、 その上部電極の延伸する方向と垂直な方向で あるので、 上部電極と下部電極とが対向する領域を、 上部電極の延伸する方向と 垂直な方向に長い平面形状とすることにより、 キャパシ夕の容量を効果的に増大 することができる。
請求の範囲第 1 1項記載の発明は、 メモリセルトランジスタとメモリセルキヤ パシ夕とからなるメモリセルを複数有する強誘電体メモリ装置であつて、 前記各 メモリセルキャパシ夕は、 前記メモリセルトランジスタを介してビット線に接続 された下部電極と、 前記下部電極の上面に形成された強誘電体層と、 前記強誘電 体層の上面に形成された上部電極とから構成され、 前記各メモリセルキャパシ夕 の下部電極は、 各メモリセルキャパシタ毎に独立した、 溝型構造を有する電極で あり、 前記各メモリセルキャパシ夕の上部電極は、 複数のメモリセルキャパシタ に共通するプレート電極を形成している、 ことを特徴とするものである。
請求の範囲第 1 1項記載の発明によれば、 メモリセルキャパシ夕の下部電極を 溝型構造としたので、 メモリセルアレイ上でのメモリセルキャパシタの占有面積 を増大させることなく、メモリセルキャパシ夕の容量を増大させることができる。 また、 メモリセルキャパシ夕の立体構造は溝型構造であるため、 従来のホール 型の立体構造のメモリセルキャパシ夕に比べて、 層間絶縁膜に凹部を形成する加 ェが行ないやすく、 また、 この凹部に強誘電体層を形成する場合も、 その層厚を 薄く形成しやすいという効果もある。 この結果、 加工が行ないやすくキャパシ夕 容量を大きくできる立体構造のメモリセルキャパシ夕を得ることができる。 請求の範囲第 1 2項記載の発明は、 請求の範囲第 1 1項記載の強誘電体メモリ 装置において、 前記下部電極に形成された溝部の延伸する方向は、 前記上部電極 の延仲する方向と平行な方向である、 ことを特徴とするものである。
請求の範囲第 1 2項記載の発明によれば、 メモリセルキャパシ夕の下部電極に 形成された溝部の延伸する方向が、 その上部電極の延伸する方向と平行な方向で あるので、 上部電極のエッジが溝部に跨ることがなく、 上部電極の加工がしゃす いという効果がある。
請求の範囲第 1 3項記載の発明は、 請求の範囲第 1 1項記載の強誘電体メモリ 装置において、 前記下部電極に形成された溝部の延伸する方向は、 前記上部電極 の延伸する方向と垂直な方向である、 ことを特徴とするものである。
請求の範囲第 1 3項記載の発明によれば、 メモリセルキャパシタの下部電極に 形成された溝部の延伸する方向が、 その上部電極の延伸する方向と垂直な方向で あるので、 上部電極と下部電極とが対向する領域を、 上部電極の延伸する方向と 垂直な方向に長い平面形状とすることにより、 キャパシタの容量を効果的に増大 することができる。
請求の範囲第 1 4項記載の発明は、 請求の範囲第 1 1項記載の強誘電体メモリ 装置において、 前記溝型構造を有する下部電極は、 前記溝部の底面部を構成する 平面状の第 1の下部電極部と、 前記溝部の側面部および溝部開口周縁部を構成す る第 2の下部電極部と、 から構成されている、 ことを特徴とするものである。 請求の範囲第 1 4項記載の発明によれば、 前記溝型構造を有する下部電極は、 前記溝部の底面部を構成する平面状の第 1の下部電極部と、 前記溝部の側面部お よび溝部開口周縁部を構成する第 2の下部電極部と、 から構成されているので、 溝部の底面部、 側面部、 及び開口周緣部上には、 電極部を同一条件で形成するこ とができ、 電極部を構成する導電膜の膜厚や特性を均一なものとできる。
請求の範囲第 1 5項記載の発明は、 請求の範囲第 1 1項記載の強誘電体メモリ 装置において、 前記溝型構造を有する下部電極は、 前記溝部の底面部を構成する 第 1の下部電極部と、 前記溝部の側面部のみを構成する第 2の下部電極部と、 か ら構成されている、 ことを特徴とするものである。
請求の範囲第 1 5項記載の発明によれば、 前記溝型構造を有する下部電極は、 前記溝部の底面部を構成する第 1の下部電極部と、 前記溝部の側面部のみを構成 する第 2の下部電極部と、 から構成されているので、 下部電極部の、 上部電極層 をパターン加工するときに上部電極と接触し電流リークを発生させ 部分を少な くできるという効果がある。 図面の簡単な説明
第 1 (a)図は、本発明の実施の形態 1による強誘電体メモリ装置 1 0 1を説明す る図であり、 メモリセルを構成する強誘電体キャパシタ 1 0 1 aの電極のレイァ ゥトを示している。
第 1 (b)図は、 第 1 (a)図の I a— I a線断面図であり、 上記強誘電体キャパシ 夕 1 0 1 aの断面構造を示している。
第 2 (a)図は、本発明の実施の形態 2による強誘電体メモリ装置 1 0 2を説明す る図であり、 メモリセルを構成する強誘電体キャパシタ 1 0 2 aの電極のレイァ ゥ卜を示している。
第 2 (b)図は、 第 2 (a)図の Π a— H a線断面図であり、 上記強誘電体キャパシ 夕 1 0 2 aの断面構造を示している。
第 3 (a)図は、本発明の実施の形態 3による強誘電体メモリ装置 1 0 3を説明す る図であり、 メモリセルを構成する強誘電体キャパシタ 1 0 3 aの電極のレイァ ゥトを示している。
第 3 (b)図は、 第 3 (a)図の m a— H a線断面図であり、 上記強誘電体キャパシ 夕 1 0 3 aの断面構造を示している。
第 4 (a)図は、本発明の実施の形態 4による強誘電体メモリ装置 1 0 4を説明す る図であり、 メモリセルを構成する強誘電体キャパシ夕 1 0 4 aの電極のレイァ ゥトを示している。
第 4 (b)図は、 第 4 (a)図の] V a—] V a線断面図であり、 上記強誘電体キャパシ 夕 1 0 4 aの断面構造を示している。 第 5 (a)図は、本発明の実 の形態 5による強誘電体メモリ装置 1 0 5を説明す る図であり、 メモリセルを構成する強誘電体キャパシ夕 1 0 5 aの電極のレイァ ゥトを示している。
第 5 (b)図は、 第 5 (a)図の V a— V a線断面図であり、 上記強誘電体キャパシ 夕 1 0 5 aの断面構造を示している。
第 6 (a)図は、本発明の実施の形態 6による強誘電体メモリ装置 1 0 6を説明す る図であり、 メモリセルを構成する強誘電体キャパシ夕 1 0 6 aの電極のレイァ ゥトを示している。
第 6 (b)図は、 第 6 (a)図の VI a— VI a線断面図であり、 上記強誘電体キャパシ 夕 1 0 6 aの断面構造を示している。
第 7 (a)図は、本発明の実施の形態 7による強誘電体メモリ装置 1 0 7を説明す る図であり、 メモリセルを構成する強誘電体キャパシ夕 1 0 7 aの電極のレイァ ゥトを示している。
第 7 (b)図は、 第 7 (a)図の Vi a— W a線断面図であり、 上記強誘電体キャパシ 夕 1 0 7 aの断面構造を示している。
第 8 (a)図は、本発明の実施の形態 8による強誘電体メモリ装置 1 0 8を説明す る図であり、 メモリセルを構成する強誘電体キャパシ夕 1 0 8 aの電極のレイァ ゥトを示している。
第 8 (b)図は、 第 8 (a)図の！ I a— a線断面図であり、 上記強誘電体キャパシ 夕 1 0 1 aの断面#造を示している。
第 9 (a)図は、本発明の実施の形態 9による強誘電体メモリ装置 1 0 9を説明す る図であり、 メモリセルを構成する強誘電体キャパシ夕 1 0 9 aの電極のレイァ ゥトを示している。
第 9 (b)図は、 第 9 (a)図の] X a— K a線断面図であり、 上記強誘電体キャパシ 夕 1 0 9 aの断面構造を示している。
第 1 0 (a)図は、本発明の実施の形態 1 0による強誘電体メモリ装置 1 1 0を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 1 0 aの電極のレ ィアウトを示している。
第 1 0 (b)図は、 第 1 0 (a)図の; a— X a線断面図であり、 上記強誘電体キヤ パシ夕 1 1 0 aの断面構造を示している。
第 1 1 (a)図は、本発明の実施の形態 1 1による強誘電体メモリ装置 1 1 1を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 1 1 aの電極のレ ィアウトを示している。
第 1 1 (b)図は、 第 1 1 (a)図の XI a—XI a線断面図であり、 上記強誘電体キヤ パシタ 1 1 1 aの断面構造を示している。
第 1 2 (a)図は、本発明の実施の形態 1 2による強誘電体メモリ装置 1 1 2を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 1 2 aの電極のレ ィアウトを示している。
第 1 2 (b)図は、 第 1 2 (a)図の XI I a ^XI l a線断面図であり、 上記強誘電体キ ャパシ夕 1 1 2 aの断面構造を示している。
第 1 3 (a)図は、本発明の実施の形態 1 3による強誘電体メモリ装置 1 1 3を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 1 3 aの電極のレ ィアウトを示している。
第 1 3 (b)図及び第 1 3 (c)図は、 それぞれ第 1 3 (a)図の Xlll a— Xl ll a線断 面図及び第 1 3 (a)図の XII I b— XI I I b線断面図であり、 上記強誘電体キャパシ 夕 1 1 3 aの断面構造を示している。
第 1 4 (a)図は、本発明の実施の形態 1 4による強誘電体メモリ装置 1 1 4を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 1 4 aの電極のレ イアウトを示している。
第 1 4 (b)図及び第 1 4 (c)図は、 それぞれ第 1 4 (a)図の XIV a— XIV a線断面 図及び第 1 4 (a)図の XlVb— XlVb線断面図であり、 上記強誘電体キャパシ夕 1 1 4 aの断面構造を示している。
第 1 5 (a)図は、本発明の実施の形態 1 5による強誘電体メモリ装置 1 1 5を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 1 5 aの電極のレ ィアウトを示している。
第 1 5 (b)図及び第 1 5 (c)図は、 それぞれ第 1 5 (a)図の XV a— XV a線断面図 及び第 1 5 (a)図の XV b— XV b線断面図であり、 上記強誘電体キャパシ夕 1 1 5 aの断面構造を示している。 第 1 6 (a)図は、本発明の実施の形態 1 6による強誘電体メモリ装置 1 1 6を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 1 6 aの電極のレ ィアウトを示している。
第 1 6 (b)図及び第 1 6 (c)図は、 それぞれ第 1 6 (a)図の XVI a -XVI a線断面 図及び第 1 6 (a)図の XVI b— XVI b線断面図であり、 上記強誘電体キャパシ夕 1 1 6 aの断面構造を示している。
第 1 7 (a)図は、本発明の実施の形態 1 7による強誘電体メモリ装置 1 1 7を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 1 7 aの電極のレ ィアウトを示している。
第 1 7 (b)図及び第 1 7 (c)図は、 それぞれ第 1 7 (a)図の XVII a一 XVII a線断 面図及び第 1 7 (a)図の XVI l b— XVI I b線断面図であり、 上記強誘電体キャパシ 夕 1 1 7 aの断面構造を示している。
第 1 8 (a)図は、本発明の実施の形態 1 8による強誘電体メモリ装置 1 1 8を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 1 8 aの電極のレ ィアウトを示している。
第 1 8 (b)図及び第 1 8 (c)図は、 それぞれ第 1 8 (a)図の XVII I a -XVII I a線 断面図及び第 1 8 (a)図の XVI I I b— XVI l i b線断面図であり、 上記強誘電体キヤ パシタ 1 1 8 aの断面構造を示している。
第 1 9 (a)図は、本発明の実施の形態 1 9による強誘電体メモリ装置 1 1 9を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 1 9 aの電極のレ ィアウトを示している。
第 1 9 (b)図及び第 1 9 (c)図は、 それぞれ第 1 9 (a)図の XIX a— XIX a線断面 図及び第 1 9 (a)図の XIXb _XIX b線断面図であり、 上記強誘電体キャパシ夕 1 1 8 aの断面構造を示している。
第 2 0 (a)図は、本発明の実施の形態 2 0による強誘電体メモリ装置 1 2 0を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 2 0 aの電極のレ ィアウトを示している。
第 2 0 (b)図及び第 2 0 (c)図は、 それぞれ第 2 0 (a)図の XX a -XX a線断面図 及び第 2 0 (a)図の XVI I l b— XVI l i b線断面図であり、 上記強誘電体キャパシ夕 1 2 0 aの断面構造を示している。
第 2 1 (a)図は、本発明の実施の形態 2 1による強誘電体メモリ装置 1 2 1を説 明する図であり、 メモリセルを構成する強誘電体キャパシタ 1 2 1 aの電極のレ ィアウトを示している。
第 2 1 (b)図及び第 2 1 (c)図は、 それぞれ第 2 1 (a)図の XXI a -XXI a線断面 図及び第 2 1 (a)図の XXI b— XXI b線断面図であり、 上記強誘電体キャパシタ 1 2 1 aの断面構造を示している。
第 2 2 (a)図は、本発明の実施の形態 2 2による強誘電体メモリ装置 1 2 2を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 2 2 aの電極のレ ィアウトを示している。
第 2 2 (b)図及び第 2 2 (c)図は、 それぞれ第 2 2 (a)図の XXI I a -XXI I a線断 面図及び第 2 2 (a)図の XXI I b— XXI l b線断面図であり、 上記強誘電体キャパシ 夕 1 2 2 aの断面構造を示している。
第 2 3 (a)図は、本発明の実施の形態 2 3による強誘電体メモリ装置 1 2 3を説 明する図であり、 メモリ'セルを構成する強誘電体キャパシ夕 1 2 3 aの電極のレ ィアウトを示している。
第 2 3 (b)図及び第 2 3 (c)図は、 それぞれ第 2 3 (a)図の XXI 11 a— ΠΙ 11 a線 断面図及び第 2 3 (a)図の XXI li b—XXI II b線断面図であり、 上記強誘電体キヤ パシ夕 1 2 3 aの断面構造を示している。
第 2 4 (a)図は、本発明の実施の形態 2 4による強誘電体メモリ装置 1 2 4を説 明する図であり、 メモリセルを構成する強誘電体キャパシ夕 1 2 4 aの電極のレ ィアウトを示している。
第 2 4 (b)図及び第 2 4 (c)図は、 それぞれ第 2 4 (a)図の XXIV a—XXIV a線断 面図及び第 2 4 (a)図の XXIVb— XXIVb線断面図であり、 上記強誘電体キャパシ 夕 1 2 4 aの断面構造を示している。
第 2 5 (a)図は、従来の強誘電体メモリ装置 1 0 0を説明する図であり、メモリ セルを構成する強誘電体キャパシ夕 1 0 0 aの電極のレイアウトを示している。 第 2 5 (b)図は、 第 2 5 (a)図の XXV a— XXV a線断面図であり、 上記強誘電体キ ャパシ夕 1 0 0 aの断面構造を示している。 第 2 6 (a)図は、従来の強誘電体メモリ装置 2 0 0を説明する図であり、メモリ セルを構成する強誘電体キャパシ夕 2 0 0 aの電極のレイアウトを示している。 第 2 6 (b)図及び第 2 6 (c)図は、 第 2 6 (a)図の XXVI a -XXVI a線断面図及び 第 2 6 (a)図の XXVI b -XXVI b線断面図であり、 上記強誘電体キャパシ夕 2 0 0 aの断面構造を示している。 発明を実施するための最良の形態
以下、 本発明の実施の形態について、 図面を参照しながら説明する。
(実施の形態 1 )
第 1 (a)図は、本発明の実施の形態 1による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 1 (b)図は、 第 1 (a)図の I a _ I a線断面図であり、 上記強誘電体 キャパシタの断面構造を示している。
本実施の形態 1の強誘電体メモリ装置 1 0 1は、 メモリセルトランジスタとメ モリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、 メモリセルキャパシ夕の上部電極のエツジが、 該メモリセルキャパシタを構成す る強誘電体層のェッジょり内側に位置しているメモリセル構造を有するものであ る。
具体的に説明すると、 強誘電体メモリ装置 1 0 1のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 （横方向） D 1及び第 2の方向 （縦方向） D 2に沿って マトリクス状にメモリセル （図示せず） が配列されている。 各メモリセルを構成 するメモリセルキャパシタ 1 0 1 aは、基板（図示せず） 上に絶縁膜（図示せず） を介して形成された下部電極 2と、該下部電極 2上に形成された強誘電体層 3と、 該強誘電体層 3上に形成された上部電極 4とから構成されている。
ここで、 上記メモリセルキャパシ夕 1 0 1 aを構成する下部電極 2は、 各メモ リセルキャパシ夕毎に独立したものである。 つまり、 該下部電極 2は、 メモリセ ルアレイ上でマトリクス状に配列されており、 各メモリセルキャパシタの下部電 極は、 上記絶縁膜を貫通するコンタクト部 1を介して、 基板上に形成された、 対 応するメモリセルトランジスタの活性領域 （図示せず） に接続されている。 ここ で、 コンタクト部 1は、 上記絶縁膜に形成されたコンタクトホール内の導電材料 からなる。
上記強誘電体層 3は、 第 2の方向 D 2に沿って並ぶ一定数のメモリセルに共通 するものであり、 第 2の方向 D 2に沿って並ぶ複数の下部電極 2に跨るよう第 2 の方向 D 2に延びている。 この強誘電体層 3の、 第 2の方向 D 2に平行な左右の エッジ 3 1 a及び 3 2 aは、強誘電体層 3の下側に位置する複数の下部電極 2の、 第 2の方向 D 2に平行な左右のエッジ 2 1 a及び 2 2 aと一致、 あるいはほぼ一 致している。
上記上部電極 4は、 上記強誘電体層 3と同様、 第 2の方向 D 2に沿って並ぶ一 定数のメモリセルに共通するものであり、 第 2の方向 D 2に沿って並ぶ複数の下 部電極 2に跨るよう第 2の方向 D 2に延びるプレート電極となっている。 この上 部電極 4の、第 2の方向 D 2に平行な左右のエッジ 4 1 a及び 4 2 aはそれぞれ、 上記強誘電体層 3の左右のエッジ 3 1 a及び 3 2 aよりその内側の位置している。 次に、 メモリセルキャパシ夕 1 0 1 aの下部電極 2、 強誘電体層 3、 及び上部 電極 4を加工する方法について簡単に説明する。
基板上にメモリセルを構成するメモリセルトランジスタを形成し、 全面に絶縁 膜を形成した後、 該絶縁膜の、 各メモリセルトランジスタの活性領域に対応する 部分にコンタクトホールを形成し、 該コンタクトホール内に導電材料を充填して コンタクト 1を形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシ夕 の下部電極 2となるように加工する。 なお、 このときの下部電極層の加工は、 下 部電極層を、 上部電極 4の延びる第 2の方向 D 2と垂直な第 1の方向 D 1に平行 なストライプ状となるよう加工し、 各下部電極 2を、 第 1の方向 D 1に沿って並 ぶ複数のコンタクト部 1に跨る帯状形状にパターニングすることも可能である。 さらに、 その上に強誘電体層及び上部電極層を順次形成し、 これらをそれぞれ 別のマスクで加工する。 このとき、 上部電極層の加工には、 強誘電体層の加工に 用いるマスクの幅より狭い幅のマスクを用いる。 つまり、 上部電極層の加工に用 いるマスクの幅、 つまり電極加工マスクの第 1の方向 D 1における寸法は、 強誘 電体層の加工に用いるマスクの幅、 つまり強誘電体加工マスクの第 1の方向 D 1 における寸法より小さい。
実際の製造時には、 強誘電体層及び上部電極層の加工は様々な方法で行うこと ができる。
例えば、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を 形成した後、 上部電極層を電極加工マスクを用いて加工して上部電極を形状し、 その後、 強誘電体層を強誘電体加工マスクを用いて加工して、 複数の下部電極 2 に跨る帯状の強誘電体層 3を形成するという方法 （第 1の加工方法） を用いるこ とができる。
また、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を強 誘.電体加工マスクを用いて加工して、 強誘電体層 3と、 該強誘電体層 3と同じ平 面バタ一ンを有する上部電極層を形成し、 その後、 上部電極層を電極加工マスク を用いて加工して上部電極を形状する方法 （第 2の加工方法） を用いることがで さる。
さらに、 強誘電体層及び上部電極層の加工には、 強誘電体層を強誘電体加工マ スクを用いて加工するときに、 先に加工された例えばストライプ状の下部電極層 も強誘電体加工マスクにより加工して、 各メモリセルに対応する下部電極を形成 する方法 （第 3の加工方法） も用いることができる。
このように本実施の形態 1では、 メモリセルを、 メモリセルキャパシ夕の上部 電極のエツジがその強誘電体層のエツジょり内側に位置するメモリセル構造とし たので、 上部電極と下部電極との間での電流リークを抑制あるいは防止すること ができるという効果がある。
また、 強誘電体層をマスク加工するときに、 先に加工された例えばストライプ 状の下部電極も加工する場合、 下部電極の分離を、 強誘電体層の加工と同じマス クで行うことが可能であるという効果もある。 つまり、 下部電極の加工マスクと 強誘電体加工マスクとのマスクずれの影響なく、 下部電極の大きさを確保したメ モリセル構成を実現可能である。
(実施の形態 2 )
第 2 (a)図は、本発明の実施の形態 2による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 2 (b)図は、 第 2 (a)図の Π a— Π a線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 2は、 上記実施の形態 1における隣接する 2本のプレー卜電極に 一つの強誘電体層を対応させた、 実施の形態 1の応用例であって、 実施の形態 1 における、第 2の方向 D 2に沿った下部電極列毎に配置されている強誘電体層を、 第 2の方向 D 2に沿つた、 隣接する 2つの下部電極列に共通する強 電体層 3 b としたものである。 従って、 この実施の形態 2のメモリセル構造は、 上部電極 4 の、 縦方向 （第 2の方向） D 2に沿った左右のエッジ 4 a及び 4 bが、 強誘電体 層 3 bの縦方向 D 2に沿つた左右のエツジ 3 b 1及び 3 b 2より内側に位置する 構造となっている。
なお、 この実施の形態 2では、 下部電極層の加工時には、 各メモリセルキャパ シ夕の下部電極 2の、 縦方向の左右のエッジの一方は加工せずに、 下部電極層の 加工時に加工しなかった下部電極のエッジを、 強誘電体層の加工の際に加工する ようにしている。 これにより、 強誘電体層を加工しない部分で、 メモリセルキヤ パシ夕の配置間隔を小さくしてメモリセル面積縮小を可能とするものである。 具体的に説明すると、 この実施の形態 2の強誘電体メモリ装置 1 0 2のメモリ セルアレイ （図示せず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマ トリクス状にメモリセル （図示せず） が配列されている。 各メモリセルを構成す るメモリセルキャパシタ 1 0 2 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2と、 該下部電極 2上に形成された強誘電体層 3 b と、 該強誘電体層 3 b上に形成された上部電極 4とから構成されている。
ここで、 上記下部電極 2は、 実施の形態 1におけるものと同一のものであり、 下部電極 2は、コンタクト部 1を介して、メモリセルトランジスタの活性領域（図 示せず） に接続されている。
上記強誘電体層 3 bは、 第 2の方向 D 2に沿った、 隣接する 2つのメモリセル 列に共通するものであり、 第 2の方向 D 2に沿って並ぶ、 隣接する 2つの下部電 極列に跨る形状となっている。 この強誘電体層 3 bの、 第 2の方向 D 2に平行な 左エッジ 3 1 aは、 強誘電体層 3 bの下側に相対向して位置する 2つの下部電極 列の左側列の下部電極 2の、 第 2の方向 D 2に平行な左エツジ 2 1 aと一致、 あ るいはほぼ一致している。 この強誘電体層 3 bの、 第 2の方向 D 2に平行な右ェ ッジ 3 2 aは、 強誘電体層 3 bの下側に相対向して位置する 2つの下部電極列の 右側列の下部電極 2の、 第 2の方向 D 2に平行な右ェッジ 2 2 aと一致、 あるい はほぼ一致している。
上記上部電極 4は、 実施の形態 1におけるものと同一のものであり、 この上部 電極 4の、 第 2の方向 D 2に平行な左右のエッジ 4 1 a及び 4 2 aほそれぞれ、 上記強誘電体層 3 bの左右のエッジ 3 1 a及び 3 2 aより内側に位置している。 次に、 メモリセルキャパシタ 1 0 1 aの下部電極 2、 強誘電体層 3 b、 及び上 部電極 4を加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部 1を、 実施の形態 1と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシタ の下部電極 2となるように加工する。 このとき、 下部電極層は、 第 1の方向 D 1 に沿って並ぶ隣接する 2つのコンタクト部 1にまたがる部分に分離されるよう、 加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭い幅のマスクを用いる。
. 実際の製造時には、 強誘電体層及び上部電極層の加工は様々な方法で行うこと ができる。
例えば、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を 形成した後、 上部電極層を電極加工マスクを用いて加工して上部電極を形状し、 その後、 強誘電体層を強誘電体加工マスクを用いて加工して、 縦方向 D 2に沿つ て並ぶ 2列の下部電極 2に跨る幅広の帯状強誘電体層 3 bを形成するという方法 (第 1の加工方法） を用いることができる。
また、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を強 誘電体加工マスクを用いて加工して、 強誘電体層 3と、 該強誘電体層 3と同じ平 面パターンを有する上部電極層を形成し、 その後、 上部電極層を電極加工マスク を用いて加工して上部電極を形状する方法 （第 2の加工方法） を用いることがで さる。
さらに、 強誘電体層及び上部電極層の加工には、 強誘電体層を強誘電体加工マ スクを用いて加工するときに、'先に加工された例えば、 隣接する 2つのコンタク ト部 1にまたがる帯状の下部電極層も強誘電体加工マスクにより加工して、 各メ モリセルに対応する下部電極を形成する方法 （第 3の加工方法） も用いることが できる。
このように本実施の形態 2では、 実施の形態 1と同様に、 メモリセルを、 メモ リセルキャパシ夕の上部電極 4の左右のエツジをその強誘電体層 3 bのエツジょ り内側に位置するメモリセル構造としたので、 上部電極と下部電極との間での電 流リークを抑制あるいは防止することができるという効果がある。
また、 強誘電体層をマスク加工するときに、 先に加工された例えば帯状の下部 電極層も加工する場合、 下部電極の分離を、 強誘電体層の加工と同じマスクを用 いて行うことが可能であるという効果もある。
さらに、 この実施の形態 2では、 強誘電体層を隣接する 2列の下部電極にまた がる幅広の帯状形状としているので、 これらの 2つの下部電極列の間で強誘電体 膜を分離する加工が行われない。 このため、 実施の形態 1よりメモリセル面積縮 小が可能であるという効果がある。
なお、 上記実施の形態 2では、 強誘電体層を 2本のプレート線にまたがるよう 加工しているが、 強誘電体層は、 3本以上のプレート線にまたがるよう加工して もよい。
(実施の形態 3 )
第 3 (a)図は、本発明の実施の形態 3による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 3 (b)図は、 第 3 (a)図の EI a— M a線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 3の強誘電体メモリ装置 1 0 3は、 メモリセルトランジスタとメ モリセルキャパシタからなるメモリセルを配列してなるメモリセルァレイを有し、 メモリセルキャパシ夕の上部電極のェッジが、 該メモリセルキャパシ夕の強誘電 体層のエッジより内側に位置し、 メモリセルキヤパシ夕の下電極層のエッジもそ の強誘電体層のェッジより内側に位置するメモリセル構造を有するものである。 具体的に説明すると、 強誘電体メモリ装置 1 0 3のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 各メモリセルを構成するメモリセルキャパ シタ 1 0 3 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された 下部電極 2 cと、 該下部電極 2 c上に形成された強誘電体層 3 cと、 該強誘電体 層 3 c上に形成された上部電極 4 cとから構成されている。
ここで、 上記下部電極 2 cは、 各メモリセルキャパシ夕毎に独立したものであ る。 つまり、 該下部電極 2 cは、 メモリセルアレイ上でマトリクス状に配列され ており、 各下部電極 2 cは、 上記絶縁膜を貫通するコンタクト部 1を介して、 基 板上に形成された、 対応するメモリセルトランジスタの活性領域 （図示せず） に 接続されている。 ここで、 コンタクト部 1は、 実施の形態 1と同様、 上記絶縁膜 に形成されたコンタクトホール内の導電材料からなる。
上記強誘電体層 3 cは、 第 2の方向 D 2に沿って並ぶ一定数のメモリセルに共 通するものであり、 第 2の方向 D 2に沿つて並ぶ複数の下部電極 2 cに跨るよう 第 2の方向 D 2に延びている。 この強誘電体層 3 cの、 第 2の方向 D 2に平行な 左右のエッジ 3 1 c及び 3 2 cは、 強誘電体層 3の下側に位置する複数の下部電 極 2 cの、 第 2の方向 D 2に平行な左右のエツジ 2 1 c及び 2 2 cの外側に位置 .している。
上記上部電極 4 cは、 上記強誘電体層 3 cと同様、 第 2の方向 D 2に沿って並 ぶー定数のメモリセルに共通するものであり、 第 2の方向 D 2に沿って並ぶ複数 の下部電極 2. cに跨るよう第 2の方向 D 2に延びるプレート電極となっている。 この上部電極 4 cの、 第 2の方向 D 2に平行な左右のエッジ 4 1 c及び 4 2 cは それぞれ、 上記強誘電体層 3 cの左おのエツジ 3 1 c及び 3 2 cより内側であつ て、 上記上部電極 2 cの左右のエッジ 2 1 c及び 2 2 cの外側に位置している。 次に、 メモリセルキャパシ夕 1 0 1 aの下部電極 2 c、 強誘電体層 3 c、 及び 上部電極 4 cを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜及びコンタクト部を、 実施の形態 1と 同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシ夕 毎に独立した下部電極 2 cとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭い幅のマスクを用いる。
実際の製造時には、 上部電極の加工後に強誘電体層を加工することも可能であ るし、 強誘電体層の加工後に上部電極を加工することも可能である。
つまり、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を 形成した後、 上部電極層を電極加工マスクを用いて加工して上部電極 4 cを形状 し、 その後、 強誘電体層を強誘電体加工マスクを用いて加工して、 複数の下部電 極 2 cに跨る帯状の強誘電体層 3 cを形成するという方法 （第 1の加工方法） を 用いることができる。
また、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を強 誘電体加工マスクを用いて加工して、 強誘電体層 3 cと、 該強誘電体層 3 cと同 じ平面パターンを有する上部電極層を形成し、 その後、 該上部電極層を電極加工 マスクを用いて加工して上部電極 4 cを形状する方法 （第 2の加工方法） を用い ることができる。
このように本実施の形態 3ではメモリセルを、 実施の形態 1と同様に、 上部電 極 4 cのエッジ 4 1 c及び 4 2 cが、 強誘電体層 3 cのエッジ 3 1 c及び 3 2 c より内側に位置するメモリセル構造としたので、 上部電極と下部電極との間での 電流リークを起こりにくくすることができるという効果がある。
また、 この実施の形態 3では、 実施の形態 1とは異なり、 下部電極 2 cのエツ ジ 2 1 c及び 2 2 cが、 強誘電体層 3 cのエッジ 3 1 c及び 3 2 cより内側に位 置するので、 より下部電極と上部電極との間での電流リークをより起こりにくく することができる効果がある。
(実施の形態 4 )
第 4 (a)図は、本発明の実施の形態 4による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 第 4 (b)図は、 第 4 (a)図の] V a— IV a線断面図であり、 上記強誘電体キャパ シ夕の断面構造を示している。
本実施の形態 4は、 上記実施の形態 3における隣接する 2本のプレート電極に 一つの強誘電体層を対応させた、 実施の形態 3の応用例であって、 実施の形態 3 における、第 2の方向 D 2に沿った下部電極列毎に配置されている ^誘電体層を、 第 2の方向 D 2に沿つた、 隣接する 2つの下部電極列に共通する強誘電体層 3 d としたものである。 従って、 この実施の形態 4のメモリセル構造は、 上部電極 4 cの、 縦方向 （第 2の方向） D 2に沿った左右のエッジ 4 1 c及び 4 2 cが、 強 誘電体層 3 dの縦方向 D 2に沿つた左右のェッジ 3 1 d及び 3 2 dより内側に位 置し、 下部電極 2 cの、 縦方向 （第 2の方向） D 2に沿った左右のエッジ 2 1 c 及び 2 2 cが、 強誘電体層 3 dの縦方向 D 2に沿つた左右のェッジ 3 1 d及び 3
2 dより内側に位置する構造となっている。
具体的に説明すると、 この実施の形態 4の強誘電体メモリ装置 1 0 4のメモリ セルアレイ （図示せず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマ トリクス状にメモリセル （図示せず） が配列されている。 各メモリセルを構成す るメモリセルキャパシタ 1 0 4 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 cと、 該下部電極 2 c上に形成された強誘電体層
3 dと、 該強誘電体層 3 d上に形成された上部電極 4 cとから構成されている。 ここで、上記下部電極 2 cは、実施の形態 3におけるものと同一のものであり、 下部電極 2 cは、 コンタクト部 1を介して、 メモリセルトランジスタの活性領域 (図示せず） に接続されている。
上記強誘電体層 3 dは、 第 2の方向 D 2に沿った、 隣接する 2つのメモリセル 列に共通するものであり、 第 2の方向 D 2に沿って並ぶ、 隣接する 2つの下部電 極列に跨る形状となっている。 この隣接する 2列の下部電極の第 2の方向 D 2に 平行な左右のエツジ 2 1 c及び 2 2 cは、 強誘電体層 3 dの、 第 2の方向 D 2に 平行な左右のエッジ 3 1 d、 3 2 dの内側に位置している。
上記上部電極 4 cは、 実施の形態 3におけるものと同一のものであり、 この上 部電極 4 cの、 第 2の方向 D 2に平行な左右のエッジ 4 1 c及び 4 2 cはそれぞ れ、 上記強誘電体層 3 dの左右のエツジ 3 1 c及び 3 2 cより内側の位置してい る。
次に、 メモリセルキャパシタ 1 0 3 aの下部電極 2 c、 強誘電体層 3 d、 及び 上部電極 4 cを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜及びコンタクト部 1を、 実施の形態 3 と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシタ の下部電極 2 cとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭い幅のマスクを用いる。
実際の製造時には、 上部電極の加工後に強誘電体層を加工することも可能であ るし、 強誘電体層の加工後に上部電極を加工することも可能である。
つまり、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を 形成した後、 上部電極層を電極加工マスクを用いて加工して上部電極 4 cを形状 し、 その後、 強誘電体層を強誘電体加工マスクを用いて加工して、 縦方向 D 2に 沿って並ぶ 2列の下部電極 2に跨る幅広の帯状強誘電体層 3 dを形成するという 方法 （第 1の加工方法） を用いることができる。
また、 強誘電体層及び上部電極層の加工には、 強誘電体層及び上部電極層を強 誘電体加工マスクを用いて加工して、 強誘電体層 3 dと、 該強誘電体層 3 dと同 じ平面パターンを有する上部電極層を形成し、 その後、 上部電極肩を電極加工マ スクを用いて加工して上部電極 4 cを形状する方法 （第 2の加工方法） を用いる ことができる。
このように本実施の形態 4では、 メモリセルを、 メモリセルキャパシ夕の上部 電極 4 cの左右のエツジがその強誘電体層 3 dのエツジょり内側に位置するメモ リセレ構造としたので、 上部電極と下部電極との間での電流リークを抑制あるい は防止することができるという効果がある。
また、 この実施の形態 4では、 実施の形態 1とは異なり、 下部電極 2 cのエツ ジ 2 1 c及び 2 2 cが、 強誘電体層 3 dのエッジ 3 1 d及び 3 2 dより内側に位 置するので、 より下部電極と上部電極との間での電流リークをより起こりにくく することができる効果がある。
さらに、 この実施の形態 4では、 強誘電体層を隣接する 2列の下部電極にまた がる幅広の帯状形状としているので、 これらの 2つの下部電極列の間で強誘電体 膜を分離する加工が行われない。 このため、 実施の形態 3に比べてよりメモリセ ル面積縮小が可能であるという効果がある。
(実施の形態 5 )
第 5 (a)図は、本発明の実施の形態 5による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 5 (b)図は、 第 5 (a)図の V a— V a線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 5の強誘電体メモリ装置 1 0 5は、 メモリセルトランジスタとメ モリセルキャパシ夕からなるメモリセルを配列してなるメモリセルァレイを有し、 メモリセルキャパシタの上部電極のェッジが強誘電体層のェッジょり内側に位置 し、 下電極層のエッジも強誘電体層のエッジより内側に位置し、 上部電極と下部 電極の幅が同じあるいはほぼ同じであり、 上部電極と下部電極が重なるよう同じ 位置に位置しているメモリセル構造を有するものである。
具体的に説明すると、 強誘電体メモリ装置 1 0 5のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 各メモリセルを構成するメモリセルキャパ シタ 1 0 5 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された 下部電極 2 cと、 該下部電極 2 c上に形成された強誘電体層 3と、 該強誘電体層 3上に形成された上部電極 4とから構成されている。
ここで、 上記下部電極 2 cは、 実施の形態 3におけるものと同一であり、 下部 電極 2 cは、 実施の形態 3と同様、 コンタクト部 1を介して、 基板上に形成され た、対応するメモリセルトランジスタの活性領域（図示せず） に接続されている。 また、 上記強誘電体層 3及び上部電極 4は、 実施の形態 1におけるものと同一の ものである。 この強誘電体層 3の、 第 2の方向 D 2に平行な左右のエッジ 3 1 a 及び 3 2 aは、 強誘電体層 3の下側に位置する複数の下部電極 2の、 第 2の方向 D 2に平行な左右のエッジ 2 1 a及び 2 2 aの外側に位置している。
この上部電極 4の、 第 2の方向 D 2に平行な左右のエッジ 4 1 a及び 4 2 aは それぞれ、上記強誘電体層 3の左右のエッジ 3 1 a及び 3 2 aより内側に位置し、 上記上部電極 2 cの左右のエッジ 2 1 c及び 2 2 cと同じ位置、 あるいはほぼ同 じ位置に位置している。
次に、 メモリセルキャパシ夕 1 0 5 aの下部電極 2 c、 強誘電体層 3、 及び上 部電極 4を加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部を、 実施の形態 1 と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシ夕 毎に独立した下部電極 2 cとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極の加工には、 強誘電体層の加工マスクよりも細く、 下部電 極の加工マスクと同じ幅あるいはほぼ同じ幅のマスクを用いる。
実際の製造時には、 実施の形態 3と同様、 上部電極の加工後に強誘電体層を加 ェすることも可能であるし、 強誘電体層の加工後に上部電極を加工することも可 能である。
このように本実施の形態 5では、 上部電極のエッジが強誘電体層のエッジより 内側に位置し、 下部電極のエツジが強誘電体層のエツジょり内側に位置している ため、 上部電極と下部電極との間での電流リークがないという効果がある。 さら に、 上部電極と下部電極の幅がほぼ同じで、 かつこれらの電極が同じ位置に位置 しているため、 メモリセルを、 小さなメモリセル面積で大きなキャパシ夕有効面 積を確保した構造とすることができるという効果がある。
(実施の形態 6 )
第 6 (a)図は、本発明の実施の形態 6による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 6 (b)図は、 第 6 (a)図の VI a—VI a線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 6は、上記実施の形態 5における隣接する 2本のプレー卜電極 (上 部電極） に一つの強誘電体層を対応させた、 実施の形態 5の応用例であって、 実 施の形態 5における、 第 2の方向 D 2に沿った下部電極列毎に配置されている強 誘電体層 3を、 第 2の方向 D 2に沿った、 隣接する 2つの下部電極列に共通する 強誘電体層 3 f としたものである。
従って、 ここでは、 メモリセルキャパシ夕 1 0 6 aは、 上記上部電極 4、 強誘 電体層 3 f、 及び下部電極 2 cから構成されている。 そして、 この実施の形態 6 のメモリセル構造は、 上部電極 4の、 縦方向 （第 2の方向） D 2に沿った左右の エッジ 4 1 a及び 4 2 aが、 強誘電体層 ·3 fの縦方向 D 2に沿った左右のエッジ 3 1 f及び 3 2' fより内側に位置し、 下部電極 2 cの、 縦方向 （第 2の方向） D 2に沿った左右のェッジ 2 1 c及び 2 2 cが、 強誘電体層 3 fの縦方向 D 2に沿 つた左右のエッジ 3 1 ί及び 3 2 ίより内側に位置し、 上部電極と下部電極の幅 がほぼ同じで、 上部電極と下部電極とのメモリセルァレイ上での第 1の方向 D 1 における位置が同じである構造となっている。
次に、 メモリセルキャパシ夕 1 0 6 aの下部電極 2 c、 強誘電体層 3 f、 及び 上部電極 4を加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部 1を、 実施の形態 5と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシタ の下部電極 2 cとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭い幅のマスクを用いる。
実際の製造時には、 実施の形態 4のように、 上部電極の加工後に強誘電体層を 加工することも可能であるし、 強誘電体層の加工後に上部電極を加工することも 可能である。
このように本実施の形態 6では、 メモリセルを、 上部電極 4の左右のエッジが 強誘電体層 3 ίの左右のエッジより内側に位置し、 下部電極 2 cの左右のエッジ が強誘電体層 3 fの左右のエッジより内側に位置しているので、 上部電極と下部 電極との間での電流リークがないという効果がある。
さらに、 上部電極と下部電極の幅がほぼ同じで、 これらの電極が同じ位置に位 置しているため、 メモリセルを、 小さなメモリセル面積で大きなキャパシ夕有効 面積を確保した構造とすることができるという効果がある。
さらに、 この実施の形態 6では、 強誘電体層 3 f を隣接する 2列の下部電極 2 cにまたがる幅広の帯状形状としているので、 これらの 2つの下部電極列の間で 強誘電体膜を分離する加工が行われない。 このため、 実施の形態 5よりメモリセ ル面積縮小が可能であるという効果がある。
(実施の形態 7 )
第 7 (a)図は、本発明の実施の形態 7による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 7 (b)図は、 第 7 (a)図の VI a— VH a線断面図であり、 上記強誘電体 キャパシ夕の斬面構造を示している。
本実施の形態 7の強誘電体メモリ装置 1 0 7は、 実施の形態 5における上部電 極と下部電極とを第 1の方向 D 1に沿ってずらして配置したメモリセル構造を有 するものであり、 メモリセルキャパシ夕の上部電極のエツジが強誘電体層のエツ ジょり内側に位置し、 下電極層のエツジも強誘電体層のエツジょり内側に位置し ている。
具体的に説明すると、 強誘電体メモリ装置 1 0 7のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 各メモリセルを構成するメモリセルキャパ シ夕 1 0 7 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された 下部電極 2 gと、 該下部電極 2 g上に形成された強誘電体層 3と、 該強誘電体層 3上に形成された上部電極 4 gとから構成されている。
ここで、 上記下部電極 2 gは、 実施の形態 5の下部電極 2 cを、 そのエツジ 2 1 c及び 2 2 cが強誘電体層 3のエッジ 3 1 a及び 3 2 aの外側に出ないよう、 第 1の方向 D 1に沿って紙面左側へずらしたものである。 上記強誘電体層 3は、 実施の形態 5におけるものと同 のものである。 上記上部電極 4 gは、 実施の形 態 5の上部電極 4を、 そのエッジ 4 1 a及び 4 2 aが強誘電体層 3のエッジ 3 1 a及び 3 2 aの外側に出ないよう、 第 1の方向 D 1に沿って紙面右側へずらした ものである。 なお、 2 1 g及び 2 2 gは、 下部電極 2 gの左右のエッジ、 4 1 g 及び 4 2 gは、 上部電極 4 gの左右のエッジである。
次に、 メモリセルキャパシ夕 1 0 7 aの下部電極 2 g、 強誘電体扇 3、 及び上 部電極 4 gを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部を、 実施の形態 1 と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシタ 毎に独立した下部電極 2 cとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭く、 下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、 実施の形態 3で説明したように、 上部電極の加工後に強誘 電体層を加工することも可能であるし、 強誘電体層の加工後に上部電極を加工す ることも可能である。
このように本実施の形態 7では、 メモリセルを、 上部電極のエッジが強誘電体 層のエッジより内側に位置し、 下部電極のエッジが強誘電体層のエッジより内側 に位置するメモリセル構造としたので、 上部電極と下部電極との間での電流リ一 クがないという効果がある。
さらに、 上部電極と下部電極を第 1の方向 Dに沿ってずらして配置したので、 電極エツジ付近を除く、 電極中心付近の膜質の安定した部分のみを強誘電体キヤ パシタ領域として使用して、 特性の安定した容量素子を実現できるという効果が ある。
(実施の形態 8 )
第 8 (a)図は、本発明の実施の形態 8による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示してい る。 また、 第 8 (b)図は、 第 8 (a)図の H a— H a線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 8は、上記実施の形態 7における隣接する 2本のプレー卜電極 (つ まり上部電極） に一つの強誘電体層を対応させた、 実施の形態 7の応用例であつ て、 実施の形態 7における、 第 2の方向 D 2に沿った下部電極列毎に配置されて いる強誘電体層を、 第 2の方向 D 2に沿った、 隣接する 2つの下部電極列に共通 する強誘電体層 3 hとしたものである。
従って、 ここでは、 メモリセルキャパシ夕 1 0 8 aは、 上記上部電極 4 g、 強 誘電体層 3 h、 及び下部電極 2 gにより構成されている。 また、 この実施の形態 8のメモリセル構造は、 上部電極 4 gの、 縦方向 （第 2の方向） D 2に沿った左 右のエッジ 4 1 g及び 4 2 gが、 強誘電体層 3 hの縦方向 D 2に沿った左右のェ ッジ 3 1 h及び 3 2 hより内側に位置し、下部電極 2 gの、縦方向（第 2の方向） D 2に沿つた左右のエツジ 2 1 g及び 2 2 gが、 強誘電体層 3 の縦方向 D 2に 沿った左右のエッジ 3 1 h及び 3 2 hより内側に位置する構造となっている。 次に、 メモリセルキャパシタ 1 0 8 aの下部電極 2 g、 強誘電体層 3 h、 及び 上部電極 4 gを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜及びコンタクト部 1を、 実施の形態 7 と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシ夕 の下部電極 2 gとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極の加工には、 強誘電体層の加工マスクよりも細く下部電極 の加工マスクとほぼ同じ幅のマスクを用いる。
実際の製造時には、 実施の形態 4のように上部電極の加工後に強誘電体層を加 ェすることも可能であるし、 強誘電体層の加工後に上部電極を加工することも可 能である。
このように本実施の形態 8では、 メモリセフレを、 上部電極のエッジが強誘電体 層のエツジょり内側に位置し、 下部電極のエツジが強誘電体層のエツジょり内側 に位置しているため、 上部電極と下部電極との間での電流リークがないという効 果がある。
さらに、 上部電極と下部電極を第 1の方向 Dに沿ってずらして配置したので、 電極エッジ付近を除く、 電極中心付近の膜質の安定した部分のみを強誘電体キヤ パシタ領域として使用して、 特性の安定した容量素子を実現できるという効果が める。
さらに、 この実施の形態 8では、 強誘電体層を隣接する 2列の下部電極にまた がる幅広の帯状形状としているので、 これらの 2つの下部電極列の間で強誘電体 膜を分離する加工が行われない。 このため、 実施の形態 7よりメモリセル面積縮 小が可能であるという効果がある。
(実施の形態 9 )
第 9 (a)図は、本発明の実施の形態 9による強誘電体メモリ装置を説明する図で あり、 メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示してい る。 また、 第 9 (b)図は、 第 9 (a)図の IX a—IX a線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 9の強誘電体メモリ装置 1 0 9は、 メモリセルトランジスタとメ モリセルキャパシ夕からなるメモリセルを配列してなるメモリセルァレイを有し、 メモリセルキャパシ夕の上部電極のエツジの一部が、 該メモリセルキャパシ夕の 強誘電体層のエツジょり内側に位置し、 上部電極の他のエツジが、 該メモリセル キャパシ夕の強誘電体層のエッジと一致して位置するメモリセル構造を有するも のである。
具体的に説明すると、 この実施の形態 9の強誘電体メモリ装置 1 0 9のメモリ セルアレイ （図示せず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマ トリクス状にメモリセル （図示せず） が配列されている。 各メモリセルを構成す るメモリセルキャパシ夕 1 0 9 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 cと、 該下部電極 2 c上に形成された強誘電体層 3 iと、 該強誘電体層 3 i上に形成された上部電極 4 cとから構成されている。 ここで、上記下部電極 2 cは、実施の形態 3におけるものと同一のものであり、 下部電極 2 cは、 コンタクト部 1を介して、 メモリセルトランジスタの活性領域 (図示せず） に接続されている。
上記強誘電体層 3 iは、 第 2の方向 D 2に沿った、 隣接する 2つのメモリセル 列に共通するものであり、 第 2の方向 D 2に沿って並ぶ、 隣接する 2つの下部電 極列に跨る形状となっている。'この隣接する 2列の下部電極の第 2の方向 D 2に 平行な左右のエツジ 2 1 c及び 2 2 cは、 強誘電体層 3 iの、 第 2の方向 D 2に 平行な左右のエッジ 3 1 i、 3 2 iの内側に位置している。
上記上部電極 4 cは、 実施の形態 3におけるものと同一のものであり、 この上 部電極 4 cの、 第 2の方向 D 2に平行な左右のエツジ 4 1 c及び 4 2 cはそれぞ れ、 上記強誘電体層 3 iの左右のエッジ 3 1 i及び 3 2 iよりその内側の位置し ている。
次に、 メモリセルキャパシタ 1 0 9 aの下部電極 2 c、 強誘電体層 3 i、 及び 上部電極 4 cを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部 1を、 実施の形態 3と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシ夕 の下部電極 2 cとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭い幅のマスクを用いる。
実際の製造時には、 上部電極の加工後に強誘電体層を加工することも可能であ るし、 強誘電体層の加工後に上部電極を加工することも可能である。 強誘電体層 のエツジと上部電極のエツジとが一致している部分では、 強誘電体層加工時に上 部電極も同時に加工可能である。
このように本実施の形態 9では、 メモリセルを、 下部電極のエッジが強誘電体 層のエツジょり内側に位置するメモリセル構造としたので、 上部電極と下部電極 との間での電流リークがないという効果がある。
さらに、 この実施の形態 9では、 実施の形態 8と同様、 強誘電体層を隣接する 2列の下部電極にまたがる幅広の帯状形状としているので、 これらの 2つの下部 電極列の間で強誘電体膜を分離する加工が行われない。 このため、 実施の形態 8 と同様、 よりメモリセル面積縮小が可能であるという効果がある。
(実施の形態 1 0 )
第 1 0 (a)図は、本発明の実施の形態 1 0による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 1 0 (b)図は、 第 1 0 (a)図の X a— X a線断面図であり、 上記強誘電 体キャパシ夕の断面構造を示している。
本実施の形態 1 0の強誘電体メモリ装置 1 1 0は、 メモリセル卜ランジス夕と メモリセルキャパシ夕からなるメモリセルを配列してなるメモリセルァレイを有 し、 メモリセルキャパシ夕の上部電極のエッジが、 該メモリセルキャパシ夕の強 誘電体層のェッジょり内側に位置し、 かつ下部電極のェッジとほぼ同じ位置に位 置し、 上部電極の他のエッジが、 該メモリセルキャパシ夕の強誘電体層のエッジ と一致しているメモリセル構造を有するものである。
言い換えると、 この実施の形態 1 0のメモリセル構造は、 実施の形態 9におけ る、 1つの強誘電体層 3 iに下側に位置する 2列の下部電極の間隔を、 左側列の 下部電極の右側エッジ 2 2 jと、 右側列の下部電極の左側エッジ 2 1 jとが、 そ れぞれ、 強誘電体層 3 i上の隣接する 2列の左列の上部電極 4 cの右側エッジ 4 2 cと、 隣接する 2列の右側列の上部電極 4 cの左側エッジ 4 2 cとに一致する よう、 狭めたものである。
ここで、 各メモリセルを構成するメモリセルキャパシ夕 1 1 0 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 jと、 該下部電 極 2 j上に形成された強誘電体層 3 iと、 該強誘電体層 3 i上に形成された上部 電極 4 cとから構成されている。
次に、 メモリセルキャパシ夕 1 1 0 aの下部電極 2 j、 強誘電体層 3 i、 及び 上部電極 4 jを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部を、 実施の形態 1 と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシタ 毎に独立した下部電極 2 jとなるように加工する。 その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭い幅のマスクを用いる。
実際の製造時には、 上部電極の加工後に強誘電体層を加工することも可能であ るし、 強誘電体層の加工後に上部電極を加工することも可能である。'
また、 強誘電体層のエッジと一致している上部電極のエッジは、 強誘電体層加 ェ時に加工可能である。
このように本実施の形態 1 0では、 メモリセルを、 下部電極のエッジが強誘電 体層のエッジより内側に位置するメモリセル構造としたので、 上部電極と下部電 極との間での電流リークがないという効果がある。
また、 強誘電体層上の上部電極の相対向するエッジの位置が、 強誘電体層の下 側の 2列の下部電極の相対向するエツジの位置とがほぼ一致しているため、 メモ リセルサイズを小さくできるという効果がある。
(実施の形態 1 1 )
第 1 1 (a)図は、本発明の実施の形態 1 1による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。第 1 1 (b)図は、 第 1 1 (a)図の XI a— XI a線断面図であり、 上記強誘電 体キャパシ夕の断面構造を示している。
. 本実施の形態 1 1の強誘電体メモリ装置 1 1 1は、 実施の形態 5における上部 電極と下部電極とを、 第 1の方向 （横方向） D 1に沿ってずらして配置したメモ リセル構造を有するものであり、 メモリセルキャパシタの上部電極の右側ェッジ が強誘電体層の右側エッジより内側に位置し、 上部電極の左側エッジが強誘電体 層の左側エツジと一致し、 下電極層の左側エツジが強誘電体層の左側エツジょり 内側に位置し、上部電極のお側エツジが強誘電体層の右側エツジと一致している。 具体的に説明すると、 強誘電体メモリ装置 1 1 1のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 各メモリセルを構成するメモリセルキャパ シ夕 1 1 1 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された 下部電極 2 jと、 該下部電極 2 j上に形成された強誘電体層 3 jと、 該強誘電体 層 3 j上に形成された上部電極 4 jとから構成されている。
ここで、 上記下部電極 2 jは、 実施の形態 5の下部電極 2 cを、 そのお側エツ ジ 2 1 cが強誘電体層 3の右側エツジ 3 1 aに一致するよう、 第 1の方向 D 1に 沿って紙面右側へずらしたものである。 上記強誘電体層 3 jは、 実施の形態 5に おける強誘電体層 3の幅を小さくしたものである。 上記上部電極 4 jは、 実施の 形態 5の上部電極 4を、 その左側ェッジ 4 1 aが強誘電体層 3の左側ェッジ 3 1 aに一致するよう、 第 1の方向 D 1に沿って紙面左側へずらしたものである。 な お、 2 1 j及び 2 2 jは、 下部電極 2 jの左側及び右側のエッジ、 4 1 j及び 4 2 jは、 上部電極 4 jの左側及び右側のエッジである。
次に、 メモリセルキャパシタ 1 1 1 aの下部電極 2 j、 強誘電体層 3 j及び上 部電極 4 jを加工する方法について簡単に説明する。
まず、 メモリセルトランジスタ、 絶縁膜、 及びコンタクト部を、 実施の形態 1 と同様に形成する。
次に、 全面に下部電極層を形成し、 該下部電極層を、 各メモリセルキャパシタ 毎に独立した下部電極 2 jとなるように加工する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭く、 下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、 上部電極の加工後に強誘電体層を加工することも可能であ るし、 強誘電体層の加工後に上部電極を加工することも可能である。
強誘電体層のエツジと上部電極のエツジとが一致する部分では、 強誘電体層加 ェ時に上部電極も同時に加工可能である。
このように本実施の形態 1 1では、 メモリセルを、 下部電極のエッジが強誘電 体層のエツジょり内側に位置するメモリセル構造としたので、 上部電極と下部電 極との間での電流リークがないという効果がある。
また、 上部電極と下部電極を第 1の方向 Dに沿ってずらして配置したので、 電 極エッジ付近を除く、 電極中心付近の膜質の安定した部分のみを強誘電体キャパ シタ領域として使用して、 特性の安定した容量素子を実現できるという効果があ る。
(実施の形態 1 2 )
第 1 2 (a)図は、本発明の実施の形態 1 2による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。第 1 2 (b)図は、 第 1 2 (a)図の XI I a— Xll a線断面図であり、 上記強誘 電体キャパシ夕の断面構造を示している。
本実施の形態 1 2の強誘電体メモリ装置 1 1 2は、 実施の形態 8の強誘電体メ モリ装置 1 0 8のより具体的なものであり、第 1 2 (a) 図及び第 1 2 (b)図では、 実施の形態 8の強誘電体メモリ装置 1 0 8のメモリセルトランジスタや、 ビット 線などメモリセルアレイが示されている。
具体的に説明すると、 強誘電体メモリ装置 1 1 2のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 このメモリセルアレイ上では、 メモリセル の配列方向 D 2に沿ってワード線 1 1が複数配列され、 メモリセルの配列方向 D 1に沿ってビット線 1 2が複数配列されている。 上記ワード線 1 1の、 メモリセ ルトランジス夕の活性領域上に位置する部分は、 該メモリセルトランジス夕のゲ —ト電極となっており、 また、 上記ビット線 1 2は、 ビット線コンタクト部 1 3 を介して上記メモリセルトランジスタの活性領域に接続されている。
各メモリセルを構成するメモリセルキャパシタ 1 1 2 aは、 基板 1 0上に絶縁 膜 （図示せず） を介して形成された下部電極 2 gと、 該下部電極 2 g上に形成さ れた強誘電体層 3 hと、 該強誘電体層 3 h上に形成された上部電極 4 gとから構 成されている。 ここで、 上記下部電極 2 g、 強誘電体層 3 h、 及び上部電極 4 g は、 実施の形態 8におけるものと同一である。
次に、 メモリセルキャパシ夕 1 1 2 aの下部電極 2 g、 強誘電体層 3 h、 及び 上部電極 4 gを加工する方法について簡単に説明する。
まず、 基板 1 0の表面領域にメモリセルトランジスタの活性領域 （図示せず） を形成し、 基板 1 0上にゲート絶縁膜 （図示せず） を介してワード線 1 2を形成 する。 さらに、 層間絶縁膜を形成し、 該層間絶縁膜にビット線コンタクト部 1 3 を形成し、 その後、 ビット線コンタクト部 1 3につながるようビット線 1 1を形 成する。
そして、 さらに層間絶縁膜を形成した後、 全面に下部電極層を形成し、 該下部 電極層を、 各メモリセルキャパシ夕毎に独立した下部電極 2 gとなるように加工 する。
その後、 全面に強誘電体層及び上部電極層を順次形成し、 これらの強誘電体層 及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、 上部電極層の加工には、 強誘電体層の加工に用いるマスクの幅より 狭く、 下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、 上部電極の加工後に強誘電体層を加工することも可能であ るし、 強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態 1 2では、 メモリセルを、 上部電極のエッジが強誘電 体層のエツジょり内側に位置し、 下部電極のエツジが強誘電体層のエツジの内側 に位置するメモリセル構造としたので、 上部電極と下部電極との間での電流リ一 クがないという効果がある。
また、 上部電極と下部電極を第 1の方向 Dに沿ってずらして配置したので、 電 極エツジ付近を除く、 電極中心付近の膜質の安定した部分のみを強誘電体キャパ シ夕領域として使用して、 特性の安定した容量素子を実現できるという効果があ る。
さらに、 この実施の形態 1 2では、 実施の形態 8と同様、 強誘電体層を隣接す る 2列の下部電極にまたがる幅広の帯状形状としているので、 これらの 2つの下 部電極列の間で強誘電体膜を分離する加工が行われない。 このため、 実施の形態 8と同様に、 よりメモリセル面積縮小が可能であるという効果がある。
なお、 本実施の形態 8では、 ビット線をメモリセルキャパシタより下側に配置 しているが、 ビット線は、 メモリセルキャパシ夕の上側に配置してもよい。
(実施の形態 1 3 )
第 1 3 (a)図は、本発明の実施の形態 1 3による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 1 3 (b)図及び第 1 3 (c)図は、 それぞれ第 1 3 (a)図の XI II a— XI II a線断面図及び第 1 3 (a)図の Xl ll b— Xlll b線断面図であり、 上記強誘電体キ ャパシ夕の断面構造を示している。 なお、 以下、 強誘電体キャパシタはメモリセ ルキャパシ夕という。
本実施の形態 1 3の強誘電体メモリ装置 1 1 3は、 メモリセルトランジスタと メモリセルキャパシ夕からなるメモリセルを配列してなるメモリセルァレイを有 している。 また、 この実施の形態 1 3では、強誘電体メモリ装置のメモリセルは、 メモリセルの配列方向 D 2に沿って、 メモリセルキャパシ夕の複数の下部電極 2 上にこれらの下部電極 2にまたがるよう溝部を形成し、 該溝部内及びその周辺領 域に下地電極層 5、 強誘電体層 3 m、 及び上部電極 4mを形成したメモリセル構 造とし、 メモリセルキャパシ夕の容量を大きくするものである。
具体的に説明すると、 強誘電体メモリ装置 1 1 3のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 各メモリセルを構成するメモリセルキャパ シ夕 1 1 3 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された 下部電極 2と、 複数の下部電極 2にまたがる帯状溝部内及びその周辺部上に形成 された下地電極層 5と、 該下地電極層 5上に形成された強誘電体層 3 mと、 該強 誘電体層 3 m上に形成された上部電極 4 mとから構成されている。
ここで、 上記メモリセルキャパシ夕 1 1 3 aを構成する下 ¾電極 2は、 各メモ リセルキャパシタ毎に独立したものである。 つまり、 該下部電極 2は、 メモリセ ルアレイ上でマトリクス状に配列されており、 各メモリセルキャパシ夕の下部電 極は、 上記絶縁膜を貫通するコンタクト部 1を介して、 基板上に形成された、 対 応するメモリセルトランジスタの活性領域 （図示せず） に接続されている。 ここ で、 コンタクト部 1は、 上記絶縁膜に形成されたコンタクトホール内の導電材料 からなる。
また、 上記下部電極上に形成された層間絶縁膜 （図示せず） には、 複数の下部 電極 2にまたがるよう帯状開孔 （以下溝部ともいう。 ） が形成されており、 上記 下地電極層 5は、 帯状開孔内の下部電極 2が露出した領域及びその周辺領域に形 成されている。 また、 上記強誘電体層 3 mは、 上記下地電極層 5の上に形成され ている。 ここで、 強誘電体層 3 m及び下地電極層 5は各メモリセルキャパシタ毎に独立 したものである。
上記上部電極 4 mは、 第 2の方向 D 2に沿って並ぶ一定数のメモリセルに共通 するものであり、 上記溝部内及びその周辺の強誘電体層 3 m上に、 第 2の方向 D 2に沿って並ぶ複数の下部電極 2に跨るよう形成されている。
なお、 図中、 1 1 3 bは、 複数のメモリセルキャパシ夕 1 1 3 aにまたがる、 第 2の方向 D 2に沿って延びる溝部である。
次に、 メモリセルキャパシ夕 1 1 3の下部電極 2、 下地電極層 5、 強誘電体層 3 m、 及び上部電極 4 mを加工する方法について簡単に説明する。
基板（図示せず）上にメモリセルを構成するメモリセルトランジスタを形成し、 全面に絶縁膜を形成した後、 該絶緣膜の、 各メモリセルトランジスタの活性領域 に対応する部分にコンタクトホ一ルを形成し、 該コンタクトホ一ル内に導電材料 を充填してコンタクト部 1を形成する。
上記のようにコンタクト部 1を形成した後、 全面に下部電極層を形成し、 該下 部電極層を、 各メモリセルキャパシ夕の下部電極 2となるように加工する。
その後、 全面に層間絶縁膜 （図示せず） を形成し、 該層間絶縁膜に第 2の方向 D 2に沿って前記下部電極 2まで到達するように溝部を形成し、 その上に立体構 造用の下地電極層 5を形成する。さらに、下地電極層上に強誘電体層 3を形成し、 この状態で、 強誘電体層及び下地電極層を、 第 1の方向 D 1に沿って並ぶ複数の コンタクト部 1に跨るよう、 第 1の方向 D 1に平行なストライプ状に加工する。 次に、 全面に上部電極層を形成し、 該上部電極層を、 第 2の方向 D 2に沿って 並ぶ複数のコン夕クト部 1に跨るよう、 第 2の方向 D 2に平行なストライプ状に 加工する。 この際、 先にストライプ状に加工した強誘電体層及び下地電極層を、 各メモリセルキャパシ夕に対応するよう加工する。
これによつて、 本実施の形態 1 3のメモリセル構造を有するメモリセルが形成 される。
このように本実施の形態 1 3では、 下部電極 2の加工に横方向 D 1のストライ プ状のマスクを用い、 上部電極 4 mの加工に縦方向のストライプ状マスクを用い るので、 マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保 することが可能である。
また、 個々のメモリセルキャパシ夕を、 溝型立体構造としているので、 従来の ホール型の立体構造を有するメモリセルキャパシタに比べて、 層間絶縁膜に凹部 を形成する加工が行ないやすく、 また、 この溝部に強誘電体層を形成する場合も、 その層厚を薄く形成しやすいという効果もある。
また、メモリセルキャパシ夕の下部電極上に形成された溝部の延伸する方向が、 その上部電極の延伸する方向と平行な方向であるので、 上部電極のエッジが溝部 に跨ることがなく、 上部電極の加工がしゃすいという効果がある。
この結果、 本実施の形態 1 3では、 加工が行ないやすくキャパシタ容量を大き くできる立体構造のメモリセルキャパシタを得ることができる。
(実施の形態 1 4 )
第 1 4 (a)図は、本発明の実施の形態 1 4による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 1 4 (b)図及び第 1 4 (c)図は、 それぞれ第 1 4 (a)図の XIV a -XIV a 線断面図及び第 1 4 (a)図の XlVb— XlVb線断面図であり、 上記強誘電体キャパ シ夕の断面構造を示している。
本実施の形態 1 4の強誘電体メモリ装置 1 1 4は、 実施の形態 1 3の強誘電体 メモリ装置 1 1 3の、 上部電極 4 mおよび強誘電体層 3 mの第 1の方向 D 1及び 第 2の方向 D 2における寸法を、 下部電極 2及び下地電極層 5の第 1の方向 D 1 及び第 2の方向 D 2における寸法より相対的に大きくし、 これにより上部電極と 下部電極との間での電流リークを抑制する構造としたものである。
具体的には、 本実施の形態 1 4のメモリセルキャパシ夕 1 1 4 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 nと、 複数の下 部電極 2 nにまたがる帯状溝部内及びその周辺部上に形成された下地電極層 5 n と、 該下地電極層 5 n上に形成された強誘電体層 3 mと、 該強誘電体層 3 m上に 形成された上部電極 4mとから構成されている。 ここで、 下部電極 2 nの横方向 D 1の寸法及び縦方向 D 2の寸法は、 下地電極層 5 nの横方向 D 1の寸法及び縦 方向 D 2の寸法と一致しており、 下部電極 2 nの横方向 D 1の寸法及び縦方向 D 2の寸法は、 強誘電体層 3 mの横方向 D 1の寸法及び縦方向 D 2の寸法より小さ い。 また、 上記上部電極 4mの横方向 D 1の寸法は、 強誘電体層 3 mの横方向 D 1の寸法と一致している。
なお、 図中、 1 1 4 bは、 複数のメモリセルキャパシ夕 1 1 4 aにまたがる、 第 2の方向 D 2に沿って延びる溝部である。
次に、 メモリセルキャパシタ 1 1 4 aの下部電極 2 n、 下地電極層 5 n、 強誘 電体層 3 m、 及び上部電極 4mを加工する方法について簡単に説明する。
この実施の形態 1 4では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そしてコンタクト部 1を形成した後、 下部電極層を形成し、 この上部に層間絶 緣膜を形成し、 続いて、 層間絶縁膜に縦方向 D 2に沿って下部電極層まで到達す るように溝部を構成し、 その上に立体構造用の下地電極層を形成する。 その後、 下地電極層及び下部電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形 形状の加工して、 下部電極 2 n及び下地電極層 5 nを形成する。
この後、 全面に強誘電体層を形成し、 強誘電体層を、 先に加工した下部電極 2 nの矩形形状よりも大きな矩形形状となるよう加工して強誘電体層 3 mを形成す る。
その後、 全面に上部電極層を形成し、 該上部電極層を、 第 2の方向 D 2に沿つ て並ぶ複数のコンタクト部 1に跨るよう、 第 2の方向 D 2に平行なストライプ状 に加工する。
これにより本実施の形態 1 4の強誘電体メモリ装置 1 1 4におけるメモリセル 1 1 4 aが形成される。
このように本実施の形態 1 4では、 下部電極 2 nの縦横のサイズょり強誘電体 層 3 mの縦横のサイズを大きくしたので、 上部電極と下部電極との間での電流リ ークが生じないメモリセル構造を実現できる。
また、 実施の形態 1 3と同様、 個々のメモリセルキャパシ夕を、 溝型立体構造 としているので、 従来のホール型の立体構造を有するメモリセルキャパシタに比 ベて、 層間絶縁膜に凹部を形成する加工が行ないやすく、 また、 この溝部に強誘 電体層を形成する場合も、 その層厚を薄く形成しやすく、 この結果、 加工が行な いやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシ夕を得る ことができる。
(実施の形態 1 5 )
第 1 5 (a)図は、本発明の実施の形態 1 5による強誘電体メモリ装置 1 1 5を説 明する図であり、 メモリセルを構成する強誘電体キャパシタの電極のレイアウト を示している。 第 1 5 (b)図及び第 1 5 (c)図は、 それぞれ第 1 5 (a)図の XV a— XV a線断面図及び第 1 5 (a)図の XVb— XVb線断面図であり、 上記強誘電体キヤ パシ夕の断面構造を示している。
本実施の形態 1 5の強誘電体メモリ装置 1 1 5は、 実施の形態 1 3の強誘電体 メモリ装置 1 1 3における強誘電体層 3 mを、 その上部電極 4 mと同時に加工し て、 強誘電体層 3 mの平面パターンを、 上部電極 4の平面パターンと同じにした ものである。 従って、 この実施の形態 1 5のメモリセル構造は、 強誘電体層 3 o の縦方向 D 2の寸法が下部電極 2の縦方向の寸法よりも大きくなつて、 上部電極 と下部電極との間での電流リークを抑制する構造となっている。
具体的には、 本実施の形態 1 5のメモリセルキャパシ夕 1 1 5 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2と、 複数の下部 電極 2にまたがる溝部内及びその周辺部上に形成された下地電極層 5と、 該下地 電極層 5上に形成された強誘電体層 3 oと、 該強誘電体層 3 o上に形成された上 部電極 4mとから構成されている。 ここで、 下部電極 2の横方向 D 1の寸法及び 縦方向 D 2の寸法は、 下地電極層 5の横方向 D 1の寸法及び縦方向 D 2の寸法と 一致しており、 下部電極 2の横方向 D 1の寸法は、 強誘電体層 3 0の横方向 D 1 の寸法と一致しており、 強誘電体層 3 oの縦方向 D 2の寸法は下部電極 2の縦方 向 D 2の寸法より大きくなつている。 また、 上記上部電極 4 mの横方向 D 1及び 縦方向 D 2の寸法は、 強誘電体層 3 oの横方向 D 1及び縦方向 D 2の寸法と一致 している。
なお、 図中、 1 1 5 bは、 複数のメモリセルキャパシ夕 1 1 5 aにまたがる、 第 2の方向 D 2に沿って延びる溝部である。
次に、 メモリセルキャパシ夕 1 1 5 aの下部電極 2、 下地電極層 5、 強誘電体 層 3 o、 及び上部電極 4mを加工する方法について簡単に説明する。
この実施の形態 1 5では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この上に 層間絶縁膜を形成し、 続いて、 層間絶縁膜に縦方向 D 2に沿って下部電極層まで 到達するように溝部を構成し、 +その上に立体構造用の下地電極層を形成する。 そ の後、 下地電極層及ぴ下部電極層を、 個々のメモリセルキャパシ夕に対応するよ う矩形形状の加工して、 下部電極 2及び下地電極層 5を形成する。 '
この後、 全面に強誘電体層及び上部電極層を形成し、 該上部電極層及び強誘電 体層を、 第 2の方向 D 2に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 2の 方向 D 2に平行なストライプ状に加工して、 強誘電体層 3 o及び上部電極 4 mを 形成する。
これにより本実施の形態 1 5の強誘電体メモリ装置 1 1 5におけるメモリセル 1 1 5 aが形成される。
このように本実施の形態 1 5では、 下部電極の縦方向のサイズより強誘電体層 の縦方向のサイズを大きくしたので、 上部電極と下部電極との間での電流リーク が発生しにくいメモリセル構造を実現することができる。
また、 実施の形態 1 3と同様、 個々のメモリセルキャパシタを、 溝型立体構造 としているので、 従来のホール型の立体構造を有するメモリセルキャパシ夕に比 ベて、 層間絶縁膜に凹部を形成する加工が行ないやすく、 また、 この溝部に強誘 電体層を形成する塲合も、 その層厚を薄く形成しやすく、 この結果、 加工が行な いやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシ夕を得る ことができる。
(実施の形態 1 6 )
第 1 6 (a)図は、本発明の実施の形態 1 6による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 1 6 (b)図及び第 1 6 (c)図は、 それぞれ第 1 6 (a)図の XVI a -ΧΥΪ a 線断面図及び第 1 6 (a)図の XVI b— XVI b線断面図であり、 上記強誘電体キャパ シ夕の断面構造を示している。
本実施の形態 1 6の強誘電体メモリ装置 1 1 6は、 実施の形態 1 5の強誘電体 メモリ装置 1 1 5における下部電極 2の横方向 D 1の幅を上部電極 4mの横方向 D 1の幅より小さくしたものである。 この実施の形態 1 6の下部電極 2 nは、 立 体構造用の下地電極層 5と電気的に接続されたものであればよい。 本実施の形態 1 6は、 下部電極 2 nを小さくすることによって、 製造工程にて、 異なる下部電 極 2 nの間でのショートなどの問題を改善することができるものである。
具体的には、 本実施の形態 1 6のメモリセルキャパシタ 1 1 6 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 nと、 複数の下 部電極 2 nにまたがる溝部内及びその周辺部上に形成された下地電極層 5と、 該 下地電極層 5上に形成された強誘電体層 3 oと、 該強誘電体層 3 0上に形成され た上部電極 4mとから構成されている。 ここで、 下部電極 2 nの横方向 D 1の寸 法は、 下地電極層 5の横方向 D 1の寸法より小さく、 下部電極 2 nの縦方向 D 2 の寸法は、 下地電極層 5の縦方向 D 2の寸法と一致している。 下部電極 2の横方 向 D 1の寸法は、 強誘電体層 3 oの横方向 D 1の寸法より小さい。 また、 上記上 部電極 4mの横方向 D 1及び縦方向 D 2の寸法は、 強誘電体層 3 oの横方向 D 1 及び縦方向 D 2の寸法と一致している。
なお、 図中、 1 1 6 bは、 複数のメモリセルキャパシタ 1 1 6 aにまたがる、 第 2の方向 D 2に沿って延びる溝部である。
次に、 メモリセルキャパシ夕 1 1 6 aの下部電極 2 n、 下地電極層 5、 強誘電 体層 3 o、 及び上部電極 4mを加工する方法について簡単に説明する。
この実施の形態 1 6では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 一旦この 下部電極層を、 第 2の方向 D 2に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 2の方向 D 2に ¥行なストライプ状に加工する。
その後、 全面に層間絶縁膜を形成し、 続いて、 層間絶縁膜に縦方向 D 2に沿つ て下部電極層まで到達するように溝部を構成し、 その上に立体構造用の下地電極 層を形成する。 その後、 下地電極層及び下部電極層を、 個々のメモリセルキャパ シ夕に対応するよう矩形形状に加工して、 下部電極 2及び下地電極層 5を形成す る。
この後、 全面に強誘電体層及び上部電極層を形成し、 該上部電極層及び強誘電 体層を、 第 2の方向 D 2に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 2の 方向 D 2に平行なストライプ状に加工して、 強誘電体層 3 o及び上部電極 4 mを 形成する。
このように本実施の形態 1 6では、 下部電極の横方向のサイズより強誘電体層 の横方向のサイズを大きくしたので、 上部電極と下部電極との間での電流リーク が発生しにくいメモリセル構造を実現することができる。
また、 下部電極 2の横方向 D 1のサイズを小さくすることによって、 製造工程 にて、 異なる下部電極 2間でのショートなどの問題を改善する抑制することがで きる。
また、 実施の形態 1 3と同様、 個々のメモリセルキャパシ夕を、 溝型立体構造 としているので、 従来のホール型の立体構造を有するメモリセルキャパシ夕に比 ベて、 層間絶縁膜に凹部を形成する加工が行ないやすく、 また、 この溝部に強誘 電体層を形成する場合も、 その層厚を薄く形成しやすく、 この結果、 加工が行な いやすくキャパシ夕容量を大きくできる立体構造のメモリセルキャパシ夕を得る ことができる。
(実施の形態 1 7 )
第 1 7 (a)図は、本発明の実施の形態 1 7による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕 1 1 7 aの電極のレイァゥ トを示している。 第 1 7 (b)図及び第 1 7 (c)図は、 それぞれ第 1 7 (a)図の XVII a -XVI I a線断面図及び第 1 7 (a)図の XVI I b -XVI I b線断面図であり、 上記強 誘電体キャパシ夕の断面構造を示している。
本実施の形態 1 7の強誘電体メモリ装置 1 1 7は、 実施の形態 1 5の強誘電体 メモリ装置 1 1 5における強誘電体層を、 メモリセルアレイ上の全面に広がる構 造として、 上部電極と下部電極と間での電流リークを抑制するものである。
具体的には、 本実施の形態 1 7のメモリセルキャパシ夕 1 1 7 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2と、 複数の下部 電極 2にまたがる溝部内及びその周辺部上に形成された下地電極層 5と、 該下地 電極層 5上に形成された強誘電体層 3 qと、 該強誘電体層 3 Q上に形成された上 部電極 4mとから構成されている。 ここで、 下部電極 2の横方向 D 1及び縦方向 D 2の寸法は、下地電極層 5の横方向 D 1及び縦方向 D 2の寸法と一致している。 また、 上記上部電極 4 mの横方向 D 1の寸法は、 下部電極 4 mの横方向 D 1の寸 法と一致している。 強誘電体層 3 Qは、 横方向 D 1及び縦方向 D 2とも、 メモリ セルアレイ上の全面にわたって広がった構造となっている。
次に、 メモリセルキャパシタ 1 1 7 aの下部電極 2、 下地電極層 5、 強誘電体 層 3 d、 及び上部電極 4 mを加工する方法について簡単に説明する。'
この実施の形態 1 7では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この上に 層間絶縁膜を形成し、 層間絶縁膜に縦方向 D 2に沿って下部電極層まで到達する ように溝部を構成し、 その上に立体構造用の下地電極層を形成する。 該下地電極 層を各メモリセル毎に対応する矩形形状に加工する。
そして、 全面に強誘電体層 3 q及び上部電極層を形成し、 該上部電極層を、 第 2の方向 D 2に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 2の方向 D 2に 平行なストライプ状に加工して、 上部電極 4mを形成する。
これにより本実施の形態 1 7の強誘電体メモリ装置 1 1 7におけるメモリセル 構造が形成される。
このように本実施の形態 1 7では、 上部電極のサイズょり強誘電体層のサイズ を大きくしたので、 上部電極と下部電極との間での電流リークが発生しにくいメ モリセル構造を実現することができる。
また、 実施の形態 1 3と同様、 個々のメモリセルキャパシ夕を、 溝型立体構造 としているので、 従来のホール型の立体構造を有するメモリセルキャパシ夕に比 ベて、 層間絶縁膜に凹部を形成する加工が行ないやすく、 また、 この溝部に強誘 電体層を形成する場合も、 その層厚を薄く形成しやすく、 この結果、 加工が行な いやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシ夕を得る ことができる。
また、 上部電極 4mと下地電極層 5との位置関係がマスクずれによって左右方 向に変化した場合でも、 各メモリセルの容量は同じものとなる。 また、 上部電極 4 mと下地電極層 5との位置関係が変動しないようにすることによりメモリセル の容量値も安定させることができる。
(実施の形態 1 8 )
第 1 8 (a)図は、本発明の実施の形態 1 8による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示し ている。第 1 8 (b)図及び第 1 8 (c)図は、それぞれ第 1 8 (a)図の XVIII a— XVI I I a線断面図及び第 1 8 (a)図の XVII l b— XVI li b線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 1 8の強誘電体メモリ装置 1 1 8は、 メモリセルトランジスタと メモリセルキャパシ夕からなるメモリセルを配列してなるメモリセルアレイを有 している。 また、 この実施の形態 1 8の強誘電体メモリ装置 1 1 8は、 メモリセ ルを、メモリセルキャパシ夕の下部電極 2上に横方向 D 1に沿った溝部を形成し、 該溝部内及びその周辺領域に下地電極層 5 r、 強誘電体層 3 r、 及び上部電極 4 rを形成してなるメモリセル構造とし、 メモリセルキャパシ夕の容量を大きくし たものである。
具体的に説明すると、 強誘電体メモリ装置 1 1 8のメモリセルアレイ （図示せ ず） 上では、 第 1の方向 D 1及び第 2の方向 D 2に沿ってマトリクス状にメモリ セル （図示せず） が配列されている。 '各メモリセルを構成するメモリセルキャパ シタ 1 1 8 aは、 基板 （図示せず） 上に絶縁膜 （図示せず） を介して形成された 下部電極 2と、 複数の下部電極 2にまたがる帯状溝部内及びその周辺部上に形成 された下地電極層 5 rと、 該下地電極層 5 r上に形成された強誘電体層 3 rと、 該強誘電体層 3 r上に形成された上部電極 4 rとから構成されている。
ここで、 上記メモリセルキャパシ夕 1 1 8 aを構成する下部電極 2は、 各メモ リセルキャパシ夕毎に独立したものである。 つまり、 該下部電極 2は、 メモリセ ルアレイ上でマトリクス状に配列されており、 各メモリセルキャパシ夕の下部電 極は、 上記絶縁膜を貫通するコンタクト部 1を介して、 基板上に形成された、 対 応するメモリセルトランジスタの活性領域 （図示せず） に接続されている。 ここ で、 コンタクト部 1は、 上記絶緣膜に形成されたコンタクトホール内の導電材料 からなる。
また、 上記下部電極 2上に形成された層間絶縁膜 （図示せず） には、 第 1の方 向 D lに沿って、 複数の下部電極 2にまたがるよう帯状開孔 （溝部） が形成され ており、 上記下地電極層 5 rは、 溝部内の下部電極 2が露出した領域及びその周 辺領域に形成されている。 また、 上記強誘電体層 3 rは、 上記下地電極層 5 rの 上に形成されている。
ここで、 強誘電体層 3 r及び下地電極層 5 rは各メモリセルキャパシタ毎に独 立したものである。
上記上部電極 4 rは、 第 2の方向 D 2に沿って並ぶ一定数のメモリセルに共通 するものであり、 上記溝部内及びその周辺の強誘電体層 3 r上に、 第 2の方向 D 2に沿って並ぶ複数の下部電極 2に跨るよう形成されている。
なお、 図中、 1 1 8 bは、 各メモリセルキャパシ夕 1 1 8 aにおける、 第 1の 方向 D 1に沿った溝部である。
次に、 メモリセルキャパシ夕 1 1 8 aの下部電極 2、 下地電極層 5 r、 強誘電 体層 3 r、 及び上部電極 4 rを加工する方法について簡単に説明する。
基板（図示せず）上にメモリセルを構成するメモリセルトランジスタを形成し、 全面に絶縁膜を形成した後、 該絶縁膜の、 各メモリセルトランジスタの活性領域 に対応する部分にコンタクトホールを形成し、 該コンタクトホール内に導電材料 を充填してコンタクト 1を形成する。
上記のようにコンタクト 1を形成した後、 全面に下部電極層を形成し、 該下部 電極層を、 各メモリセルキャパシ夕の下部電極 2となるように加工する。
この上に層間絶縁膜を形成し、 該層間絶緣膜に第 1の方向 D 1に沿って前記下 部電極 2まで到達するように溝部を形成し、 その上に立体構造用の下地電極層を 形成する。 さらに、 下地電極層上に強誘電体層を形成し、 この状態で、 強誘電体 層及び下地電極層を、 第 1の方向 D 1に沿って並ぶ複数のコンタク卜部 1に跨る よう、 第 1の方向 D 1に平行なストライプ状に加工する。
次に、 全面に上部電極層を形成し、 該上部電極層を、 第 2の方向 D 2に沿って 並ぶ複数のコン夕クト部 1に跨るよう、 第 2の方向 D 2に平行なストライプ状に 加工する。 これによつて、 本実施の形態 1 8の強誘電体メモリ装置 1 1 8におけ るメモリセル構造が形成される。
このように本実施の形態 1 8では、 下部電極 2の加工に横方向 D 1のストライ プ状のマスクを用い、 上部電極' 4 rの加工に縦方向のストライプ状マスクを用い るので、 マスクずれの影響なくメモリセルキャパシ夕の有効領域の大きさを確保 することが可能である。
また、 個々のメモリセルキャパシ夕を、 溝型立体構造としているので、 従来の ホール型の立体構造を有するメモリセルキャパシ夕に比べて、 眉間絶縁膜に凹部 を形成する加工が行ないやすく、また、 この溝部に強誘電体層を形成する場合も、 その層厚を薄く形成しやすいという効果もある。 '
また、 本実施の形態 1 8では、 メモリセルキャパシ夕の下部電極上に形成され た溝部の延仲する方向が、その上部電極の延伸する方向と垂直な方向であるので、 上部電極と下部電極とが対向する領域を、 上部電極の延伸する方向と垂直な方向 に長い平面形状とすることにより、 キャパシ夕の容量を効果的に増大することが できる。
(実施の形態 1 9 )
第 1 9 (a)図は、本発明の実施の形態 1 9による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 1 9 (b)図及び第 1 9 (c)図は、 それぞれ第 1 9 (a)図の XIX a— XIX a 線断面図及び第 1 9 (a)図の XlXb— XlXb線断面図であり、 上記強誘電体キャパ シ夕の断面構造を示している。
本実施の形態 1 9の強誘電体メモリ装置 1 1 9は、 実施の形態 1 8の強誘電体 メモリ装置 1 1 8における、 下部電極 2 s及び立体用の下地電極層 5 sの縦横の サイズを、 強誘電体層 3 rの縦横のサイズよりも小さくしたものである。
具体的には、 本実施の形態 1 9のメモリセルキャパシ夕 1 1 9 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 sと、 下部電極 2 s上の眉間絶縁膜に形成された溝部内及びその周辺部上に形成された下地電極 層 5 sと、 該下地電極層 5 s上に形成された強誘電体層 3 rと、 該強誘電体層 3 r上に形成された上部電極 4 rとから構成されている。 ここで、 下部電極 2 sの 横方向 D 1及び横方向 D 2の寸法は、 下地電極層 5の横方向 D 1及び縦方向 D 2 の寸法と一致している。 下部電極 2 sの横方向 D 1及び縦方向 D 2の寸法は、 強 誘電体層 3 rの横方向 D 1及び縦方向 D 2の寸法より小さい。 なお、 図中、 1 1 9 bは、 各メモリセルキャパシ夕 1 1 9 aにおける、 第 1の 方向 D 1に沿った溝部である。
次に、 メモリセルキャパシタ 1 1 9 aの下部電極 2 s、 下地電極層 5 s、 強誘 電体層 3 r、 及び上部電極 4 rを加工する方法について簡単に説明する。
この実施の形態 1 9では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この下部 電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形形状の加工して、 下 部電極 2 sを形成する。
この上に層間絶縁膜を形成し、 層間絶縁膜に縦方向 D 1に沿って下部電極まで 到達するように溝部を構成し、 その上に立体構造用の下地電極層を形成する。 該 下地電極層を、 下部電極 2 sと同じ矩形形状となるよう加工して下地電極層 5 s を形成する。
さらに、 強誘電体層 3を形成し、 該強誘電体層を、 第 1の方向 D 1に沿って並 ぶ複数のコンタクト部 1に跨るよう、 第 1の方向 D 1に平行なストライプ状に加 ェする。
次に、 上部電極層を形成し、 該上部電極層及び強誘電体層を、 第 2の方向 D 2 に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 2の方向 D 2に平行なストラ イブ状に加工して、 強誘電体層 3 r及び上部電極 4 rを形成する。
これによつて、 本実施の形態 1 9の強誘電体メモリ装置 1 1 9におけるメモリ セル構成が形成される。
このように本実施の形態 1 9では、 下地電極層 5 sの縦横のサイズを強誘電体 層 3 rの縦横のサイズよりも小さくしたので、 上部電極と下部電極との間での電 流リークが発生しにくいメモリセル構成を実現することができる。
また、 個々のメモリセルキャパシ夕を、 溝型立体構造としているので、 従来の ホール型の立体構造を有するメモリセルキャパシ夕に比べて、 層間絶縁膜に凹部 を形成する加工が行ないやすく、 また、 この溝部に強誘電体層を形成する場合も、 その層厚を薄く形成しやすく、 この結果、 加工が行ないやすくキャパシ夕容量を 大きくできる立体構造のメモリセルキャパシ夕を得ることができる。 また、 本実施の形態 1 9では、 メモリセルキャパシ夕の下部電極上に形成され た溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、 上部電極と下部電極とが対向する領域を、 上部電極の延伸する方向と垂直な方向 に長い平面形状とすることにより、 キャパシ夕の容量を効果的に増大することが できる。
(実施の形態 2 0 )
第 2 0 (a)図は、本発明の実施の形態 2 0による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 2 0 (b)図及び第 2 0 (c)図は、 それぞれ第 2 0 (a)図の XX a—XX a線 断面図及び第 2 0 (a)図の XX b— XX b線断面図であり、 上記強誘電体キャパシタ の断面構造を示している。
本実施の形態 2 0の強誘電体メモリ装置 1 2 0は、 実施の形態 1 8の強誘電体 メモリ装置 1 1 8における強誘電体層の平面パターンを、 強誘電体メモリ装置 1 1 8における上部電極 4 rの平面パターンと同じパターンとしたものである。 ま た、 この実施の形態 2 0では、 強誘電体層と上部電極とは同時にパターン加工し て得られたものである。
具体的には、 本実施の形態 2 0のメモリセルキャパシ夕 1 2 0は、 基板 （図示 せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2 n、 下部電極 2 n 上の溝部内及びその周辺部上に形成された下地電極層 5 rと、 該下地電極層 5 r 上に形成された強誘電体層 3 tと、 該強誘電体層 3 t上に形成された上部電極 4 tとから構成されている。 ここで、 下部電極 2 nの横方向 D 1の寸法は、 下地電 極層 5 rの横方向 D 1の寸法より小さく、 下部電極 2 nの縦方向 D 2の寸法は、 下地電極層 5 rの縦方向 D 2の寸法と一致している。 下部電極 2 nの横方向 D 1 の寸法は、 強誘電体層 3 tの横方向 D 1の寸法より小さい。
なお、 図中、 1 2 O bは、 各メモリセルキャパシタ 1 2 0 aにおける、 第 1の 方向 D 1に沿った溝部である。
次に、 メモリセルキャパシタ 1 2 0 aの下部電極 2 n、 下地電極層 5 r、 強誘 電体層 3 t、 及び上部電極 4 rを加工する方法について簡単に説明する。
この実施の形態 2 0では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この下部 電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形形状の加工して、 下 部電極 2 nを形成する。
この上に層間絶縁膜を形成し、 層間絶縁膜に縦方向 D 1に沿って下部電極まで 到達するように溝部を構成し、 その上に立体構造用の下地電極層を形成する。 該 下地電極層を、 各メモリセルの下地電極 5 rとなるよう加工する。
さらに、強誘電体層及び上部電極層を形成し、該強誘電体層及び上部電極層を、 第 1の方向 D 1に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 1の方向 D 1 に平行なストライプ状に加工して、強誘電体層 3 r及び上部電極 4 rを形成する。 これによつて、 本実施の形態 2 0の強誘電体メモリ装置 1 2 0におけるメモリ セル構成が形成される。
このように本実施の形態 2 0では、 実施の形態 1 8における強誘電体層及び上 部電極層を同時にパターン加工して、 キャパシ夕強誘電体膜 3 t及び上部電極 4 rを形成するため、 上部電極と下部電極との間での電流リークが発生しにくく、 メモリセル構成を実現する加工が行ないやすく、 さらにキャパシタ容量を大きく できる立体構造のメモリセルキャパシタを、 少ない工程数でもつて得られるとい う効果がある。
(実施の形態 2 1 )
第 2 1 (a)図は、本発明の実施の形態 2 1による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 2 1 (b)図及び第 2 1 (c)図は、 それぞれ第 2 1 (a)図の XXI a -XXI a 線断面図及び第 2 1 (a)図の XXI b— XXI b線断面図であり、 上記強誘電体キャパ シタの断面構造を示している。
本実施の形態 2 1の強誘電体メモリ装置 1 2 1は、 実施の形態 1 8における強 誘電体メモリ装置 1 1 8の強誘電体層 3 rを、 メモリセルアレイの全面に広がる 構造としたものである。 また、 この実施の形態 2 1のメモリセルキャパシ夕の加 ェ工程は、 実施の形態 1 8のように強誘電体層を形成した後に、 該強誘電体層を パターン加工するのではなく、 強誘電体層と上部電極を形成した後に上部電極の みをパターン加工するものである。
具体的には、 本実施の形態 2 1のメモリセルキャパシ夕 1 2 1は、 基板 （図示 せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2、 該下部電極 2上 の溝部内及びその周辺部上に形成された下地電極層 5 rと、 該下地電極層 5 r上 に形成された強誘電体層 3 Qと、 該強誘電体層 3 Q上に形成された上部電極 4 r とから構成されている。 ここで、 下部電極 2の横方向 D 1及び縦方向 D 2の寸法 は、 下地電極層 5 rの横方向 D 1及び縦方向 D 2の寸法と一致している。 下部電 極 2の横方向 D 1の寸法は、 上部電極 4 rの横方向 D 1の寸法と一致している。 なお、 図中、 1 2 1 bは、 各メモリセルキャパシタ 1 2 1 aにおける、 第 1の 方向 D 1に沿った溝部である。
次に、 メモリセルキャパシ夕 1 2 1 aの下部電極 2、 下地電極層 5 r、 強誘電 体層 3 q、 及び上部電極 4 rを加工する方法について簡単に説明する。
この実施の形態 2 1では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この下部 電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形形状に加工して、 下 部電極 2を形成する。
この上に層間絶縁膜を形成し、 層間絶縁膜に縦方向 D 1に沿って下部電極まで 到達するように溝部を形成し、 その上に立体構造用の下地電極層を形成する。 そ の後、 該下地電極層を、 各メモリセルの下地電極層 5 rとなるよう加工する。 さらに、 強誘電体層 3 Q及び上部電極層を形成し、 該上部電極層のみ、 第 1の 方向 D 1に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 1の方向 D 1に平行 なストライプ状に加工して、 上部電極 4 rを形成する。
これによつて、 本実施の形態 2 1の強誘電体メモリ装置 1 2 1におけるメモリ セル構成が形成される。
このように本実施の形態 2 1では、 メモリセルアレイ上の全面に強誘電体層を 残すので、 上部電極と下部電極のリークがより発生しにくいメモリセル構造を実 現することができる。
(実施の形態 2 2 ) 第 2 2 (a)図は、本発明の実施の形態 2 2による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイァゥトを示し ている。 第 2 2 (b)図及び第 2 2 (c)図は、 それぞれ第 2 2 (a)図の XXII a— XXI I a線断面図及び第 2 2 (a)図の · XXI I b—XXI I b線断面図であり、 上記強誘電体キ ャパシ夕の断面構造を示している。
本実施の形態 2 2の強誘電体メモリ装置 1 2 2は、 実施の形態 1 3の強誘電体 メモリ装置 1 1 3における下地電極層 5に代わる側面電極層 5 Vを備えたもので ある。
つまり、 実施の形態 1 3では、 下部電極 2上の層間絶縁膜に形成された溝部内 面及びその周辺部にキャパシタ下地電極層 5を形成しているのに対し、 この実施 の形態 2 2では、 下部電極 2上の層間絶縁膜に形成された溝部側面にのみ下地電 極層を形成している。 なお、 上記溝部の底部にも下地電極層を形成することは可 能であるが、 本実施の形態では溝部の側面のみのに下地電極層を形成している。 具体的には、 本実施の形態 2 2のメモリセルキャパシ夕 1 2 2は、 基板 （図示 せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2、 複数の下部電極 2にまたがる溝部の側壁に形成された下地電極層 5 Vと、 溝部内及びその周辺に 下地電極層 5 Vを覆うよう形成された強誘電体層 3 mと、 該強誘電体層 3 m上に 形成された上部電極 4 mとから構成されている。 ここで、 下部電極 2の横方向 D 1及び縦方向 D 2の寸法は、 強誘電体層 3 mの横方向 D 1及び縦方向 D 2の寸法 と一致している。 下部電極 2の横方向 D 1の寸法は、 上部電極 4 rの横方向 D 1 の寸法と一致している。
なお、 図中、 1 2 2 bは、 各メモリセルキャパシ夕 1 2 2 aにおける、 第 2の 方向 D 2に沿った溝部である。
次に、 メモリセルキャパシ夕 1 2 2 aの下部電極 2、 下地電極層 5 V、 強誘電 体層 3 m、 及び上部電極 4mを加工する方法について簡単に説明する。
この実施の形態 2 2では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この下部 電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形形状の加工して、 下 部電極 2を形成する。
この上に層間絶縁膜を形成し、 層間絶縁膜に縦方向 D 2に沿って下部電極まで 到達するように溝部を構成し、 該溝部の、 縦方向 D 2に沿った側面上に下地電極 層を形成する。
さらに、 全面に強誘電体層を形成し、 該強誘電体層を第 1の方向 D 1に沿って 並ぶ複数のコンタクト部 1に跨るよう、 第 1の方向 D 1に平行なストライプ状に 加工する。 この際、 該下地電極層を、 個々のメモリセルキャパシ夕に対応するよ う加工して側面電極層 5 Vを形成する。 そして、 全面に上部電極層を形成し、 該 上部電極層を、 第 2の方向 D 2に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 2の方向 D 2に平行なストライプ状に加工する。 さらに、 第 1の方向 D 1に平 行なストライプ状の強誘電体層を、 上部電極 4mの平面パターンに従って加工す る。
これによつて、 本実施の形態 2 2の強誘電体メモリ装置 1 2 2におけるメモリ セル構成が形成される。
このように本実施の形態 2 2では、 下部電極 2の加工に横方向 D 1のストライ プ状のマスクを用い、 上部電極 4 mの加工に縦方向 D 2のストライプ状マスクを 用いるので、 マスクずれの影響なくメモリセルキャパシ夕の有効領域の大きさを 確保することが可能である。
また、 個々のメモリセルキャパシ夕を、 溝型立体構造としているので、 従来の ホール型の立体構造を有するメモリセルキャパシ夕に比べて、 層間絶縁膜に凹部 を形成する加工が行ないやすぐまた、 この溝部に強誘電体層を形成する場合も、 その層厚を薄く形成しやすいという効果もある。 この結果、 加工が行ないやすく キャパシ夕容量を大きくできるメモリセル構造を実現できる。
また、 側面電極層 5 Vを溝部の側面のみに形成しているため、 上部電極層をパ ターン加工するときに、 上部電極と接触し電流リークを発生させる部分を少なく できるという効果がある。
(実施の形態 2 3 )
第 2 3 (a)図は、本発明の実施の形態 2 3による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示し ている。第 2 3 (b)図及び第 2 3 (c)図は、それぞれ第 2 3 (a)図の XXIII a—XXIII a線断面図及び第 2 3 (a)図の XXI 11 b—XXI 11 b線断面図であり、 上記強誘電体 キャパシ夕の断面構造を示している。
本実施の形態 2 3の強誘電体メモリ装置 1 2 3は、 実施の形態 2 2の強誘電体 メモリ装置 1 2 2における強誘電体層 3 mに代わる、 メモリセルアレイ全面に広 がる強誘電体層 3 qを備えたものである。
具体的には、 本実施の形態 2 3のメモリセルキャパシ夕 1 2 3は、 基板 （図示 せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2、 第 2の方向 D 2 に沿って並ぶ複数の下部電極 2にまたがる溝部の側壁に形成された側面電極層 5 Vと、 メモリセルアレイ全面に広がるよう形成された強誘電体層 3 qと、 該強誘 電体層 3 q上に形成された上部電極 4 mとから構成されている。 ここで、 下部電 極 2の横方向 D 1の寸法は、 上部電極 4mの横方向 D 1の寸法と一致している。 なお、 図中、 1 2 3 bは、 各メモリセルキャパシ夕 1 2 3 aにおける、 第 2の 方向 D 2に沿った溝部である。
次に、 メモリセルキャパシ夕 1 2 3 aの下部電極 2、 側面電極層 5 v、 強誘電 体層 3 d、 及び上部電極 4mを加工する方法について簡単に説明する。
この実施の形態 2 3では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ンタクト部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この下部 電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形形状の加工して、 下 部電極 2を形成する。
この上に層間絶縁膜を形成し、 層間絶縁膜に縦方向 D 2に沿って下部電極まで 到達するように溝部を構成し、 該溝部の、 縦方向 D 2に沿った側面にサイドゥォ ールとしての電極層を形成する。 該電極層を、 個々のメモリセルキャパシ夕に対 応するよう加工して側面電極層 5 Vを形成する。
その後全面の強誘電体層 3 q及び上部電極層を形成し、 該上部電極層のみを、 第 1の方向 D 2に沿って並ぶ複数のコンタクト部 1に跨るよう、 第 1の方向 D 1 に平行なストライプ状に加工して、 上部電極 4 mを形成する。
これによつて、 本実施の形態 2 3の強誘電体メモリ装置 1 2 3におけるメモリ セル構成が形成される。
このように本実施の形態 2 3では、 強誘電体膜を形成する前に、 下地電極層を 側面電極層になるようパターン加工し、 その後強誘電体層及び上部電極層を形成 し、 上部電極層のみをパターン加工するので、 実施の形態 2 2で強誘電体膜を形 成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、 上部電極層 4と側面電極層 5 Vの接触部が全くないメモリセル構造を実現するこ とができる。
また、メモリセルキャパシ夕の下部電極上に形成された溝部の延伸する方向が、 その上部電極の延伸する方向と平行な方向であるので、 上部電極のェッジが溝部 に跨ることがなく、 上部電極の加工がしゃすいという効果がある。
なお、 上記実施の形態 2 3では、 メモリセルは、 メモリセル上の強誘電体層を 全て残した構造であるが、 メモリセルは、 強誘電体層を上部電極層と同じパター ンで同時に加工した構造としても、 上部電極層 4と側面電極層 5 Vの接触部が全 くないメモリセル構造を実現することができる。
(実施の形態 2 4)
第 2 4 (a)図は、本発明の実施の形態 2 4による強誘電体メモリ装置を説明する 図であり、 メモリセルを構成する強誘電体キャパシ夕の電極のレイアウトを示し ている。 第 2 4 (b)図及び第 2 4 (c)図は、 それぞれ第 2 4 (a)図の XXIV a—XXIV a線断面図及び第 2 4 (a)図の XXIVb— XXIVb線断面図であり、 上記強誘電体キ ヤパシ夕の断面構造を示している。
本実施の形態 2 4の強誘電体メモリ装置 1 2 4は、 実施の形態 2 2の強誘電体 メモリ装置 1 2 2における第 2の方向 D 2に沿った溝型の立体メモリセル構造を、 第 1の方向 D 1に沿った溝型の立体メモリセル構造としたものである。
具体的には、 本実施の形態 2 4のメモリセルキャパシ夕 1 2 4 aは、 基板 （図 示せず） 上に絶縁膜 （図示せず） を介して形成された下部電極 2と、 該下部電極 2上の眉間絶縁膜に形成された第 1の方向 D 1に沿つた溝部の側壁に形成された 側面電極層 5 Xと、 メモリセルアレイ全面に広がるよう形成された強誘電体層 3 Qと、 該強誘電体層 3 q上に形成された上部電極 4 Xとから構成されている。 こ こで、 下部電極 2の横方向 D 1の寸法は、 上部電極 4 Xの横方向 D 1の寸法と一 致している。
なお、 図中、 1 2 4 bは、 各メモリセルキャパシ夕 1 2 4 aにおける、 第 1の 方向 D 1に沿った溝部である。
次に、 メモリセルキャパシタ 1 2 4 aの下部電極 2、 下地電極層 5 x、 強誘電 体層 3 Q、 及び上部電極 4 Xを加工する方法について簡単に説明する。
この実施の形態 2 4では、 メモリセルトランジスタの形成、 絶縁膜の形成、 コ ン夕ク卜部 1の形成は、 実施の形態 1 3と同様に行われる。
そして、 コンタクト部 1を形成した後、 全面に下部電極層を形成し、 この下部 電極層を、 個々のメモリセルキャパシ夕に対応するよう矩形形状の加工して、 下 部電極 2を形成する。
この上に層間絶縁膜を形成し、 層間絶縁膜に横方向 D 1に沿って下部電極まで 到達するように溝部を構成し、 該溝部の、 横方向 D 1に沿った側面にサイドゥォ —ルとしての下地電極層を形成する。 該下地電極層を、 個々のメモリセルキャパ シ夕に対応するよう加工して側面電極層 5 Xを形成する。
その後、全面に強誘電体層 3 q及び上部電極層を形成し、該上部電極層のみを、 縦方向 D 2に沿って並ぶ複数のコン夕クト部 1に跨るよう、 縦方向 D 2に平行な ストライプ状に加工して、 上部電極 4 Xを形成する。
これによつて、 本実施の形態 2 4の強誘電体メモリ装置 1 2 4におけるメモリ セル構成が形成される。
. このように本実施の形態 2 4では、 強誘電体膜を形成する前に、 下地電極層を 側面電極層となるようパターン加工し、 その後、 強誘電体層及び上部電極層を形 成し、 上部電極層をのみパターン加工して上部電極を形成するので、 実施の形態 2 2で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加 ェするものと比べて、 上部電極層 4と側面電極層 5 Xの接触部が全くないメモリ セル構造を実現することができるものである。
また、 本実施の形態 2 4では、 メモリセルキャパシ夕の下部電極上に形成され た溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、 上部電極と下部電極とが対向する領域を、 上部電極の延伸する方向と垂直な方向 に長い平面形状とすることにより、 キャパシタの容量を効果的に増大することが できる。
なお、 上記実施の形態 2 2〜2 4では、 下部電極 2上の層間絶縁膜に形成され た溝部の側面にのみ下地電極層を側面電極層 5 V、 5 Xとして形成しているが、 この側面電極層を形成する際には、 上記溝部の側面だけでなく、 該溝部底面に露 出した下部電極の表面上にも下地電極層を形成するようにしてもよレ^この場合、 側面電極層を形成する工程と同じ工程で、 該側面電極層と同じ組成の電極層が、 溝部内の下部電極の露出面上にも形成されることとなり、 該溝部の底面及び側面 の電極層上に形成される強誘電体膜の特性を均一にできるという効果がある。 また、 本発明の実施の形態は上述した実施の形態 1から実施の形態 2 4のもの に限らず、 もちろんこれらの実施の形態のメモリセル構造を併用したメモリセル 構造も構成可能であり、 このようなメモリセル構造も本発明に含まれるものであ る。
また、 上記実施の形態では、 メモリセルキャパシ夕の構造として平面型構造や 溝型立体型構造について説明しているが、 ホール型立体構造や円筒型立体構造に ついても本構成を適用することが可能である。 産業上の利用可能性
本発明の強誘電体メモリ装置は、 メモリセルサイズの縮小を可能とするもので あり、 特に強誘電体メモリ装置のキャパシ夕構造において有用である。

Claims

請求 の 範囲 らなるメモリセルを 複数有する強誘電体メモリ装置であつて、
前記各メモリセルキヤパシ夕は、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、 前記下部電極の上面に形成された、 前記下部電極の幅方向をその幅方向とする 強誘電体層と、
前記強誘電体層の上面に形成された、 前記下部電極の幅方向をその幅方向とす る上部電極とから構成され、
前記各メモリセルキャパシ夕の下部電極は、 各メモリセルキャパシタ毎に独立 した電極であり、
前記各メモリセルキャパシ夕の上部電極は、 複数のメモリセルキャパシ夕に共 通するプレー卜電極を形成しており、
前記上部電極の幅は、 前記強誘電体層の幅より細い、
ことを特徴とする強誘電体メモリ装置。
2 . 請求の範囲第 1項記載の強誘電体メモリ装置において、
前記下部電極の幅は、 前記強誘電体層の幅より細い、
ことを特徴とする強誘電体メモリ装置。
3 . 請求の範囲第 2項記載の強誘電体メモリ装置において、
前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、
前記上部電極の、 その幅方向における位置と、 前記下部電極の、 その幅方向に おける位置とがほぼ一致している、
ことを特徴とする強誘電体メモリ装置。
4. 請求の範囲第 2項記載の強誘電体メモリ装置において、
前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、
前記上部電極の、 その幅方向における位置と、 前記下部電極の、 その幅方向に おける位置とが異なる、
ことを特徴とする強誘電体メモリ装置。 複数有する強誘電体メモリ装置であって、
前記各メモリセルキャパシ夕は、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、 前記下部電極の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された上部電極とから構成され、
前記各メモリセルキャパシ夕の下部電極は、 各メモリセルキャパシタ毎に独立 した電極であり、
前記各メモリセルキャパシ夕の上部電極は、 複数のメモリセルキャパシ夕に共 通するプレート電極を形成しており、 ·
前記上部電極の 1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一 致しており、
前記上部電極の他のエツジが前記強誘電体層の内側に位置している、 ことを特徴とする強誘電体メモリ装置。
6 . 請求の範囲第 5項記載の強誘電体メモリ装置において、
前記下部電極の 1つのエツジの位置が前記上部電極の 1つのエツジの位置とほ ぼ一致している、
ことを特徴とする強誘電体メモリ装置。 複数有する強誘電体メモリ装置であって、
前記各メモリセルキャパシ夕は、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、 前記下部電極の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された上部電極とから構成され、
前記各メモリセルキャパシ夕の下部電極は、 各メモリセルキャパシタ毎に独立 した電極であり、
前記各メモリセルキャパシ夕の上部電極は、 複数のメモリセルキャパシ夕に共 通するプレート電極を形成しており、
前記上部電極の 1つのエツジの位置が前記強誘電体層のェッジの位置とほぼ一 致しており、
前記上部電極の他のエツジが前記強誘電体層より内側に位置しており、 前記下部電極の 1つのエッジが前記強誘電体層の内側に位置し、 かつ下部電極 の他のエツジの位置が前記強誘電体層のエツジの位置とほぼ一致している、 ことを特徴とする強誘電体メモリ装置。
8 . 請求の範囲第 1項記載の強誘電体メモリ装置において、
前記下部電極は、 溝型構造を有する、
ことを特徴とする強誘電体メモリ装置。
9 . 請求の範囲第 8項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向は、 前記上部電極の延伸する方 向と平行な方向である、
ことを特徴とする強誘電体メモリ装置。
1 0 . 請求の範囲第 8項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向が、 前記上部電極の延伸する方 向と垂直な方向である、
ことを特徴とする強誘電体メモリ装置。 を複数有する強誘電体メモリ装置であつて、
前記各メモリセルキャパシ夕は、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、 前記下部電極の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された上部電極とから構成され、
前記各メモリセルキャパシ夕の下部電極は、 各メモリセルキャパシタ毎に独立 した、 溝型構造を有する電極であり、
前記各メモリセルキャパシタの上部電極は、 複数のメモリセルキャパシ夕に共 通するプレート電極を形成している、
ことを特徴とする強誘電体メモリ装置。
1 2. 請求の範囲第 1 1項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向は、 前記上部電極の延伸する方 向と平行な方向である、
ことを特徴とする強誘電体メモリ装置。
1 3 . 請求の範囲第 1 1項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向は、 前記上部電極の延伸する方 向と垂直な方向である、
ことを特徴とする強誘電体メモリ装置。
1 4. 請求の範囲第 1 1項記載の強誘電体メモリ装置において、
前記溝型構造を有する下部電極は、
前記溝部の底面部を構成する平面状の第 1の下部電極部と、
前記溝部の側面部および溝部開口周縁部を構成する第 2の下部電極部と、 から 構成されている、
ことを特徴とする強誘電体メモリ装置。
1 5 . 請求の範囲第 1 1項記載の強誘電体メモリ装置において、
前記溝型構造を有する下部電極は、
前記溝部の底面部を構成する第 1の下部電極部と、
前記溝部の側面部のみを構成する第 2の下部電極部と、 から構成されている、 ことを特徴とする強誘電体メモリ装置。
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