TW202410421A - 半導體記憶裝置 - Google Patents

Abstract

實施方式提供一種抑制可靠性降低的半導體記憶裝置。實施方式的半導體記憶裝置包括：第一氧化物半導體層，在第一方向上延伸；第二氧化物半導體層，在第一方向上延伸，且沿著與第一方向交叉的第二方向與第一氧化物半導體層相鄰地配置；第一配線，在與第一方向交叉的第三方向上延伸，且在第三方向上與第一氧化物半導體層重疊；第二配線，在第三方向上延伸，且在第三方向上與第二氧化物半導體層重疊；第一絕緣膜，設置於第一配線與第一氧化物半導體層之間；第二絕緣膜，設置於第二配線與第二氧化物半導體層之間；第一導電體，設置於第一氧化物半導體層上；第二導電體，設置於第二氧化物半導體層上；以及絕緣層，在第一導電體與第二導電體之間或者在第一配線與第二配線之間具有空隙。

Description

半導體記憶裝置

[相關申請案的參照]

本申請案享有以日本專利申請案2022-134851號（申請日：2022年8月26日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。

本發明的實施方式是有關於一種半導體記憶裝置。

使用一種半導體記憶裝置，其具有位元線、字元線以及與該些連接的記憶單元（電晶體及電容器）。藉由選擇位元線與字元線並施加電壓，可針對記憶單元寫入、讀取資料。

本發明所欲解決之課題在於提供一種抑制可靠性的降低的半導體記憶裝置。

實施方式的半導體裝置包括：第一氧化物半導體層，在第一方向上延伸；第二氧化物半導體層，在第一方向上延伸，且沿著與第一方向交叉的第二方向與第一氧化物半導體層相鄰地配置；第一配線，在與第一方向交叉的第三方向上延伸，且在第三方向上與第一氧化物半導體層重疊；第二配線，在第三方向上延伸，且在第三方向上與第二氧化物半導體層重疊；第一絕緣膜，設置於第一配線與第一氧化物半導體層之間；第二絕緣膜，設置於第二配線與第二氧化物半導體層之間；第一導電體，設置於第一氧化物半導體層上；第二導電體，設置於第二氧化物半導體層上；以及絕緣層，在第一導電體與第二導電體之間或者在第一配線與第二配線之間具有空隙。

以下，參照圖式對實施方式進行說明。圖式中記載的各構成元件的厚度與平面尺寸的關係、各構成元件的厚度的比率等有時與實物不同。上下方向有時與遵循重力加速度的上下方向不同。另外，於實施方式中，對實質上相同的構成元件標註相同的符號，並適宜省略說明。

於本說明書中，所謂「連接」，不僅包含物理連接亦包含電性連接，除特別指定的情況以外，不僅包含直接連接，亦包含間接連接。

實施方式的半導體記憶裝置為動態隨機存取記憶體（Dynamic Random Access Memory，DRAM），具有記憶單元陣列。

圖1是用於說明記憶單元陣列的電路結構例的電路圖。圖1中圖示出多個記憶單元MC、多條字元線WL（字元線WL _n、字元線WL _n+1、字元線WL _n+2，n為整數）、多條位元線BL（位元線BL _m、位元線BL _m+1、位元線BL _m+2，m為整數）。

多個記憶單元MC於矩陣方向上排列，形成記憶單元陣列。各個記憶單元MC包括作為場效應電晶體（Field Effect Transistor，FET）的記憶電晶體MTR與記憶電容器MCP。記憶電晶體MTR的閘極與對應的字元線WL連接，源極或汲極的其中一者與對應的位元線BL連接。記憶電容器MCP的其中一個電極與記憶電晶體MTR的源極或汲極的另一者連接，另一個電極與未圖示但供給特定電位的電源線連接。記憶單元MC可藉由基於字元線WL的記憶電晶體MTR的開關，自位元線BL向記憶電容器MCP蓄積電荷來保持資料。多個記憶單元MC的數量並不限定於圖1所示的數量。

圖2是用於說明半導體記憶裝置的結構例的剖面示意圖，表示半導體記憶裝置的包含Y軸及與Y軸正交的Z軸的Y-Z剖面的一部分。

圖2所示的半導體記憶裝置包括半導體基板10、電路11、電導體21、絕緣膜22、導電體23、電導體24、電導體25、導電性氧化物層32、導電體33、絕緣層34、絕緣層35、氧化物半導體層41、導電層42、絕緣層43、絕緣層45、導電體50、絕緣層60、導電層70、絕緣層80。

電路11構成例如感測放大器等周邊電路。電路11具有例如P通道型場效應電晶體（P channel Field Effect Transistor，Pch-FET）、N通道型場效應電晶體（N channel Field Effect Transistor Nch-FET）等場效應電晶體。電路11的場效應電晶體例如能夠使用單晶矽基板等半導體基板10來形成，Pch-FET及Nch-FET於半導體基板10具有通道區域、源極區域及汲極區域。再者，半導體基板10可具有P型的導電型。再者，為方便起見，圖2中圖示出電路11的場效應電晶體。

電導體21、絕緣膜22、電導體24、及電導體25形成電容器20。電容器20是記憶單元MC的記憶電容器MCP。圖2中圖示出四個電容器20，但電容器20的數量並不限定於四個。

電容器20是所謂的柱型電容器、氣缸型電容器等三維電容器。電導體21具有作為記憶電容器MCP的第一電極的功能。絕緣膜22具有作為記憶電容器MCP的電介質層的功能。導電體23具有作為記憶電容器MCP的第二電極的功能。電導體24設置於電導體21與絕緣膜22之間。電導體25設置於絕緣膜22與絕緣層34之間以及絕緣膜22與導電體23之間。

電導體21例如包含非晶矽等材料。絕緣膜22例如包含氧化鉿等材料。導電體23、電導體24、及電導體25例如包含鎢、氮化鈦等材料。

導電性氧化物層32設置於電導體21之上。導電性氧化物層32例如包含銦-錫-氧化物（Indium Tin Oxide，ITO）等金屬氧化物。

導電體33與電路11電性連接。導電體33具有作為通孔的功能。導電體33例如包含銅。

絕緣層34例如設置於多個電容器20間。絕緣層34例如包含矽與氧。

絕緣層35設置於絕緣層34之上。絕緣層35例如包含矽與氮。

氧化物半導體層41、導電層42、及絕緣層43形成場效應電晶體40。場效應電晶體40是記憶單元MC的記憶電晶體MTR。場效應電晶體40設置於電容器20的上方。

氧化物半導體層41例如是沿Z軸方向延伸的柱狀體。氧化物半導體層41形成場效應電晶體40的通道。氧化物半導體層41例如包含銦（In）。氧化物半導體層41例如包含氧化銦與氧化鎵、氧化銦與氧化鋅、或者氧化銦與氧化錫。作為一例，包含含有銦、鎵、及鋅的氧化物（銦-鎵-鋅-氧化物）、即所謂的IGZO（InGaZnO）。

氧化物半導體層41的Z軸方向的一端經由導電性氧化物層51而與導電層52連接，而作為場效應電晶體40的源極或汲極的其中一者發揮功能，另一端與導電性氧化物層32連接，而作為場效應電晶體40的源極或汲極的另一者發揮功能。此時，導電性氧化物層32設置於電容器20的電導體21與場效應電晶體40的氧化物半導體層41之間，而作為場效應電晶體40的源極電極或汲極電極中的另一者發揮功能。導電性氧化物層32與場效應電晶體40的氧化物半導體層41同樣地包含金屬氧化物，因此可減少場效應電晶體40與導電性氧化物層32的連接電阻。

導電層42沿Y軸方向延伸。導電層42於X-Y平面中夾著絕緣層43與氧化物半導體層41重疊。導電層42形成場效應電晶體40的閘極電極，並且形成字元線WL作為配線。導電層42例如包含金屬、金屬化合物或半導體。導電層42例如包含選自由鎢（W）、鈦（Ti）、氮化鈦（TiN）、鉬（Mo）、鈷（Co）、及釕（Ru）所組成的群組中的至少一種材料。導電層42與導電體33連接。

絕緣層43於X-Y平面中設置於氧化物半導體層41與導電層42之間。絕緣層43形成場效應電晶體40的閘極絕緣膜。絕緣層43例如包含矽、氧或氮。

場效應電晶體40是閘極電極圍繞通道而配置的所謂的環繞閘極式電晶體（Surrounding Gate Transistor，SGT）。藉由SGT可減小半導體記憶裝置的面積。

具有包含氧化物半導體的通道層的場效應電晶體的截止洩漏（off-leak）電流較設置於半導體基板10的場效應電晶體低。因此，例如可長期保持記憶單元MC中保持的資料，因此可減少復新動作的次數。另外，由於具有包含氧化物半導體的通道層的場效應電晶體能夠藉由低溫製程形成，因此可抑制對電容器20施加熱應力。

導電體50具有導電性氧化物層51、導電層52及導電層53。導電體50經由位元線BL而與電路11中的感測放大器電連接。導電體50具有例如作為用於將場效應電晶體40與位元線BL加以連接的導電性焊盤的功能。

導電性氧化物層51是包含導電性氧化物的導電層。導電性氧化物層51與場效應電晶體40的氧化物半導體層41相接觸地設置，而作為場效應電晶體40的源極電極或汲極電極中的其中一者發揮功能。導電性氧化物層51例如包含銦-錫-氧化物（ITO）等金屬氧化物。導電性氧化物層51與氧化物半導體層41同樣地包含金屬氧化物，因此可減少場效應電晶體40與導電性氧化物層51的連接電阻。

導電層52設置於導電性氧化物層51的至少一部分之上。導電層52形成與未圖示的位元線BL電性連接的電極。導電層52包含金屬元素。導電層52例如包含鎢、氮化鈦等材料。

導電層52於場效應電晶體40的上方與導電性氧化物層51相接觸地設置，經由導電性氧化物層51而與場效應電晶體40的氧化物半導體層41連接。導電性氧化物層51作為場效應電晶體40的源極電極或汲極電極中的其中一者發揮功能。

導電層53設置於導電性氧化物層51與導電層52之間。導電層53例如是金屬化合物層，例如包含鈦與氮。藉由形成導電層53，可抑制氧自導電性氧化物層51向導電層52的擴散。

絕緣層60具有絕緣層61、絕緣層62、絕緣層63、以及絕緣層64。

絕緣層61設置於絕緣層35上。絕緣層62設置於絕緣層61上。絕緣層63設置於絕緣層62上。絕緣層64設置於絕緣層63上。絕緣層61至絕緣層64形成層間絕緣膜。絕緣層61、絕緣層62、絕緣層63、以及絕緣層64例如包含矽與氧。

導電層70設置於導電體50上，並連接於導電體50。導電層70形成位元線BL作為配線。

絕緣層80具有絕緣層81以及絕緣層82。絕緣層80例如形成層間絕緣膜。

絕緣層81設置於絕緣層64上。絕緣層81例如包含矽與氧。

絕緣層82設置於絕緣層81上。絕緣層82例如包含矽與氮。

圖3是用於說明記憶單元陣列的結構例的平面示意圖。圖3示出記憶單元陣列的X軸、記憶單元陣列的Y軸、以及記憶單元陣列的Z軸。X軸、Y軸、及Z軸彼此正交。再者，圖3示出氧化物半導體層41、導電層42、絕緣層43、導電體50、電容器20、以及導電層70，且為了方便，省略了其他構成元件的圖示。

多個導電層42（字元線WL）相互平行地配置。各導電層42在X軸方向上與多個記憶單元MC重疊。

多個導電層70（位元線BL）相互平行地配置。各導電層70在Y軸方向上與多個記憶單元MC重疊。

如圖3所示，多個記憶單元MC在X-Y平面上形成交錯配置。連接於多條字元線WL之一的記憶單元MC相對於連接於相鄰的字元線WL的記憶單元MC在X軸方向上錯開配置。藉此，可提高記憶單元MC的積體度。再者，記憶單元MC的數量並無特別限定。

圖4及圖5是用於說明記憶單元陣列的結構例的剖面示意圖。圖4是包括圖3所示的記憶單元陣列的Y軸及Z軸的剖面示意圖。圖5是包括圖3所示的記憶單元陣列的X軸及Z軸的剖面示意圖。

在圖4、圖5所示的記憶單元陣列的情況下，在多個導電層42（字元線WL）之間、多個導電體50之間、導電層42（字元線WL）與導電層70（位元線BL）之間的至少一者存在絕緣層61至絕緣層64等層間絕緣膜，寄生電容大，因此，成為記憶單元MC的動作不良的原因，使半導體記憶裝置的可靠性降低。該些寄生電容隨著記憶單元MC的積體度的提高而增大。

為了減小寄生電容，例如可考慮減小導電體50的面積及導電層70（位元線BL）的配線寬度。然而，由於該些的縮小，導電體50與導電層70的接觸電阻增加。另外，若導電層70的位置與導電體50的位置偏移，則會導致導電體50與導電層70的連接不良。進而，有時在多個導電層42（字元線WL）之間或多個導電層70（位元線BL）之間訊號發生干擾（混線）。

與此相對，實施方式的半導體記憶裝置的記憶單元陣列之一具有藉由除去層間絕緣膜的一部分而形成的空隙。藉此，抑制半導體記憶裝置的可靠性降低。

另外，實施方式的半導體記憶裝置的記憶單元陣列之一在多個記憶單元MC間共用導電體50。藉此，抑制半導體記憶裝置的可靠性降低。

以下對實施方式的半導體記憶裝置的記憶單元陣列的具體結構例進行說明。

（記憶單元陣列的第一結構例） 圖6及圖7是用於說明記憶單元陣列的第一結構例的剖面示意圖。圖6是包括記憶單元陣列的Y軸及Z軸的剖面示意圖。圖7是包括圖3所示的記憶單元陣列的X軸及Z軸的剖面示意圖。以下對圖4及圖5不同的部分進行說明，對於其他部分，可適宜引用圖4及圖5的說明。

圖6及圖7所示的記憶單元陣列還包括在圖4及圖5所示的形成絕緣層60的部分的至少一部分中設置的空隙S、以及絕緣膜92。

空隙S例如設置於多個導電層42（字元線WL）之間、多個導電體50之間、導電層42（字元線WL）與導電層70（位元線BL）之間的至少一者。圖6及圖7示出在多個導電層42（字元線WL）之間、多個導電體50之間、及導電層42（字元線WL）與導電層70（位元線BL）之間延伸的空隙S。空隙S例如可被空氣充滿。

絕緣膜92設置於導電層42、導電性氧化物層51、導電層52、及導電層53的各者與空隙S之間，以覆蓋導電層42、導電性氧化物層51、導電層52、及導電層53各自的面向空隙S的表面。絕緣膜92例如具有矽或鋁、以及氧或氮。絕緣膜92例如具有作為保護膜的功能。藉由絕緣膜92，例如可抑制導電層42、導電性氧化物層51、導電層52、及導電層53各自的氧化。絕緣膜92亦可由多個絕緣膜形成。

如圖6及圖7所示，絕緣膜92設置於導電層70、絕緣層81及絕緣層82的各者與空隙S之間，以覆蓋導電層70、絕緣層81、及絕緣層82各自的面向空隙S的表面。藉此，例如可抑制導電層70的氧化。但並不限定於此，絕緣膜92例如亦可設置成覆蓋導電層42、導電性氧化物層51、導電層52、導電層53、導電層70、絕緣層81、及絕緣層82中的至少一者的面向空隙S的表面。

在第一結構例中，藉由形成空隙S，可減少多個導電層42（字元線WL）之間、多個導電體50之間、導電層42（字元線WL）與導電層70（位元線BL）之間的至少一者的寄生電容。藉此，可抑制半導體記憶裝置的可靠性的降低。

（第一結構例的製造方法例） 參照圖8至圖27對第一結構例的第一製造方法例進行說明。圖8至圖27是用於說明第一結構例的第一製造方法例的剖面示意圖。圖8、圖10、圖12、圖14、圖16、圖18、圖20、圖22、圖24、及圖26分別是包括Y軸及Z軸的剖面示意圖。圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23、圖25、及圖27分別是包括X軸及Z軸的剖面示意圖。再者，此處對自形成絕緣層64起至形成絕緣膜92為止的製造步驟進行說明。

如圖8及圖9所示，分別形成場效應電晶體40、絕緣層60、導電體50。導電體50能夠藉由以下方式來形成：例如使用濺鍍或原子層沈積法（Atomic Layer Deposition，ALD）依次形成導電性氧化物層51、導電層53、及導電層52，在導電層52上例如使用光微影技術形成遮罩層101，藉由使用了該遮罩層101的乾式蝕刻或濕式蝕刻等蝕刻將導電性氧化物層51、導電層53、及導電層52的露出部局部地除去。絕緣層60例如能夠使用減壓化學氣相沈積法（Low-pressure Chemical Vapor Deposition，LP-CVD）或電漿增強化學氣相沈積法（plasma enhanced chemical vapor deposition，PE-CVD）等CVD或塗佈法來形成。

其次，如圖10及圖11所示，藉由使用了遮罩層101的蝕刻，將絕緣層64的露出部除去，從而使絕緣層63的一部分露出。蝕刻的例子可列舉乾式蝕刻或濕式蝕刻等。

其次，如圖12及圖13所示，在厚度方向（Z軸方向）上將絕緣層61及絕緣層63各自的一部分除去，並除去遮罩層101。絕緣層61及絕緣層63例如能夠藉由反應性離子蝕刻（Reactive Ion Etching，RIE）而局部地除去。遮罩層101例如能夠藉由反應性離子蝕刻、乾式蝕刻或濕式蝕刻來除去。再者，藉由調整蝕刻時間等，例如亦可在不局部地除去絕緣層61的情況下將絕緣層62及絕緣層63局部地除去。

其次，如圖14及圖15所示，形成覆蓋導電層42、導電性氧化物層51、導電層52、及導電層53各自的表面的絕緣膜92a。絕緣膜92a例如包含矽與氧。絕緣膜92a例如能夠使用CVD、ALD來形成。

其次，如圖16及圖17所示，在絕緣膜92a的表面形成犧牲層102。犧牲層102是為了形成空隙S而形成。犧牲層102例如包含非晶矽或氮化矽。犧牲層102例如能夠使用濺鍍、ALD或CVD來形成。

其次，如圖18及圖19所示，在厚度方向（Z軸方向）上將犧牲層102的一部分除去，使導電層52的上表面露出。犧牲層102例如能夠藉由RIE而局部地除去。

其次，如圖20及圖21所示，在導電層52上形成導電層70，在導電層70上形成絕緣層81，在絕緣層81上形成絕緣層82。導電層70例如能夠使用濺鍍或ALD來形成。絕緣層81及絕緣層82例如能夠使用CVD來形成。

其次，如圖22及圖23所示，在厚度方向（Z軸方向）上將導電層70、絕緣層81、及絕緣層82的積層局部地除去，並將導電層52的一部分除去。此時，亦可除去犧牲層102的面向導電層52的部分。導電層70、絕緣層81、絕緣層82及導電層52例如能夠藉由RIE而局部地除去。

其次，如圖24及圖25所示，除去犧牲層102而形成空隙S。犧牲層102例如能夠藉由使用膽鹼酸（TMY）或磷酸（H ₃PO ₄）的濕式蝕刻來除去。

其次，如圖26及圖27所示，形成覆蓋導電層70、絕緣層81、及絕緣層82各自的面向空隙S的表面的絕緣膜92b。絕緣膜92b例如包含矽與氧。絕緣膜92b例如能夠使用CVD、ALD來形成。絕緣膜92b較佳為覆蓋範圍（階梯覆蓋性）比絕緣膜92a差。藉此，可利用絕緣膜92a容易地閉塞空隙S。絕緣膜92a及絕緣膜92b形成圖6及圖7所示的絕緣膜92。關於其他構成元件的形成方法，可使用已知的方法。以上是對第一結構例的第一製造方法例的說明。

如上所述，在第一製造方法例中，藉由使用犧牲層102，可容易地形成空隙S。

第一結構例的製造方法例並不限定於第一製造方法例。參照圖28至圖33對第一結構例的第二製造方法例進行說明。圖28至圖33是用於說明第一結構例的第二製造方法例的剖面示意圖。圖28、圖30、圖32、圖34分別是包括Y軸及Z軸的剖面示意圖。圖29、圖31、圖33、及圖35分別是包括X軸及Z軸的剖面示意圖。再者，此處對與第一製造方法例不同的部分進行說明，對於其他部分，可適宜引用第一製造方法例的說明。

經過圖8至圖13所示的步驟除去遮罩層101後，如圖28及圖29所示，形成覆蓋導電層42、導電性氧化物層51、導電層52、及導電層53各自的表面的絕緣膜92a。在圖28及圖29中，絕緣膜92a以堵塞多個導電體50之間的凹部的方式形成得厚。絕緣膜92a例如包含矽與氧。絕緣膜92a例如能夠使用CVD、ALD來形成。

其次，如圖30及圖31所示，在厚度方向（Z軸方向）上除去絕緣膜92a的一部分，使導電層52的上表面露出。犧牲層102例如能夠藉由RIE而局部地除去。

然後藉由與第一製造方法同樣的步驟，如圖32及圖33所示，形成導電層70、絕緣層81、絕緣層82、絕緣膜92b、及空隙S。對於其他構成元件的形成方法，可使用已知的方法。以上是對第一結構例的第二製造方法例的說明。

在第二製造方法例中，可不使用犧牲層而形成空隙S。因而，可抑制製造步驟數的增加。

（第一結構例的變形例） 圖34及圖35是用於說明記憶單元陣列第一結構例的第一變形例的剖面示意圖。圖34是包括Y軸及Z軸的剖面示意圖。圖35是包括X軸及Z軸的剖面示意圖。圖34及圖35所示的記憶單元陣列除了包括圖6及圖7所示的構成元件以外還包括絕緣膜93。以下，對於與圖6及圖7不同的部分進行說明，對於其他部分，可適宜引用圖6及圖7的說明。

絕緣膜93以覆蓋導電層42的側面的方式設置。絕緣膜93具有作為導電層42的保護膜的功能。絕緣膜93包含矽、氧或氮。藉由絕緣膜93，例如可抑制導電層42的氧化。

絕緣膜92設置於絕緣膜93上，且覆蓋導電性氧化物層51、導電層52、及導電層53各自的面向空隙S的表面。

圖36及圖37是用於說明記憶單元陣列的第一結構例的第二變形例的剖面示意圖。圖36是包括Y軸及Z軸的剖面示意圖。圖37是包括X軸及Z軸的剖面示意圖。圖36及圖37所示的記憶單元陣列除了包括圖6及圖7所示的構成元件以外還包括絕緣膜94。以下，對於與圖6及圖7不同的部分進行說明，對於其他部分，可適宜引用圖6及圖7的說明。

絕緣膜94設置於絕緣膜92的表面。絕緣膜94包含矽與氮。

絕緣膜92設置於絕緣膜92與空隙S之間，以覆蓋導電層42、導電性氧化物層51、導電層52、及導電層53各自的面向空隙S的表面。絕緣膜92包含矽與氧。

如上所述，藉由使用多個絕緣膜覆蓋導電層42、導電性氧化物層51、導電層52、及導電層53各自的面向空隙S的表面，可提高抗氧化效果。

（記憶單元陣列的第二結構例） 圖38是用於說明記憶單元陣列的第二結構例的平面示意圖，示出記憶單元陣列的X軸、Y軸、Z軸、W軸。W軸是與X軸、Y軸及Z軸分別交叉的X-Y平面上的任意方向。圖39是用於說明記憶單元陣列的第二結構例的剖面示意圖，且是包含Z軸與W軸的剖面示意圖。以下，對與圖3至圖5不同的部分進行說明，對於其他部分，可適宜引用圖3至圖5的說明。

圖38及圖39所示的記憶單元陣列具有導電體50沿著W軸方向在多個氧化物半導體層41上延伸的結構。導電體50的延伸方向（W軸方向）較佳為相對於導電層42（字元線WL）的延伸方向（X軸方向）具有例如45度以上且85度以下的角度。藉此，導電體50可在W軸方向上以在導電層70之下通過的方式延伸。雖然圖38及圖39示出導電性氧化物層51、導電層53、及導電層52分別沿著W軸方向在多個氧化物半導體層41上延伸的結構，但是本發明並不限定於此，只要至少導電層52沿著W軸方向在多個氧化物半導體層41上延伸即可。在圖38中，當自Z軸方向觀察時，導電體50具有橢圓形形狀。藉由形成為橢圓形形狀，例如，在半導體記憶裝置運行時，可抑制電場向導電體50的一部分集中。

導電層70（位元線BL）在Y軸方向上以與導電體50及多個導電層42（字元線WL）分別交叉的方式延伸。雖然圖38及圖39示出導電層70在Z軸方向上與多個氧化物半導體層41的一部分重疊的結構，但是並不限定於此，導電層70亦可設置於導電體50上，而不在Z軸方向上與多個氧化物半導體層41各者的一部分重疊。

在第二結構例中，藉由形成在導電層70（位元線BL）之下通過並在與不同導電層42（字元線WL）連接的多個場效應電晶體40的各者上延伸的導電體50，例如即使減小導電體50的面積及導電層70的線寬，亦可抑制因導電體50與導電層70的位置偏移而導致的連接不良，同時可減少配線間的寄生電容。另外，由於可增大導電體50與導電層70的接觸面積，因此可減少連接電阻。藉此，可抑制半導體記憶裝置的可靠性的降低。

（第二結構例的製造方法例） 參照圖40至圖43對第二結構例的第一製造方法例進行說明。圖40至圖43是用於說明第二結構例的製造方法例的剖面示意圖。圖40至圖43分別是包括W軸與Z軸的剖面示意圖。再者，此處對自形成場效應電晶體40起至形成導電體50為止的製造步驟進行說明。

如圖40所示，分別形成場效應電晶體40、絕緣層61、絕緣層62、及絕緣層63。

其次，如圖41所示，依次形成導電性氧化物層51、導電層53、導電層52、遮罩層103、及遮罩層104。導電性氧化物層51、導電層53、及導電層52例如能夠使用濺鍍或ALD來形成。

遮罩層103例如包含金屬元素，例如具有作為硬遮罩的功能。遮罩層103例如能夠使用濺鍍或ALD來形成。

遮罩層104例如包含聚乙烯多元醇（polyethylene polyol，PEP）等樹脂材料。遮罩層103例如能夠使用塗佈法來形成。

其次，如圖42所示，在厚度方向（Z軸方向）上局部地除去遮罩層103及遮罩層104，使導電層52的一部分露出。為了對導電體50進行加工而形成具有所期望的形狀的圖案，遮罩層103及遮罩層104被加工成與所述圖案對應的形狀。遮罩層103及遮罩層104例如能夠藉由乾式蝕刻或濕式蝕刻等蝕刻而局部地除去。

其次，如圖43所示，除去遮罩層104。遮罩層104例如能夠藉由灰化而除去。然後，藉由使用遮罩層103的蝕刻，在厚度方向（Z軸方向）上局部地除去導電性氧化物層51、導電層53、以及導電層52，從而形成導電體50。導電性氧化物層51、導電層53、及導電層52例如能夠藉由乾式蝕刻或濕式蝕刻等蝕刻而局部地除去。對於其他構成元件的形成方法，可使用已知的方法。以上是對第二結構例的第一製造方法例的說明。

在第一製造方法例中，藉由利用一次蝕刻對遮罩層103與遮罩層104進行加工，可減少形成硬遮罩所需的步驟數。

第二結構例的製造方法例並不限定於第一製造方法例。參照圖44及圖45對第二結構例的第二製造方法例進行說明。圖44及圖45是用於說明第一結構例的第二製造方法例的剖面示意圖。圖44及圖45分別是包括W軸與Z軸的剖面示意圖。再者，此處對與第一製造方法例不同的部分進行說明，對於其他部分，可適宜引用第一製造方法例的說明。

經過圖40及圖41所示的步驟，依次形成導電性氧化物層51、導電層53、導電層52、遮罩層103、以及遮罩層104之後，如圖44所示，在厚度方向（Z軸方向）上局部地除去遮罩層104，使遮罩層103的一部分露出。為了對導電體50進行加工而形成具有所期望的形狀的圖案，遮罩層104被加工成與所述圖案對應的形狀。遮罩層104例如能夠藉由乾式蝕刻或濕式蝕刻等蝕刻而局部地除去。

其次，如圖45所示，藉由使用遮罩層104的蝕刻而局部地除去遮罩層103。遮罩層103例如能夠藉由乾式蝕刻或濕式蝕刻等蝕刻而局部地除去。

然後，藉由與第一製造方法同樣的步驟，除去遮罩層104，藉由使用遮罩層103的蝕刻，在厚度方向（Z軸方向）上局部地除去導電性氧化物層51、導電層53、以及導電層52，從而形成導電體50。對於其他構成元件的形成方法，可使用已知的方法。以上是對第二結構例的第二製造方法例的說明。

在第二製造方法例中，藉由利用多次蝕刻對遮罩層103及遮罩層104進行加工，可容易地形成具有期望的形狀的硬遮罩。

（第二結構例的變形例） 圖46是用於說明第二結構例的第一變形例的平面示意圖，且示出記憶單元陣列的X軸、Y軸、Z軸、以及W軸。圖47是用於說明第二結構例的第一變形例的剖面示意圖，且是包括Z軸與W軸的剖面示意圖。圖46及圖47所示的記憶單元陣列除了包括圖38及圖39所示的構成元件以外還包括絕緣膜95。以下對與圖38及圖39不同的部分進行說明，對於其他部分，可適宜引用圖38及圖39的說明。

絕緣膜95以覆蓋導電性氧化物層51、導電層52、及導電層53各自的側面的方式設置。絕緣膜95包含矽、氧或氮。絕緣膜95亦可為氧化矽膜與氮化矽膜的積層。絕緣膜95例如能夠藉由減壓電漿CVD（LP-CVD）或熱CVD來形成，且在形成為覆蓋導電性氧化物層51、導電層52、及導電層53的各者後，例如藉由化學機械研磨（chemical mechanical polishing，CMP）局部地除去，從而使導電層52露出。

藉由形成絕緣膜95，即使減小導電體50的面積，亦可穩定地配置導電體50。藉由減小導電體50的面積並且使導電層70（位元線BL）的線寬變細，而使配線間隔變大，從而可減少配線間的寄生電容。

圖48及圖49是用於說明記憶單元陣列的第二結構例的第二變形例的平面示意圖，且示出記憶單元陣列的X軸、Y軸、Z軸、以及W軸。圖48所示的記憶單元陣列中，與圖38及圖39所示的導電體50的形狀不同。以下對與圖38及圖39不同的部分進行說明，對於其他部分，可適宜引用圖38及圖39的說明。

當自Z軸方向觀察時，導電體50具有平行四邊形形狀等多邊形形狀。具有多邊形形狀的導電體50例如能夠藉由以下方式來形成：使用第二結構例的第二製造方法例，將遮罩層103加工成多邊形形狀，藉由使用加工後的遮罩層103的蝕刻，在厚度方向（Z軸方向）上局部地除去導電性氧化物層51、導電層53、以及導電層52。

第二變形例可適當地與第二結構例的第一變形例進行組合。例如，如圖49所示，亦可形成覆蓋導電體50的導電性氧化物層51、導電層52、及導電層53各自的側面的絕緣膜95。

藉由將導電體50加工成多邊形形狀，例如可增大導電體50的面積，從而減少導電體50與導電層70（位元線BL）的接觸電阻。

圖50至圖57是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖，且示出記憶單元陣列的X軸、Y軸、Z軸、以及W軸。

圖50所示的記憶單元陣列中，與圖38及圖39所示的導電體50的形狀不同。以下對與圖38及圖39不同的部分進行說明，對於其他部分，可適宜引用圖38及圖39的說明。

導電體50具有沿著W軸方向在三個氧化物半導體層41上延伸的結構。三個氧化物半導體層41與相互不同的導電層42（字元線WL）重疊。導電體50在W軸方向上以在導電層70之下通過的方式延伸。在圖50中，導電體50在Z軸方向上與至少一個氧化物半導體層41重疊，且自Z軸方向觀察時具有橢圓形形狀。

如圖51所示，與第二變形例同樣地，當自Z軸方向觀察時，導電體50亦可具有平行四邊形形狀等多邊形形狀。另外，如圖52及圖53所示，與第一變形例同樣地亦可形成覆蓋導電體50的導電性氧化物層51、導電層52、及導電層53各自的側面的絕緣膜95。

進而，如圖54所示，導電體50亦可具有沿著W軸方向在四個氧化物半導體層41上延伸的結構。四個氧化物半導體層41與相互不同的導電層42（字元線WL）重疊。導電體50在W軸方向上以在導電層70之下通過的方式延伸。在圖54中，當自Z軸方向觀察時導電體50具有橢圓形形狀。

如圖55所示，與第二變形例同樣地，當自Z軸方向觀察時，導電體50亦可具有平行四邊形形狀等多邊形形狀。另外，如圖56及圖57所示，與第一變形例同樣地亦可形成覆蓋導電體50的導電性氧化物層51、導電層52、及導電層53各自的側面的絕緣膜95。

雖然對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提出，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨內，並且包含於申請專利範圍所記載的發明及其均等的範圍內。

10:半導體基板 11:電路 20:電容器 21:電導體 22:絕緣膜 23:導電體 24:電導體 25:電導體 32:導電性氧化物層 33:導電體 34:絕緣層 35:絕緣層 40:場效應電晶體 41:氧化物半導體層 42:導電層 43:絕緣層 45:絕緣層 50:導電性焊盤/導電體 51:導電性氧化物層 52:導電層 53:導電層 60:絕緣層 61:絕緣層 62:絕緣層 63:絕緣層 64:絕緣層 70:導電層 80:絕緣層 81:絕緣層 82:絕緣層 92:絕緣膜 92a:絕緣膜 92b:絕緣膜 93:絕緣膜 94:絕緣膜 95:絕緣膜 101:遮罩層 102:犧牲層 103:遮罩層 104:遮罩層 BL:位元線 BL _m:位元線 BL _m+1:位元線 BL _m+2:位元線 MC:記憶單元 MCP:記憶電容器 MTR:記憶電晶體 S:空隙 WL _n:字元線 WL _n+1:字元線 WL _n+2:字元線 WL:字元線 X、Y、Z:軸

圖1是用於說明記憶單元陣列的電路結構例的電路圖。 圖2是用於說明半導體記憶裝置的結構例的剖面示意圖。 圖3是用於說明記憶單元陣列的結構例的平面示意圖。 圖4是用於說明記憶單元陣列的結構例的剖面示意圖。 圖5是用於說明記憶單元陣列的結構例的剖面示意圖。 圖6是用於說明記憶單元陣列的第一結構例的剖面示意圖。 圖7是用於說明記憶單元陣列的第一結構例的剖面示意圖。 圖8是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖9是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖10是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖11是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖12是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖13是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖14是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖15是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖16是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖17是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖18是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖19是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖20是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖21是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖22是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖23是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖24是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖25是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖26是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖27是用於說明第一結構例的第一製造方法例的剖面示意圖。 圖28是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖29是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖30是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖31是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖32是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖33是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖34是用於說明記憶單元陣列的第一結構例的第一變形例的剖面示意圖。 圖35是用於說明記憶單元陣列的第一結構例的第一變形例的剖面示意圖。 圖36是用於說明記憶單元陣列的第一結構例的第二變形例的剖面示意圖。 圖37是用於說明記憶單元陣列的第一結構例的第二變形例的剖面示意圖。 圖38是用於說明記憶單元陣列的第二結構例的平面示意圖。 圖39是用於說明記憶單元陣列的第二結構例的剖面示意圖。 圖40是用於說明第二結構例的製造方法例的剖面示意圖。 圖41是用於說明第二結構例的製造方法例的剖面示意圖。 圖42是用於說明第二結構例的製造方法例的剖面示意圖。 圖43是用於說明第二結構例的製造方法例的剖面示意圖。 圖44是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖45是用於說明第一結構例的第二製造方法例的剖面示意圖。 圖46是用於說明第二結構例的第一變形例的平面示意圖。 圖47是用於說明第二結構例的第一變形例的剖面示意圖。 圖48是用於說明記憶單元陣列的第二結構例的第二變形例的平面示意圖。 圖49是用於說明記憶單元陣列的第二結構例的第二變形例的平面示意圖。 圖50是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖51是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖52是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖53是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖54是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖55是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖56是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。 圖57是用於說明記憶單元陣列的第二結構例的第三變形例的平面示意圖。

22:絕緣膜

24:電導體

32:導電性氧化物層

40:場效應電晶體

41:氧化物半導體層

42:導電層

43:絕緣層

50:導電性焊盤/導電體

51:導電性氧化物層

52:導電層

53:導電層

60:絕緣層

61:絕緣層

63:絕緣層

70:導電層

80:絕緣層

81:絕緣層

82:絕緣層

92:絕緣膜

S:空隙

X、Y、Z:軸

Claims (5)

1. 一種半導體記憶裝置，包括： 第一氧化物半導體層，在第一方向上延伸； 第二氧化物半導體層，在所述第一方向上延伸，且沿著與所述第一方向交叉的第二方向與所述第一氧化物半導體層相鄰地配置； 第一配線，在與所述第一方向交叉的第三方向上延伸，且在所述第三方向上與所述第一氧化物半導體層重疊； 第二配線，在所述第三方向上延伸，且在所述第三方向上與所述第二氧化物半導體層重疊； 第一絕緣膜，設置於所述第一配線與所述第一氧化物半導體層之間； 第二絕緣膜，設置於所述第二配線與所述第二氧化物半導體層之間； 第一導電體，設置於所述第一氧化物半導體層上； 第二導電體，設置於所述第二氧化物半導體層上；以及 絕緣層，在所述第一導電體與所述第二導電體之間或者在所述第一配線與所述第二配線之間具有空隙。
2. 如請求項1所述的半導體記憶裝置，更包括： 第三導電體，設置於所述第一導電體與所述第二導電體之間；以及 第三配線，在所述第一導電體上、所述第二導電體上、及第三導電體上延伸， 所述空隙在所述第一導電體與所述第二導電體之間、所述第一配線與所述第二配線之間、及所述第三導電體與所述第三配線之間延伸。
3. 如請求項1所述的半導體記憶裝置，更包括絕緣膜，所述絕緣膜設置於所述第一配線、所述第二配線、所述第一導電體、及所述第二導電體的各者與所述空隙之間。
4. 一種半導體記憶裝置，包括： 第一氧化物半導體層，在第一方向上延伸； 第二氧化物半導體層，在所述第一方向上延伸，且沿著與所述第一方向交叉的第二方向與所述第一氧化物半導體層相鄰地配置； 第一配線，在與所述第一方向及所述第二方向分別交叉的第三方向上延伸，且在所述第三方向上與所述第一氧化物半導體層重疊； 第二配線，在所述第三方向上延伸，且在所述第三方向上與所述第二氧化物半導體層重疊； 第一絕緣膜，設置於所述第一配線與所述第一氧化物半導體層之間； 第二絕緣膜，設置於所述第二配線與所述第二氧化物半導體層之間； 導電體，沿著所述第二方向在所述第一氧化物半導體層上及所述第二氧化物半導體層上延伸；以及 第三配線，設置於所述導電體上，且在與所述第一方向、所述第二方向、所述第三方向分別交叉的第四方向上以與所述第一配線、所述第二配線、及所述導電體分別交叉的方式延伸。
5. 如請求項4所述的半導體記憶裝置，更包括覆蓋所述導電體的側面的絕緣膜。