TW202410307A - 半導體裝置 - Google Patents

Abstract

本發明之半導體裝置具備：半導體基板；電容器，其設置於半導體基板之上方，具有於與半導體基板之表面交叉之第1方向延伸之第1電極，及與第1電極對向之第2電極；第1導電層，其設置於電容器之上方，於與第1方向交叉之第2方向延伸；半導體層，其於第1方向貫通第1導電層而設置；第1導電體，其設置於第1導電層之上或之下，電性連接於第1導電層；第1絕緣膜，其設置於第1導電層與半導體層之間；及第2導電層，其於第2方向延伸，經由第1導電體電性連接於第1導電層。

Description

半導體裝置

本發明之實施形態係關於一種半導體裝置。

使用具有位元線、字元線及連接於該等之記憶胞(電晶體及電容器)之半導體記憶裝置。藉由選擇位元線與字元線，施加電壓，可對記憶胞寫入並讀出資料。

實施形態之發明抑制伴隨半導體裝置之細微化之可靠性降低。

實施形態之半導體裝置具備：半導體基板；電容器，其設置於半導體基板之上方，具有於與半導體基板之表面交叉之第1方向延伸之第1電極，及與第1電極對向之第2電極；第1導電層，其設置於電容器之上方，於與第1方向交叉之第2方向延伸；半導體層，其於第1方向貫通第1導電層而設置；第1導電體，其設置於第1導電層之上或下，電性連接於第1導電層；第1絕緣膜，其設置於第1導電層與半導體層之間；及第2導電層，其於第2方向延伸，經由第1導電體電性連接於第1導電層。

根據上述構成，可抑制伴隨半導體裝置之細微化之可靠性降低。

以下，參照圖式對實施形態進行說明。有圖式所記載之各構成要件之厚度與平面尺寸之關係、各構成要件之厚度之比率等與實際不同之情形。有上下方向與依照重力加速度之上下方向不同之情形。又，實施形態中，對實質相同之構成要件標注相同符號，適當省略說明。

本說明書中，「連接」不僅包含實體性連接，亦包含電性連接，除特別指定之情形外，不僅包含直接連接，亦包含間接連接。

實施形態之半導體裝置為動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)，且具有記憶胞陣列。

圖1係用以說明記憶胞陣列之電路構成例之電路圖。圖1圖示複數個記憶胞MC、複數個字元線WL(字元線WL _n、字元線WL _n+1、字元線WL _n+2，n為整數)、複數個位元線BL(位元線BL _m、位元線BL _m+1、位元線BL _m+2，m為整數)、及電源線VPL。

複數個記憶胞MC排列於行列方向，形成記憶胞陣列。各個記憶胞MC具備場效電晶體(FET：Field Effect Transistor)即記憶體電晶體MTR與記憶體電容器MCP。記憶體電晶體MTR之閘極連接於對應之字元線WL，源極或汲極之一者連接於對應之位元線BL。字元線WL例如連接於列解碼器。位元線BL例如連接於感測放大器。記憶體電容器MCP之第1電極連接於記憶體電晶體MTR之源極或汲極之一者，第2電極連接於供給規定電位之電源線VPL。電源線VPL例如連接於電源電路。記憶胞MC可藉由字元線WL之記憶體電晶體MTR之開關，自位元線BL將電荷累積於記憶體電容器MCP而保持資料。複數個記憶胞MC之數量不限定於圖1所示之數量。

圖2係用以說明記憶胞陣列之構造例之俯視模式圖。圖3係用以說明記憶胞陣列之構造例之剖視模式圖。圖2及圖3顯示X軸、Y軸及Z軸。X軸、Y軸及Z軸互相正交。Z軸為與半導體基板10之表面交叉之方向。圖2顯示X-Y平面之一部分。圖3顯示X-Z剖面之一部分。

記憶胞陣列具備導電體21、導電層22、電導體23、絕緣體24、導電層31、導電性氧化物層32、氧化物半導體層41、導電層42、絕緣膜43、導電性氧化物層51、導電層52、及導電層71。另，圖2為方便起見，顯示氧化物半導體層41、導電層42、絕緣膜43及導電層71，關於其他構成要件，為方便起見而省略圖示。

記憶體電晶體MTR及記憶體電容器MCP如圖3所示，設置於半導體基板10上之絕緣層11之上方。於半導體基板10，形成列解碼器或感測放大器、電源電路等週邊電路。週邊電路具有例如P通道型場效電晶體(Pch-FET)、N通道型場效電晶體(Nch-FET)之場效電晶體。場效電晶體例如可使用單晶矽基板等半導體基板10而形成，Pch-FET及Nch-FET於半導體基板10具有通道區域、源極區域及汲極區域。另，半導體基板10可具有P型之導電型。絕緣層11設置於半導體基板10之上，包含例如矽(Si)、氧(O)或氮(N)。絕緣層11可為積層膜。

導電體21、導電層22、電導體23及絕緣體24形成記憶體電容器MCP。記憶體電容器MCP為所謂之柱型電容器、圓筒型電容器等3維電容器。

導電體21隔著絕緣層11設置於半導體基板10之上方。導電層22設置於導電體21之一部分之上。導電體21及導電層22形成記憶體電容器MCP之第2電極。導電體21以自Z軸方向觀察，與複數個電導體23重疊之方式延伸。導電體21亦稱為板狀電極。電導體23隔著設絕緣體24置於導電體21之上方，於Z軸方向延伸，形成記憶體電容器MCP之第1電極。絕緣體24設置於導電體21及導電層22與電導體23之間，形成記憶體電容器MCP之介電質。

導電體21及導電層22包含例如鎢、氮化鈦等材料。電導體23包含例如鎢、氮化鈦、非晶矽等材料。絕緣體24包含例如氧化鉿、氧化鋯、氧化鋁等材料。

導電層31設置於電導體23之上，電性連接於電導體23。導電層31包含例如銅。另，導電層31亦可不形成。

導電性氧化物層32設置於導電層31之上。導電性氧化物層32包含例如銦-錫-氧化物(ITO)等金屬氧化物。

導電層31及導電性氧化物層32形成導電體30a。導電體30a對複數個電導體23設置複數個。於複數個導電體30a之間形成絕緣層33。絕緣層33包含例如矽與氧或氮。

氧化物半導體層41、導電層42及絕緣膜43形成記憶體電晶體MTR。記憶體電晶體MTR設置於記憶體電容器MCP之上方。記憶體電晶體MTR與複數個記憶體電容器MCP對應而設置複數個。於複數個記憶體電晶體MTR之間，形成絕緣層44及絕緣層45。絕緣層44及絕緣層45包含例如矽與氧或氮。

氧化物半導體層41例如為於Z軸方向延伸之柱狀體。氧化物半導體層41於Z軸方向貫通導電層42。氧化物半導體層41形成記憶體電晶體MTR之通道。氧化物半導體層41包含例如銦(In)。氧化物半導體層41包含例如氧化銦與氧化鎵、氧化銦與氧化鋅、或氧化銦與氧化錫。作為一例，包含含有銦、鎵及鋅之氧化物(銦-鎵-鋅-氧化物)，即所謂之IGZO(InGaZnO)。

氧化物半導體層41之Z軸方向之一端經由導電性氧化物層32連接於導電層31，作為記憶體電晶體MTR之源極或汲極之另一者發揮功能。導電性氧化物層32設置於記憶體電容器MCP之電導體23與記憶體電晶體MTR之氧化物半導體層41之間，作為記憶體電晶體MTR之源極電極或汲極電極之另一者發揮功能。由於導電性氧化物層32與記憶體電晶體MTR之氧化物半導體層41同樣，包含金屬氧化物，故可減少記憶體電晶體MTR與記憶體電容器MCP間之連接電阻。

導電層42包含X-Y平面中隔著絕緣膜43與氧化物半導體層41對向之部分。導電層42形成記憶體電晶體MTR之閘極電極，且形成字元線WL作為配線。導電層42包含例如金屬、金屬化合物或半導體。導電層42包含例如選自由鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉬(Mo)、鈷(Co)及釕(Ru)所組成之群中之至少一種材料。

另，圖2中，導電層42自Y軸方向觀察，其不與記憶體電晶體MTR重疊之區域較與記憶體電晶體MTR重疊之區域之Y軸方向之寬度為窄，但不限定於此，導電層之Y軸方向之寬度亦可為固定值。

複數個導電層42如圖2所示，於X軸方向延伸且互相平行配置。各導電層42於X軸方向上與複數個記憶胞MC重疊並連接。

絕緣膜43於X-Y平面中，設置於氧化物半導體層41與導電層42之間。絕緣膜43形成記憶體電晶體MTR之閘極絕緣膜。絕緣膜43包含例如矽與氧或氮。

記憶體電晶體MTR為包圍通道而配置閘極電極之所謂Surrounding Gate Transistor(SGT：環繞閘極電晶體)。藉由SGT，可縮小半導體裝置之面積。

具有包含氧化物半導體之通道層之場效電晶體其斷開漏電流較設置於半導體基板10之場效電晶體為低。因此，例如可保持於記憶胞MC之資料較長時間地保持，故可減少更新動作之次數。又，具有包含氧化物半導體之通道層之場效電晶體可以低溫製程形成，故可抑制對記憶體電容器MCP施加熱應力。

導電性氧化物層51設置於氧化物半導體層41之上。導電性氧化物層51包含例如銦-錫-氧化物(ITO)等金屬氧化物。

導電層52設置於導電性氧化物層51之上，電性連接於導電性氧化物層51。導電層52包含例如銅。

導電性氧化物層51及導電層52形成導電體50a。導電體50a經由位元線BL電性連接於感測放大器。導電體50a具有例如作為用以與記憶體電晶體MTR與位元線BL連接之導電性焊墊之功能。導電體50a與複數個記憶體電晶體MTR對應而設置複數個。於複數個導電體50a之間形成絕緣層53。絕緣層53包含例如矽與氧或氮。

氧化物半導體層41之Z軸方向之另一端經由導電性氧化物層51連接於導電層52，作為記憶體電晶體MTR之源極或汲極之一者發揮功能。導電性氧化物層51作為記憶體電晶體MTR之源極電極或汲極電極之一者發揮功能。由於導電性氧化物層51與記憶體電晶體MTR之氧化物半導體層41同樣，包含金屬氧化物，故可減少記憶體電晶體MTR與位元線BL間之連接電阻。

導電層71設置於導電層52之上，連接於導電體50a。導電層71形成位元線BL作為配線。於複數個導電層71之間形成絕緣層72。絕緣層72包含例如矽與氧或氮。

複數個導電層71(位元線BL)如圖2所示，於Y軸方向延伸且互相平行配置。各導電層71自Z軸方向觀察，與複數個記憶胞MC重疊並連接。

複數個記憶胞MC如圖2所示，於X-Y平面中形成交錯配置。連接於複數個字元線WL之一者之記憶胞MC相對於連接於相鄰字元線WL之記憶胞MC於X軸方向偏移而配置。藉此，可提高記憶胞MC之積體度。

隨著記憶胞MC之細微化，可考慮例如縮窄字元線WL之配線寬度(Y軸方向之寬度)。然而，圖2及圖3所示之構造中，若縮窄字元線WL之配線寬度，則因細線效應，尤其於記憶胞MC之部分中，配線電阻變大。其成為半導體裝置之可靠性降低之原因。

又，記憶體電容器MCP需要將板狀電極連接於電源線VPL，但由於需要以記憶胞陣列之端部連接板狀電極與電源線VPL，故難以抑制板狀電極之雜訊。若連接於電源線VPL之電源電路之板狀電極之負載電容變大，則回應速度變慢。其隨著電源電路之低消耗電力化而變得明顯。其亦成為半導體裝置之可靠性降低之原因。

因此，實施形態之一個半導體裝置具有輔助配線，該輔助配線設置於與字元線WL不同之層，經由設置於記憶胞陣列內之導電體，電性連接於字元線WL。藉此，謀求抑制字元線WL之配線電阻增加。

又，實施形態之另一個半導體裝置具有電源線VPL，該電源線VPL設置於記憶胞陣列之上方，經由設置於記憶胞陣列內之導電體，電性連接於板狀電極。藉此，謀求抑制對板狀電極之雜訊。

以下，對該等實施形態之半導體裝置之具體構造例進行說明。

(記憶胞陣列之第1構造例) 圖4係用以說明記憶胞陣列之第1構造例之俯視模式圖。圖5係用以說明記憶胞陣列之第1構造例之剖視模式圖。圖4顯示X-Y平面之一部分。圖5顯示X-Z剖面之一部分。以下，對與圖2及圖3不同之部分進行說明，關於其他部分，可適當引用圖2及圖3之說明。

記憶胞陣列之第1構造例進而具備導電體46、導電性氧化物層54、導電層55、導電層73、導電體81及導電層91。另，圖4為方便起見，顯示氧化物半導體層41、導電層42、絕緣膜43、導電體46、導電層71、導電層73及導電層91，關於其他構成要件，為方便起見而省略圖示。

導電體46於X軸方向上，設置於複數個記憶胞MC之間。導電體46設置於導電層42之上。於導電體46之上方及下方，如圖5所示，未形成記憶體電晶體MTR及記憶體電容器MCP。圖4顯示與複數個導電層42對應設置之複數個導電體46。複數個導電體46與複數個記憶胞MC一起形成交錯配置。導電體46包含例如可應用於導電層42之材料。

導電性氧化物層54設置於導電體46之上，電性連接於導電體46。導電性氧化物層54包含例如可應用於導電性氧化物層51之材料。

導電層55設置於導電性氧化物層54之上，電性連接於導電性氧化物層54。導電層55包含例如可應用於導電層52之材料。另，導電性氧化物層54及導電層55之一者亦可不設置。

導電性氧化物層54及導電層55形成導電體50b。導電體50b與複數個導電層42對應設置複數個。於複數個導電體50b之間及導電體50a與導電體50b之間，形成絕緣層53。

導電層73如圖4所示，自Z軸方向觀察，設置於複數個記憶胞MC之間，經由複數個導電體50a之一者連接於導電體46。導電層73設置於與導電層71同一層，設置於導電層55之上。導電層73具有作為導電性焊墊之功能。導電層73包含可應用於導電層71之材料。導電層73與複數個導電層42對應而設置複數個。於複數個導電層73之間及導電層71與導電層73之間，形成絕緣層72。

導電體81設置於導電層73之上，於絕緣層72內沿Z軸方向延伸。導電體81將導電層91與導電層73電性連接。導電體81包含例如銅。導電體81與複數個導電層73對應而設置複數個。於複數個導電體81之間形成絕緣層72。

導電層91設置於導電體81之上及絕緣層72之上，如圖4所示，於X軸方向延伸。導電層91形成字元線WL之輔助配線。導電層91包含例如金屬、金屬化合物或半導體。導電層91包含例如選自由鎢、鈦、氮化鈦、鉬、鈷及釕所組成之群之至少一個材料。導電層91與複數個導電層42對應而設置複數個。亦可於複數個導電層91之間形成絕緣層。

如上所述，第1構造例中，於複數個記憶胞MC之上方形成導電層91。藉由經由導電體46、導電體50b、導電層73及導電體81，將導電層42與導電層91電性連接，即使縮窄字元線WL之配線寬度，亦可抑制配線電阻增加。藉此，可抑制伴隨半導體裝置之細微化之可靠性降低。

接著，參照圖6至圖19，對第1構造例之製造方法例進行說明。圖6至圖19係用以說明第1構造例之製造方法例之剖視模式圖。圖6至圖19顯示X-Z剖面之一部分。另，此處，對自形成週邊電路起至形成記憶胞陣列為止之製造步驟進行說明。

如圖6所示，於半導體基板10上之絕緣層11上形成導電體21，於導電體21上形成絕緣層201。導電體21例如可藉由使用濺鍍、ALD形成導電膜後，藉由例如使用抗蝕劑遮罩之蝕刻，將導電膜局部去除而形成。絕緣層201包含例如矽與氮。絕緣層201可使用例如化學氣相沈積法(CVD)或塗布法形成。

接著，如圖7所示，將絕緣層201局部去除，使導電體21之上表面局部露出，且使之後形成電導體23及絕緣體24之複數個部分201a殘留。絕緣層201可藉由例如使用抗蝕劑遮罩之蝕刻而局部去除。

接著，如圖8所示，於導電體21之上形成導電層22，將導電層22於厚度方向局部去除，使複數個部分201a之上表面露出。藉此，導電層22殘留於複數個部分201a之間。導電層22可使用例如濺鍍或原子層沈積法(ALD，Atomic Layer Deposition)形成。導電層22可藉由例如反應性離子蝕刻(RIE，Reactive Ion Etching)或化學機械研磨(CMP，Chemical Mechanical Polishing)而局部去除。

接著，如圖9所示，將複數個部分201a去除，形成於Z軸方向貫通導電層22之開口22a。部分201a可藉由例如蝕刻而去除。

接著，於導電層22之上形成絕緣體24，將絕緣體24於厚度方向局部去除，使導電層22之上表面露出。藉此，如圖10所示，於開口22a之內表面殘留絕緣體24。絕緣體24可使用例如CVD或ALD形成。

接著，於導電層22之上及絕緣體24之上形成電導體23，將電導體23於厚度方向局部去除，使導電層22之上表面露出。藉此，如圖11所示，於開口22a之內部殘留電導體23。電導體23可使用例如濺鍍或ALD形成。電導體23可藉由例如RIE或CMP而局部去除。

接著，如圖12所示，形成導電層31、導電性氧化物層32及絕緣層33。導電層31及導電性氧化物層32例如可藉由使用濺鍍或ALD形成積層膜後，例如藉由使用抗蝕劑遮罩之蝕刻將積層膜局部去除而形成。絕緣層33例如可藉由使用CVD或ALD形成絕緣膜後，將絕緣膜於厚度方向局部去除，使導電性氧化物層32之上表面露出而形成。絕緣層33可藉由例如RIE或CMP而局部去除。

接著，如圖13所示，於導電性氧化物層32之上及絕緣層33之上，依序形成絕緣層44、導電層42及絕緣層45。導電層42例如可藉由使用濺鍍或ALD形成導電膜後，例如藉由使用抗蝕劑遮罩之蝕刻將導電膜局部去除而形成。絕緣層44及絕緣層45可使用例如CVD或ALD形成。

接著，如圖14所示，形成於Z軸方向貫通絕緣層44、導電層42及絕緣層45之積層體之開口401，使導電性氧化物層32之上表面局部露出。開口401可藉由利用使用例如抗蝕劑遮罩之蝕刻，將上述積層體於厚度方向局部去除而形成。

接著，如圖15所示，於開口401之內表面，依序形成絕緣膜43及氧化物半導體層41。絕緣層43例如藉由使用CVD或ALD於開口401形成絕緣膜後，藉由RIE將絕緣膜於厚度方向局部去除，使導電性氧化物層32之上表面部局部露出而形成。氧化物半導體層41例如藉由使用濺鍍或ALD，於絕緣膜43之上形成氧化物半導體膜後，藉由RIE將氧化物半導體膜於厚度方向局部去除，使絕緣層45之上表面露出而形成。

接著，如圖16所示，於導電層42之上形成導電體46。導電體46藉由例如將絕緣層45局部去除，形成使導電層42之上表面局部露出之開口，於開口形成導電膜後，藉由RIE或CMP將導電膜於厚度方向去除，使絕緣層45之上表面露出而形成。

接著，如圖17所示，形成導電性氧化物層51、導電層52、絕緣層53、導電性氧化物層54及導電層55。導電性氧化物層51、導電層52、導電性氧化物層54及導電層55可以同一步驟形成，例如可藉由使用濺鍍、ALD形成積層膜後，例如藉由使用抗蝕劑遮罩之蝕刻，將積層膜局部去除而形成。絕緣層53可藉由例如於導電層52之上、導電層55之上及絕緣層45之上，使用CVD或ALD形成絕緣膜後，將絕緣膜於厚度方向局部去除，使導電層52之上表面及導電層55之上表面露出而形成。

接著，如圖18所示，形成導電層71及導電層73。導電層71及導電層73可以同一步驟形成，例如可藉由使用濺鍍或ALD形成導電膜後，例如藉由使用抗蝕劑遮罩之蝕刻將導電膜局部去除而形成。

接著，如圖19所示，依序形成絕緣層72、導電體81及導電層91。絕緣層72可使用例如CVD或ALD形成。導電體81藉由例如將絕緣層72局部去除，形成使導電層73之上表面局部露出之開口，於開口形成導電膜後，藉由RIE或CMP將導電膜於厚度方向局部去除，使絕緣層72之上表面露出而形成。導電層91例如可藉由使用濺鍍或ALD，於絕緣層72之上及導電體81之上形成導電膜後，例如藉由使用抗蝕劑遮罩之蝕刻將導電膜局部去除而形成。以上為第1構造例之製造方法例之說明。

第1構造例中，如圖20A所示，亦可於導電體46之下方形成絕緣體25。絕緣體25為以於Z軸方向貫通導電層22之方式延伸之柱狀體。絕緣體25設置於複數個記憶體電容器MCP之間。絕緣體25亦可與複數個導電體46對應而設置複數個。絕緣體25包含例如矽與氧或氮。絕緣體25例如於形成圖9所示之開口22a之步驟中，可藉由亦於複數個記憶體電容器MCP之間形成開口，於該開口使用例如CVD或ALD形成絕緣膜後，以RIE或CMP將絕緣膜於厚度方向局部去除，使導電層22之上表面露出而形成。藉由形成絕緣體25，可減小字元線WL與板狀電極間之寄生電容。

第1構造例中，如圖20B所示，亦可於導電體46之下方形成記憶體電容器MCP及導電體30a，於導電體30a與導電體46之間形成絕緣體441。導電體46於導電層42之內部於Z軸方向延伸，連接於導電層42。絕緣體441為於Z軸方向貫通絕緣層44之柱狀體。絕緣體441亦可於導電層42之內部延伸。絕緣體441例如可包含應用於絕緣層44之材料，亦可包含與絕緣層44不同之材料。圖20B所示之構造例可藉由例如於圖14所示之步驟中，於形成於記憶體電容器MCP及導電體30a之上之複數個開口401之至少一者之內部，使用CVD或ALD，依序形成絕緣體441與導電體46而形成。由於圖20B所示之構造例可使用開口401而形成，故於可抑制製造步驟數增加之點上較佳。

第1構造例中，如圖21所示，亦可具備導電層91a與導電層91b，來取代導電層91。圖21顯示X-Y平面之一部分。導電層91a例如與偶數列之字元線WL對應而設置複數個。導電層91a與圖4及圖5所示之記憶胞陣列同樣，經由導電體46、導電體50b、導電層73及導電體81，與導電層42電性連接。導電層91b例如與奇數列之字元線WL對應而設置複數個。導電層91b與圖4及圖5所示之記憶胞陣列同樣，經由導電體46、導電體50b、導電層73及導電體81，與導電層42電性連接。導電層91a及導電層91b各者之長度短於導電層91之長度。導電層91a連接於例如設置於列解碼器之複數個區段字元線驅動電路之一者。導電層91b連接於例如設置於列解碼器之複數個區段字元線驅動電路之另一者。區段字元線驅動電路對一個記憶胞陣列設置複數個。2個以上之區段字元線驅動電路連接於主字元線驅動電路。半導體裝置藉由主字元線驅動電路選擇區段字元線驅動電路，藉由所選擇之區段字元線驅動電路選擇字元線WL，而選擇記憶胞陣列之列。導電層91a及導電層91b之其他說明可適當引用導電層91之說明。藉由設置導電層91a及導電層91b來取代導電層91，X-Y平面中，可較形成複數個導電層91之情形減小輔助配線間之寄生電容。

第1構造例中，如圖22所示，亦可於X-Y平面之導電層71與導電層73之間具備導電層74。圖22顯示X-Y平面之一部分。導電層74具有作為虛設配線之功能。複數個導電層74沿Y軸方向與複數個導電層71平行延伸。導電層74可藉由與導電層71相同之材料及相同之步驟而形成。藉由設置導電層74，可調整位元線BL中之耦合電容值。

第1構造例中，亦可隔開複數個位元線BL，經由導電體46、導電體50b、導電層73及導電體81，將導電層42與導電層91電性連接。圖23顯示於X軸方向上，於複數個導電體46之間及複數個導電層73之間具有複數個位元線BL之X-Y平面之一部分。藉由於複數個導電層73之間形成複數個位元線BL，隔開複數個位元線BL，經由導電體46、導電體50b、導電層73及導電體81，將導電層42與導電層91電性連接，可提高記憶胞MC之積體度。

(第1構造例之變化例) 圖24係用以說明記憶胞陣列之第1構造例之變化例之剖視模式圖。圖24顯示X-Z剖面之一部分。圖24所示之記憶胞陣列亦可於導電體21之下方具備導電層92，且進而具備電導體26、絕緣體27、導電層34、導電性氧化物層35及導電體47，不具備導電體46、導電性氧化物層54、導電層55、導電層73、導電體81及導電層91。以下，對與圖2至圖5不同之部分進行說明，關於其他部分，可適當引用圖2至圖5之說明。

導電層92設置於半導體基板10與導電體21之間，如圖24所示，於X軸方向延伸。導電層92形成字元線WL之輔助配線。導電層92包含例如可應用於導電層91之材料。導電層92與導電層91同樣，與複數個導電層42對應而設置複數個。於複數個導電層92之間及導電層92與導電層21之間，形成絕緣層12。絕緣層12包含例如矽與氧或氮。

電導體26於Z軸方向貫通絕緣層12、導電體21及導電層22，到達導電層92。電導電體26包含例如可應用於導電層42或電導體23之材料。例如，電導體26與導電層42亦可包含相同材料。設置複數個電導體26。

絕緣體27例如於X-Y平面中，設置於絕緣層12、導電體21及導電層22與電導體26之間。絕緣體27包含例如矽與氧或氮。亦可包含應用於絕緣體24之材料。

導電層34設置於電導體26之上，電性連接於電導體26。導電層34包含例如可應用於導電層31之材料。

導電性氧化物層35設置於導電層34之上。導電性氧化物層35包含例如可應用於導電性氧化物層32之材料。

導電層34及導電性氧化物層35形成導電體30b。導電體30b與複數個電導體26對應而設置複數個。於複數個導電體30b之間及導電體30a與導電體30b之間，形成絕緣層33。導電層34及導電性氧化物層35之一者亦可不形成。

導電體47將導電層42與導電性氧化物層35電性連接。導電體47包含例如可應用於導電層42之材料。導電體47與複數個電導體26對應而設置複數個。

接著，參照圖25至圖31，對第1構造例之變化例之製造方法例進行說明。圖25至圖31係用以說明第1構造例之變化例之製造方法例之剖視模式圖。圖25至圖31顯示X-Z剖面之一部分。另，此處，對自形成週邊電路起至形成記憶胞陣列為止之製造步驟進行說明。

如圖25所示，於半導體基板10上方之絕緣層11之上，形成導電層92，於導電層92之上形成絕緣層12。導電層92例如可藉由使用濺鍍或ALD，於絕緣層11之上形成導電膜後，例如藉由使用具有圖案之抗蝕劑遮罩之蝕刻，將導電膜局部去除而形成。絕緣層12可使用例如CVD或ALD形成。

接著，如圖26所示，經過與圖6、圖7、圖8及圖9相同之步驟，形成開口22a，且於複數個開口22a之間形成開口22b。開口22b可藉由與開口22a相同之步驟形成。

接著，如圖27所示，開口22b中將導電體21及絕緣層12局部去除，使導電層92之上表面局部露出。例如藉由使用抗蝕劑遮罩之蝕刻，開口22b中可將導電體21及絕緣層12局部去除。另，導電體21及絕緣層12亦可藉由複數個蝕刻而分開加工。

接著，如圖28所示，於開口22a形成絕緣體24，於開口22b形成絕緣體27。絕緣體24及絕緣體27可以同一步驟形成，例如可藉由使用CVD或ALD形成絕緣膜後，將絕緣膜於厚度方向局部去除，使導電層22之上表面露出而形成。絕緣體24及絕緣體27可使用例如CMP而局部去除。

接著，如圖29所示，開口22b中，將絕緣體27局部去除，使導電層92之上表面局部露出。例如可藉由使用具有圖案之抗蝕劑遮罩之蝕刻，於開口22b中將絕緣體27局部去除。

接著，如圖30所示，開口22a中，於絕緣體24之上形成電導體23，開口22b中，於絕緣體27及導電層92之上形成電導體26。電導體23及電導體26可藉由同一步驟形成，例如藉由使用濺鍍或ALD形成膜後，藉由RIE將膜於厚度方向局部去除，使導電層22之上表面露出而形成。

接著，如圖31所示，與圖12所示之步驟同樣，藉由同一步驟，形成導電層31、導電性氧化物層32、導電層34及導電性氧化物層35。再者，形成絕緣層33，形成絕緣層44及導電體47。絕緣層44及導電體47藉由形成絕緣層44後，例如將絕緣層44局部去除，形成使導電性氧化物層35之上表面局部露出之開口，於開口形成導電膜後，利用RIE或CMP，將導電膜於厚度方向局部去除，使絕緣層44之上表面露出而形成。

其後，與圖14、圖15、圖17、圖18及圖19所示之步驟同樣，形成氧化物半導體層41、導電層42、絕緣膜43、絕緣層45、導電性氧化物層51、導電層52、絕緣層53、導電層71及絕緣層72。以上為第1構造例之變化例之製造方法例之說明。另，亦可以與開口22a、絕緣體24及電導體23之形成步驟不同之步驟，進行開口22b、絕緣體27及電導體26之形成步驟。該情形時，可將絕緣體24與絕緣體27設為互不相同之材料，可將電導體23與電導體26設為互不相同之材料。

(記憶胞陣列之第2構造例) 圖32係用以說明記憶胞陣列之第2構造例之俯視模式圖。圖33係用以說明記憶胞陣列之第2構造例之剖視模式圖。圖32顯示X-Y平面之一部分。圖33顯示X-Z剖面之一部分。以下，對與圖2至圖5不同之部分進行說明，關於其他部分，可適當引用圖2至圖5之說明。

記憶胞陣列之第2構造例進而具備電導體28、絕緣體29、導電層34、導電性氧化物層35、導電體48、絕緣膜49、導電性氧化物層54、導電層55、導電層75、導電體82、導電層93，且不具備導電層73、導電體81及導電層91。另，圖32為方便起見，顯示氧化物半導體層41、導電層42、絕緣膜43、導電體48、絕緣膜49、導電層71、導電層75及導電層93，關於其他構成要件，為方便起見而省略圖示。

電導體28於Z軸方向貫通導電層22，到達導電體21。電導體28包含例如可應用於電導體23或導電層42之材料。設置複數個電導體28。

絕緣體29例如於X-Y平面中，設置於導電層22與電導體28之間。絕緣體29包含例如可應用於絕緣體24之材料。另，絕緣體29亦可包含與絕緣體24所含之材料不同之材料。

導電層34設置於電導體28之上，電性連接於電導體28。導電層34包含例如可應用於導電層31之材料。

導電性氧化物層35設置於導電層34之上。導電性氧化物層35包含例如可應用於導電性氧化物層32之材料。

導電層34及導電性氧化物層35形成導電體30b。導電體30b與複數個電導體28對應而設置複數個。於複數個導電體30b之間及導電體30a與導電體30b之間，形成絕緣層33。導電層34及導電性氧化物層35之一者亦可不形成。

導電體48例如為於Z軸方向延伸之柱狀體。導電體48於Z軸方向貫通導電層42。導電體48包含例如可應用於導電層42之材料。另，導電體48亦可包含與導電層42所含之材料不同之材料。

絕緣膜49於X-Y平面中，設置於導電體48與導電層42之間。絕緣膜49包含例如可應用於絕緣膜43之材料，但不限於此，亦可包含與絕緣膜43所含之材料不同之材料。

導電性氧化物層54設置於導電體48之上。導電性氧化物層54包含例如可應用於導電性氧化物層51之材料。

導電層55設置於導電性氧化物層54之上，電性連接於導電性氧化物層54。導電層55包含例如可應用於導電層52之材料。另，導電性氧化物層54及導電層55之一者亦可不設置。

導電性氧化物層54及導電層55形成導電體50b。導電體50b與複數個導電體48對應而設置複數個。於複數個導電體50b之間及導電體50a與導電體50b之間，形成絕緣層53。

導電層75於X軸方向上設置於複數個導電層71之間，於Y軸方向延伸。導電層75以自Z軸方向觀察，沿Y軸方向與複數個導電體48及複數個導電體50b重疊之方式設置。導電層75經由複數個導電體50b連接於複數個導電體48。導電層75設置於與導電層71同一層，設置於導電層55之上。導電層75包含可應用於導電層71之材料。導電層75亦可設置複數個。

導電體82設置於導電層75之上，於絕緣層72內沿Z軸方向延伸。導電體82將導電層93與導電層75電性連接。導電體82包含例如可應用於導電體81之材料。導電體82亦可設置複數個。

導電層93設置於導電體82之上及絕緣層72之上，如圖32所示，於X軸方向延伸。導電層93形成電源線VPL作為配線。導電層93包含可應用於導電層91之材料。導電層93與導電體21對應而設置至少一個。

如上所述，第2構造例中，於複數個記憶胞MC之上方設置導電層93，經由電導體28、導電體30b、導電體48、導電體50b、導電層75及導電體82，將導電體21與導電層93電性連接，藉此可抑制雜訊對板狀電極之影響，同時減少板狀電極之負載電容。藉此，可抑制伴隨半導體裝置之細微化之可靠性降低。

接著，參照圖34至圖42，對第2構造例之製造方法例進行說明。圖34至圖42係用以說明第2構造例之製造方法例之剖視模式圖。另，此處，對自形成週邊電路起至形成記憶胞陣列為止之製造步驟進行說明。

首先，經過與圖6、圖7、圖8及圖9相同之步驟，與圖26所示之步驟同樣，與開口22a一起形成開口22b。

接著，如圖34所示，於開口22a形成絕緣體24，於開口22b形成絕緣體29。絕緣體24及絕緣體29可以同一步驟形成，例如可藉由使用CVD或ALD形成絕緣膜後，將絕緣膜於厚度方向局部去除，使導電層22之上表面露出而形成。

接著，如圖35所示，開口22b中，將絕緣體29局部去除，使導電體21之上表面局部露出。例如可藉由使用具有圖案之抗蝕劑遮罩之蝕刻，於開口22b中將絕緣體29局部去除。

接著，如圖36所示，開口22a中，於絕緣體24之上形成電導體23，開口22b中，於導電體21之上形成電導體28。電導體23及電導體28可藉由同一步驟形成，例如藉由使用濺鍍或ALD形成膜後，利用RIE將膜於厚度方向局部去除，使導電層22之上表面露出而形成。

接著，與圖12所示之步驟同樣，形成導電層31、導電性氧化物層32、導電層34、導電性氧化物層35及絕緣層33，與圖13所示之步驟同樣，於導電性氧化物層32之上、絕緣層33之上及導電性氧化物層35之上，依序形成絕緣層44、導電層42及絕緣層45。

接著，與圖14所示之步驟同樣，形成開口401，且如圖37所示，形成於Z軸方向貫通絕緣層44、導電層42及絕緣層45之積層體，到達導電性氧化物層35之開口402，使導電性氧化物層35之上表面局部露出。開口402例如可以與開口401相同之步驟形成。

接著，如圖38所示，於開口401之內表面形成絕緣膜43，於開口402之內表面形成絕緣膜49。絕緣膜43及絕緣膜49可以同一步驟形成，例如藉由使用CVD或ALD，於開口401及開口402形成絕緣膜後，藉由RIE將絕緣膜於厚度方向局部去除，使導電性氧化物層32之上表面及導電性氧化物層35之上表面局部露出而形成。

接著，如圖39所示，於開口402形成絕緣層403。絕緣層403例如藉由使用CVD或ALD形成絕緣膜後，藉由使用具有圖案之抗蝕劑遮罩之蝕刻，將絕緣膜局部去除，使該絕緣膜殘留之後形成導電體48之部分而形成。絕緣層403包含例如矽與氮。絕緣層403可使用例如CVD或ALD而形成。

接著，如圖40所示，於開口401形成氧化物半導體層41。氧化物半導體層41例如藉由使用濺鍍或ALD，於絕緣膜43之上形成氧化物半導體膜後，利用RIE將氧化物半導體膜於厚度方向局部去除，使絕緣層45之上表面露出而形成。

接著，如圖41所示，將絕緣層403去除。絕緣層403例如可藉由使用具有圖案之抗蝕劑遮罩之蝕刻而去除。

接著，如圖42所示，於開口402形成導電體48。導電體48例如可藉由使用濺鍍或ALD形成導電膜後，例如藉由使用具有圖案之抗蝕劑遮罩之蝕刻，將導電膜局部去除而形成。

其後，藉由與圖17、圖18及圖19所示之步驟相同之步驟，形成導電性氧化物層51、導電層52、絕緣層53、導電性氧化物層54、導電層55、導電層71、絕緣層72及導電層75，形成導電體82及導電層93。導電層75可藉由與導電層71相同之步驟形成。導電體82可藉由與導電體81相同之步驟形成。導電層93可藉由與導電層91相同之步驟形成。以上為第2構造例之製造方法例之說明。另，上述步驟中，亦可於形成開口402後且形成絕緣膜49前，於開口402形成絕緣層403。該情形時，可於去除絕緣層403後，於開口402形成絕緣膜49，可使絕緣膜49之材料與絕緣膜43之材料不同。又，亦可於形成開口22a及開口22b後，採用相同步驟，該情形時，可將絕緣體24與絕緣體29設為互不相同之材料，可將電導體23與電導體28設為互不相同之材料。

第2構造例可與第1構造例適當組合。例如，第2構造例中，亦可於導電層71與導電層75之間，如圖22所示，形成具有作為虛設配線之功能之導電層74。又，第2構造例中，如圖23所示，亦可於複數個導電層75之間，形成複數個位元線BL，經由電導體28、導電體30b、導電體48、導電體50b、導電層75及導電體82，將導電體21與導電層93電性連接。

已說明本發明之若干實施形態，但該等實施形態係作為例示而提出者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之引用]

本申請案基於2022年08月12日提出申請之先前日本專利申請案第2022-128883號之優先權之利益，且追求其利益，其全部內容以引用之方式包含於本文中。

10:半導體基板 11:絕緣層 12:絕緣層 21:導電體 22:導電層 22a:開口 22b:開口 23:電導體 24:絕緣體 25:絕緣體 26:電導體 27:絕緣體 28:電導體 29:絕緣體 30a:導電體 30b:導電體 31:導電層 32:導電性氧化物層 33:絕緣層 34:導電層 35:導電性氧化物層 41:氧化物半導體層 42:導電層 43:絕緣膜 44:絕緣層 45:絕緣層 46:導電體 47:導電體 48:導電體 49:絕緣膜 50a:導電體 50b:導電體 51:導電性氧化物層 52:導電層 53:絕緣層 54:導電性氧化物層 55:導電層 71:導電層 72:絕緣層 73:導電層 74:導電層 75:導電層 81:導電體 82:導電體 91:導電層 91a:導電層 91b:導電層 92:導電層 93:導電層 201:絕緣層 201a:部分 401:開口 402:開口 403:絕緣層 BL _m:位元線 BL _m+1:位元線 BL _m+2:位元線 MC:記憶胞 MCP:記憶體電容器 MTR:記憶體電晶體 VPL:電源線 WL _n:字元線 WL _n+1:字元線 WL _n+2:字元線

圖1係用以說明記憶胞陣列之電路構成例之電路圖。 圖2係用以說明記憶胞陣列之構造例之俯視模式圖。 圖3係用以說明記憶胞陣列之構造例之剖視模式圖。 圖4係用以說明記憶胞陣列之第1構造例之俯視模式圖。 圖5係用以說明記憶胞陣列之第1構造例之剖視模式圖。 圖6係用以說明第1構造例之製造方法例之剖視模式圖。 圖7係用以說明第1構造例之製造方法例之剖視模式圖。 圖8係用以說明第1構造例之製造方法例之剖視模式圖。 圖9係用以說明第1構造例之製造方法例之剖視模式圖。 圖10係用以說明第1構造例之製造方法例之剖視模式圖。 圖11係用以說明第1構造例之製造方法例之剖視模式圖。 圖12係用以說明第1構造例之製造方法例之剖視模式圖。 圖13係用以說明第1構造例之製造方法例之剖視模式圖。 圖14係用以說明第1構造例之製造方法例之剖視模式圖。 圖15係用以說明第1構造例之製造方法例之剖視模式圖。 圖16係用以說明第1構造例之製造方法例之剖視模式圖。 圖17係用以說明第1構造例之製造方法例之剖視模式圖。 圖18係用以說明第1構造例之製造方法例之剖視模式圖。 圖19係用以說明第1構造例之製造方法例之剖視模式圖。 圖20A係用以說明第1構造例之其他例之剖視模式圖。 圖20B係用以說明第1構造例之另外之其他例之剖視模式圖。 圖21係用以說明第1構造例之其他例之俯視模式圖。 圖22係用以說明第1構造例之其他例之俯視模式圖。 圖23係用以說明第1構造例之其他例之俯視模式圖。 圖24係用以說明第1構造例之變化例之剖視模式圖。 圖25係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖26係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖27係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖28係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖29係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖30係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖31係用以說明第1構造例之變化例之製造方法例之剖視模式圖。 圖32係用以說明記憶胞陣列之第2構造例之俯視模式圖。 圖33係用以說明記憶胞陣列之第2構造例之剖視模式圖。 圖34係用以說明第2構造例之製造方法例之剖視模式圖。 圖35係用以說明第2構造例之製造方法例之剖視模式圖。 圖36係用以說明第2構造例之製造方法例之剖視模式圖。 圖37係用以說明第2構造例之製造方法例之剖視模式圖。 圖38係用以說明第2構造例之製造方法例之剖視模式圖。 圖39係用以說明第2構造例之製造方法例之剖視模式圖。 圖40係用以說明第2構造例之製造方法例之剖視模式圖。 圖41係用以說明第2構造例之製造方法例之剖視模式圖。 圖42係用以說明第2構造例之製造方法例之剖視模式圖。

10:半導體基板

11:絕緣層

21:導電體

22:導電層

23:電導體

24:絕緣體

30a:導電體

31:導電層

32:導電性氧化物層

33:絕緣層

41:氧化物半導體層

42:導電層

43:絕緣膜

44:絕緣層

45:絕緣層

46:導電體

50a:導電體

50b:導電體

51:導電性氧化物層

52:導電層

53:絕緣層

54:導電性氧化物層

55:導電層

71:導電層

72:絕緣層

73:導電層

81:導電體

91:導電層

MC:記憶胞

MCP:記憶體電容器

MTR:記憶體電晶體

Claims (12)

1. 一種半導體裝置，其具備：半導體基板；電容器，其設置於上述半導體基板之上方，具有於與上述半導體基板之表面交叉之第1方向延伸之第1電極，及與上述第1電極對向之第2電極；第1導電層，其設置於上述電容器之上方，於與上述第1方向交叉之第2方向延伸；半導體層，其於上述第1方向貫通上述第1導電層而設置；第1導電體，其設置於上述第1導電層之上或之下，電性連接於上述第1導電層；第1絕緣膜，其設置於上述第1導電層與上述半導體層之間；及第2導電層，其於上述第2方向延伸，經由上述第1導電體電性連接於上述第1導電層。
2. 如請求項1之半導體裝置，其中上述半導體層包含氧化物半導體。
3. 如請求項1或2之半導體裝置，其中上述第2導電層設置於上述第1導電層之上方。
4. 如請求項1或2之半導體裝置，其中上述第2導電層設置於上述第2電極之下方；且上述半導體裝置進而具備第1電導體，該第1電導體於上述第1方向貫通上述第2電極而設置，將上述第1導電體與上述第2導電層電性連接。
5. 如請求項4之半導體裝置，其進而具備第2絕緣膜，該第2絕緣膜設置於上述第1電導體與上述第2電極之間。
6. 如請求項4之半導體裝置，其中上述第1電導體與上述第1電極包含相同材料。
7. 一種半導體裝置，其具備：半導體基板；電容器，其設置於上述半導體基板之上方，具有於與上述半導體基板之表面交叉之第1方向延伸之第1電極，及與上述第1電極對向之第2電極；第1導電層，其設置於上述電容器之上方，於與上述第1方向交叉之第2方向延伸；半導體層，其於上述第1方向貫通上述第1導電層而設置；第1導電體，其於上述第1方向貫通上述第1導電層而設置，電性連接於上述第2電極；第1絕緣膜，其設置於上述第1導電層與上述半導體層之間；第2絕緣膜，其設置於上述第1導電層與上述第1導電體之間；及第2導電層，其經由上述第1導電體電性連接於上述第2電極。
8. 如請求項7之半導體裝置，其中上述半導體層包含氧化物半導體。
9. 如請求項7或8之半導體裝置，其中上述第1導電體包含選自由金屬及金屬化合物所組成之群中之至少一者。
10. 如請求項7或8之半導體裝置，其進而具備第1電導體，該第1電導體設置於上述第1導電體之下方，將上述第1導電體與上述第2電極電性連接。
11. 如請求項10之半導體裝置，其進而具備設置於上述第1電導體與上述第2電極之間的第3絕緣膜。
12. 如請求項10之半導體裝置，其中上述第1電導體與上述第1電極包含相同材料。