JPWO2004097939A1 - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置 Download PDFInfo
- Publication number
- JPWO2004097939A1 JPWO2004097939A1 JP2005505901A JP2005505901A JPWO2004097939A1 JP WO2004097939 A1 JPWO2004097939 A1 JP WO2004097939A1 JP 2005505901 A JP2005505901 A JP 2005505901A JP 2005505901 A JP2005505901 A JP 2005505901A JP WO2004097939 A1 JPWO2004097939 A1 JP WO2004097939A1
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- ferroelectric
- lower electrode
- layer
- upper electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
第25(a)図は、従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第25(b)図は、第25(a)図のXXVa−XXVa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
従来の強誘電体メモリ装置100は、メモリセルキャパシタ100aとメモリセルトランジスタ(図示せず)とからなるメモリセルを複数有している。上記強誘電体キャパシタ100aは、基板(図示せず)上に形成された下部電極12と、該下部電極12上に形成された強誘電体層13と、該強誘電体層13上に形成された上部電極14とから構成されている。
ここで、各メモリセルキャパシタの下部電極12は、各メモリセルキャパシタ毎に独立した電極であり、強誘電体メモリ装置100のメモリセルアレイ(図示せず)上で、第1の方向(以下、横方向ともいう。)D1及び第2の方向(以下、縦方向ともいう。)D2に沿ってマトリクス状に配列されている。
上記強誘電体層3は、縦方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向D2に沿って並ぶ複数の下部電極2に跨るよう縦方向D2に延びている。
上記上部電極4は、上記強誘電体層3と同様、縦方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向D2に沿って並ぶ複数の下部電極2に跨るよう縦方向D2に延び、縦方向D2に沿った各下部電極列に対応するプレート電極となっている。
次に上記メモリセル構造の加工工程について簡単に説明する。
まず、メモリセルトランジスタが形成された半導体基板(図示せず)上に絶縁膜(図示せず)を形成した後、該絶縁膜にコンタクト部1を形成し、さらに、全面に下部電極層を形成する。そして、該下部電極層をそれぞれのメモリキャパシタの下部電極12に分離されるよう加工し、その後、その上に強誘電体層と上部電極層を順次形成し、これらを同じマスクで加工して、強誘電体膜13と上記上部電極14であるプレート電極を形成する。
このような従来のメモリセル構造の加工方法では、上部電極と強誘電体層を同じマスクで加工するために、上部電極と下部電極との間で電流リークが発生しないよう、第25(a)図に示すように上部電極14をその幅が下部電極12の幅より大きくなるよう加工しなければならないという課題があった。この課題はメモリセルサイズの縮小の障害ともなるものである。
つまり、上部電極14は、下部電極12の厚みにより凹凸のある下地上に配置されるため、上部電極44の加工条件などによっては、上部電極14の最小の配置間隔は、平坦な下地上に配置される下部電極12の最小の配置間隔に比べて、大きくする必要が生じる。この場合、メモリセルキャパシタの間隔、つまり上部電極14と下部電極12との重なった領域の配置間隔d12は、上部電極の最小の配置間隔d14と、上部電極の左右のエッジが下部電極の左右のエッジからはみ出した距離2・Δdとを足し合わせた寸法となる。この配置間隔d12(=d14+2・Δd)は、下部電極12の最小配置間隔に比べてかなり大きな間隔となってしまう。
また、メモリセルキャパシタは、上記のように、基板上に下部電極、強誘電体層、及び上部電極を順次積層してなるプレーナ型の構造のものに限らず、立体型の構造のもの、つまり絶縁膜に形成した矩形形状の開口を有する凹部内に、下部電極、強誘電体層、及び上部電極を積層してなる立体構造のものもある。
第26(a)図は、メモリセルキャパシタを立体構造とした従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第26(b)図及び第26(c)図はそれぞれ、第26(a)図のXXVIa−XXVIa線断面図及びXXVIb−XXVIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
この強誘電体メモリ装置200は、立体構造のメモリセルキャパシタ200aとメモリセルトランジスタ(図示せず)とからなるメモリセルを複数有している。
このような立体構造のメモリセルキャパシタ200aは、下部電極上の層間絶縁膜に、矩形形状の開口を有する、下部電極に達する貫通孔を形成し、該層間絶縁膜上に、下地電極層、強誘電体層、及び上部電極層を順次、これらの層が該貫通孔の内壁面及び貫通孔開口の周縁部に積層されるよう形成してなるものである。
つまり、上記立体構造のメモリセルキャパシタ200aは、基板(図示せず)上に形成された下部電極22と、該下部電極22上の層間絶縁膜(図示せず)の貫通孔内及びその周縁部に形成された下地電極層25と、該下地電極層25上に形成された強誘電体層23と、該強誘電体層23上に形成された上部電極24とから構成されている。なお、図中、200bは、上記立体構造のメモリセルキャパシタ200aの表面に形成されている凹部である。
ところが、このような立体構造のメモリセルキャパシタは、メモリセルサイズ縮小の要請から、層間絶縁膜に形成する貫通孔開口のサイズを小さくすると、スパッタリングや蒸着などの一般的な成膜処理では、貫通孔内壁面上に、電極層や強誘電体層を薄く形成することが困難となり、その結果、メモリセルキャパシタの容量が激減してしまうこととなるという課題がある。この課題もメモリセルサイズの縮小の障害ともなるものである。
本発明は、上記のような課題を解決するためになされたものであって、プレーナ構造のメモリセルキャパシタの上部電極と下部電極との間で電流リークの発生や立体構造のメモリセルキャパシタの特性劣化を招くことなく、メモリセルキャパシタの配置間隔を縮小して、小さなメモリセルサイズを実現できる強誘電体メモリ装置を提供することを目的とする。
請求の範囲第1項記載の発明によれば、メモリセルキャパシタの上部電極の幅をその強誘電体層の幅より小さくしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのを抑えることができ、これにより、メモリセルキャパシタの配置間隔を、その上部電極と下部電極との間での電流リークの発生を抑えつつ縮小して、小さいメモリセルサイズを実現することができる。
請求の範囲第2項記載の発明は、請求の範囲第1項記載の強誘電体メモリ装置において、前記下部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
請求の範囲第2項記載の発明によれば、メモリセルキャパシタの下部電極の幅を、その強誘電体層の幅より細くしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのをより抑制することができる。
請求の範囲第3項記載の発明は、請求の範囲第2項記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とがほぼ一致している、ことを特徴とするものである。
請求の範囲第3項記載の発明によれば、メモリセルキャパシタの上部電極の幅と下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをほぼ重ねて配置したので、メモリセルアレイ上で占める、メモリセルキャパシタの容量素子として動作しない無駄な領域を削減することができる。
請求の範囲第4項記載の発明は、請求の範囲第2項記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とが異なる、ことを特徴とするものである。
請求の範囲第4項記載の発明によれば、メモリセルキャパシタの上部電極の幅とその下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをずらして配置したので、前記上部電極と下部電極とのずれ量により、メモリセルキャパシタの容量を調整可能となるという効果がある。
請求の範囲第5項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層の内側に位置している、ことを特徴とするものである。
請求の範囲第5項記載の発明によれば、メモリセルキャパシタの下部電極をそのエッジが強誘電体層より内側に位置するよう配置したので、上部電極と下部電極との間で電流リークが発生するのを抑制することができるという効果がある。
請求の範囲第6項記載の発明は、請求の範囲第5項記載の強誘電体メモリ装置において、前記下部電極の1つのエッジの位置が前記上部電極の1つのエッジの位置とほぼ一致している、ことを特徴とするものである。
請求の範囲第6項記載の発明によれば、メモリセルキャパシタの下部電極の1つのエッジの位置がその上部電極の1つのエッジの位置とほぼ一致しているので、上部電極の配置間隔を下部電極の配置間隔に合わせてメモリセルサイズを小さくすることが可能となる効果がある。
請求の範囲第7項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層より内側に位置しており、前記下部電極の1つのエッジが前記強誘電体層の内側に位置し、かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ一致している、ことを特徴とするものである。
請求の範囲第7項記載の発明によれば、上部電極の1つのエッジが強誘電体層より内側に位置し、かつ下部電極の1つのエッジが強誘電体層より内側に位置し、さらに、強誘電体層の一方のエッジが上部電極の他のエッジに一致し、強誘電体層の他方のエッジが下部電極の他のエッジに一致しているので、上部電極のエッジから下部電極のエッジに至る沿面距離が最大となって、電流リークの発生をより一層抑えることができる。
請求の範囲第8項記載の発明は、請求の範囲第1項記載の強誘電体メモリ装置において、前記下部電極は、溝型構造を有する、ことを特徴とするものである。
請求の範囲第8項記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
請求の範囲第9項記載の発明は、請求の範囲第8項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
請求の範囲第9項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
請求の範囲第10項記載の発明は、請求の範囲第8項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向が、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
請求の範囲第10項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
請求の範囲第11項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した、溝型構造を有する電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成している、ことを特徴とするものである。
請求の範囲第11項記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
請求の範囲第12項記載の発明は、請求の範囲第11項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
請求の範囲第12項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
請求の範囲第13項記載の発明は、請求の範囲第11項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
請求の範囲第13項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
請求の範囲第14項記載の発明は、請求の範囲第11項記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第1の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第2の下部電極部と、から構成されている、ことを特徴とするものである。
請求の範囲第14項記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第1の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第2の下部電極部と、から構成されているので、溝部の底面部、側面部、及び開口周縁部上には、電極部を同一条件で形成することができ、電極部を構成する導電膜の膜厚や特性を均一なものとできる。
請求の範囲第15項記載の発明は、請求の範囲第11項記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第1の下部電極部と、前記溝部の側面部のみを構成する第2の下部電極部と、から構成されている、ことを特徴とするものである。
請求の範囲第15項記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第1の下部電極部と、前記溝部の側面部のみを構成する第2の下部電極部と、から構成されているので、下部電極部の、上部電極層をパターン加工するときに上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
第1(b)図は、第1(a)図のIa−Ia線断面図であり、上記強誘電体キャパシタ101aの断面構造を示している。
第2(a)図は、本発明の実施の形態2による強誘電体メモリ装置102を説明する図であり、メモリセルを構成する強誘電体キャパシタ102aの電極のレイアウトを示している。
第2(b)図は、第2(a)図のIIa−IIa線断面図であり、上記強誘電体キャパシタ102aの断面構造を示している。
第3(a)図は、本発明の実施の形態3による強誘電体メモリ装置103を説明する図であり、メモリセルを構成する強誘電体キャパシタ103aの電極のレイアウトを示している。
第3(b)図は、第3(a)図のIIIa−IIIa線断面図であり、上記強誘電体キャパシタ103aの断面構造を示している。
第4(a)図は、本発明の実施の形態4による強誘電体メモリ装置104を説明する図であり、メモリセルを構成する強誘電体キャパシタ104aの電極のレイアウトを示している。
第4(b)図は、第4(a)図のIVa−IVa線断面図であり、上記強誘電体キャパシタ104aの断面構造を示している。
第5(a)図は、本発明の実施の形態5による強誘電体メモリ装置105を説明する図であり、メモリセルを構成する強誘電体キャパシタ105aの電極のレイアウトを示している。
第5(b)図は、第5(a)図のVa−Va線断面図であり、上記強誘電体キャパシタ105aの断面構造を示している。
第6(a)図は、本発明の実施の形態6による強誘電体メモリ装置106を説明する図であり、メモリセルを構成する強誘電体キャパシタ106aの電極のレイアウトを示している。
第6(b)図は、第6(a)図のVIa−VIa線断面図であり、上記強誘電体キャパシタ106aの断面構造を示している。
第7(a)図は、本発明の実施の形態7による強誘電体メモリ装置107を説明する図であり、メモリセルを構成する強誘電体キャパシタ107aの電極のレイアウトを示している。
第7(b)図は、第7(a)図のVIIa−VIIa線断面図であり、上記強誘電体キャパシタ107aの断面構造を示している。
第8(a)図は、本発明の実施の形態8による強誘電体メモリ装置108を説明する図であり、メモリセルを構成する強誘電体キャパシタ108aの電極のレイアウトを示している。
第8(b)図は、第8(a)図のVIIIa−VIIIa線断面図であり、上記強誘電体キャパシタ101aの断面構造を示している。
第9(a)図は、本発明の実施の形態9による強誘電体メモリ装置109を説明する図であり、メモリセルを構成する強誘電体キャパシタ109aの電極のレイアウトを示している。
第9(b)図は、第9(a)図のIXa−IXa線断面図であり、上記強誘電体キャパシタ109aの断面構造を示している。
第10(a)図は、本発明の実施の形態10による強誘電体メモリ装置110を説明する図であり、メモリセルを構成する強誘電体キャパシタ110aの電極のレイアウトを示している。
第10(b)図は、第10(a)図のXa−Xa線断面図であり、上記強誘電体キャパシタ110aの断面構造を示している。
第11(a)図は、本発明の実施の形態11による強誘電体メモリ装置111を説明する図であり、メモリセルを構成する強誘電体キャパシタ111aの電極のレイアウトを示している。
第11(b)図は、第11(a)図のXIa−XIa線断面図であり、上記強誘電体キャパシタ111aの断面構造を示している。
第12(a)図は、本発明の実施の形態12による強誘電体メモリ装置112を説明する図であり、メモリセルを構成する強誘電体キャパシタ112aの電極のレイアウトを示している。
第12(b)図は、第12(a)図のXIIa−XIIa線断面図であり、上記強誘電体キャパシタ112aの断面構造を示している。
第13(a)図は、本発明の実施の形態13による強誘電体メモリ装置113を説明する図であり、メモリセルを構成する強誘電体キャパシタ113aの電極のレイアウトを示している。
第13(b)図及び第13(c)図は、それぞれ第13(a)図のXIIIa−XIIIa線断面図及び第13(a)図のXIIIb−XIIIb線断面図であり、上記強誘電体キャパシタ113aの断面構造を示している。
第14(a)図は、本発明の実施の形態14による強誘電体メモリ装置114を説明する図であり、メモリセルを構成する強誘電体キャパシタ114aの電極のレイアウトを示している。
第14(b)図及び第14(c)図は、それぞれ第14(a)図のXIVa−XIVa線断面図及び第14(a)図のXIVb−XIVb線断面図であり、上記強誘電体キャパシタ114aの断面構造を示している。
第15(a)図は、本発明の実施の形態15による強誘電体メモリ装置115を説明する図であり、メモリセルを構成する強誘電体キャパシタ115aの電極のレイアウトを示している。
第15(b)図及び第15(c)図は、それぞれ第15(a)図のXVa−XVa線断面図及び第15(a)図のXVb−XVb線断面図であり、上記強誘電体キャパシタ115aの断面構造を示している。
第16(a)図は、本発明の実施の形態16による強誘電体メモリ装置116を説明する図であり、メモリセルを構成する強誘電体キャパシタ116aの電極のレイアウトを示している。
第16(b)図及び第16(c)図は、それぞれ第16(a)図のXVIa−XVIa線断面図及び第16(a)図のXVIb−XVIb線断面図であり、上記強誘電体キャパシタ116aの断面構造を示している。
第17(a)図は、本発明の実施の形態17による強誘電体メモリ装置117を説明する図であり、メモリセルを構成する強誘電体キャパシタ117aの電極のレイアウトを示している。
第17(b)図及び第17(c)図は、それぞれ第17(a)図のXVIIa−XVIIa線断面図及び第17(a)図のXVIIb−XVIIb線断面図であり、上記強誘電体キャパシタ117aの断面構造を示している。
第18(a)図は、本発明の実施の形態18による強誘電体メモリ装置118を説明する図であり、メモリセルを構成する強誘電体キャパシタ118aの電極のレイアウトを示している。
第18(b)図及び第18(c)図は、それぞれ第18(a)図のXVIIIa−XVIIIa線断面図及び第18(a)図のXVIIIb−XVIIIb線断面図であり、上記強誘電体キャパシタ118aの断面構造を示している。
第19(a)図は、本発明の実施の形態19による強誘電体メモリ装置119を説明する図であり、メモリセルを構成する強誘電体キャパシタ119aの電極のレイアウトを示している。
第19(b)図及び第19(c)図は、それぞれ第19(a)図のXIXa−XIXa線断面図及び第19(a)図のXIXb−XIXb線断面図であり、上記強誘電体キャパシタ118aの断面構造を示している。
第20(a)図は、本発明の実施の形態20による強誘電体メモリ装置120を説明する図であり、メモリセルを構成する強誘電体キャパシタ120aの電極のレイアウトを示している。
第20(b)図及び第20(c)図は、それぞれ第20(a)図のXXa−XXa線断面図及び第20(a)図のXVIIIb−XVIIIb線断面図であり、上記強誘電体キャパシタ120aの断面構造を示している。
第21(a)図は、本発明の実施の形態21による強誘電体メモリ装置121を説明する図であり、メモリセルを構成する強誘電体キャパシタ121aの電極のレイアウトを示している。
第21(b)図及び第21(c)図は、それぞれ第21(a)図のXXIa−XXIa線断面図及び第21(a)図のXXIb−XXIb線断面図であり、上記強誘電体キャパシタ121aの断面構造を示している。
第22(a)図は、本発明の実施の形態22による強誘電体メモリ装置122を説明する図であり、メモリセルを構成する強誘電体キャパシタ122aの電極のレイアウトを示している。
第22(b)図及び第22(c)図は、それぞれ第22(a)図のXXIIa−XXIIa線断面図及び第22(a)図のXXIIb−XXIIb線断面図であり、上記強誘電体キャパシタ122aの断面構造を示している。
第23(a)図は、本発明の実施の形態23による強誘電体メモリ装置123を説明する図であり、メモリセルを構成する強誘電体キャパシタ123aの電極のレイアウトを示している。
第23(b)図及び第23(c)図は、それぞれ第23(a)図のXXIIIa−XXIIIa線断面図及び第23(a)図のXXIIIb−XXIIIb線断面図であり、上記強誘電体キャパシタ123aの断面構造を示している。
第24(a)図は、本発明の実施の形態24による強誘電体メモリ装置124を説明する図であり、メモリセルを構成する強誘電体キャパシタ124aの電極のレイアウトを示している。
第24(b)図及び第24(c)図は、それぞれ第24(a)図のXXIVa−XXIVa線断面図及び第24(a)図のXXIVb−XXIVb線断面図であり、上記強誘電体キャパシタ124aの断面構造を示している。
第25(a)図は、従来の強誘電体メモリ装置100を説明する図であり、メモリセルを構成する強誘電体キャパシタ100aの電極のレイアウトを示している。
第25(b)図は、第25(a)図のXXVa−XXVa線断面図であり、上記強誘電体キャパシタ100aの断面構造を示している。
第26(a)図は、従来の強誘電体メモリ装置200を説明する図であり、メモリセルを構成する強誘電体キャパシタ200aの電極のレイアウトを示している。
第26(b)図及び第26(c)図は、第26(a)図のXXVIa−XXVIa線断面図及び第26(a)図のXXVIb−XXVIb線断面図であり、上記強誘電体キャパシタ200aの断面構造を示している。
(実施の形態1)
第1(a)図は、本発明の実施の形態1による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第1(b)図は、第1(a)図のIa−Ia線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態1の強誘電体メモリ装置101は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタを構成する強誘電体層のエッジより内側に位置しているメモリセル構造を有するものである。
具体的に説明すると、強誘電体メモリ装置101のメモリセルアレイ(図示せず)上では、第1の方向(横方向)D1及び第2の方向(縦方向)D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ101aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、該下部電極2上に形成された強誘電体層3と、該強誘電体層3上に形成された上部電極4とから構成されている。
ここで、上記メモリセルキャパシタ101aを構成する下部電極2は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
上記強誘電体層3は、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう第2の方向D2に延びている。この強誘電体層3の、第2の方向D2に平行な左右のエッジ31a及び32aは、強誘電体層3の下側に位置する複数の下部電極2の、第2の方向D2に平行な左右のエッジ21a及び22aと一致、あるいはほぼ一致している。
上記上部電極4は、上記強誘電体層3と同様、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう第2の方向D2に延びるプレート電極となっている。この上部電極4の、第2の方向D2に平行な左右のエッジ41a及び42aはそれぞれ、上記強誘電体層3の左右のエッジ31a及び32aよりその内側の位置している。
次に、メモリセルキャパシタ101aの下部電極2、強誘電体層3、及び上部電極4を加工する方法について簡単に説明する。
基板上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト1を形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。なお、このときの下部電極層の加工は、下部電極層を、上部電極4の延びる第2の方向D2と垂直な第1の方向D1に平行なストライプ状となるよう加工し、各下部電極2を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨る帯状形状にパターニングすることも可能である。
さらに、その上に強誘電体層及び上部電極層を順次形成し、これらをそれぞれ別のマスクで加工する。このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。つまり、上部電極層の加工に用いるマスクの幅、つまり電極加工マスクの第1の方向D1における寸法は、強誘電体層の加工に用いるマスクの幅、つまり強誘電体加工マスクの第1の方向D1における寸法より小さい。
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極2に跨る帯状の強誘電体層3を形成するという方法(第1の加工方法)を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3と、該強誘電体層3と同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法(第2の加工方法)を用いることができる。
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えばストライプ状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法(第3の加工方法)も用いることができる。
このように本実施の形態1では、メモリセルを、メモリセルキャパシタの上部電極のエッジがその強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
また、強誘電体層をマスク加工するときに、先に加工された例えばストライプ状の下部電極も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクで行うことが可能であるという効果もある。つまり、下部電極の加工マスクと強誘電体加工マスクとのマスクずれの影響なく、下部電極の大きさを確保したメモリセル構成を実現可能である。
(実施の形態2)
第2(a)図は、本発明の実施の形態2による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第2(b)図は、第2(a)図のIIa−IIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態2は、上記実施の形態1における隣接する2本のプレート電極に一つの強誘電体層を対応させた、実施の形態1の応用例であって、実施の形態1における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3bとしたものである。従って、この実施の形態2のメモリセル構造は、上部電極4の、縦方向(第2の方向)D2に沿った左右のエッジ4a及び4bが、強誘電体層3bの縦方向D2に沿った左右のエッジ3b1及び3b2より内側に位置する構造となっている。
なお、この実施の形態2では、下部電極層の加工時には、各メモリセルキャパシタの下部電極2の、縦方向の左右のエッジの一方は加工せずに、下部電極層の加工時に加工しなかった下部電極のエッジを、強誘電体層の加工の際に加工するようにしている。これにより、強誘電体層を加工しない部分で、メモリセルキャパシタの配置間隔を小さくしてメモリセル面積縮小を可能とするものである。
具体的に説明すると、この実施の形態2の強誘電体メモリ装置102のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ102aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、該下部電極2上に形成された強誘電体層3bと、該強誘電体層3b上に形成された上部電極4とから構成されている。
ここで、上記下部電極2は、実施の形態1におけるものと同一のものであり、下部電極2は、コンタクト部1を介して、メモリセルトランジスタの活性領域(図示せず)に接続されている。
上記強誘電体層3bは、第2の方向D2に沿った、隣接する2つのメモリセル列に共通するものであり、第2の方向D2に沿って並ぶ、隣接する2つの下部電極列に跨る形状となっている。この強誘電体層3bの、第2の方向D2に平行な左エッジ31aは、強誘電体層3bの下側に相対向して位置する2つの下部電極列の左側列の下部電極2の、第2の方向D2に平行な左エッジ21aと一致、あるいはほぼ一致している。この強誘電体層3bの、第2の方向D2に平行な右エッジ32aは、強誘電体層3bの下側に相対向して位置する2つの下部電極列の右側列の下部電極2の、第2の方向D2に平行な右エッジ22aと一致、あるいはほぼ一致している。
上記上部電極4は、実施の形態1におけるものと同一のものであり、この上部電極4の、第2の方向D2に平行な左右のエッジ41a及び42aはそれぞれ、上記強誘電体層3bの左右のエッジ31a及び32aより内側に位置している。
次に、メモリセルキャパシタ101aの下部電極2、強誘電体層3b、及び上部電極4を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部1を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。このとき、下部電極層は、第1の方向D1に沿って並ぶ隣接する2つのコンタクト部1にまたがる部分に分離されるよう、加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向D2に沿って並ぶ2列の下部電極2に跨る幅広の帯状強誘電体層3bを形成するという方法(第1の加工方法)を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3と、該強誘電体層3と同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法(第2の加工方法)を用いることができる。
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えば、隣接する2つのコンタクト部1にまたがる帯状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法(第3の加工方法)も用いることができる。
このように本実施の形態2では、実施の形態1と同様に、メモリセルを、メモリセルキャパシタの上部電極4の左右のエッジをその強誘電体層3bのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
また、強誘電体層をマスク加工するときに、先に加工された例えば帯状の下部電極層も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクを用いて行うことが可能であるという効果もある。
さらに、この実施の形態2では、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態1よりメモリセル面積縮小が可能であるという効果がある。
なお、上記実施の形態2では、強誘電体層を2本のプレート線にまたがるよう加工しているが、強誘電体層は、3本以上のプレート線にまたがるよう加工してもよい。
(実施の形態3)
第3(a)図は、本発明の実施の形態3による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第3(b)図は、第3(a)図のIIIa−IIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態3の強誘電体メモリ装置103は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、メモリセルキャパシタの下電極層のエッジもその強誘電体層のエッジより内側に位置するメモリセル構造を有するものである。
具体的に説明すると、強誘電体メモリ装置103のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ103aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3cと、該強誘電体層3c上に形成された上部電極4cとから構成されている。
ここで、上記下部電極2cは、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2cは、メモリセルアレイ上でマトリクス状に配列されており、各下部電極2cは、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、実施の形態1と同様、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
上記強誘電体層3cは、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2cに跨るよう第2の方向D2に延びている。この強誘電体層3cの、第2の方向D2に平行な左右のエッジ31c及び32cは、強誘電体層3の下側に位置する複数の下部電極2cの、第2の方向D2に平行な左右のエッジ21c及び22cの外側に位置している。
上記上部電極4cは、上記強誘電体層3cと同様、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2cに跨るよう第2の方向D2に延びるプレート電極となっている。この上部電極4cの、第2の方向D2に平行な左右のエッジ41c及び42cはそれぞれ、上記強誘電体層3cの左右のエッジ31c及び32cより内側であって、上記上部電極2cの左右のエッジ21c及び22cの外側に位置している。
次に、メモリセルキャパシタ101aの下部電極2c、強誘電体層3c、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極4cを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極2cに跨る帯状の強誘電体層3cを形成するという方法(第1の加工方法)を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3cと、該強誘電体層3cと同じ平面パターンを有する上部電極層を形成し、その後、該上部電極層を電極加工マスクを用いて加工して上部電極4cを形状する方法(第2の加工方法)を用いることができる。
このように本実施の形態3ではメモリセルを、実施の形態1と同様に、上部電極4cのエッジ41c及び42cが、強誘電体層3cのエッジ31c及び32cより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを起こりにくくすることができるという効果がある。
また、この実施の形態3では、実施の形態1とは異なり、下部電極2cのエッジ21c及び22cが、強誘電体層3cのエッジ31c及び32cより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
(実施の形態4)
第4(a)図は、本発明の実施の形態4による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第4(b)図は、第4(a)図のIVa−IVa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態4は、上記実施の形態3における隣接する2本のプレート電極に一つの強誘電体層を対応させた、実施の形態3の応用例であって、実施の形態3における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3dとしたものである。従って、この実施の形態4のメモリセル構造は、上部電極4cの、縦方向(第2の方向)D2に沿った左右のエッジ41c及び42cが、強誘電体層3dの縦方向D2に沿った左右のエッジ31d及び32dより内側に位置し、下部電極2cの、縦方向(第2の方向)D2に沿った左右のエッジ21c及び22cが、強誘電体層3dの縦方向D2に沿った左右のエッジ31d及び32dより内側に位置する構造となっている。
具体的に説明すると、この実施の形態4の強誘電体メモリ装置104のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ104aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3dと、該強誘電体層3d上に形成された上部電極4cとから構成されている。
ここで、上記下部電極2cは、実施の形態3におけるものと同一のものであり、下部電極2cは、コンタクト部1を介して、メモリセルトランジスタの活性領域(図示せず)に接続されている。
上記強誘電体層3dは、第2の方向D2に沿った、隣接する2つのメモリセル列に共通するものであり、第2の方向D2に沿って並ぶ、隣接する2つの下部電極列に跨る形状となっている。この隣接する2列の下部電極の第2の方向D2に平行な左右のエッジ21c及び22cは、強誘電体層3dの、第2の方向D2に平行な左右のエッジ31d、32dの内側に位置している。
上記上部電極4cは、実施の形態3におけるものと同一のものであり、この上部電極4cの、第2の方向D2に平行な左右のエッジ41c及び42cはそれぞれ、上記強誘電体層3dの左右のエッジ31c及び32cより内側の位置している。
次に、メモリセルキャパシタ103aの下部電極2c、強誘電体層3d、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部1を、実施の形態3と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極4cを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向D2に沿って並ぶ2列の下部電極2に跨る幅広の帯状強誘電体層3dを形成するという方法(第1の加工方法)を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3dと、該強誘電体層3dと同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極4cを形状する方法(第2の加工方法)を用いることができる。
このように本実施の形態4では、メモリセルを、メモリセルキャパシタの上部電極4cの左右のエッジがその強誘電体層3dのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
また、この実施の形態4では、実施の形態1とは異なり、下部電極2cのエッジ21c及び22cが、強誘電体層3dのエッジ31d及び32dより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
さらに、この実施の形態4では、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態3に比べてよりメモリセル面積縮小が可能であるという効果がある。
(実施の形態5)
第5(a)図は、本発明の実施の形態5による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第5(b)図は、第5(a)図のVa−Va線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態5の強誘電体メモリ装置105は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置し、上部電極と下部電極の幅が同じあるいはほぼ同じであり、上部電極と下部電極が重なるよう同じ位置に位置しているメモリセル構造を有するものである。
具体的に説明すると、強誘電体メモリ装置105のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ105aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3と、該強誘電体層3上に形成された上部電極4とから構成されている。
ここで、上記下部電極2cは、実施の形態3におけるものと同一であり、下部電極2cは、実施の形態3と同様、コンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。また、上記強誘電体層3及び上部電極4は、実施の形態1におけるものと同一のものである。この強誘電体層3の、第2の方向D2に平行な左右のエッジ31a及び32aは、強誘電体層3の下側に位置する複数の下部電極2の、第2の方向D2に平行な左右のエッジ21a及び22aの外側に位置している。
この上部電極4の、第2の方向D2に平行な左右のエッジ41a及び42aはそれぞれ、上記強誘電体層3の左右のエッジ31a及び32aより内側に位置し、上記上部電極2cの左右のエッジ21c及び22cと同じ位置、あるいはほぼ同じ位置に位置している。
次に、メモリセルキャパシタ105aの下部電極2c、強誘電体層3、及び上部電極4を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く、下部電極の加工マスクと同じ幅あるいはほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態3と同様、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態5では、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。さらに、上部電極と下部電極の幅がほぼ同じで、かつこれらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
(実施の形態6)
第6(a)図は、本発明の実施の形態6による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第6(b)図は、第6(a)図のVIa−VIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態6は、上記実施の形態5における隣接する2本のプレート電極(上部電極)に一つの強誘電体層を対応させた、実施の形態5の応用例であって、実施の形態5における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層3を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3fとしたものである。
従って、ここでは、メモリセルキャパシタ106aは、上記上部電極4、強誘電体層3f、及び下部電極2cから構成されている。そして、この実施の形態6のメモリセル構造は、上部電極4の、縦方向(第2の方向)D2に沿った左右のエッジ41a及び42aが、強誘電体層3fの縦方向D2に沿った左右のエッジ31f及び32fより内側に位置し、下部電極2cの、縦方向(第2の方向)D2に沿った左右のエッジ21c及び22cが、強誘電体層3fの縦方向D2に沿った左右のエッジ31f及び32fより内側に位置し、上部電極と下部電極の幅がほぼ同じで、上部電極と下部電極とのメモリセルアレイ上での第1の方向D1における位置が同じである構造となっている。
次に、メモリセルキャパシタ106aの下部電極2c、強誘電体層3f、及び上部電極4を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部1を、実施の形態5と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、実施の形態4のように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態6では、メモリセルを、上部電極4の左右のエッジが強誘電体層3fの左右のエッジより内側に位置し、下部電極2cの左右のエッジが強誘電体層3fの左右のエッジより内側に位置しているので、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、上部電極と下部電極の幅がほぼ同じで、これらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
さらに、この実施の形態6では、強誘電体層3fを隣接する2列の下部電極2cにまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態5よりメモリセル面積縮小が可能であるという効果がある。
(実施の形態7)
第7(a)図は、本発明の実施の形態7による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第7(b)図は、第7(a)図のVIIa−VIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態7の強誘電体メモリ装置107は、実施の形態5における上部電極と下部電極とを第1の方向D1に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置している。
具体的に説明すると、強誘電体メモリ装置107のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ107aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2gと、該下部電極2g上に形成された強誘電体層3と、該強誘電体層3上に形成された上部電極4gとから構成されている。
ここで、上記下部電極2gは、実施の形態5の下部電極2cを、そのエッジ21c及び22cが強誘電体層3のエッジ31a及び32aの外側に出ないよう、第1の方向D1に沿って紙面左側へずらしたものである。上記強誘電体層3は、実施の形態5におけるものと同一のものである。上記上部電極4gは、実施の形態5の上部電極4を、そのエッジ41a及び42aが強誘電体層3のエッジ31a及び32aの外側に出ないよう、第1の方向D1に沿って紙面右側へずらしたものである。なお、21g及び22gは、下部電極2gの左右のエッジ、41g及び42gは、上部電極4gの左右のエッジである。
次に、メモリセルキャパシタ107aの下部電極2g、強誘電体層3、及び上部電極4gを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態3で説明したように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態7では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、上部電極と下部電極を第1の方向Dに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
(実施の形態8)
第8(a)図は、本発明の実施の形態8による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第8(b)図は、第8(a)図のVIIIa−VIIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態8は、上記実施の形態7における隣接する2本のプレート電極(つまり上部電極)に一つの強誘電体層を対応させた、実施の形態7の応用例であって、実施の形態7における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3hとしたものである。
従って、ここでは、メモリセルキャパシタ108aは、上記上部電極4g、強誘電体層3h、及び下部電極2gにより構成されている。また、この実施の形態8のメモリセル構造は、上部電極4gの、縦方向(第2の方向)D2に沿った左右のエッジ41g及び42gが、強誘電体層3hの縦方向D2に沿った左右のエッジ31h及び32hより内側に位置し、下部電極2gの、縦方向(第2の方向)D2に沿った左右のエッジ21g及び22gが、強誘電体層3hの縦方向D2に沿った左右のエッジ31h及び32hより内側に位置する構造となっている。
次に、メモリセルキャパシタ108aの下部電極2g、強誘電体層3h、及び上部電極4gを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部1を、実施の形態7と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2gとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く下部電極の加工マスクとほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態4のように上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態8では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、上部電極と下部電極を第1の方向Dに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
さらに、この実施の形態8では、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態7よりメモリセル面積縮小が可能であるという効果がある。
(実施の形態9)
第9(a)図は、本発明の実施の形態9による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第9(b)図は、第9(a)図のIXa−IXa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態9の強誘電体メモリ装置109は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジの一部が、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致して位置するメモリセル構造を有するものである。
具体的に説明すると、この実施の形態9の強誘電体メモリ装置109のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ109aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3iと、該強誘電体層3i上に形成された上部電極4cとから構成されている。
ここで、上記下部電極2cは、実施の形態3におけるものと同一のものであり、下部電極2cは、コンタクト部1を介して、メモリセルトランジスタの活性領域(図示せず)に接続されている。
上記強誘電体層3iは、第2の方向D2に沿った、隣接する2つのメモリセル列に共通するものであり、第2の方向D2に沿って並ぶ、隣接する2つの下部電極列に跨る形状となっている。この隣接する2列の下部電極の第2の方向D2に平行な左右のエッジ21c及び22cは、強誘電体層3iの、第2の方向D2に平行な左右のエッジ31i、32iの内側に位置している。
上記上部電極4cは、実施の形態3におけるものと同一のものであり、この上部電極4cの、第2の方向D2に平行な左右のエッジ41c及び42cはそれぞれ、上記強誘電体層3iの左右のエッジ31i及び32iよりその内側の位置している。
次に、メモリセルキャパシタ109aの下部電極2c、強誘電体層3i、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部1を、実施の形態3と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。強誘電体層のエッジと上部電極のエッジとが一致している部分では、強誘電体層加工時に上部電極も同時に加工可能である。
このように本実施の形態9では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、この実施の形態9では、実施の形態8と同様、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態8と同様、よりメモリセル面積縮小が可能であるという効果がある。
(実施の形態10)
第10(a)図は、本発明の実施の形態10による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第10(b)図は、第10(a)図のXa−Xa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態10の強誘電体メモリ装置110は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、かつ下部電極のエッジとほぼ同じ位置に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致しているメモリセル構造を有するものである。
言い換えると、この実施の形態10のメモリセル構造は、実施の形態9における、1つの強誘電体層3iに下側に位置する2列の下部電極の間隔を、左側列の下部電極の右側エッジ22jと、右側列の下部電極の左側エッジ21jとが、それぞれ、強誘電体層3i上の隣接する2列の左列の上部電極4cの右側エッジ42cと、隣接する2列の右側列の上部電極4cの左側エッジ42cとに一致するよう、狭めたものである。
ここで、各メモリセルを構成するメモリセルキャパシタ110aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2jと、該下部電極2j上に形成された強誘電体層3iと、該強誘電体層3i上に形成された上部電極4cとから構成されている。
次に、メモリセルキャパシタ110aの下部電極2j、強誘電体層3i、及び上部電極4jを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2jとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
また、強誘電体層のエッジと一致している上部電極のエッジは、強誘電体層加工時に加工可能である。
このように本実施の形態10では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
また、強誘電体層上の上部電極の相対向するエッジの位置が、強誘電体層の下側の2列の下部電極の相対向するエッジの位置とがほぼ一致しているため、メモリセルサイズを小さくできるという効果がある。
(実施の形態11)
第11(a)図は、本発明の実施の形態11による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第11(b)図は、第11(a)図のXIa−XIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態11の強誘電体メモリ装置111は、実施の形態5における上部電極と下部電極とを、第1の方向(横方向)D1に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極の右側エッジが強誘電体層の右側エッジより内側に位置し、上部電極の左側エッジが強誘電体層の左側エッジと一致し、下電極層の左側エッジが強誘電体層の左側エッジより内側に位置し、上部電極の右側エッジが強誘電体層の右側エッジと一致している。
具体的に説明すると、強誘電体メモリ装置111のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ111aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2jと、該下部電極2j上に形成された強誘電体層3jと、該強誘電体層3j上に形成された上部電極4jとから構成されている。
ここで、上記下部電極2jは、実施の形態5の下部電極2cを、その右側エッジ21cが強誘電体層3の右側エッジ31aに一致するよう、第1の方向D1に沿って紙面右側へずらしたものである。上記強誘電体層3jは、実施の形態5における強誘電体層3の幅を小さくしたものである。上記上部電極4jは、実施の形態5の上部電極4を、その左側エッジ41aが強誘電体層3の左側エッジ31aに一致するよう、第1の方向D1に沿って紙面左側へずらしたものである。なお、21j及び22jは、下部電極2jの左側及び右側のエッジ、41j及び42jは、上部電極4jの左側及び右側のエッジである。
次に、メモリセルキャパシタ111aの下部電極2j、強誘電体層3j及び上部電極4jを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2jとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
強誘電体層のエッジと上部電極のエッジとが一致する部分では、強誘電体層加工時に上部電極も同時に加工可能である。
このように本実施の形態11では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
また、上部電極と下部電極を第1の方向Dに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
(実施の形態12)
第12(a)図は、本発明の実施の形態12による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第12(b)図は、第12(a)図のXIIa−XIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態12の強誘電体メモリ装置112は、実施の形態8の強誘電体メモリ装置108のより具体的なものであり、第12(a)図及び第12(b)図では、実施の形態8の強誘電体メモリ装置108のメモリセルトランジスタや、ビット線などメモリセルアレイが示されている。
具体的に説明すると、強誘電体メモリ装置112のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。このメモリセルアレイ上では、メモリセルの配列方向D2に沿ってワード線11が複数配列され、メモリセルの配列方向D1に沿ってビット線12が複数配列されている。上記ワード線11の、メモリセルトランジスタの活性領域上に位置する部分は、該メモリセルトランジスタのゲート電極となっており、また、上記ビット線12は、ビット線コンタクト部13を介して上記メモリセルトランジスタの活性領域に接続されている。
各メモリセルを構成するメモリセルキャパシタ112aは、基板10上に絶縁膜(図示せず)を介して形成された下部電極2gと、該下部電極2g上に形成された強誘電体層3hと、該強誘電体層3h上に形成された上部電極4gとから構成されている。ここで、上記下部電極2g、強誘電体層3h、及び上部電極4gは、実施の形態8におけるものと同一である。
次に、メモリセルキャパシタ112aの下部電極2g、強誘電体層3h、及び上部電極4gを加工する方法について簡単に説明する。
まず、基板10の表面領域にメモリセルトランジスタの活性領域(図示せず)を形成し、基板10上にゲート絶縁膜(図示せず)を介してワード線12を形成する。さらに、層間絶縁膜を形成し、該層間絶縁膜にビット線コンタクト部13を形成し、その後、ビット線コンタクト部13につながるようビット線11を形成する。
そして、さらに層間絶縁膜を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2gとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態12では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジの内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
また、上部電極と下部電極を第1の方向Dに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
さらに、この実施の形態12では、実施の形態8と同様、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態8と同様に、よりメモリセル面積縮小が可能であるという効果がある。
なお、本実施の形態8では、ビット線をメモリセルキャパシタより下側に配置しているが、ビット線は、メモリセルキャパシタの上側に配置してもよい。
(実施の形態13)
第13(a)図は、本発明の実施の形態13による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第13(b)図及び第13(c)図は、それぞれ第13(a)図のXIIIa−XIIIa線断面図及び第13(a)図のXIIIb−XIIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。なお、以下、強誘電体キャパシタはメモリセルキャパシタという。
本実施の形態13の強誘電体メモリ装置113は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態13では、強誘電体メモリ装置のメモリセルは、メモリセルの配列方向D2に沿って、メモリセルキャパシタの複数の下部電極2上にこれらの下部電極2にまたがるよう溝部を形成し、該溝部内及びその周辺領域に下地電極層5、強誘電体層3m、及び上部電極4mを形成したメモリセル構造とし、メモリセルキャパシタの容量を大きくするものである。
具体的に説明すると、強誘電体メモリ装置113のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ113aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる帯状溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3mと、該強誘電体層3m上に形成された上部電極4mとから構成されている。
ここで、上記メモリセルキャパシタ113aを構成する下部電極2は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
また、上記下部電極上に形成された層間絶縁膜(図示せず)には、複数の下部電極2にまたがるよう帯状開孔(以下溝部ともいう。)が形成されており、上記下地電極層5は、帯状開孔内の下部電極2が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層3mは、上記下地電極層5の上に形成されている。
ここで、強誘電体層3m及び下地電極層5は各メモリセルキャパシタ毎に独立したものである。
上記上部電極4mは、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層3m上に、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう形成されている。
なお、図中、113bは、複数のメモリセルキャパシタ113aにまたがる、第2の方向D2に沿って延びる溝部である。
次に、メモリセルキャパシタ113の下部電極2、下地電極層5、強誘電体層3m、及び上部電極4mを加工する方法について簡単に説明する。
基板(図示せず)上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト部1を形成する。
上記のようにコンタクト部1を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。
その後、全面に層間絶縁膜(図示せず)を形成し、該層間絶縁膜に第2の方向D2に沿って前記下部電極2まで到達するように溝部を形成し、その上に立体構造用の下地電極層5を形成する。さらに、下地電極層上に強誘電体層3を形成し、この状態で、強誘電体層及び下地電極層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。
次に、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。この際、先にストライプ状に加工した強誘電体層及び下地電極層を、各メモリセルキャパシタに対応するよう加工する。
これによって、本実施の形態13のメモリセル構造を有するメモリセルが形成される。
このように本実施の形態13では、下部電極2の加工に横方向D1のストライプ状のマスクを用い、上部電極4mの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
この結果、本実施の形態13では、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
(実施の形態14)
第14(a)図は、本発明の実施の形態14による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第14(b)図及び第14(c)図は、それぞれ第14(a)図のXIVa−XIVa線断面図及び第14(a)図のXIVb−XIVb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態14の強誘電体メモリ装置114は、実施の形態13の強誘電体メモリ装置113の、上部電極4mおよび強誘電体層3mの第1の方向D1及び第2の方向D2における寸法を、下部電極2及び下地電極層5の第1の方向D1及び第2の方向D2における寸法より相対的に大きくし、これにより上部電極と下部電極との間での電流リークを抑制する構造としたものである。
具体的には、本実施の形態14のメモリセルキャパシタ114aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2nと、複数の下部電極2nにまたがる帯状溝部内及びその周辺部上に形成された下地電極層5nと、該下地電極層5n上に形成された強誘電体層3mと、該強誘電体層3m上に形成された上部電極4mとから構成されている。ここで、下部電極2nの横方向D1の寸法及び縦方向D2の寸法は、下地電極層5nの横方向D1の寸法及び縦方向D2の寸法と一致しており、下部電極2nの横方向D1の寸法及び縦方向D2の寸法は、強誘電体層3mの横方向D1の寸法及び縦方向D2の寸法より小さい。また、上記上部電極4mの横方向D1の寸法は、強誘電体層3mの横方向D1の寸法と一致している。
なお、図中、114bは、複数のメモリセルキャパシタ114aにまたがる、第2の方向D2に沿って延びる溝部である。
次に、メモリセルキャパシタ114aの下部電極2n、下地電極層5n、強誘電体層3m、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態14では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そしてコンタクト部1を形成した後、下部電極層を形成し、この上部に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2n及び下地電極層5nを形成する。
この後、全面に強誘電体層を形成し、強誘電体層を、先に加工した下部電極2nの矩形形状よりも大きな矩形形状となるよう加工して強誘電体層3mを形成する。
その後、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。
これにより本実施の形態14の強誘電体メモリ装置114におけるメモリセル114aが形成される。
このように本実施の形態14では、下部電極2nの縦横のサイズより強誘電体層3mの縦横のサイズを大きくしたので、上部電極と下部電極との間での電流リークが生じないメモリセル構造を実現できる。
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
(実施の形態15)
第15(a)図は、本発明の実施の形態15による強誘電体メモリ装置115を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第15(b)図及び第15(c)図は、それぞれ第15(a)図のXVa−XVa線断面図及び第15(a)図のXVb−XVb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態15の強誘電体メモリ装置115は、実施の形態13の強誘電体メモリ装置113における強誘電体層3mを、その上部電極4mと同時に加工して、強誘電体層3mの平面パターンを、上部電極4の平面パターンと同じにしたものである。従って、この実施の形態15のメモリセル構造は、強誘電体層3oの縦方向D2の寸法が下部電極2の縦方向の寸法よりも大きくなって、上部電極と下部電極との間での電流リークを抑制する構造となっている。
具体的には、本実施の形態15のメモリセルキャパシタ115aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3oと、該強誘電体層3o上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1の寸法及び縦方向D2の寸法は、下地電極層5の横方向D1の寸法及び縦方向D2の寸法と一致しており、下部電極2の横方向D1の寸法は、強誘電体層3oの横方向D1の寸法と一致しており、強誘電体層3oの縦方向D2の寸法は下部電極2の縦方向D2の寸法より大きくなっている。また、上記上部電極4mの横方向D1及び縦方向D2の寸法は、強誘電体層3oの横方向D1及び縦方向D2の寸法と一致している。
なお、図中、115bは、複数のメモリセルキャパシタ115aにまたがる、第2の方向D2に沿って延びる溝部である。
次に、メモリセルキャパシタ115aの下部電極2、下地電極層5、強誘電体層3o、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態15では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2及び下地電極層5を形成する。
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、強誘電体層3o及び上部電極4mを形成する。
これにより本実施の形態15の強誘電体メモリ装置115におけるメモリセル115aが形成される。
このように本実施の形態15では、下部電極の縦方向のサイズより強誘電体層の縦方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
(実施の形態16)
第16(a)図は、本発明の実施の形態16による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第16(b)図及び第16(c)図は、それぞれ第16(a)図のXVIa−XVIa線断面図及び第16(a)図のXVIb−XVIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態16の強誘電体メモリ装置116は、実施の形態15の強誘電体メモリ装置115における下部電極2の横方向D1の幅を上部電極4mの横方向D1の幅より小さくしたものである。この実施の形態16の下部電極2nは、立体構造用の下地電極層5と電気的に接続されたものであればよい。本実施の形態16は、下部電極2nを小さくすることによって、製造工程にて、異なる下部電極2nの間でのショートなどの問題を改善することができるものである。
具体的には、本実施の形態16のメモリセルキャパシタ116aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2nと、複数の下部電極2nにまたがる溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3oと、該強誘電体層3o上に形成された上部電極4mとから構成されている。ここで、下部電極2nの横方向D1の寸法は、下地電極層5の横方向D1の寸法より小さく、下部電極2nの縦方向D2の寸法は、下地電極層5の縦方向D2の寸法と一致している。下部電極2の横方向D1の寸法は、強誘電体層3oの横方向D1の寸法より小さい。また、上記上部電極4mの横方向D1及び縦方向D2の寸法は、強誘電体層3oの横方向D1及び縦方向D2の寸法と一致している。
なお、図中、116bは、複数のメモリセルキャパシタ116aにまたがる、第2の方向D2に沿って延びる溝部である。
次に、メモリセルキャパシタ116aの下部電極2n、下地電極層5、強誘電体層3o、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態16では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、一旦この下部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。
その後、全面に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2及び下地電極層5を形成する。
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、強誘電体層3o及び上部電極4mを形成する。
このように本実施の形態16では、下部電極の横方向のサイズより強誘電体層の横方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
また、下部電極2の横方向D1のサイズを小さくすることによって、製造工程にて、異なる下部電極2間でのショートなどの問題を改善する抑制することができる。
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
(実施の形態17)
第17(a)図は、本発明の実施の形態17による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタ117aの電極のレイアウトを示している。第17(b)図及び第17(c)図は、それぞれ第17(a)図のXVIIa−XVIIa線断面図及び第17(a)図のXVIIb−XVIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態17の強誘電体メモリ装置117は、実施の形態15の強誘電体メモリ装置115における強誘電体層を、メモリセルアレイ上の全面に広がる構造として、上部電極と下部電極と間での電流リークを抑制するものである。
具体的には、本実施の形態17のメモリセルキャパシタ117aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1及び縦方向D2の寸法は、下地電極層5の横方向D1及び縦方向D2の寸法と一致している。また、上記上部電極4mの横方向D1の寸法は、下部電極4mの横方向D1の寸法と一致している。強誘電体層3qは、横方向D1及び縦方向D2とも、メモリセルアレイ上の全面にわたって広がった構造となっている。
次に、メモリセルキャパシタ117aの下部電極2、下地電極層5、強誘電体層3q、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態17では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を各メモリセル毎に対応する矩形形状に加工する。
そして、全面に強誘電体層3q及び上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、上部電極4mを形成する。
これにより本実施の形態17の強誘電体メモリ装置117におけるメモリセル構造が形成される。
このように本実施の形態17では、上部電極のサイズより強誘電体層のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
また、上部電極4mと下地電極層5との位置関係がマスクずれによって左右方向に変化した場合でも、各メモリセルの容量は同じものとなる。また、上部電極4mと下地電極層5との位置関係が変動しないようにすることによりメモリセルの容量値も安定させることができる。
(実施の形態18)
第18(a)図は、本発明の実施の形態18による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第18(b)図及び第18(c)図は、それぞれ第18(a)図のXVIIIa−XVIIIa線断面図及び第18(a)図のXVIIIb−XVIIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態18の強誘電体メモリ装置118は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態18の強誘電体メモリ装置118は、メモリセルを、メモリセルキャパシタの下部電極2上に横方向D1に沿った溝部を形成し、該溝部内及びその周辺領域に下地電極層5r、強誘電体層3r、及び上部電極4rを形成してなるメモリセル構造とし、メモリセルキャパシタの容量を大きくしたものである。
具体的に説明すると、強誘電体メモリ装置118のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ118aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる帯状溝部内及びその周辺部上に形成された下地電極層5rと、該下地電極層5r上に形成された強誘電体層3rと、該強誘電体層3r上に形成された上部電極4rとから構成されている。
ここで、上記メモリセルキャパシタ118aを構成する下部電極2は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
また、上記下部電極2上に形成された層間絶縁膜(図示せず)には、第1の方向D1に沿って、複数の下部電極2にまたがるよう帯状開孔(溝部)が形成されており、上記下地電極層5rは、溝部内の下部電極2が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層3rは、上記下地電極層5rの上に形成されている。
ここで、強誘電体層3r及び下地電極層5rは各メモリセルキャパシタ毎に独立したものである。
上記上部電極4rは、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層3r上に、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう形成されている。
なお、図中、118bは、各メモリセルキャパシタ118aにおける、第1の方向D1に沿った溝部である。
次に、メモリセルキャパシタ118aの下部電極2、下地電極層5r、強誘電体層3r、及び上部電極4rを加工する方法について簡単に説明する。
基板(図示せず)上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト1を形成する。
上記のようにコンタクト1を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。
この上に層間絶縁膜を形成し、該層間絶縁膜に第1の方向D1に沿って前記下部電極2まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。さらに、下地電極層上に強誘電体層を形成し、この状態で、強誘電体層及び下地電極層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。
次に、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。これによって、本実施の形態18の強誘電体メモリ装置118におけるメモリセル構造が形成される。
このように本実施の形態18では、下部電極2の加工に横方向D1のストライプ状のマスクを用い、上部電極4rの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
また、本実施の形態18では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
(実施の形態19)
第19(a)図は、本発明の実施の形態19による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第19(b)図及び第19(c)図は、それぞれ第19(a)図のXIXa−XIXa線断面図及び第19(a)図のXIXb−XIXb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態19の強誘電体メモリ装置119は、実施の形態18の強誘電体メモリ装置118における、下部電極2s及び立体用の下地電極層5sの縦横のサイズを、強誘電体層3rの縦横のサイズよりも小さくしたものである。
具体的には、本実施の形態19のメモリセルキャパシタ119aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2sと、下部電極2s上の層間絶縁膜に形成された溝部内及びその周辺部上に形成された下地電極層5sと、該下地電極層5s上に形成された強誘電体層3rと、該強誘電体層3r上に形成された上部電極4rとから構成されている。ここで、下部電極2sの横方向D1及び横方向D2の寸法は、下地電極層5の横方向D1及び縦方向D2の寸法と一致している。下部電極2sの横方向D1及び縦方向D2の寸法は、強誘電体層3rの横方向D1及び縦方向D2の寸法より小さい。
なお、図中、119bは、各メモリセルキャパシタ119aにおける、第1の方向D1に沿った溝部である。
次に、メモリセルキャパシタ119aの下部電極2s、下地電極層5s、強誘電体層3r、及び上部電極4rを加工する方法について簡単に説明する。
この実施の形態19では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2sを形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D1に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、下部電極2sと同じ矩形形状となるよう加工して下地電極層5sを形成する。
さらに、強誘電体層3を形成し、該強誘電体層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。
次に、上部電極層を形成し、該上部電極層及び強誘電体層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、強誘電体層3r及び上部電極4rを形成する。
これによって、本実施の形態19の強誘電体メモリ装置119におけるメモリセル構成が形成される。
このように本実施の形態19では、下地電極層5sの縦横のサイズを強誘電体層3rの縦横のサイズよりも小さくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構成を実現することができる。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
また、本実施の形態19では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
(実施の形態20)
第20(a)図は、本発明の実施の形態20による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第20(b)図及び第20(c)図は、それぞれ第20(a)図のXXa−XXa線断面図及び第20(a)図のXXb−XXb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態20の強誘電体メモリ装置120は、実施の形態18の強誘電体メモリ装置118における強誘電体層の平面パターンを、強誘電体メモリ装置118における上部電極4rの平面パターンと同じパターンとしたものである。また、この実施の形態20では、強誘電体層と上部電極とは同時にパターン加工して得られたものである。
具体的には、本実施の形態20のメモリセルキャパシタ120は、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2n、下部電極2n上の溝部内及びその周辺部上に形成された下地電極層5rと、該下地電極層5r上に形成された強誘電体層3tと、該強誘電体層3t上に形成された上部電極4tとから構成されている。ここで、下部電極2nの横方向D1の寸法は、下地電極層5rの横方向D1の寸法より小さく、下部電極2nの縦方向D2の寸法は、下地電極層5rの縦方向D2の寸法と一致している。下部電極2nの横方向D1の寸法は、強誘電体層3tの横方向D1の寸法より小さい。
なお、図中、120bは、各メモリセルキャパシタ120aにおける、第1の方向D1に沿った溝部である。
次に、メモリセルキャパシタ120aの下部電極2n、下地電極層5r、強誘電体層3t、及び上部電極4rを加工する方法について簡単に説明する。
この実施の形態20では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2nを形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D1に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、各メモリセルの下地電極5rとなるよう加工する。
さらに、強誘電体層及び上部電極層を形成し、該強誘電体層及び上部電極層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工して、強誘電体層3r及び上部電極4rを形成する。
これによって、本実施の形態20の強誘電体メモリ装置120におけるメモリセル構成が形成される。
このように本実施の形態20では、実施の形態18における強誘電体層及び上部電極層を同時にパターン加工して、キャパシタ強誘電体膜3t及び上部電極4rを形成するため、上部電極と下部電極との間での電流リークが発生しにくく、メモリセル構成を実現する加工が行ないやすく、さらにキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを、少ない工程数でもって得られるという効果がある。
(実施の形態21)
第21(a)図は、本発明の実施の形態21による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第21(b)図及び第21(c)図は、それぞれ第21(a)図のXXIa−XXIa線断面図及び第21(a)図のXXIb−XXIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態21の強誘電体メモリ装置121は、実施の形態18における強誘電体メモリ装置118の強誘電体層3rを、メモリセルアレイの全面に広がる構造としたものである。また、この実施の形態21のメモリセルキャパシタの加工工程は、実施の形態18のように強誘電体層を形成した後に、該強誘電体層をパターン加工するのではなく、強誘電体層と上部電極を形成した後に上部電極のみをパターン加工するものである。
具体的には、本実施の形態21のメモリセルキャパシタ121は、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2、該下部電極2上の溝部内及びその周辺部上に形成された下地電極層5rと、該下地電極層5r上に形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4rとから構成されている。ここで、下部電極2の横方向D1及び縦方向D2の寸法は、下地電極層5rの横方向D1及び縦方向D2の寸法と一致している。下部電極2の横方向D1の寸法は、上部電極4rの横方向D1の寸法と一致している。
なお、図中、121bは、各メモリセルキャパシタ121aにおける、第1の方向D1に沿った溝部である。
次に、メモリセルキャパシタ121aの下部電極2、下地電極層5r、強誘電体層3q、及び上部電極4rを加工する方法について簡単に説明する。
この実施の形態21では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D1に沿って下部電極まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。その後、該下地電極層を、各メモリセルの下地電極層5rとなるよう加工する。
さらに、強誘電体層3q及び上部電極層を形成し、該上部電極層のみ、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工して、上部電極4rを形成する。
これによって、本実施の形態21の強誘電体メモリ装置121におけるメモリセル構成が形成される。
このように本実施の形態21では、メモリセルアレイ上の全面に強誘電体層を残すので、上部電極と下部電極のリークがより発生しにくいメモリセル構造を実現することができる。
(実施の形態22)
第22(a)図は、本発明の実施の形態22による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第22(b)図及び第22(c)図は、それぞれ第22(a)図のXXIIa−XXIIa線断面図及び第22(a)図のXXIIb−XXIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態22の強誘電体メモリ装置122は、実施の形態13の強誘電体メモリ装置113における下地電極層5に代わる側面電極層5vを備えたものである。
つまり、実施の形態13では、下部電極2上の層間絶縁膜に形成された溝部内面及びその周辺部にキャパシタ下地電極層5を形成しているのに対し、この実施の形態22では、下部電極2上の層間絶縁膜に形成された溝部側面にのみ下地電極層を形成している。なお、上記溝部の底部にも下地電極層を形成することは可能であるが、本実施の形態では溝部の側面のみのに下地電極層を形成している。
具体的には、本実施の形態22のメモリセルキャパシタ122は、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2、複数の下部電極2にまたがる溝部の側壁に形成された下地電極層5vと、溝部内及びその周辺に下地電極層5vを覆うよう形成された強誘電体層3mと、該強誘電体層3m上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1及び縦方向D2の寸法は、強誘電体層3mの横方向D1及び縦方向D2の寸法と一致している。下部電極2の横方向D1の寸法は、上部電極4rの横方向D1の寸法と一致している。
なお、図中、122bは、各メモリセルキャパシタ122aにおける、第2の方向D2に沿った溝部である。
次に、メモリセルキャパシタ122aの下部電極2、下地電極層5v、強誘電体層3m、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態22では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D2に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向D2に沿った側面上に下地電極層を形成する。
さらに、全面に強誘電体層を形成し、該強誘電体層を第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。この際、該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層5vを形成する。そして、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。さらに、第1の方向D1に平行なストライプ状の強誘電体層を、上部電極4mの平面パターンに従って加工する。
これによって、本実施の形態22の強誘電体メモリ装置122におけるメモリセル構成が形成される。
このように本実施の形態22では、下部電極2の加工に横方向D1のストライプ状のマスクを用い、上部電極4mの加工に縦方向D2のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできるメモリセル構造を実現できる。
また、側面電極層5vを溝部の側面のみに形成しているため、上部電極層をパターン加工するときに、上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
(実施の形態23)
第23(a)図は、本発明の実施の形態23による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第23(b)図及び第23(c)図は、それぞれ第23(a)図のXXIIIa−XXIIIa線断面図及び第23(a)図のXXIIIb−XXIIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態23の強誘電体メモリ装置123は、実施の形態22の強誘電体メモリ装置122における強誘電体層3mに代わる、メモリセルアレイ全面に広がる強誘電体層3qを備えたものである。
具体的には、本実施の形態23のメモリセルキャパシタ123は、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2、第2の方向D2に沿って並ぶ複数の下部電極2にまたがる溝部の側壁に形成された側面電極層5vと、メモリセルアレイ全面に広がるよう形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1の寸法は、上部電極4mの横方向D1の寸法と一致している。
なお、図中、123bは、各メモリセルキャパシタ123aにおける、第2の方向D2に沿った溝部である。
次に、メモリセルキャパシタ123aの下部電極2、側面電極層5v、強誘電体層3q、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態23では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D2に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向D2に沿った側面にサイドウォールとしての電極層を形成する。該電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層5vを形成する。
その後全面の強誘電体層3q及び上部電極層を形成し、該上部電極層のみを、第1の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工して、上部電極4mを形成する。
これによって、本実施の形態23の強誘電体メモリ装置123におけるメモリセル構成が形成される。
このように本実施の形態23では、強誘電体膜を形成する前に、下地電極層を側面電極層になるようパターン加工し、その後強誘電体層及び上部電極層を形成し、上部電極層のみをパターン加工するので、実施の形態22で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層4と側面電極層5vの接触部が全くないメモリセル構造を実現することができる。
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
なお、上記実施の形態23では、メモリセルは、メモリセル上の強誘電体層を全て残した構造であるが、メモリセルは、強誘電体層を上部電極層と同じパターンで同時に加工した構造としても、上部電極層4と側面電極層5vの接触部が全くないメモリセル構造を実現することができる。
(実施の形態24)
第24(a)図は、本発明の実施の形態24による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第24(b)図及び第24(c)図は、それぞれ第24(a)図のXXIVa−XXIVa線断面図及び第24(a)図のXXIVb−XXIVb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態24の強誘電体メモリ装置124は、実施の形態22の強誘電体メモリ装置122における第2の方向D2に沿った溝型の立体メモリセル構造を、第1の方向D1に沿った溝型の立体メモリセル構造としたものである。
具体的には、本実施の形態24のメモリセルキャパシタ124aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、該下部電極2上の層間絶縁膜に形成された第1の方向D1に沿った溝部の側壁に形成された側面電極層5xと、メモリセルアレイ全面に広がるよう形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4xとから構成されている。ここで、下部電極2の横方向D1の寸法は、上部電極4xの横方向D1の寸法と一致している。
なお、図中、124bは、各メモリセルキャパシタ124aにおける、第1の方向D1に沿った溝部である。
次に、メモリセルキャパシタ124aの下部電極2、下地電極層5x、強誘電体層3q、及び上部電極4xを加工する方法について簡単に説明する。
この実施の形態24では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に横方向D1に沿って下部電極まで到達するように溝部を構成し、該溝部の、横方向D1に沿った側面にサイドウォールとしての下地電極層を形成する。該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層5xを形成する。
その後、全面に強誘電体層3q及び上部電極層を形成し、該上部電極層のみを、縦方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、縦方向D2に平行なストライプ状に加工して、上部電極4xを形成する。
これによって、本実施の形態24の強誘電体メモリ装置124におけるメモリセル構成が形成される。
このように本実施の形態24では、強誘電体膜を形成する前に、下地電極層を側面電極層となるようパターン加工し、その後、強誘電体層及び上部電極層を形成し、上部電極層をのみパターン加工して上部電極を形成するので、実施の形態22で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層4と側面電極層5xの接触部が全くないメモリセル構造を実現することができるものである。
また、本実施の形態24では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
なお、上記実施の形態22〜24では、下部電極2上の層間絶縁膜に形成された溝部の側面にのみ下地電極層を側面電極層5v、5xとして形成しているが、この側面電極層を形成する際には、上記溝部の側面だけでなく、該溝部底面に露出した下部電極の表面上にも下地電極層を形成するようにしてもよい。この場合、側面電極層を形成する工程と同じ工程で、該側面電極層と同じ組成の電極層が、溝部内の下部電極の露出面上にも形成されることとなり、該溝部の底面及び側面の電極層上に形成される強誘電体膜の特性を均一にできるという効果がある。
また、本発明の実施の形態は上述した実施の形態1から実施の形態24のものに限らず、もちろんこれらの実施の形態のメモリセル構造を併用したメモリセル構造も構成可能であり、このようなメモリセル構造も本発明に含まれるものである。
また、上記実施の形態では、メモリセルキャパシタの構造として平面型構造や溝型立体型構造について説明しているが、ホール型立体構造や円筒型立体構造についても本構成を適用することが可能である。
【技術分野】
【0001】
本発明は、強誘電体メモリ装置に関し、特にそのメモリセルキャパシタの構造に関するものである。
【背景技術】
【0002】
強誘電体メモリは、印加電圧の極性をデータとして保持する強誘電体キャパシタ(以下、メモリセルキャパシタともいう。)と、該メモリセルキャパシタに対するデータアクセスを行うアクセストランジスタ(以下、メモリセルトランジスタともいう。)とからなるメモリセル構造を有しており、このメモリセル構造の加工方法として、例えば、特開2002−198494号公報には、メモリキャパシタの上部電極とその強誘電体層とを同じマスクで加工するものが開示されている
【0003】
図25(a)は、従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図25(b)は、図25(a)のXXVa−XXVa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0004】
従来の強誘電体メモリ装置100は、メモリセルキャパシタ100aとメモリセルトランジスタ(図示せず)とからなるメモリセルを複数有している。上記強誘電体キャパシタ100aは、基板(図示せず)上に形成された下部電極12と、該下部電極12上に形成された強誘電体層13と、該強誘電体層13上に形成された上部電極14とから構成されている。
【0005】
ここで、各メモリセルキャパシタの下部電極12は、各メモリセルキャパシタ毎に独立した電極であり、強誘電体メモリ装置100のメモリセルアレイ(図示せず)上で、第1の方向(以下、横方向ともいう。)D1及び第2の方向(以下、縦方向ともいう。)D2に沿ってマトリクス状に配列されている。
【0006】
上記強誘電体層13は、縦方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向D2に沿って並ぶ複数の下部電極12に跨るよう縦方向D2に延びている。
【0007】
上記上部電極14は、上記強誘電体層13と同様、縦方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向D2に沿って並ぶ複数の下部電極12に跨るよう縦方向D2に延び、縦方向D2に沿った各下部電極列に対応するプレート電極となっている。
【0008】
次に上記メモリセル構造の加工工程について簡単に説明する。
まず、メモリセルトランジスタが形成された半導体基板(図示せず)上に絶縁膜(図示せず)を形成した後、該絶縁膜にコンタクト部1を形成し、さらに、全面に下部電極層を形成する。そして、該下部電極層をそれぞれのメモリキャパシタの下部電極12に分離されるよう加工し、その後、その上に強誘電体層と上部電極層を順次形成し、これらを同じマスクで加工して、強誘電体膜13と上記上部電極14であるプレート電極を形成する。
【0009】
このような従来のメモリセル構造の加工方法では、上部電極と強誘電体層を同じマスクで加工するために、上部電極と下部電極との間で電流リークが発生しないよう、図25(a)に示すように上部電極14をその幅が下部電極12の幅より大きくなるよう加工しなければならないという課題があった。この課題はメモリセルサイズの縮小の障害ともなるものである。
【0010】
つまり、上部電極14は、下部電極12の厚みにより凹凸のある下地上に配置されるため、上部電極14の加工条件などによっては、上部電極14の最小の配置間隔は、平坦な下地上に配置される下部電極12の最小の配置間隔に比べて、大きくする必要が生じる。この場合、メモリセルキャパシタの間隔、つまり上部電極14と下部電極12との重なった領域の配置間隔d12は、上部電極の最小の配置間隔d14と、上部電極の左右のエッジが下部電極の左右のエッジからはみ出した距離2・Δdとを足し合わせた寸法となる。この配置間隔d12(=d14+2・Δd)は、下部電極12の最小配置間隔に比べてかなり大きな間隔となってしまう。
【0011】
また、メモリセルキャパシタは、上記のように、基板上に下部電極、強誘電体層、及び上部電極を順次積層してなるプレーナ型の構造のものに限らず、立体型の構造のもの、つまり絶縁膜に形成した矩形形状の開口を有する凹部内に、下部電極、強誘電体層、及び上部電極を積層してなる立体構造のものもある。
【0012】
図26(a)は、メモリセルキャパシタを立体構造とした従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図26(b)及び図26(c)はそれぞれ、図26(a)のXXVIa−XXVIa線断面図及びXXVIb−XXVIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0013】
この強誘電体メモリ装置200は、立体構造のメモリセルキャパシタ200aとメモリセルトランジスタ(図示せず)とからなるメモリセルを複数有している。
【0014】
このような立体構造のメモリセルキャパシタ200aは、下部電極上の層間絶縁膜に、矩形形状の開口を有する、下部電極に達する貫通孔を形成し、該層間絶縁膜上に、下地電極層、強誘電体層、及び上部電極層を順次、これらの層が該貫通孔の内壁面及び貫通孔開口の周縁部に積層されるよう形成してなるものである。
【0015】
つまり、上記立体構造のメモリセルキャパシタ200aは、基板(図示せず)上に形成された下部電極22と、該下部電極22上の層間絶縁膜(図示せず)の貫通孔内及びその周縁部に形成された下地電極層25と、該下地電極層25上に形成された強誘電体層23と、該強誘電体層23上に形成された上部電極24とから構成されている。なお、図中、200bは、上記立体構造のメモリセルキャパシタ200aの表面に形成されている凹部である。
【0016】
ところが、このような立体構造のメモリセルキャパシタは、メモリセルサイズ縮小の要請から、層間絶縁膜に形成する貫通孔開口のサイズを小さくすると、スパッタリングや蒸着などの一般的な成膜処理では、貫通孔内壁面上に、電極層や強誘電体層を薄く形成することが困難となり、その結果、メモリセルキャパシタの容量が激減してしまうこととなるという課題がある。この課題もメモリセルサイズの縮小の障害ともなるものである。
【0017】
本発明は、上記のような課題を解決するためになされたものであって、プレーナ構造のメモリセルキャパシタの上部電極と下部電極との間で電流リークの発生や立体構造のメモリセルキャパシタの特性劣化を招くことなく、メモリセルキャパシタの配置間隔を縮小して、小さなメモリセルサイズを実現できる強誘電体メモリ装置を提供することを目的とする。
【特許文献1】特開2002−198494号公報
【発明の開示】
【0018】
請求項1記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された、前記下部電極の幅方向をその幅方向とする強誘電体層と、前記強誘電体層の上面に形成された、前記下部電極の幅方向をその幅方向とする上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
【0019】
請求項1記載の発明によれば、メモリセルキャパシタの上部電極の幅をその強誘電体層の幅より小さくしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのを抑えることができ、これにより、メモリセルキャパシタの配置間隔を、その上部電極と下部電極との間での電流リークの発生を抑えつつ縮小して、小さいメモリセルサイズを実現することができる。
【0020】
請求項2記載の発明は、請求項1記載の強誘電体メモリ装置において、前記下部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
【0021】
請求項2記載の発明によれば、メモリセルキャパシタの下部電極の幅を、その強誘電体層の幅より細くしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのをより抑制することができる。
【0022】
請求項3記載の発明は、請求項2記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とがほぼ一致している、ことを特徴とするものである。
【0023】
請求項3記載の発明によれば、メモリセルキャパシタの上部電極の幅と下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをほぼ重ねて配置したので、メモリセルアレイ上で占める、メモリセルキャパシタの容量素子として動作しない無駄な領域を削減することができる。
【0024】
請求項4記載の発明は、請求項2記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とが異なる、ことを特徴とするものである。
【0025】
請求項4記載の発明によれば、メモリセルキャパシタの上部電極の幅とその下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをずらして配置したので、前記上部電極と下部電極とのずれ量により、メモリセルキャパシタの容量を調整可能となるという効果がある。
【0026】
請求項5記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層の内側に位置している、ことを特徴とするものである。
【0027】
請求項5記載の発明によれば、メモリセルキャパシタの下部電極をそのエッジが強誘電体層より内側に位置するよう配置したので、上部電極と下部電極との間で電流リークが発生するのを抑制することができるという効果がある。
【0028】
請求項6記載の発明は、請求項5記載の強誘電体メモリ装置において、前記下部電極の1つのエッジの位置が前記上部電極の1つのエッジの位置とほぼ一致している、ことを特徴とするものである。
【0029】
請求項6記載の発明によれば、メモリセルキャパシタの下部電極の1つのエッジの位置がその上部電極の1つのエッジの位置とほぼ一致しているので、上部電極の配置間隔を下部電極の配置間隔に合わせてメモリセルサイズを小さくすることが可能となる効果がある。
【0030】
請求項7記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層より内側に位置しており、前記下部電極の1つのエッジが前記強誘電体層の内側に位置し、かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ一致している、ことを特徴とするものである。
【0031】
請求項7記載の発明によれば、上部電極の1つのエッジが強誘電体層より内側に位置し、かつ下部電極の1つのエッジが強誘電体層より内側に位置し、さらに、強誘電体層の一方のエッジが上部電極の他のエッジに一致し、強誘電体層の他方のエッジが下部電極の他のエッジに一致しているので、上部電極のエッジから下部電極のエッジに至る沿面距離が最大となって、電流リークの発生をより一層抑えることができる。
【0032】
請求項8記載の発明は、請求項1記載の強誘電体メモリ装置において、前記下部電極は、溝型構造を有する、ことを特徴とするものである。
【0033】
請求項8記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
【0034】
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0035】
請求項9記載の発明は、請求項8記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
【0036】
請求項9記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【0037】
請求項10記載の発明は、請求項8記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向が、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
【0038】
請求項10記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【0039】
請求項11記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した、溝型構造を有する電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成している、ことを特徴とするものである。
【0040】
請求項11記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
【0041】
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0042】
請求項12記載の発明は、請求項11記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
【0043】
請求項12記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【0044】
請求項13記載の発明は、請求項11記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
【0045】
請求項13記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【0046】
請求項14記載の発明は、請求項11記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第1の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第2の下部電極部と、から構成されている、ことを特徴とするものである。
【0047】
請求項14記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第1の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第2の下部電極部と、から構成されているので、溝部の底面部、側面部、及び開口周縁部上には、電極部を同一条件で形成することができ、電極部を構成する導電膜の膜厚や特性を均一なものとできる。
【0048】
請求項15記載の発明は、請求項11記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第1の下部電極部と、前記溝部の側面部のみを構成する第2の下部電極部と、から構成されている、ことを特徴とするものである。
【0049】
請求項15記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第1の下部電極部と、前記溝部の側面部のみを構成する第2の下部電極部と、から構成されているので、下部電極部の、上部電極層をパターン加工するときに上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
【発明を実施するための最良の形態】
【0050】
以下、本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
図1(a)は、本発明の実施の形態1による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図1(b)は、図1(a)のIa−Ia線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0051】
本実施の形態1の強誘電体メモリ装置101は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタを構成する強誘電体層のエッジより内側に位置しているメモリセル構造を有するものである。
【0052】
具体的に説明すると、強誘電体メモリ装置101のメモリセルアレイ(図示せず)上では、第1の方向(横方向)D1及び第2の方向(縦方向)D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ101aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、該下部電極2上に形成された強誘電体層3と、該強誘電体層3上に形成された上部電極4とから構成されている。
【0053】
ここで、上記メモリセルキャパシタ101aを構成する下部電極2は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【0054】
上記強誘電体層3は、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう第2の方向D2に延びている。この強誘電体層3の、第2の方向D2に平行な左右のエッジ31a及び32aは、強誘電体層3の下側に位置する複数の下部電極2の、第2の方向D2に平行な左右のエッジ21a及び22aと一致、あるいはほぼ一致している。
【0055】
上記上部電極4は、上記強誘電体層3と同様、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう第2の方向D2に延びるプレート電極となっている。この上部電極4の、第2の方向D2に平行な左右のエッジ41a及び42aはそれぞれ、上記強誘電体層3の左右のエッジ31a及び32aよりその内側の位置している。
【0056】
次に、メモリセルキャパシタ101aの下部電極2、強誘電体層3、及び上部電極4を加工する方法について簡単に説明する。
基板上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト1を形成する。
【0057】
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。なお、このときの下部電極層の加工は、下部電極層を、上部電極4の延びる第2の方向D2と垂直な第1の方向D1に平行なストライプ状となるよう加工し、各下部電極2を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨る帯状形状にパターニングすることも可能である。
【0058】
さらに、その上に強誘電体層及び上部電極層を順次形成し、これらをそれぞれ別のマスクで加工する。このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。つまり、上部電極層の加工に用いるマスクの幅、つまり電極加工マスクの第1の方向D1における寸法は、強誘電体層の加工に用いるマスクの幅、つまり強誘電体加工マスクの第1の方向D1における寸法より小さい。
【0059】
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極2に跨る帯状の強誘電体層3を形成するという方法(第1の加工方法)を用いることができる。
【0060】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3と、該強誘電体層3と同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法(第2の加工方法)を用いることができる。
【0061】
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えばストライプ状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法(第3の加工方法)も用いることができる。
【0062】
このように本実施の形態1では、メモリセルを、メモリセルキャパシタの上部電極のエッジがその強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
【0063】
また、強誘電体層をマスク加工するときに、先に加工された例えばストライプ状の下部電極も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクで行うことが可能であるという効果もある。つまり、下部電極の加工マスクと強誘電体加工マスクとのマスクずれの影響なく、下部電極の大きさを確保したメモリセル構成を実現可能である。
【0064】
(実施の形態2)
図2(a)は、本発明の実施の形態2による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図2(b)は、図2(a)のIIa−IIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0065】
本実施の形態2は、上記実施の形態1における隣接する2本のプレート電極に一つの強誘電体層を対応させた、実施の形態1の応用例であって、実施の形態1における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3bとしたものである。従って、この実施の形態2のメモリセル構造は、上部電極4の、縦方向(第2の方向)D2に沿った左右のエッジ41a及び42aが、強誘電体層3bの縦方向D2に沿った左右のエッジ31a及び32aより内側に位置する構造となっている。
【0066】
なお、この実施の形態2では、下部電極層の加工時には、各メモリセルキャパシタの下部電極2の、縦方向の左右のエッジの一方は加工せずに、下部電極層の加工時に加工しなかった下部電極のエッジを、強誘電体層の加工の際に加工するようにしている。これにより、強誘電体層を加工しない部分で、メモリセルキャパシタの配置間隔を小さくしてメモリセル面積縮小を可能とするものである。
【0067】
具体的に説明すると、この実施の形態2の強誘電体メモリ装置102のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ102aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、該下部電極2上に形成された強誘電体層3bと、該強誘電体層3b上に形成された上部電極4とから構成されている。
【0068】
ここで、上記下部電極2は、実施の形態1におけるものと同一のものであり、下部電極2は、コンタクト部1を介して、メモリセルトランジスタの活性領域(図示せず)に接続されている。
【0069】
上記強誘電体層3bは、第2の方向D2に沿った、隣接する2つのメモリセル列に共通するものであり、第2の方向D2に沿って並ぶ、隣接する2つの下部電極列に跨る形状となっている。この強誘電体層3bの、第2の方向D2に平行な左エッジ31aは、強誘電体層3bの下側に相対向して位置する2つの下部電極列の左側列の下部電極2の、第2の方向D2に平行な左エッジ21aと一致、あるいはほぼ一致している。この強誘電体層3bの、第2の方向D2に平行な右エッジ32aは、強誘電体層3bの下側に相対向して位置する2つの下部電極列の右側列の下部電極2の、第2の方向D2に平行な右エッジ22aと一致、あるいはほぼ一致している。
【0070】
上記上部電極4は、実施の形態1におけるものと同一のものであり、この上部電極4の、第2の方向D2に平行な左右のエッジ41a及び42aはそれぞれ、上記強誘電体層3bの左右のエッジ31a及び32aより内側に位置している。
【0071】
次に、メモリセルキャパシタ102aの下部電極2、強誘電体層3b、及び上部電極4を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部1を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。このとき、下部電極層は、第1の方向D1に沿って並ぶ隣接する2つのコンタクト部1にまたがる部分に分離されるよう、加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【0072】
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向D2に沿って並ぶ2列の下部電極2に跨る幅広の帯状強誘電体層3bを形成するという方法(第1の加工方法)を用いることができる。
【0073】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3bと、該強誘電体層3bと同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法(第2の加工方法)を用いることができる。
【0074】
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えば、隣接する2つのコンタクト部1にまたがる帯状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法(第3の加工方法)も用いることができる。
【0075】
このように本実施の形態2では、実施の形態1と同様に、メモリセルを、メモリセルキャパシタの上部電極4の左右のエッジをその強誘電体層3bのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
【0076】
また、強誘電体層をマスク加工するときに、先に加工された例えば帯状の下部電極層も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクを用いて行うことが可能であるという効果もある。
【0077】
さらに、この実施の形態2では、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態1よりメモリセル面積縮小が可能であるという効果がある。
【0078】
なお、上記実施の形態2では、強誘電体層を2本のプレート線にまたがるよう加工しているが、強誘電体層は、3本以上のプレート線にまたがるよう加工してもよい。
【0079】
(実施の形態3)
図3(a)は、本発明の実施の形態3による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図3(b)は、図3(a)のIIIa−IIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0080】
本実施の形態3の強誘電体メモリ装置103は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、メモリセルキャパシタの下電極層のエッジもその強誘電体層のエッジより内側に位置するメモリセル構造を有するものである。
【0081】
具体的に説明すると、強誘電体メモリ装置103のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ103aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3cと、該強誘電体層3c上に形成された上部電極4cとから構成されている。
【0082】
ここで、上記下部電極2cは、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2cは、メモリセルアレイ上でマトリクス状に配列されており、各下部電極2cは、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、実施の形態1と同様、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【0083】
上記強誘電体層3cは、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2cに跨るよう第2の方向D2に延びている。この強誘電体層3cの、第2の方向D2に平行な左右のエッジ31c及び32cは、強誘電体層3cの下側に位置する複数の下部電極2cの、第2の方向D2に平行な左右のエッジ21c及び22cの外側に位置している。
【0084】
上記上部電極4cは、上記強誘電体層3cと同様、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、第2の方向D2に沿って並ぶ複数の下部電極2cに跨るよう第2の方向D2に延びるプレート電極となっている。この上部電極4cの、第2の方向D2に平行な左右のエッジ41c及び42cはそれぞれ、上記強誘電体層3cの左右のエッジ31c及び32cより内側であって、上記下部電極2cの左右のエッジ21c及び22cの外側に位置している。
【0085】
次に、メモリセルキャパシタ103aの下部電極2c、強誘電体層3c、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【0086】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極4cを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極2cに跨る帯状の強誘電体層3cを形成するという方法(第1の加工方法)を用いることができる。
【0087】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3cと、該強誘電体層3cと同じ平面パターンを有する上部電極層を形成し、その後、該上部電極層を電極加工マスクを用いて加工して上部電極4cを形状する方法(第2の加工方法)を用いることができる。
【0088】
このように本実施の形態3ではメモリセルを、実施の形態1と同様に、上部電極4cのエッジ41c及び42cが、強誘電体層3cのエッジ31c及び32cより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを起こりにくくすることができるという効果がある。
【0089】
また、この実施の形態3では、実施の形態1とは異なり、下部電極2cのエッジ21c及び22cが、強誘電体層3cのエッジ31c及び32cより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
【0090】
(実施の形態4)
図4(a)は、本発明の実施の形態4による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図4(b)は、図4(a)のIVa−IVa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0091】
本実施の形態4は、上記実施の形態3における隣接する2本のプレート電極に一つの強誘電体層を対応させた、実施の形態3の応用例であって、実施の形態3における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3dとしたものである。従って、この実施の形態4のメモリセル構造は、上部電極4cの、縦方向(第2の方向)D2に沿った左右のエッジ41c及び42cが、強誘電体層3dの縦方向D2に沿った左右のエッジ31d及び32dより内側に位置し、下部電極2cの、縦方向(第2の方向)D2に沿った左右のエッジ21c及び22cが、強誘電体層3dの縦方向D2に沿った左右のエッジ31d及び32dより内側に位置する構造となっている。
【0092】
具体的に説明すると、この実施の形態4の強誘電体メモリ装置104のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ104aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3dと、該強誘電体層3d上に形成された上部電極4cとから構成されている。
【0093】
ここで、上記下部電極2cは、実施の形態3におけるものと同一のものであり、下部電極2cは、コンタクト部1を介して、メモリセルトランジスタの活性領域(図示せず)に接続されている。
【0094】
上記強誘電体層3dは、第2の方向D2に沿った、隣接する2つのメモリセル列に共通するものであり、第2の方向D2に沿って並ぶ、隣接する2つの下部電極列に跨る形状となっている。この隣接する2列の下部電極の第2の方向D2に平行な左右のエッジ21c及び22cは、強誘電体層3dの、第2の方向D2に平行な左右のエッジ31d、32dの内側に位置している。
【0095】
上記上部電極4cは、実施の形態3におけるものと同一のものであり、この上部電極4cの、第2の方向D2に平行な左右のエッジ41c及び42cはそれぞれ、上記強誘電体層3dの左右のエッジ31c及び32cより内側の位置している。
【0096】
次に、メモリセルキャパシタ104aの下部電極2c、強誘電体層3d、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部1を、実施の形態3と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【0097】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極4cを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向D2に沿って並ぶ2列の下部電極2cに跨る幅広の帯状強誘電体層3dを形成するという方法(第1の加工方法)を用いることができる。
【0098】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層3dと、該強誘電体層3dと同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極4cを形状する方法(第2の加工方法)を用いることができる。
【0099】
このように本実施の形態4では、メモリセルを、メモリセルキャパシタの上部電極4cの左右のエッジがその強誘電体層3dのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
【0100】
また、この実施の形態4では、実施の形態1とは異なり、下部電極2cのエッジ21c及び22cが、強誘電体層3dのエッジ31d及び32dより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
【0101】
さらに、この実施の形態4では、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態3に比べてよりメモリセル面積縮小が可能であるという効果がある。
【0102】
(実施の形態5)
図5(a)は、本発明の実施の形態5による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図5(b)は、図5(a)のVa−Va線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0103】
本実施の形態5の強誘電体メモリ装置105は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置し、上部電極と下部電極の幅が同じあるいはほぼ同じであり、上部電極と下部電極が重なるよう同じ位置に位置しているメモリセル構造を有するものである。
【0104】
具体的に説明すると、強誘電体メモリ装置105のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ105aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3と、該強誘電体層3上に形成された上部電極4とから構成されている。
【0105】
ここで、上記下部電極2cは、実施の形態3におけるものと同一であり、下部電極2cは、実施の形態3と同様、コンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。また、上記強誘電体層3及び上部電極4は、実施の形態1におけるものと同一のものである。この強誘電体層3の、第2の方向D2に平行な左右のエッジ31a及び32aは、強誘電体層3の下側に位置する複数の下部電極2の、第2の方向D2に平行な左右のエッジ21a及び22aの外側に位置している。
【0106】
この上部電極4の、第2の方向D2に平行な左右のエッジ41a及び42aはそれぞれ、上記強誘電体層3の左右のエッジ31a及び32aより内側に位置し、上記上部電極2cの左右のエッジ21c及び22cと同じ位置、あるいはほぼ同じ位置に位置している。
【0107】
次に、メモリセルキャパシタ105aの下部電極2c、強誘電体層3、及び上部電極4を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く、下部電極の加工マスクと同じ幅あるいはほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態3と同様、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【0108】
このように本実施の形態5では、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。さらに、上部電極と下部電極の幅がほぼ同じで、かつこれらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
【0109】
(実施の形態6)
図6(a)は、本発明の実施の形態6による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図6(b)は、図6(a)のVIa−VIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0110】
本実施の形態6は、上記実施の形態5における隣接する2本のプレート電極(上部電極)に一つの強誘電体層を対応させた、実施の形態5の応用例であって、実施の形態5における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層3を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3fとしたものである。
【0111】
従って、ここでは、メモリセルキャパシタ106aは、上記上部電極4、強誘電体層3f、及び下部電極2cから構成されている。そして、この実施の形態6のメモリセル構造は、上部電極4の、縦方向(第2の方向)D2に沿った左右のエッジ41a及び42aが、強誘電体層3fの縦方向D2に沿った左右のエッジ31f及び32fより内側に位置し、下部電極2cの、縦方向(第2の方向)D2に沿った左右のエッジ21c及び22cが、強誘電体層3fの縦方向D2に沿った左右のエッジ31f及び32fより内側に位置し、上部電極と下部電極の幅がほぼ同じで、上部電極と下部電極とのメモリセルアレイ上での第1の方向D1における位置が同じである構造となっている。
【0112】
次に、メモリセルキャパシタ106aの下部電極2c、強誘電体層3f、及び上部電極4を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部1を、実施の形態5と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、実施の形態4のように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【0113】
このように本実施の形態6では、メモリセルを、上部電極4の左右のエッジが強誘電体層3fの左右のエッジより内側に位置し、下部電極2cの左右のエッジが強誘電体層3fの左右のエッジより内側に位置しているので、上部電極と下部電極との間での電流リークがないという効果がある。
【0114】
さらに、上部電極と下部電極の幅がほぼ同じで、これらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
【0115】
さらに、この実施の形態6では、強誘電体層3fを隣接する2列の下部電極2cにまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態5よりメモリセル面積縮小が可能であるという効果がある。
【0116】
(実施の形態7)
図7(a)は、本発明の実施の形態7による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図7(b)は、図7(a)のVIIa−VIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0117】
本実施の形態7の強誘電体メモリ装置107は、実施の形態5における上部電極と下部電極とを第1の方向D1に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置している。
【0118】
具体的に説明すると、強誘電体メモリ装置107のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ107aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2gと、該下部電極2g上に形成された強誘電体層3と、該強誘電体層3上に形成された上部電極4gとから構成されている。
【0119】
ここで、上記下部電極2gは、実施の形態5の下部電極2cを、そのエッジ21c及び22cが強誘電体層3のエッジ31a及び32aの外側に出ないよう、第1の方向D1に沿って紙面左側へずらしたものである。上記強誘電体層3は、実施の形態5におけるものと同一のものである。上記上部電極4gは、実施の形態5の上部電極4を、そのエッジ41a及び42aが強誘電体層3のエッジ31a及び32aの外側に出ないよう、第1の方向D1に沿って紙面右側へずらしたものである。なお、21g及び22gは、下部電極2gの左右のエッジ、41g及び42gは、上部電極4gの左右のエッジである。
【0120】
次に、メモリセルキャパシタ107aの下部電極2g、強誘電体層3、及び上部電極4gを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2gとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態3で説明したように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【0121】
このように本実施の形態7では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【0122】
さらに、上部電極と下部電極を第1の方向D1に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【0123】
(実施の形態8)
図8(a)は、本発明の実施の形態8による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図8(b)は、図8(a)のVIIIa−VIIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0124】
本実施の形態8は、上記実施の形態7における隣接する2本のプレート電極(つまり上部電極)に一つの強誘電体層を対応させた、実施の形態7の応用例であって、実施の形態7における、第2の方向D2に沿った下部電極列毎に配置されている強誘電体層を、第2の方向D2に沿った、隣接する2つの下部電極列に共通する強誘電体層3hとしたものである。
【0125】
従って、ここでは、メモリセルキャパシタ108aは、上記上部電極4g、強誘電体層3h、及び下部電極2gにより構成されている。また、この実施の形態8のメモリセル構造は、上部電極4gの、縦方向(第2の方向)D2に沿った左右のエッジ41g及び42gが、強誘電体層3hの縦方向D2に沿った左右のエッジ31h及び32hより内側に位置し、下部電極2gの、縦方向(第2の方向)D2に沿った左右のエッジ21g及び22gが、強誘電体層3hの縦方向D2に沿った左右のエッジ31h及び32hより内側に位置する構造となっている。
【0126】
次に、メモリセルキャパシタ108aの下部電極2g、強誘電体層3h、及び上部電極4gを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部1を、実施の形態7と同様に形成する。
【0127】
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2gとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く下部電極の加工マスクとほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態4のように上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【0128】
このように本実施の形態8では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。
【0129】
さらに、上部電極と下部電極を第1の方向D1に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【0130】
さらに、この実施の形態8では、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態7よりメモリセル面積縮小が可能であるという効果がある。
【0131】
(実施の形態9)
図9(a)は、本発明の実施の形態9による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図9(b)は、図9(a)のIXa−IXa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0132】
本実施の形態9の強誘電体メモリ装置109は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジの一部が、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致して位置するメモリセル構造を有するものである。
【0133】
具体的に説明すると、この実施の形態9の強誘電体メモリ装置109のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ109aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2cと、該下部電極2c上に形成された強誘電体層3iと、該強誘電体層3i上に形成された上部電極4cとから構成されている。
【0134】
ここで、上記下部電極2cは、実施の形態3におけるものと同一のものであり、下部電極2cは、コンタクト部1を介して、メモリセルトランジスタの活性領域(図示せず)に接続されている。
【0135】
上記強誘電体層3iは、第2の方向D2に沿った、隣接する2つのメモリセル列に共通するものであり、第2の方向D2に沿って並ぶ、隣接する2つの下部電極列に跨る形状となっている。この隣接する2列の下部電極の第2の方向D2に平行な左右のエッジ21c及び22cは、強誘電体層3iの、第2の方向D2に平行な左右のエッジ31i、32iの内側に位置している。
【0136】
上記上部電極4cは、実施の形態3におけるものと同一のものであり、この上部電極4cの、第2の方向D2に平行な左右のエッジ41c及び42cはそれぞれ、上記強誘電体層3iの左右のエッジ31i及び32iよりその内側の位置している。
【0137】
次に、メモリセルキャパシタ109aの下部電極2c、強誘電体層3i、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部1を、実施の形態3と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2cとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【0138】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。強誘電体層のエッジと上部電極のエッジとが一致している部分では、強誘電体層加工時に上部電極も同時に加工可能である。
【0139】
このように本実施の形態9では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【0140】
さらに、この実施の形態9では、実施の形態8と同様、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態8と同様、よりメモリセル面積縮小が可能であるという効果がある。
【0141】
(実施の形態10)
図10(a)は、本発明の実施の形態10による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図10(b)は、図10(a)のXa−Xa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0142】
本実施の形態10の強誘電体メモリ装置110は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、かつ下部電極のエッジとほぼ同じ位置に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致しているメモリセル構造を有するものである。
【0143】
言い換えると、この実施の形態10のメモリセル構造は、実施の形態9における、1つの強誘電体層3iに下側に位置する2列の下部電極の間隔を、左側列の下部電極の右側エッジ22jと、右側列の下部電極の左側エッジ21jとが、それぞれ、強誘電体層3i上の隣接する2列の左列の上部電極4cの右側エッジ42cと、隣接する2列の右側列の上部電極4cの左側エッジ41cとに一致するよう、狭めたものである。
【0144】
ここで、各メモリセルを構成するメモリセルキャパシタ110aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2jと、該下部電極2j上に形成された強誘電体層3iと、該強誘電体層3i上に形成された上部電極4cとから構成されている。
【0145】
次に、メモリセルキャパシタ110aの下部電極2j、強誘電体層3i、及び上部電極4cを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2jとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【0146】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
また、強誘電体層のエッジと一致している上部電極のエッジは、強誘電体層加工時に加工可能である。
【0147】
このように本実施の形態10では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【0148】
また、強誘電体層上の上部電極の相対向するエッジの位置が、強誘電体層の下側の2列の下部電極の相対向するエッジの位置とがほぼ一致しているため、メモリセルサイズを小さくできるという効果がある。
【0149】
(実施の形態11)
図11(a)は、本発明の実施の形態11による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図11(b)は、図11(a)のXIa−XIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0150】
本実施の形態11の強誘電体メモリ装置111は、実施の形態5における上部電極と下部電極とを、第1の方向(横方向)D1に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極の右側エッジが強誘電体層の右側エッジより内側に位置し、上部電極の左側エッジが強誘電体層の左側エッジと一致し、下部電極の左側エッジが強誘電体層の左側エッジより内側に位置し、下部電極の右側エッジが強誘電体層の右側エッジと一致している。
【0151】
具体的に説明すると、強誘電体メモリ装置111のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ111aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2jと、該下部電極2j上に形成された強誘電体層3jと、該強誘電体層3j上に形成された上部電極4jとから構成されている。
【0152】
ここで、上記下部電極2jは、実施の形態5の下部電極2cを、その右側エッジ22cが強誘電体層3の右側エッジ32aに一致するよう、第1の方向D1に沿って紙面右側へずらしたものである。上記強誘電体層3jは、実施の形態5における強誘電体層3の幅を小さくしたものである。上記上部電極4jは、実施の形態5の上部電極4を、その左側エッジ41aが強誘電体層3の左側エッジ31aに一致するよう、第1の方向D1に沿って紙面左側へずらしたものである。なお、21j及び22jは、下部電極2jの左側及び右側のエッジ、41j及び42jは、上部電極4jの左側及び右側のエッジである。
【0153】
次に、メモリセルキャパシタ111aの下部電極2j、強誘電体層3j及び上部電極4jを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態1と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2jとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
【0154】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
強誘電体層のエッジと上部電極のエッジとが一致する部分では、強誘電体層加工時に上部電極も同時に加工可能である。
【0155】
このように本実施の形態11では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【0156】
また、上部電極と下部電極を第1の方向D1に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【0157】
(実施の形態12)
図12(a)は、本発明の実施の形態12による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図12(b)は、図12(a)のXIIa−XIIa線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0158】
本実施の形態12の強誘電体メモリ装置112は、実施の形態8の強誘電体メモリ装置108のより具体的なものであり、図12(a)及び図12(b)では、実施の形態8の強誘電体メモリ装置108のメモリセルトランジスタや、ビット線などメモリセルアレイが示されている。
【0159】
具体的に説明すると、強誘電体メモリ装置112のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。このメモリセルアレイ上では、メモリセルの配列方向D2に沿ってワード線12が複数配列され、メモリセルの配列方向D1に沿ってビット線11が複数配列されている。上記ワード線12の、メモリセルトランジスタの活性領域上に位置する部分は、該メモリセルトランジスタのゲート電極となっており、また、上記ビット線11は、ビット線コンタクト部13を介して上記メモリセルトランジスタの活性領域に接続されている。
【0160】
各メモリセルを構成するメモリセルキャパシタ112aは、基板10上に絶縁膜(図示せず)を介して形成された下部電極2gと、該下部電極2g上に形成された強誘電体層3hと、該強誘電体層3h上に形成された上部電極4gとから構成されている。ここで、上記下部電極2g、強誘電体層3h、及び上部電極4gは、実施の形態8におけるものと同一である。
【0161】
次に、メモリセルキャパシタ112aの下部電極2g、強誘電体層3h、及び上部電極4gを加工する方法について簡単に説明する。
まず、基板10の表面領域にメモリセルトランジスタの活性領域(図示せず)を形成し、基板10上にゲート絶縁膜(図示せず)を介してワード線12を形成する。さらに、層間絶縁膜を形成し、該層間絶縁膜にビット線コンタクト部13を形成し、その後、ビット線コンタクト部13につながるようビット線11を形成する。
そして、さらに層間絶縁膜を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極2gとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【0162】
このように本実施の形態12では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジの内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【0163】
また、上部電極と下部電極を第1の方向D1に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【0164】
さらに、この実施の形態12では、実施の形態8と同様、強誘電体層を隣接する2列の下部電極にまたがる幅広の帯状形状としているので、これらの2つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態8と同様に、よりメモリセル面積縮小が可能であるという効果がある。
【0165】
なお、本実施の形態8では、ビット線をメモリセルキャパシタより下側に配置しているが、ビット線は、メモリセルキャパシタの上側に配置してもよい。
【0166】
(実施の形態13)
図13(a)は、本発明の実施の形態13による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図13(b)及び図13(c)は、それぞれ図13(a)のXIIIa−XIIIa線断面図及び図13(a)のXIIIb−XIIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。なお、以下、強誘電体キャパシタはメモリセルキャパシタという。
【0167】
本実施の形態13の強誘電体メモリ装置113は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態13では、強誘電体メモリ装置のメモリセルは、メモリセルの配列方向D2に沿って、メモリセルキャパシタの複数の下部電極2上にこれらの下部電極2にまたがるよう溝部を形成し、該溝部内及びその周辺領域に下地電極層5、強誘電体層3m、及び上部電極4mを形成したメモリセル構造とし、メモリセルキャパシタの容量を大きくするものである。
【0168】
具体的に説明すると、強誘電体メモリ装置113のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ113aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる帯状溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3mと、該強誘電体層3m上に形成された上部電極4mとから構成されている。
【0169】
ここで、上記メモリセルキャパシタ113aを構成する下部電極2は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【0170】
また、上記下部電極上に形成された層間絶縁膜(図示せず)には、複数の下部電極2にまたがるよう帯状開孔(以下溝部ともいう。)が形成されており、上記下地電極層5は、帯状開孔内の下部電極2が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層3mは、上記下地電極層5の上に形成されている。
ここで、強誘電体層3m及び下地電極層5は各メモリセルキャパシタ毎に独立したものである。
【0171】
上記上部電極4mは、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層3m上に、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう形成されている。
なお、図中、113bは、複数のメモリセルキャパシタ113aにまたがる、第2の方向D2に沿って延びる溝部である。
【0172】
次に、メモリセルキャパシタ113aの下部電極2、下地電極層5、強誘電体層3m、及び上部電極4mを加工する方法について簡単に説明する。
基板(図示せず)上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト部1を形成する。
上記のようにコンタクト部1を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。
【0173】
その後、全面に層間絶縁膜(図示せず)を形成し、該層間絶縁膜に第2の方向D2に沿って前記下部電極2まで到達するように溝部を形成し、その上に立体構造用の下地電極層5を形成する。さらに、下地電極層上に強誘電体層3を形成し、この状態で、強誘電体層及び下地電極層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。
【0174】
次に、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。この際、先にストライプ状に加工した強誘電体層及び下地電極層を、各メモリセルキャパシタに対応するよう加工する。
これによって、本実施の形態13のメモリセル構造を有するメモリセルが形成される。
【0175】
このように本実施の形態13では、下部電極2の加工に横方向D1のストライプ状のマスクを用い、上部電極4mの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
【0176】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
【0177】
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【0178】
この結果、本実施の形態13では、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0179】
(実施の形態14)
図14(a)は、本発明の実施の形態14による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図14(b)及び図14(c)は、それぞれ図14(a)のXIVa−XIVa線断面図及び図14(a)のXIVb−XIVb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0180】
本実施の形態14の強誘電体メモリ装置114は、実施の形態13の強誘電体メモリ装置113の、上部電極4mおよび強誘電体層3mの第1の方向D1及び第2の方向D2における寸法を、下部電極2及び下地電極層5の第1の方向D1及び第2の方向D2における寸法より相対的に大きくし、これにより上部電極と下部電極との間での電流リークを抑制する構造としたものである。
【0181】
具体的には、本実施の形態14のメモリセルキャパシタ114aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2nと、複数の下部電極2nにまたがる帯状溝部内及びその周辺部上に形成された下地電極層5nと、該下地電極層5n上に形成された強誘電体層3mと、該強誘電体層3m上に形成された上部電極4mとから構成されている。ここで、下部電極2nの横方向D1の寸法及び縦方向D2の寸法は、下地電極層5nの横方向D1の寸法及び縦方向D2の寸法と一致しており、下部電極2nの横方向D1の寸法及び縦方向D2の寸法は、強誘電体層3mの横方向D1の寸法及び縦方向D2の寸法より小さい。また、上記上部電極4mの横方向D1の寸法は、強誘電体層3mの横方向D1の寸法と一致している。
なお、図中、114bは、複数のメモリセルキャパシタ114aにまたがる、第2の方向D2に沿って延びる溝部である。
【0182】
次に、メモリセルキャパシタ114aの下部電極2n、下地電極層5n、強誘電体層3m、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態14では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
【0183】
そしてコンタクト部1を形成した後、下部電極層を形成し、この上部に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2n及び下地電極層5nを形成する。
【0184】
この後、全面に強誘電体層を形成し、強誘電体層を、先に加工した下部電極2nの矩形形状よりも大きな矩形形状となるよう加工して強誘電体層3mを形成する。
その後、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。
これにより本実施の形態14の強誘電体メモリ装置114におけるメモリセル114aが形成される。
【0185】
このように本実施の形態14では、下部電極2nの縦横のサイズより強誘電体層3mの縦横のサイズを大きくしたので、上部電極と下部電極との間での電流リークが生じないメモリセル構造を実現できる。
【0186】
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0187】
(実施の形態15)
図15(a)は、本発明の実施の形態15による強誘電体メモリ装置115を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図15(b)及び図15(c)は、それぞれ図15(a)のXVa−XVa線断面図及び図15(a)のXVb−XVb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0188】
本実施の形態15の強誘電体メモリ装置115は、実施の形態13の強誘電体メモリ装置113における強誘電体層3mを、その上部電極4mと同時に加工して、強誘電体層3mの平面パターンを、上部電極4mの平面パターンと同じにしたものである。従って、この実施の形態15のメモリセル構造は、強誘電体層3oの縦方向D2の寸法が下部電極2の縦方向の寸法よりも大きくなって、上部電極と下部電極との間での電流リークを抑制する構造となっている。
【0189】
具体的には、本実施の形態15のメモリセルキャパシタ115aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3oと、該強誘電体層3o上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1の寸法及び縦方向D2の寸法は、下地電極層5の横方向D1の寸法及び縦方向D2の寸法と一致しており、下部電極2の横方向D1の寸法は、強誘電体層3oの横方向D1の寸法と一致しており、強誘電体層3oの縦方向D2の寸法は下部電極2の縦方向D2の寸法より大きくなっている。また、上記上部電極4mの横方向D1及び縦方向D2の寸法は、強誘電体層3oの横方向D1及び縦方向D2の寸法と一致している。
なお、図中、115bは、複数のメモリセルキャパシタ115aにまたがる、第2の方向D2に沿って延びる溝部である。
【0190】
次に、メモリセルキャパシタ115aの下部電極2、下地電極層5、強誘電体層3o、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態15では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
【0191】
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2n及び下地電極層5を形成する。
【0192】
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、強誘電体層3o及び上部電極4mを形成する。
これにより本実施の形態15の強誘電体メモリ装置115におけるメモリセル115aが形成される。
【0193】
このように本実施の形態15では、下部電極の縦方向のサイズより強誘電体層の縦方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
【0194】
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0195】
(実施の形態16)
図16(a)は、本発明の実施の形態16による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図16(b)及び図16(c)は、それぞれ図16(a)のXVIa−XVIa線断面図及び図16(a)のXVIb−XVIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0196】
本実施の形態16の強誘電体メモリ装置116は、実施の形態15の強誘電体メモリ装置115における下部電極2の横方向D1の幅を上部電極4mの横方向D1の幅より小さくしたものである。この実施の形態16の下部電極2nは、立体構造用の下地電極層5と電気的に接続されたものであればよい。本実施の形態16は、下部電極2nを小さくすることによって、製造工程にて、異なる下部電極2nの間でのショートなどの問題を改善することができるものである。
【0197】
具体的には、本実施の形態16のメモリセルキャパシタ116aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2nと、複数の下部電極2nにまたがる溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3oと、該強誘電体層3o上に形成された上部電極4mとから構成されている。ここで、下部電極2nの横方向D1の寸法は、下地電極層5の横方向D1の寸法より小さく、下部電極2nの縦方向D2の寸法は、下地電極層5の縦方向D2の寸法と一致している。下部電極2nの横方向D1の寸法は、強誘電体層3oの横方向D1の寸法より小さい。また、上記上部電極4mの横方向D1及び縦方向D2の寸法は、強誘電体層3oの横方向D1及び縦方向D2の寸法と一致している。
なお、図中、116bは、複数のメモリセルキャパシタ116aにまたがる、第2の方向D2に沿って延びる溝部である。
【0198】
次に、メモリセルキャパシタ116aの下部電極2n、下地電極層5、強誘電体層3o、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態16では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、一旦この下部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。
【0199】
その後、全面に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2n及び下地電極層5を形成する。
【0200】
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、強誘電体層3o及び上部電極4mを形成する。
【0201】
このように本実施の形態16では、下部電極の横方向のサイズより強誘電体層の横方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
【0202】
また、下部電極2nの横方向D1のサイズを小さくすることによって、製造工程にて、異なる下部電極2間でのショートなどの問題を改善することができる。
【0203】
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0204】
(実施の形態17)
図17(a)は、本発明の実施の形態17による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタ117aの電極のレイアウトを示している。図17(b)及び図17(c)は、それぞれ図17(a)のXVIIa−XVIIa線断面図及び図17(a)のXVIIb−XVIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0205】
本実施の形態17の強誘電体メモリ装置117は、実施の形態15の強誘電体メモリ装置115における強誘電体層を、メモリセルアレイ上の全面に広がる構造として、上部電極と下部電極と間での電流リークを抑制するものである。
【0206】
具体的には、本実施の形態17のメモリセルキャパシタ117aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる溝部内及びその周辺部上に形成された下地電極層5と、該下地電極層5上に形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1及び縦方向D2の寸法は、下地電極層5の横方向D1及び縦方向D2の寸法と一致している。また、上記上部電極4mの横方向D1の寸法は、下部電極4mの横方向D1の寸法と一致している。強誘電体層3qは、横方向D1及び縦方向D2とも、メモリセルアレイ上の全面にわたって広がった構造となっている。
【0207】
次に、メモリセルキャパシタ117aの下部電極2、下地電極層5、強誘電体層3q、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態17では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
【0208】
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D2に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を各メモリセル毎に対応する矩形形状に加工する。
【0209】
そして、全面に強誘電体層3q及び上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、上部電極4mを形成する。
これにより本実施の形態17の強誘電体メモリ装置117におけるメモリセル構造が形成される。
【0210】
このように本実施の形態17では、上部電極のサイズより強誘電体層のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
【0211】
また、実施の形態13と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0212】
また、上部電極4mと下地電極層5との位置関係がマスクずれによって左右方向に変化した場合でも、各メモリセルの容量は同じものとなる。また、上部電極4mと下地電極層5との位置関係が変動しないようにすることによりメモリセルの容量値も安定させることができる。
【0213】
(実施の形態18)
図18(a)は、本発明の実施の形態18による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図18(b)及び図18(c)は、それぞれ図18(a)のXVIIIa−XVIIIa線断面図及び図18(a)のXVIIIb−XVIIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0214】
本実施の形態18の強誘電体メモリ装置118は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態18の強誘電体メモリ装置118は、メモリセルを、メモリセルキャパシタの下部電極2上に横方向D1に沿った溝部を形成し、該溝部内及びその周辺領域に下地電極層5r、強誘電体層3r、及び上部電極4rを形成してなるメモリセル構造とし、メモリセルキャパシタの容量を大きくしたものである。
【0215】
具体的に説明すると、強誘電体メモリ装置118のメモリセルアレイ(図示せず)上では、第1の方向D1及び第2の方向D2に沿ってマトリクス状にメモリセル(図示せず)が配列されている。各メモリセルを構成するメモリセルキャパシタ118aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、複数の下部電極2にまたがる帯状溝部内及びその周辺部上に形成された下地電極層5rと、該下地電極層5r上に形成された強誘電体層3rと、該強誘電体層3r上に形成された上部電極4rとから構成されている。
【0216】
ここで、上記メモリセルキャパシタ118aを構成する下部電極2は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極2は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部1を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域(図示せず)に接続されている。ここで、コンタクト部1は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【0217】
また、上記下部電極2上に形成された層間絶縁膜(図示せず)には、第1の方向D1に沿って、複数の下部電極2にまたがるよう帯状開孔(溝部)が形成されており、上記下地電極層5rは、溝部内の下部電極2が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層3rは、上記下地電極層5rの上に形成されている。
ここで、強誘電体層3r及び下地電極層5rは各メモリセルキャパシタ毎に独立したものである。
【0218】
上記上部電極4rは、第2の方向D2に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層3r上に、第2の方向D2に沿って並ぶ複数の下部電極2に跨るよう形成されている。
なお、図中、118bは、各メモリセルキャパシタ118aにおける、第1の方向D1に沿った溝部である。
【0219】
次に、メモリセルキャパシタ118aの下部電極2、下地電極層5r、強誘電体層3r、及び上部電極4rを加工する方法について簡単に説明する。
基板(図示せず)上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト1を形成する。
【0220】
上記のようにコンタクト1を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極2となるように加工する。
【0221】
この上に層間絶縁膜を形成し、該層間絶縁膜に第1の方向D1に沿って前記下部電極2まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。さらに、下地電極層上に強誘電体層を形成し、この状態で、強誘電体層及び下地電極層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。
【0222】
次に、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。これによって、本実施の形態18の強誘電体メモリ装置118におけるメモリセル構造が形成される。
【0223】
このように本実施の形態18では、下部電極2の加工に横方向D1のストライプ状のマスクを用い、上部電極4rの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
【0224】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
【0225】
また、本実施の形態18では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【0226】
(実施の形態19)
図19(a)は、本発明の実施の形態19による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図19(b)及び図19(c)は、それぞれ図19(a)のXIXa−XIXa線断面図及び図19(a)のXIXb−XIXb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0227】
本実施の形態19の強誘電体メモリ装置119は、実施の形態18の強誘電体メモリ装置118における、下部電極2及び立体用の下地電極層5rの縦横のサイズを、強誘電体層3rの縦横のサイズよりも小さくしたものである。
【0228】
具体的には、本実施の形態19のメモリセルキャパシタ119aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2sと、下部電極2s上の層間絶縁膜に形成された溝部内及びその周辺部上に形成された下地電極層5sと、該下地電極層5s上に形成された強誘電体層3rと、該強誘電体層3r上に形成された上部電極4rとから構成されている。ここで、下部電極2sの横方向D1及び縦方向D2の寸法は、下地電極層5sの横方向D1及び縦方向D2の寸法と一致している。下部電極2sの横方向D1及び縦方向D2の寸法は、強誘電体層3rの横方向D1及び縦方向D2の寸法より小さい。
なお、図中、119bは、各メモリセルキャパシタ119aにおける、第1の方向D1に沿った溝部である。
【0229】
次に、メモリセルキャパシタ119aの下部電極2s、下地電極層5s、強誘電体層3r、及び上部電極4rを加工する方法について簡単に説明する。
この実施の形態19では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2sを形成する。
【0230】
この上に層間絶縁膜を形成し、層間絶縁膜に横方向D1に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、下部電極2sと同じ矩形形状となるよう加工して下地電極層5sを形成する。
さらに、強誘電体層3を形成し、該強誘電体層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。
次に、上部電極層を形成し、該上部電極層及び強誘電体層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、強誘電体層3r及び上部電極4rを形成する。
これによって、本実施の形態19の強誘電体メモリ装置119におけるメモリセル構成が形成される。
【0231】
このように本実施の形態19では、下地電極層5sの縦横のサイズを強誘電体層3rの縦横のサイズよりも小さくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構成を実現することができる。
【0232】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【0233】
また、本実施の形態19では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【0234】
(実施の形態20)
図20(a)は、本発明の実施の形態20による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図20(b)及び図20(c)は、それぞれ図20(a)のXXa−XXa線断面図及び図20(a)のXXb−XXb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0235】
本実施の形態20の強誘電体メモリ装置120は、実施の形態18の強誘電体メモリ装置118における強誘電体層の平面パターンを、強誘電体メモリ装置118における上部電極4rの平面パターンと同じパターンとしたものである。また、この実施の形態20では、強誘電体層と上部電極とは同時にパターン加工して得られたものである。
【0236】
具体的には、本実施の形態20のメモリセルキャパシタ120は、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2n、下部電極2n上の溝部内及びその周辺部上に形成された下地電極層5rと、該下地電極層5r上に形成された強誘電体層3tと、該強誘電体層3t上に形成された上部電極4tとから構成されている。ここで、下部電極2nの横方向D1の寸法は、下地電極層5rの横方向D1の寸法より小さく、下部電極2nの縦方向D2の寸法は、下地電極層5rの縦方向D2の寸法と一致している。下部電極2nの横方向D1の寸法は、強誘電体層3tの横方向D1の寸法より小さい。
なお、図中、120bは、各メモリセルキャパシタ120aにおける、第1の方向D1に沿った溝部である。
【0237】
次に、メモリセルキャパシタ120aの下部電極2n、下地電極層5r、強誘電体層3t、及び上部電極4rを加工する方法について簡単に説明する。
この実施の形態20では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2nを形成する。
【0238】
この上に層間絶縁膜を形成し、層間絶縁膜に横方向D1に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、各メモリセルの下地電極5rとなるよう加工する。
【0239】
さらに、強誘電体層及び上部電極層を形成し、該強誘電体層及び上部電極層を、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工して、強誘電体層3r及び上部電極4rを形成する。
これによって、本実施の形態20の強誘電体メモリ装置120におけるメモリセル構成が形成される。
【0240】
このように本実施の形態20では、実施の形態18における強誘電体層及び上部電極層を同時にパターン加工して、キャパシタ強誘電体膜3t及び上部電極4rを形成するため、上部電極と下部電極との間での電流リークが発生しにくく、メモリセル構成を実現する加工が行ないやすく、さらにキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを、少ない工程数でもって得られるという効果がある。
【0241】
(実施の形態21)
図21(a)は、本発明の実施の形態21による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図21(b)及び図21(c)は、それぞれ図21(a)のXXIa−XXIa線断面図及び図21(a)のXXIb−XXIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0242】
本実施の形態21の強誘電体メモリ装置121は、実施の形態18における強誘電体メモリ装置118の強誘電体層3rを、メモリセルアレイの全面に広がる構造としたものである。また、この実施の形態21のメモリセルキャパシタの加工工程は、実施の形態18のように強誘電体層を形成した後に、該強誘電体層をパターン加工するのではなく、強誘電体層と上部電極を形成した後に上部電極のみをパターン加工するものである。
【0243】
具体的には、本実施の形態21のメモリセルキャパシタ121は、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2、該下部電極2上の溝部内及びその周辺部上に形成された下地電極層5rと、該下地電極層5r上に形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4rとから構成されている。ここで、下部電極2の横方向D1及び縦方向D2の寸法は、下地電極層5rの横方向D1及び縦方向D2の寸法と一致している。下部電極2の横方向D1の寸法は、上部電極4rの横方向D1の寸法と一致している。
なお、図中、121bは、各メモリセルキャパシタ121aにおける、第1の方向D1に沿った溝部である。
【0244】
次に、メモリセルキャパシタ121aの下部電極2、下地電極層5r、強誘電体層3q、及び上部電極4rを加工する方法について簡単に説明する。
この実施の形態21では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に横方向D1に沿って下部電極まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。その後、該下地電極層を、各メモリセルの下地電極層5rとなるよう加工する。
さらに、強誘電体層3q及び上部電極層を形成し、該上部電極層のみ、第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工して、上部電極4rを形成する。
これによって、本実施の形態21の強誘電体メモリ装置121におけるメモリセル構成が形成される。
【0245】
このように本実施の形態21では、メモリセルアレイ上の全面に強誘電体層を残すので、上部電極と下部電極のリークがより発生しにくいメモリセル構造を実現することができる。
【0246】
(実施の形態22)
図22(a)は、本発明の実施の形態22による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図22(b)及び図22(c)は、それぞれ図22(a)のXXIIa−XXIIa線断面図及び図22(a)のXXIIb−XXIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0247】
本実施の形態22の強誘電体メモリ装置122は、実施の形態13の強誘電体メモリ装置113における下地電極層5に代わる側面電極層5vを備えたものである。
【0248】
つまり、実施の形態13では、下部電極2上の層間絶縁膜に形成された溝部内面及びその周辺部にキャパシタ下地電極層5を形成しているのに対し、この実施の形態22では、下部電極2上の層間絶縁膜に形成された溝部側面にのみ下地電極層を形成している。なお、上記溝部の底部にも下地電極層を形成することは可能であるが、本実施の形態では溝部の側面のみのに下地電極層を形成している。
【0249】
具体的には、本実施の形態22のメモリセルキャパシタ122aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2、複数の下部電極2にまたがる溝部の側壁に形成された下地電極層5vと、溝部内及びその周辺に下地電極層5vを覆うよう形成された強誘電体層3mと、該強誘電体層3m上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1及び縦方向D2の寸法は、強誘電体層3mの横方向D1及び縦方向D2の寸法と一致している。下部電極2の横方向D1の寸法は、上部電極4mの横方向D1の寸法と一致している。
なお、図中、122bは、各メモリセルキャパシタ122aにおける、第2の方向D2に沿った溝部である。
【0250】
次に、メモリセルキャパシタ122aの下部電極2、下地電極層5v、強誘電体層3m、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態22では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D2に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向D2に沿った側面上に下地電極層を形成する。
【0251】
さらに、全面に強誘電体層を形成し、該強誘電体層を第1の方向D1に沿って並ぶ複数のコンタクト部1に跨るよう、第1の方向D1に平行なストライプ状に加工する。この際、該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層5vを形成する。そして、全面に上部電極層を形成し、該上部電極層を、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工する。さらに、第1の方向D1に平行なストライプ状の強誘電体層を、上部電極4mの平面パターンに従って加工する。
これによって、本実施の形態22の強誘電体メモリ装置122におけるメモリセル構成が形成される。
【0252】
このように本実施の形態22では、下部電極2の加工に横方向D1のストライプ状のマスクを用い、上部電極4mの加工に縦方向D2のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
【0253】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできるメモリセル構造を実現できる。
【0254】
また、側面電極層5vを溝部の側面のみに形成しているため、上部電極層をパターン加工するときに、上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
【0255】
(実施の形態23)
図23(a)は、本発明の実施の形態23による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図23(b)及び図23(c)は、それぞれ図23(a)のXXIIIa−XXIIIa線断面図及び図23(a)のXXIIIb−XXIIIb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0256】
本実施の形態23の強誘電体メモリ装置123は、実施の形態22の強誘電体メモリ装置122における強誘電体層3mに代わる、メモリセルアレイ全面に広がる強誘電体層3qを備えたものである。
【0257】
具体的には、本実施の形態23のメモリセルキャパシタ123aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2、第2の方向D2に沿って並ぶ複数の下部電極2にまたがる溝部の側壁に形成された側面電極層5vと、メモリセルアレイ全面に広がるよう形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4mとから構成されている。ここで、下部電極2の横方向D1の寸法は、上部電極4mの横方向D1の寸法と一致している。
なお、図中、123bは、各メモリセルキャパシタ123aにおける、第2の方向D2に沿った溝部である。
【0258】
次に、メモリセルキャパシタ123aの下部電極2、側面電極層5v、強誘電体層3q、及び上部電極4mを加工する方法について簡単に説明する。
この実施の形態23では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極2を形成する。
【0259】
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向D2に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向D2に沿った側面にサイドウォールとしての電極層を形成する。該電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層5vを形成する。
【0260】
その後全面の強誘電体層3q及び上部電極層を形成し、該上部電極層のみを、第2の方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、第2の方向D2に平行なストライプ状に加工して、上部電極4mを形成する。
これによって、本実施の形態23の強誘電体メモリ装置123におけるメモリセル構成が形成される。
【0261】
このように本実施の形態23では、強誘電体膜を形成する前に、下地電極層を側面電極層になるようパターン加工し、その後強誘電体層及び上部電極層を形成し、上部電極層のみをパターン加工するので、実施の形態22で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層4mと側面電極層5vの接触部が全くないメモリセル構造を実現することができる。
【0262】
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【0263】
なお、上記実施の形態23では、メモリセルは、メモリセル上の強誘電体層を全て残した構造であるが、メモリセルは、強誘電体層を上部電極層と同じパターンで同時に加工した構造としても、上部電極層4mと側面電極層5vの接触部が全くないメモリセル構造を実現することができる。
【0264】
(実施の形態24)
図24(a)は、本発明の実施の形態24による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図24(b)及び図24(c)は、それぞれ図24(a)のXXIVa−XXIVa線断面図及び図24(a)のXXIVb−XXIVb線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【0265】
本実施の形態24の強誘電体メモリ装置124は、実施の形態22の強誘電体メモリ装置122における第2の方向D2に沿った溝型の立体メモリセル構造を、第1の方向D1に沿った溝型の立体メモリセル構造としたものである。
【0266】
具体的には、本実施の形態24のメモリセルキャパシタ124aは、基板(図示せず)上に絶縁膜(図示せず)を介して形成された下部電極2と、該下部電極2上の層間絶縁膜に形成された第1の方向D1に沿った溝部の側壁に形成された側面電極層5xと、メモリセルアレイ全面に広がるよう形成された強誘電体層3qと、該強誘電体層3q上に形成された上部電極4xとから構成されている。ここで、下部電極2の横方向D1の寸法は、上部電極4xの横方向D1の寸法と一致している。
なお、図中、124bは、各メモリセルキャパシタ124aにおける、第1の方向D1に沿った溝部である。
【0267】
次に、メモリセルキャパシタ124aの下部電極2、下地電極層5x、強誘電体層3q、及び上部電極4xを加工する方法について簡単に説明する。
この実施の形態24では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部1の形成は、実施の形態13と同様に行われる。
そして、コンタクト部1を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極2を形成する。
【0268】
この上に層間絶縁膜を形成し、層間絶縁膜に横方向D1に沿って下部電極まで到達するように溝部を構成し、該溝部の、横方向D1に沿った側面にサイドウォールとしての下地電極層を形成する。該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層5xを形成する。
【0269】
その後、全面に強誘電体層3q及び上部電極層を形成し、該上部電極層のみを、縦方向D2に沿って並ぶ複数のコンタクト部1に跨るよう、縦方向D2に平行なストライプ状に加工して、上部電極4xを形成する。
これによって、本実施の形態24の強誘電体メモリ装置124におけるメモリセル構成が形成される。
【0270】
このように本実施の形態24では、強誘電体膜を形成する前に、下地電極層を側面電極層となるようパターン加工し、その後、強誘電体層及び上部電極層を形成し、上部電極層をのみパターン加工して上部電極を形成するので、実施の形態22で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層4と側面電極層5xの接触部が全くないメモリセル構造を実現することができるものである。
【0271】
また、本実施の形態24では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【0272】
なお、上記実施の形態22〜24では、下部電極2上の層間絶縁膜に形成された溝部の側面にのみ下地電極層を側面電極層5v、5xとして形成しているが、この側面電極層を形成する際には、上記溝部の側面だけでなく、該溝部底面に露出した下部電極の表面上にも下地電極層を形成するようにしてもよい。この場合、側面電極層を形成する工程と同じ工程で、該側面電極層と同じ組成の電極層が、溝部内の下部電極の露出面上にも形成されることとなり、該溝部の底面及び側面の電極層上に形成される強誘電体膜の特性を均一にできるという効果がある。
【0273】
また、本発明の実施の形態は上述した実施の形態1から実施の形態24のものに限らず、もちろんこれらの実施の形態のメモリセル構造を併用したメモリセル構造も構成可能であり、このようなメモリセル構造も本発明に含まれるものである。
【0274】
また、上記実施の形態では、メモリセルキャパシタの構造として平面型構造や溝型立体型構造について説明しているが、ホール型立体構造や円筒型立体構造についても本構成を適用することが可能である。
【0275】
【産業上の利用可能性】
本発明の強誘電体メモリ装置は、メモリセルサイズの縮小を可能とするものであり、特に強誘電体メモリ装置のキャパシタ構造において有用である。
【図面の簡単な説明】
【0276】
【図1(a)】
本発明の実施の形態1による強誘電体メモリ装置101を説明する図であり、メモリセルを構成する強誘電体キャパシタ101aの電極のレイアウトを示している。
【図1(b)】
図1(a)のIa−Ia線断面図であり、上記強誘電体キャパシタ101aの断面構造を示している。
【図2(a)】
本発明の実施の形態2による強誘電体メモリ装置102を説明する図であり、メモリセルを構成する強誘電体キャパシタ102aの電極のレイアウトを示している。
【図2(b)】
図2(a)のIIa−IIa線断面図であり、上記強誘電体キャパシタ102aの断面構造を示している。
【図3(a)】
本発明の実施の形態3による強誘電体メモリ装置103を説明する図であり、メモリセルを構成する強誘電体キャパシタ103aの電極のレイアウトを示している。
【図3(b)】
図3(a)のIIIa−IIIa線断面図であり、上記強誘電体キャパシタ103aの断面構造を示している。
【図4(a)】
本発明の実施の形態4による強誘電体メモリ装置104を説明する図であり、メモリセルを構成する強誘電体キャパシタ104aの電極のレイアウトを示している。
【図4(b)】
図4(a)のIVa−IVa線断面図であり、上記強誘電体キャパシタ104aの断面構造を示している。
【図5(a)】
本発明の実施の形態5による強誘電体メモリ装置105を説明する図であり、メモリセルを構成する強誘電体キャパシタ105aの電極のレイアウトを示している。
【図5(b)】
図5(a)のVa−Va線断面図であり、上記強誘電体キャパシタ105aの断面構造を示している。
【図6(a)】
本発明の実施の形態6による強誘電体メモリ装置106を説明する図であり、メモリセルを構成する強誘電体キャパシタ106aの電極のレイアウトを示している。
【図6(b)】
図6(a)のVIa−VIa線断面図であり、上記強誘電体キャパシタ106aの断面構造を示している。
【図7(a)】
本発明の実施の形態7による強誘電体メモリ装置107を説明する図であり、メモリセルを構成する強誘電体キャパシタ107aの電極のレイアウトを示している。
【図7(b)】
図7(a)のVIIa−VIIa線断面図であり、上記強誘電体キャパシタ107aの断面構造を示している。
【図8(a)】
本発明の実施の形態8による強誘電体メモリ装置108を説明する図であり、メモリセルを構成する強誘電体キャパシタ108aの電極のレイアウトを示している。
【図8(b)】
図8(a)のVIIIa−VIIIa線断面図であり、上記強誘電体キャパシタ108aの断面構造を示している。
【図9(a)】
本発明の実施の形態9による強誘電体メモリ装置109を説明する図であり、メモリセルを構成する強誘電体キャパシタ109aの電極のレイアウトを示している。
【図9(b)】
図9(a)のIXa−IXa線断面図であり、上記強誘電体キャパシタ109aの断面構造を示している。
【図10(a)】
本発明の実施の形態10による強誘電体メモリ装置110を説明する図であり、メモリセルを構成する強誘電体キャパシタ110aの電極のレイアウトを示している。
【図10(b)】
図10(a)のXa−Xa線断面図であり、上記強誘電体キャパシタ110aの断面構造を示している。
【図11(a)】
本発明の実施の形態11による強誘電体メモリ装置111を説明する図であり、メモリセルを構成する強誘電体キャパシタ111aの電極のレイアウトを示している。
【図11(b)】
図11(a)のXIa−XIa線断面図であり、上記強誘電体キャパシタ111aの断面構造を示している。
【図12(a)】
本発明の実施の形態12による強誘電体メモリ装置112を説明する図であり、メモリセルを構成する強誘電体キャパシタ112aの電極のレイアウトを示している。
【図12(b)】
図12(a)のXIIa−XIIa線断面図であり、上記強誘電体キャパシタ112aの断面構造を示している。
【図13(a)】
本発明の実施の形態13による強誘電体メモリ装置113を説明する図であり、メモリセルを構成する強誘電体キャパシタ113aの電極のレイアウトを示している。
【図13(b)】
図13(a)のXIIIa−XIIIa線断面図であり、上記強誘電体キャパシタ113aの断面構造を示している。
【図13(c)】
図13(a)のXIIIb−XIIIb線断面図であり、上記強誘電体キャパシタ113aの断面構造を示している。
【図14(a)】
本発明の実施の形態14による強誘電体メモリ装置114を説明する図であり、メモリセルを構成する強誘電体キャパシタ114aの電極のレイアウトを示している。
【図14(b)】
図14(a)のXIVa−XIVa線断面図であり、上記強誘電体キャパシタ114aの断面構造を示している。
【図14(c)】
図14(a)のXIVb−XIVb線断面図であり、上記強誘電体キャパシタ114aの断面構造を示している。
【図15(a)】
本発明の実施の形態15による強誘電体メモリ装置115を説明する図であり、メモリセルを構成する強誘電体キャパシタ115aの電極のレイアウトを示している。
【図15(b)】
図15(a)のXVa−XVa線断面図であり、上記強誘電体キャパシタ115aの断面構造を示している。
【図15(c)】
図15(a)のXVb−XVb線断面図であり、上記強誘電体キャパシタ115aの断面構造を示している。
【図16(a)】
本発明の実施の形態16による強誘電体メモリ装置116を説明する図であり、メモリセルを構成する強誘電体キャパシタ116aの電極のレイアウトを示している。
【図16(b)】
図16(a)のXVIa−XVIa線断面図であり、上記強誘電体キャパシタ116aの断面構造を示している。
【図16(c)】
図16(a)のXVIb−XVIb線断面図であり、上記強誘電体キャパシタ116aの断面構造を示している。
【図17(a)】
本発明の実施の形態17による強誘電体メモリ装置117を説明する図であり、メモリセルを構成する強誘電体キャパシタ117aの電極のレイアウトを示している。
【図17(b)】
図17(a)のXVIIa−XVIIa線断面図であり、上記強誘電体キャパシタ117aの断面構造を示している。
【図17(c)】
図17(a)のXVIIb−XVIIb線断面図であり、上記強誘電体キャパシタ117aの断面構造を示している。
【図18(a)】
本発明の実施の形態18による強誘電体メモリ装置118を説明する図であり、メモリセルを構成する強誘電体キャパシタ118aの電極のレイアウトを示している。
【図18(b)】
図18(a)のXVIIIa−XVIIIa線断面図であり、上記強誘電体キャパシタ118aの断面構造を示している。
【図18(c)】
図18(a)のXVIIIb−XVIIIb線断面図であり、上記強誘電体キャパシタ118aの断面構造を示している。
【図19(a)】
本発明の実施の形態19による強誘電体メモリ装置119を説明する図であり、メモリセルを構成する強誘電体キャパシタ119aの電極のレイアウトを示している。
【図19(b)】
図19(a)のXIXa−XIXa線断面図であり、上記強誘電体キャパシタ119aの断面構造を示している。
【図19(c)】
図19(a)のXIXb−XIXb線断面図であり、上記強誘電体キャパシタ119aの断面構造を示している。
【図20(a)】
本発明の実施の形態20による強誘電体メモリ装置120を説明する図であり、メモリセルを構成する強誘電体キャパシタ120aの電極のレイアウトを示している。
【図20(b)】
図20(a)のXXa−XXa線断面図であり、上記強誘電体キャパシタ120aの断面構造を示している。
【図20(c)】
図20(a)のXXb−XXb線断面図であり、上記強誘電体キャパシタ120aの断面構造を示している。
【図21(a)】
本発明の実施の形態21による強誘電体メモリ装置121を説明する図であり、メモリセルを構成する強誘電体キャパシタ121aの電極のレイアウトを示している。
【図21(b)】
図21(a)のXXIa−XXIa線断面図であり、上記強誘電体キャパシタ121aの断面構造を示している。
【図21(c)】
図21(a)のXXIb−XXIb線断面図であり、上記強誘電体キャパシタ121aの断面構造を示している。
【図22(a)】
本発明の実施の形態22による強誘電体メモリ装置122を説明する図であり、メモリセルを構成する強誘電体キャパシタ122aの電極のレイアウトを示している。
【図22(b)】
図22(a)のXXIIa−XXIIa線断面図であり、上記強誘電体キャパシタ122aの断面構造を示している。
【図22(c)】
図22(a)のXXIIb−XXIIb線断面図であり、上記強誘電体キャパシタ122aの断面構造を示している。
【図23(a)】
本発明の実施の形態23による強誘電体メモリ装置123を説明する図であり、メモリセルを構成する強誘電体キャパシタ123aの電極のレイアウトを示している。
【図23(b)】
図23(a)のXXIIIa−XXIIIa線断面図であり、上記強誘電体キャパシタ123aの断面構造を示している。
【図23(c)】
図23(a)のXXIIIb−XXIIIb線断面図であり、上記強誘電体キャパシタ123aの断面構造を示している。
【図24(a)】
本発明の実施の形態24による強誘電体メモリ装置124を説明する図であり、メモリセルを構成する強誘電体キャパシタ124aの電極のレイアウトを示している。
【図24(b)】
図24(a)のXXIVa−XXIVa線断面図であり、上記強誘電体キャパシタ124aの断面構造を示している。
【図24(c)】
図24(a)のXXIVb−XXIVb線断面図であり、上記強誘電体キャパシタ124aの断面構造を示している。
【図25(a)】
従来の強誘電体メモリ装置100を説明する図であり、メモリセルを構成する強誘電体キャパシタ100aの電極のレイアウトを示している。
【図25(b)】
図25(a)のXXVa−XXVa線断面図であり、上記強誘電体キャパシタ100aの断面構造を示している。
【図26(a)】
従来の強誘電体メモリ装置200を説明する図であり、メモリセルを構成する強誘電体キャパシタ200aの電極のレイアウトを示している。
【図26(b)】
図26(a)のXXVIa−XXVIa線断面図であり、上記強誘電体キャパシタ200aの断面構造を示している。
【図26(c)】
図26(a)のXXVIb−XXVIb線断面図であり、上記強誘電体キャパシタ200aの断面構造を示している。
Claims (15)
- メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
前記各メモリセルキャパシタは、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、
前記下部電極の上面に形成された、前記下部電極の幅方向をその幅方向とする強誘電体層と、
前記強誘電体層の上面に形成された、前記下部電極の幅方向をその幅方向とする上部電極とから構成され、
前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、
前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、
前記上部電極の幅は、前記強誘電体層の幅より細い、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第1項記載の強誘電体メモリ装置において、
前記下部電極の幅は、前記強誘電体層の幅より細い、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第2項記載の強誘電体メモリ装置において、
前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、
前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とがほぼ一致している、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第2項記載の強誘電体メモリ装置において、
前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、
前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とが異なる、
ことを特徴とする強誘電体メモリ装置。 - メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
前記各メモリセルキャパシタは、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、
前記下部電極の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された上部電極とから構成され、
前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、
前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、
前記上部電極の1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、
前記上部電極の他のエッジが前記強誘電体層の内側に位置している、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第5項記載の強誘電体メモリ装置において、
前記下部電極の1つのエッジの位置が前記上部電極の1つのエッジの位置とほぼ一致している、
ことを特徴とする強誘電体メモリ装置。 - メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
前記各メモリセルキャパシタは、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、
前記下部電極の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された上部電極とから構成され、
前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、
前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、
前記上部電極の1つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、
前記上部電極の他のエッジが前記強誘電体層より内側に位置しており、
前記下部電極の1つのエッジが前記強誘電体層の内側に位置し、かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ一致している、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第1項記載の強誘電体メモリ装置において、
前記下部電極は、溝型構造を有する、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第8項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第8項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向が、前記上部電極の延伸する方向と垂直な方向である、
ことを特徴とする強誘電体メモリ装置。 - メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
前記各メモリセルキャパシタは、
前記メモリセルトランジスタを介してビット線に接続された下部電極と、
前記下部電極の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された上部電極とから構成され、
前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した、溝型構造を有する電極であり、
前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成している、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第11項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第11項記載の強誘電体メモリ装置において、
前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と垂直な方向である、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第11項記載の強誘電体メモリ装置において、
前記溝型構造を有する下部電極は、
前記溝部の底面部を構成する平面状の第1の下部電極部と、
前記溝部の側面部および溝部開口周縁部を構成する第2の下部電極部と、から構成されている、
ことを特徴とする強誘電体メモリ装置。 - 請求の範囲第11項記載の強誘電体メモリ装置において、
前記溝型構造を有する下部電極は、
前記溝部の底面部を構成する第1の下部電極部と、
前記溝部の側面部のみを構成する第2の下部電極部と、から構成されている、
ことを特徴とする強誘電体メモリ装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003121194 | 2003-04-25 | ||
JP2003121194 | 2003-04-25 | ||
PCT/JP2004/005991 WO2004097939A1 (ja) | 2003-04-25 | 2004-04-26 | 強誘電体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004097939A1 true JPWO2004097939A1 (ja) | 2006-07-13 |
JP4614882B2 JP4614882B2 (ja) | 2011-01-19 |
Family
ID=33410033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005505901A Expired - Fee Related JP4614882B2 (ja) | 2003-04-25 | 2004-04-26 | 強誘電体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7642583B2 (ja) |
JP (1) | JP4614882B2 (ja) |
KR (1) | KR20060006061A (ja) |
CN (1) | CN1781191A (ja) |
WO (1) | WO2004097939A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100866751B1 (ko) * | 2006-12-27 | 2008-11-03 | 주식회사 하이닉스반도체 | 강유전체 소자를 적용한 반도체 메모리 장치 및 그리프레쉬 방법 |
US10929588B2 (en) * | 2018-02-13 | 2021-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layout, structure, system, and methods |
CN110828464A (zh) * | 2018-08-08 | 2020-02-21 | 旺宏电子股份有限公司 | 非易失性存储器结构 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1168041A (ja) * | 1997-08-21 | 1999-03-09 | Nec Corp | 半導体装置の構造およびその製造方法 |
JP2000138349A (ja) * | 1998-10-30 | 2000-05-16 | Sharp Corp | 半導体記憶装置の製造方法 |
JP2000294743A (ja) * | 1999-04-01 | 2000-10-20 | Matsushita Electronics Industry Corp | 強誘電体メモリ装置 |
JP2000315779A (ja) * | 1999-04-30 | 2000-11-14 | Nec Corp | 半導体装置及びその製造方法 |
JP2000349248A (ja) * | 1999-06-04 | 2000-12-15 | Sony Corp | 強誘電体メモリおよびそのアクセス方法 |
JP2001007303A (ja) * | 1999-06-18 | 2001-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2001085632A (ja) * | 1999-09-14 | 2001-03-30 | Matsushita Electronics Industry Corp | 強誘電体メモリ装置 |
JP2001168292A (ja) * | 1999-12-08 | 2001-06-22 | Matsushita Electronics Industry Corp | 強誘電体メモリ装置 |
JP2002170935A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ |
JP2002198494A (ja) * | 2000-10-17 | 2002-07-12 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
JP2003086771A (ja) * | 2001-06-25 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 容量素子、半導体記憶装置及びその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
US6198122B1 (en) * | 1997-02-21 | 2001-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of fabricating the same |
US6316801B1 (en) * | 1998-03-04 | 2001-11-13 | Nec Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
KR100272172B1 (ko) * | 1998-10-16 | 2000-11-15 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
US6100200A (en) * | 1998-12-21 | 2000-08-08 | Advanced Technology Materials, Inc. | Sputtering process for the conformal deposition of a metallization or insulating layer |
JP4211210B2 (ja) * | 2000-09-08 | 2009-01-21 | 日本電気株式会社 | コンデンサとその実装構造ならびにその製造方法、半導体装置およびその製造方法 |
JP4023770B2 (ja) * | 2000-12-20 | 2007-12-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
KR100410716B1 (ko) | 2001-03-07 | 2003-12-18 | 주식회사 하이닉스반도체 | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 |
CN1290194C (zh) * | 2001-06-25 | 2006-12-13 | 松下电器产业株式会社 | 电容元件、半导体存储器及其制备方法 |
US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
US6773929B2 (en) * | 2001-09-14 | 2004-08-10 | Hynix Semiconductor Inc. | Ferroelectric memory device and method for manufacturing the same |
KR20030028044A (ko) * | 2001-09-27 | 2003-04-08 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조방법 |
-
2004
- 2004-04-26 KR KR1020057020173A patent/KR20060006061A/ko not_active Application Discontinuation
- 2004-04-26 JP JP2005505901A patent/JP4614882B2/ja not_active Expired - Fee Related
- 2004-04-26 CN CNA2004800111969A patent/CN1781191A/zh active Pending
- 2004-04-26 WO PCT/JP2004/005991 patent/WO2004097939A1/ja active Application Filing
- 2004-04-26 US US10/554,541 patent/US7642583B2/en not_active Expired - Fee Related
-
2009
- 2009-12-09 US US12/634,097 patent/US20100084696A1/en not_active Abandoned
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1168041A (ja) * | 1997-08-21 | 1999-03-09 | Nec Corp | 半導体装置の構造およびその製造方法 |
JP2000138349A (ja) * | 1998-10-30 | 2000-05-16 | Sharp Corp | 半導体記憶装置の製造方法 |
JP2000294743A (ja) * | 1999-04-01 | 2000-10-20 | Matsushita Electronics Industry Corp | 強誘電体メモリ装置 |
JP2000315779A (ja) * | 1999-04-30 | 2000-11-14 | Nec Corp | 半導体装置及びその製造方法 |
JP2000349248A (ja) * | 1999-06-04 | 2000-12-15 | Sony Corp | 強誘電体メモリおよびそのアクセス方法 |
JP2001007303A (ja) * | 1999-06-18 | 2001-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2001085632A (ja) * | 1999-09-14 | 2001-03-30 | Matsushita Electronics Industry Corp | 強誘電体メモリ装置 |
JP2001168292A (ja) * | 1999-12-08 | 2001-06-22 | Matsushita Electronics Industry Corp | 強誘電体メモリ装置 |
JP2002198494A (ja) * | 2000-10-17 | 2002-07-12 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
JP2002170935A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ |
JP2003086771A (ja) * | 2001-06-25 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 容量素子、半導体記憶装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1781191A (zh) | 2006-05-31 |
KR20060006061A (ko) | 2006-01-18 |
US20060208295A1 (en) | 2006-09-21 |
US7642583B2 (en) | 2010-01-05 |
WO2004097939A1 (ja) | 2004-11-11 |
US20100084696A1 (en) | 2010-04-08 |
JP4614882B2 (ja) | 2011-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4837884B2 (ja) | Dramセル | |
JP5431386B2 (ja) | 半導体記憶装置 | |
US20210005611A1 (en) | Integrated Assemblies Comprising Voids Between Active Regions and Conductive Shield Plates, and Methods of Forming Integrated Assemblies | |
US8415738B2 (en) | Semiconductor memory device and manufacturing method thereof | |
US9305924B2 (en) | Semiconductor device having gate electrode embedded in gate trench | |
US10347641B2 (en) | Semiconductor devices | |
JP4614882B2 (ja) | 強誘電体メモリ装置 | |
US8779487B2 (en) | Semiconductor devices including storage node landing pads separated from bit line contact plugs | |
US11756898B2 (en) | Semiconductor memory device | |
JP2011023652A (ja) | 半導体記憶装置 | |
KR100796644B1 (ko) | 디램 소자 및 그 형성 방법 | |
KR100673011B1 (ko) | 노어형 플래시 메모리 장치 및 그 제조 방법 | |
US9001565B2 (en) | Semiconductor device with memory device | |
US20150255465A1 (en) | Semiconductor device, and manufacturing method for same | |
JP2015035619A (ja) | 半導体装置 | |
US20220122980A1 (en) | Semiconductor device having transistor device of three-dimensional structure | |
US20210134800A1 (en) | Semiconductor memory device and method of manufacturing the same | |
JP2022127522A (ja) | 半導体記憶装置 | |
KR20020092205A (ko) | 메모리 셀 장치 및 그 제조 방법 | |
WO2014136743A1 (ja) | 半導体装置およびその製造方法 | |
TW201507006A (zh) | 半導體裝置及其製造方法 | |
US7138676B2 (en) | Semiconductor device and manufacturing the same having multiple trenches formed in plural element regions or trench groups | |
JP2024102657A (ja) | 半導体装置およびその製造方法 | |
JP2024102651A (ja) | 半導体装置およびその製造方法 | |
CN117295328A (zh) | 半导体器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100921 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101019 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |