JPWO2004097939A1 - 強誘電体メモリ装置 - Google Patents

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Abstract

この発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置（１０１）において、各メモリセルキャパシタ（１０１ａ）を、各メモリセルキャパシタ毎に独立した下部電極（２）と、該下部電極（２）上に形成された強誘電体層（３）と、該強誘電体層（３）上に形成され、複数が共通に接続されてプレート電極を形成する上部電極（４）とから構成し、上部電極の幅を、強誘電体層の幅よりも狭くしたものである。この発明に係る強誘電体メモリ装置では、上部電極の幅を強誘電体層の幅より小さくしたことにより、上部電極と下部電極との間での電流リークを防止することができ、これにより、上部電極と下部電極との間での電流リークの発生を招くことなくメモリセルキャパシタの配置間隔を縮小して、より小さいメモリセルサイズを実現することができる。

Description

本発明は、強誘電体メモリ装置に関し、特にそのメモリセルキャパシタの構造に関するものである。
強誘電体メモリは、印加電圧の極性をデータとして保持する強誘電体キャパシタ（以下、メモリセルキャパシタともいう。）と、該メモリセルキャパシタに対するデータアクセスを行うアクセストランジスタ（以下、メモリセルトランジスタともいう。）とからなるメモリセル構造を有しており、このメモリセル構造の加工方法として、例えば、特開２００２−１９８４９４号公報には、メモリキャパシタの上部電極とその強誘電体層とを同じマスクで加工するものが開示されている
第２５（ａ）図は、従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第２５（ｂ）図は、第２５（ａ）図のＸＸＶａ−ＸＸＶａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
従来の強誘電体メモリ装置１００は、メモリセルキャパシタ１００ａとメモリセルトランジスタ（図示せず）とからなるメモリセルを複数有している。上記強誘電体キャパシタ１００ａは、基板（図示せず）上に形成された下部電極１２と、該下部電極１２上に形成された強誘電体層１３と、該強誘電体層１３上に形成された上部電極１４とから構成されている。
ここで、各メモリセルキャパシタの下部電極１２は、各メモリセルキャパシタ毎に独立した電極であり、強誘電体メモリ装置１００のメモリセルアレイ（図示せず）上で、第１の方向（以下、横方向ともいう。）Ｄ１及び第２の方向（以下、縦方向ともいう。）Ｄ２に沿ってマトリクス状に配列されている。
上記強誘電体層３は、縦方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう縦方向Ｄ２に延びている。
上記上部電極４は、上記強誘電体層３と同様、縦方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう縦方向Ｄ２に延び、縦方向Ｄ２に沿った各下部電極列に対応するプレート電極となっている。
次に上記メモリセル構造の加工工程について簡単に説明する。
まず、メモリセルトランジスタが形成された半導体基板（図示せず）上に絶縁膜（図示せず）を形成した後、該絶縁膜にコンタクト部１を形成し、さらに、全面に下部電極層を形成する。そして、該下部電極層をそれぞれのメモリキャパシタの下部電極１２に分離されるよう加工し、その後、その上に強誘電体層と上部電極層を順次形成し、これらを同じマスクで加工して、強誘電体膜１３と上記上部電極１４であるプレート電極を形成する。
このような従来のメモリセル構造の加工方法では、上部電極と強誘電体層を同じマスクで加工するために、上部電極と下部電極との間で電流リークが発生しないよう、第２５（ａ）図に示すように上部電極１４をその幅が下部電極１２の幅より大きくなるよう加工しなければならないという課題があった。この課題はメモリセルサイズの縮小の障害ともなるものである。
つまり、上部電極１４は、下部電極１２の厚みにより凹凸のある下地上に配置されるため、上部電極４４の加工条件などによっては、上部電極１４の最小の配置間隔は、平坦な下地上に配置される下部電極１２の最小の配置間隔に比べて、大きくする必要が生じる。この場合、メモリセルキャパシタの間隔、つまり上部電極１４と下部電極１２との重なった領域の配置間隔ｄ１２は、上部電極の最小の配置間隔ｄ１４と、上部電極の左右のエッジが下部電極の左右のエッジからはみ出した距離２・Δｄとを足し合わせた寸法となる。この配置間隔ｄ１２（＝ｄ１４＋２・Δｄ）は、下部電極１２の最小配置間隔に比べてかなり大きな間隔となってしまう。
また、メモリセルキャパシタは、上記のように、基板上に下部電極、強誘電体層、及び上部電極を順次積層してなるプレーナ型の構造のものに限らず、立体型の構造のもの、つまり絶縁膜に形成した矩形形状の開口を有する凹部内に、下部電極、強誘電体層、及び上部電極を積層してなる立体構造のものもある。
第２６（ａ）図は、メモリセルキャパシタを立体構造とした従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第２６（ｂ）図及び第２６（ｃ）図はそれぞれ、第２６（ａ）図のＸＸＶＩａ−ＸＸＶＩａ線断面図及びＸＸＶＩｂ−ＸＸＶＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
この強誘電体メモリ装置２００は、立体構造のメモリセルキャパシタ２００ａとメモリセルトランジスタ（図示せず）とからなるメモリセルを複数有している。
このような立体構造のメモリセルキャパシタ２００ａは、下部電極上の層間絶縁膜に、矩形形状の開口を有する、下部電極に達する貫通孔を形成し、該層間絶縁膜上に、下地電極層、強誘電体層、及び上部電極層を順次、これらの層が該貫通孔の内壁面及び貫通孔開口の周縁部に積層されるよう形成してなるものである。
つまり、上記立体構造のメモリセルキャパシタ２００ａは、基板（図示せず）上に形成された下部電極２２と、該下部電極２２上の層間絶縁膜（図示せず）の貫通孔内及びその周縁部に形成された下地電極層２５と、該下地電極層２５上に形成された強誘電体層２３と、該強誘電体層２３上に形成された上部電極２４とから構成されている。なお、図中、２００ｂは、上記立体構造のメモリセルキャパシタ２００ａの表面に形成されている凹部である。
ところが、このような立体構造のメモリセルキャパシタは、メモリセルサイズ縮小の要請から、層間絶縁膜に形成する貫通孔開口のサイズを小さくすると、スパッタリングや蒸着などの一般的な成膜処理では、貫通孔内壁面上に、電極層や強誘電体層を薄く形成することが困難となり、その結果、メモリセルキャパシタの容量が激減してしまうこととなるという課題がある。この課題もメモリセルサイズの縮小の障害ともなるものである。
本発明は、上記のような課題を解決するためになされたものであって、プレーナ構造のメモリセルキャパシタの上部電極と下部電極との間で電流リークの発生や立体構造のメモリセルキャパシタの特性劣化を招くことなく、メモリセルキャパシタの配置間隔を縮小して、小さなメモリセルサイズを実現できる強誘電体メモリ装置を提供することを目的とする。
請求の範囲第１項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された、前記下部電極の幅方向をその幅方向とする強誘電体層と、前記強誘電体層の上面に形成された、前記下部電極の幅方向をその幅方向とする上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
請求の範囲第１項記載の発明によれば、メモリセルキャパシタの上部電極の幅をその強誘電体層の幅より小さくしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのを抑えることができ、これにより、メモリセルキャパシタの配置間隔を、その上部電極と下部電極との間での電流リークの発生を抑えつつ縮小して、小さいメモリセルサイズを実現することができる。
請求の範囲第２項記載の発明は、請求の範囲第１項記載の強誘電体メモリ装置において、前記下部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
請求の範囲第２項記載の発明によれば、メモリセルキャパシタの下部電極の幅を、その強誘電体層の幅より細くしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのをより抑制することができる。
請求の範囲第３項記載の発明は、請求の範囲第２項記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とがほぼ一致している、ことを特徴とするものである。
請求の範囲第３項記載の発明によれば、メモリセルキャパシタの上部電極の幅と下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをほぼ重ねて配置したので、メモリセルアレイ上で占める、メモリセルキャパシタの容量素子として動作しない無駄な領域を削減することができる。
請求の範囲第４項記載の発明は、請求の範囲第２項記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とが異なる、ことを特徴とするものである。
請求の範囲第４項記載の発明によれば、メモリセルキャパシタの上部電極の幅とその下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをずらして配置したので、前記上部電極と下部電極とのずれ量により、メモリセルキャパシタの容量を調整可能となるという効果がある。
請求の範囲第５項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の１つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層の内側に位置している、ことを特徴とするものである。
請求の範囲第５項記載の発明によれば、メモリセルキャパシタの下部電極をそのエッジが強誘電体層より内側に位置するよう配置したので、上部電極と下部電極との間で電流リークが発生するのを抑制することができるという効果がある。
請求の範囲第６項記載の発明は、請求の範囲第５項記載の強誘電体メモリ装置において、前記下部電極の１つのエッジの位置が前記上部電極の１つのエッジの位置とほぼ一致している、ことを特徴とするものである。
請求の範囲第６項記載の発明によれば、メモリセルキャパシタの下部電極の１つのエッジの位置がその上部電極の１つのエッジの位置とほぼ一致しているので、上部電極の配置間隔を下部電極の配置間隔に合わせてメモリセルサイズを小さくすることが可能となる効果がある。
請求の範囲第７項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の１つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層より内側に位置しており、前記下部電極の１つのエッジが前記強誘電体層の内側に位置し、かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ一致している、ことを特徴とするものである。
請求の範囲第７項記載の発明によれば、上部電極の１つのエッジが強誘電体層より内側に位置し、かつ下部電極の１つのエッジが強誘電体層より内側に位置し、さらに、強誘電体層の一方のエッジが上部電極の他のエッジに一致し、強誘電体層の他方のエッジが下部電極の他のエッジに一致しているので、上部電極のエッジから下部電極のエッジに至る沿面距離が最大となって、電流リークの発生をより一層抑えることができる。
請求の範囲第８項記載の発明は、請求の範囲第１項記載の強誘電体メモリ装置において、前記下部電極は、溝型構造を有する、ことを特徴とするものである。
請求の範囲第８項記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
請求の範囲第９項記載の発明は、請求の範囲第８項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
請求の範囲第９項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
請求の範囲第１０項記載の発明は、請求の範囲第８項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向が、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
請求の範囲第１０項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
請求の範囲第１１項記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した、溝型構造を有する電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成している、ことを特徴とするものである。
請求の範囲第１１項記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
請求の範囲第１２項記載の発明は、請求の範囲第１１項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
請求の範囲第１２項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
請求の範囲第１３項記載の発明は、請求の範囲第１１項記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
請求の範囲第１３項記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
請求の範囲第１４項記載の発明は、請求の範囲第１１項記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第１の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第２の下部電極部と、から構成されている、ことを特徴とするものである。
請求の範囲第１４項記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第１の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第２の下部電極部と、から構成されているので、溝部の底面部、側面部、及び開口周縁部上には、電極部を同一条件で形成することができ、電極部を構成する導電膜の膜厚や特性を均一なものとできる。
請求の範囲第１５項記載の発明は、請求の範囲第１１項記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第１の下部電極部と、前記溝部の側面部のみを構成する第２の下部電極部と、から構成されている、ことを特徴とするものである。
請求の範囲第１５項記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第１の下部電極部と、前記溝部の側面部のみを構成する第２の下部電極部と、から構成されているので、下部電極部の、上部電極層をパターン加工するときに上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
第１（ａ）図は、本発明の実施の形態１による強誘電体メモリ装置１０１を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０１ａの電極のレイアウトを示している。
第１（ｂ）図は、第１（ａ）図のＩａ−Ｉａ線断面図であり、上記強誘電体キャパシタ１０１ａの断面構造を示している。
第２（ａ）図は、本発明の実施の形態２による強誘電体メモリ装置１０２を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０２ａの電極のレイアウトを示している。
第２（ｂ）図は、第２（ａ）図のＩＩａ−ＩＩａ線断面図であり、上記強誘電体キャパシタ１０２ａの断面構造を示している。
第３（ａ）図は、本発明の実施の形態３による強誘電体メモリ装置１０３を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０３ａの電極のレイアウトを示している。
第３（ｂ）図は、第３（ａ）図のＩＩＩａ−ＩＩＩａ線断面図であり、上記強誘電体キャパシタ１０３ａの断面構造を示している。
第４（ａ）図は、本発明の実施の形態４による強誘電体メモリ装置１０４を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０４ａの電極のレイアウトを示している。
第４（ｂ）図は、第４（ａ）図のＩＶａ−ＩＶａ線断面図であり、上記強誘電体キャパシタ１０４ａの断面構造を示している。
第５（ａ）図は、本発明の実施の形態５による強誘電体メモリ装置１０５を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０５ａの電極のレイアウトを示している。
第５（ｂ）図は、第５（ａ）図のＶａ−Ｖａ線断面図であり、上記強誘電体キャパシタ１０５ａの断面構造を示している。
第６（ａ）図は、本発明の実施の形態６による強誘電体メモリ装置１０６を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０６ａの電極のレイアウトを示している。
第６（ｂ）図は、第６（ａ）図のＶＩａ−ＶＩａ線断面図であり、上記強誘電体キャパシタ１０６ａの断面構造を示している。
第７（ａ）図は、本発明の実施の形態７による強誘電体メモリ装置１０７を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０７ａの電極のレイアウトを示している。
第７（ｂ）図は、第７（ａ）図のＶＩＩａ−ＶＩＩａ線断面図であり、上記強誘電体キャパシタ１０７ａの断面構造を示している。
第８（ａ）図は、本発明の実施の形態８による強誘電体メモリ装置１０８を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０８ａの電極のレイアウトを示している。
第８（ｂ）図は、第８（ａ）図のＶＩＩＩａ−ＶＩＩＩａ線断面図であり、上記強誘電体キャパシタ１０１ａの断面構造を示している。
第９（ａ）図は、本発明の実施の形態９による強誘電体メモリ装置１０９を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０９ａの電極のレイアウトを示している。
第９（ｂ）図は、第９（ａ）図のＩＸａ−ＩＸａ線断面図であり、上記強誘電体キャパシタ１０９ａの断面構造を示している。
第１０（ａ）図は、本発明の実施の形態１０による強誘電体メモリ装置１１０を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１０ａの電極のレイアウトを示している。
第１０（ｂ）図は、第１０（ａ）図のＸａ−Ｘａ線断面図であり、上記強誘電体キャパシタ１１０ａの断面構造を示している。
第１１（ａ）図は、本発明の実施の形態１１による強誘電体メモリ装置１１１を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１１ａの電極のレイアウトを示している。
第１１（ｂ）図は、第１１（ａ）図のＸＩａ−ＸＩａ線断面図であり、上記強誘電体キャパシタ１１１ａの断面構造を示している。
第１２（ａ）図は、本発明の実施の形態１２による強誘電体メモリ装置１１２を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１２ａの電極のレイアウトを示している。
第１２（ｂ）図は、第１２（ａ）図のＸＩＩａ−ＸＩＩａ線断面図であり、上記強誘電体キャパシタ１１２ａの断面構造を示している。
第１３（ａ）図は、本発明の実施の形態１３による強誘電体メモリ装置１１３を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１３ａの電極のレイアウトを示している。
第１３（ｂ）図及び第１３（ｃ）図は、それぞれ第１３（ａ）図のＸＩＩＩａ−ＸＩＩＩａ線断面図及び第１３（ａ）図のＸＩＩＩｂ−ＸＩＩＩｂ線断面図であり、上記強誘電体キャパシタ１１３ａの断面構造を示している。
第１４（ａ）図は、本発明の実施の形態１４による強誘電体メモリ装置１１４を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１４ａの電極のレイアウトを示している。
第１４（ｂ）図及び第１４（ｃ）図は、それぞれ第１４（ａ）図のＸＩＶａ−ＸＩＶａ線断面図及び第１４（ａ）図のＸＩＶｂ−ＸＩＶｂ線断面図であり、上記強誘電体キャパシタ１１４ａの断面構造を示している。
第１５（ａ）図は、本発明の実施の形態１５による強誘電体メモリ装置１１５を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１５ａの電極のレイアウトを示している。
第１５（ｂ）図及び第１５（ｃ）図は、それぞれ第１５（ａ）図のＸＶａ−ＸＶａ線断面図及び第１５（ａ）図のＸＶｂ−ＸＶｂ線断面図であり、上記強誘電体キャパシタ１１５ａの断面構造を示している。
第１６（ａ）図は、本発明の実施の形態１６による強誘電体メモリ装置１１６を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１６ａの電極のレイアウトを示している。
第１６（ｂ）図及び第１６（ｃ）図は、それぞれ第１６（ａ）図のＸＶＩａ−ＸＶＩａ線断面図及び第１６（ａ）図のＸＶＩｂ−ＸＶＩｂ線断面図であり、上記強誘電体キャパシタ１１６ａの断面構造を示している。
第１７（ａ）図は、本発明の実施の形態１７による強誘電体メモリ装置１１７を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１７ａの電極のレイアウトを示している。
第１７（ｂ）図及び第１７（ｃ）図は、それぞれ第１７（ａ）図のＸＶＩＩａ−ＸＶＩＩａ線断面図及び第１７（ａ）図のＸＶＩＩｂ−ＸＶＩＩｂ線断面図であり、上記強誘電体キャパシタ１１７ａの断面構造を示している。
第１８（ａ）図は、本発明の実施の形態１８による強誘電体メモリ装置１１８を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１８ａの電極のレイアウトを示している。
第１８（ｂ）図及び第１８（ｃ）図は、それぞれ第１８（ａ）図のＸＶＩＩＩａ−ＸＶＩＩＩａ線断面図及び第１８（ａ）図のＸＶＩＩＩｂ−ＸＶＩＩＩｂ線断面図であり、上記強誘電体キャパシタ１１８ａの断面構造を示している。
第１９（ａ）図は、本発明の実施の形態１９による強誘電体メモリ装置１１９を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１９ａの電極のレイアウトを示している。
第１９（ｂ）図及び第１９（ｃ）図は、それぞれ第１９（ａ）図のＸＩＸａ−ＸＩＸａ線断面図及び第１９（ａ）図のＸＩＸｂ−ＸＩＸｂ線断面図であり、上記強誘電体キャパシタ１１８ａの断面構造を示している。
第２０（ａ）図は、本発明の実施の形態２０による強誘電体メモリ装置１２０を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２０ａの電極のレイアウトを示している。
第２０（ｂ）図及び第２０（ｃ）図は、それぞれ第２０（ａ）図のＸＸａ−ＸＸａ線断面図及び第２０（ａ）図のＸＶＩＩＩｂ−ＸＶＩＩＩｂ線断面図であり、上記強誘電体キャパシタ１２０ａの断面構造を示している。
第２１（ａ）図は、本発明の実施の形態２１による強誘電体メモリ装置１２１を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２１ａの電極のレイアウトを示している。
第２１（ｂ）図及び第２１（ｃ）図は、それぞれ第２１（ａ）図のＸＸＩａ−ＸＸＩａ線断面図及び第２１（ａ）図のＸＸＩｂ−ＸＸＩｂ線断面図であり、上記強誘電体キャパシタ１２１ａの断面構造を示している。
第２２（ａ）図は、本発明の実施の形態２２による強誘電体メモリ装置１２２を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２２ａの電極のレイアウトを示している。
第２２（ｂ）図及び第２２（ｃ）図は、それぞれ第２２（ａ）図のＸＸＩＩａ−ＸＸＩＩａ線断面図及び第２２（ａ）図のＸＸＩＩｂ−ＸＸＩＩｂ線断面図であり、上記強誘電体キャパシタ１２２ａの断面構造を示している。
第２３（ａ）図は、本発明の実施の形態２３による強誘電体メモリ装置１２３を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２３ａの電極のレイアウトを示している。
第２３（ｂ）図及び第２３（ｃ）図は、それぞれ第２３（ａ）図のＸＸＩＩＩａ−ＸＸＩＩＩａ線断面図及び第２３（ａ）図のＸＸＩＩＩｂ−ＸＸＩＩＩｂ線断面図であり、上記強誘電体キャパシタ１２３ａの断面構造を示している。
第２４（ａ）図は、本発明の実施の形態２４による強誘電体メモリ装置１２４を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２４ａの電極のレイアウトを示している。
第２４（ｂ）図及び第２４（ｃ）図は、それぞれ第２４（ａ）図のＸＸＩＶａ−ＸＸＩＶａ線断面図及び第２４（ａ）図のＸＸＩＶｂ−ＸＸＩＶｂ線断面図であり、上記強誘電体キャパシタ１２４ａの断面構造を示している。
第２５（ａ）図は、従来の強誘電体メモリ装置１００を説明する図であり、メモリセルを構成する強誘電体キャパシタ１００ａの電極のレイアウトを示している。
第２５（ｂ）図は、第２５（ａ）図のＸＸＶａ−ＸＸＶａ線断面図であり、上記強誘電体キャパシタ１００ａの断面構造を示している。
第２６（ａ）図は、従来の強誘電体メモリ装置２００を説明する図であり、メモリセルを構成する強誘電体キャパシタ２００ａの電極のレイアウトを示している。
第２６（ｂ）図及び第２６（ｃ）図は、第２６（ａ）図のＸＸＶＩａ−ＸＸＶＩａ線断面図及び第２６（ａ）図のＸＸＶＩｂ−ＸＸＶＩｂ線断面図であり、上記強誘電体キャパシタ２００ａの断面構造を示している。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
第１（ａ）図は、本発明の実施の形態１による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第１（ｂ）図は、第１（ａ）図のＩａ−Ｉａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１の強誘電体メモリ装置１０１は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタを構成する強誘電体層のエッジより内側に位置しているメモリセル構造を有するものである。
具体的に説明すると、強誘電体メモリ装置１０１のメモリセルアレイ（図示せず）上では、第１の方向（横方向）Ｄ１及び第２の方向（縦方向）Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０１ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、該下部電極２上に形成された強誘電体層３と、該強誘電体層３上に形成された上部電極４とから構成されている。
ここで、上記メモリセルキャパシタ１０１ａを構成する下部電極２は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
上記強誘電体層３は、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう第２の方向Ｄ２に延びている。この強誘電体層３の、第２の方向Ｄ２に平行な左右のエッジ３１ａ及び３２ａは、強誘電体層３の下側に位置する複数の下部電極２の、第２の方向Ｄ２に平行な左右のエッジ２１ａ及び２２ａと一致、あるいはほぼ一致している。
上記上部電極４は、上記強誘電体層３と同様、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう第２の方向Ｄ２に延びるプレート電極となっている。この上部電極４の、第２の方向Ｄ２に平行な左右のエッジ４１ａ及び４２ａはそれぞれ、上記強誘電体層３の左右のエッジ３１ａ及び３２ａよりその内側の位置している。
次に、メモリセルキャパシタ１０１ａの下部電極２、強誘電体層３、及び上部電極４を加工する方法について簡単に説明する。
基板上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト１を形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。なお、このときの下部電極層の加工は、下部電極層を、上部電極４の延びる第２の方向Ｄ２と垂直な第１の方向Ｄ１に平行なストライプ状となるよう加工し、各下部電極２を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨る帯状形状にパターニングすることも可能である。
さらに、その上に強誘電体層及び上部電極層を順次形成し、これらをそれぞれ別のマスクで加工する。このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。つまり、上部電極層の加工に用いるマスクの幅、つまり電極加工マスクの第１の方向Ｄ１における寸法は、強誘電体層の加工に用いるマスクの幅、つまり強誘電体加工マスクの第１の方向Ｄ１における寸法より小さい。
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極２に跨る帯状の強誘電体層３を形成するという方法（第１の加工方法）を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３と、該強誘電体層３と同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法（第２の加工方法）を用いることができる。
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えばストライプ状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法（第３の加工方法）も用いることができる。
このように本実施の形態１では、メモリセルを、メモリセルキャパシタの上部電極のエッジがその強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
また、強誘電体層をマスク加工するときに、先に加工された例えばストライプ状の下部電極も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクで行うことが可能であるという効果もある。つまり、下部電極の加工マスクと強誘電体加工マスクとのマスクずれの影響なく、下部電極の大きさを確保したメモリセル構成を実現可能である。
（実施の形態２）
第２（ａ）図は、本発明の実施の形態２による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第２（ｂ）図は、第２（ａ）図のＩＩａ−ＩＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態２は、上記実施の形態１における隣接する２本のプレート電極に一つの強誘電体層を対応させた、実施の形態１の応用例であって、実施の形態１における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｂとしたものである。従って、この実施の形態２のメモリセル構造は、上部電極４の、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４ａ及び４ｂが、強誘電体層３ｂの縦方向Ｄ２に沿った左右のエッジ３ｂ１及び３ｂ２より内側に位置する構造となっている。
なお、この実施の形態２では、下部電極層の加工時には、各メモリセルキャパシタの下部電極２の、縦方向の左右のエッジの一方は加工せずに、下部電極層の加工時に加工しなかった下部電極のエッジを、強誘電体層の加工の際に加工するようにしている。これにより、強誘電体層を加工しない部分で、メモリセルキャパシタの配置間隔を小さくしてメモリセル面積縮小を可能とするものである。
具体的に説明すると、この実施の形態２の強誘電体メモリ装置１０２のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０２ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、該下部電極２上に形成された強誘電体層３ｂと、該強誘電体層３ｂ上に形成された上部電極４とから構成されている。
ここで、上記下部電極２は、実施の形態１におけるものと同一のものであり、下部電極２は、コンタクト部１を介して、メモリセルトランジスタの活性領域（図示せず）に接続されている。
上記強誘電体層３ｂは、第２の方向Ｄ２に沿った、隣接する２つのメモリセル列に共通するものであり、第２の方向Ｄ２に沿って並ぶ、隣接する２つの下部電極列に跨る形状となっている。この強誘電体層３ｂの、第２の方向Ｄ２に平行な左エッジ３１ａは、強誘電体層３ｂの下側に相対向して位置する２つの下部電極列の左側列の下部電極２の、第２の方向Ｄ２に平行な左エッジ２１ａと一致、あるいはほぼ一致している。この強誘電体層３ｂの、第２の方向Ｄ２に平行な右エッジ３２ａは、強誘電体層３ｂの下側に相対向して位置する２つの下部電極列の右側列の下部電極２の、第２の方向Ｄ２に平行な右エッジ２２ａと一致、あるいはほぼ一致している。
上記上部電極４は、実施の形態１におけるものと同一のものであり、この上部電極４の、第２の方向Ｄ２に平行な左右のエッジ４１ａ及び４２ａはそれぞれ、上記強誘電体層３ｂの左右のエッジ３１ａ及び３２ａより内側に位置している。
次に、メモリセルキャパシタ１０１ａの下部電極２、強誘電体層３ｂ、及び上部電極４を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部１を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。このとき、下部電極層は、第１の方向Ｄ１に沿って並ぶ隣接する２つのコンタクト部１にまたがる部分に分離されるよう、加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向Ｄ２に沿って並ぶ２列の下部電極２に跨る幅広の帯状強誘電体層３ｂを形成するという方法（第１の加工方法）を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３と、該強誘電体層３と同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法（第２の加工方法）を用いることができる。
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えば、隣接する２つのコンタクト部１にまたがる帯状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法（第３の加工方法）も用いることができる。
このように本実施の形態２では、実施の形態１と同様に、メモリセルを、メモリセルキャパシタの上部電極４の左右のエッジをその強誘電体層３ｂのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
また、強誘電体層をマスク加工するときに、先に加工された例えば帯状の下部電極層も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクを用いて行うことが可能であるという効果もある。
さらに、この実施の形態２では、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態１よりメモリセル面積縮小が可能であるという効果がある。
なお、上記実施の形態２では、強誘電体層を２本のプレート線にまたがるよう加工しているが、強誘電体層は、３本以上のプレート線にまたがるよう加工してもよい。
（実施の形態３）
第３（ａ）図は、本発明の実施の形態３による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第３（ｂ）図は、第３（ａ）図のＩＩＩａ−ＩＩＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態３の強誘電体メモリ装置１０３は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、メモリセルキャパシタの下電極層のエッジもその強誘電体層のエッジより内側に位置するメモリセル構造を有するものである。
具体的に説明すると、強誘電体メモリ装置１０３のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０３ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３ｃと、該強誘電体層３ｃ上に形成された上部電極４ｃとから構成されている。
ここで、上記下部電極２ｃは、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２ｃは、メモリセルアレイ上でマトリクス状に配列されており、各下部電極２ｃは、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、実施の形態１と同様、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
上記強誘電体層３ｃは、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２ｃに跨るよう第２の方向Ｄ２に延びている。この強誘電体層３ｃの、第２の方向Ｄ２に平行な左右のエッジ３１ｃ及び３２ｃは、強誘電体層３の下側に位置する複数の下部電極２ｃの、第２の方向Ｄ２に平行な左右のエッジ２１ｃ及び２２ｃの外側に位置している。
上記上部電極４ｃは、上記強誘電体層３ｃと同様、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２ｃに跨るよう第２の方向Ｄ２に延びるプレート電極となっている。この上部電極４ｃの、第２の方向Ｄ２に平行な左右のエッジ４１ｃ及び４２ｃはそれぞれ、上記強誘電体層３ｃの左右のエッジ３１ｃ及び３２ｃより内側であって、上記上部電極２ｃの左右のエッジ２１ｃ及び２２ｃの外側に位置している。
次に、メモリセルキャパシタ１０１ａの下部電極２ｃ、強誘電体層３ｃ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極２ｃに跨る帯状の強誘電体層３ｃを形成するという方法（第１の加工方法）を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３ｃと、該強誘電体層３ｃと同じ平面パターンを有する上部電極層を形成し、その後、該上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状する方法（第２の加工方法）を用いることができる。
このように本実施の形態３ではメモリセルを、実施の形態１と同様に、上部電極４ｃのエッジ４１ｃ及び４２ｃが、強誘電体層３ｃのエッジ３１ｃ及び３２ｃより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを起こりにくくすることができるという効果がある。
また、この実施の形態３では、実施の形態１とは異なり、下部電極２ｃのエッジ２１ｃ及び２２ｃが、強誘電体層３ｃのエッジ３１ｃ及び３２ｃより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
（実施の形態４）
第４（ａ）図は、本発明の実施の形態４による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第４（ｂ）図は、第４（ａ）図のＩＶａ−ＩＶａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態４は、上記実施の形態３における隣接する２本のプレート電極に一つの強誘電体層を対応させた、実施の形態３の応用例であって、実施の形態３における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｄとしたものである。従って、この実施の形態４のメモリセル構造は、上部電極４ｃの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ｃ及び４２ｃが、強誘電体層３ｄの縦方向Ｄ２に沿った左右のエッジ３１ｄ及び３２ｄより内側に位置し、下部電極２ｃの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ２１ｃ及び２２ｃが、強誘電体層３ｄの縦方向Ｄ２に沿った左右のエッジ３１ｄ及び３２ｄより内側に位置する構造となっている。
具体的に説明すると、この実施の形態４の強誘電体メモリ装置１０４のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０４ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３ｄと、該強誘電体層３ｄ上に形成された上部電極４ｃとから構成されている。
ここで、上記下部電極２ｃは、実施の形態３におけるものと同一のものであり、下部電極２ｃは、コンタクト部１を介して、メモリセルトランジスタの活性領域（図示せず）に接続されている。
上記強誘電体層３ｄは、第２の方向Ｄ２に沿った、隣接する２つのメモリセル列に共通するものであり、第２の方向Ｄ２に沿って並ぶ、隣接する２つの下部電極列に跨る形状となっている。この隣接する２列の下部電極の第２の方向Ｄ２に平行な左右のエッジ２１ｃ及び２２ｃは、強誘電体層３ｄの、第２の方向Ｄ２に平行な左右のエッジ３１ｄ、３２ｄの内側に位置している。
上記上部電極４ｃは、実施の形態３におけるものと同一のものであり、この上部電極４ｃの、第２の方向Ｄ２に平行な左右のエッジ４１ｃ及び４２ｃはそれぞれ、上記強誘電体層３ｄの左右のエッジ３１ｃ及び３２ｃより内側の位置している。
次に、メモリセルキャパシタ１０３ａの下部電極２ｃ、強誘電体層３ｄ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部１を、実施の形態３と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向Ｄ２に沿って並ぶ２列の下部電極２に跨る幅広の帯状強誘電体層３ｄを形成するという方法（第１の加工方法）を用いることができる。
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３ｄと、該強誘電体層３ｄと同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状する方法（第２の加工方法）を用いることができる。
このように本実施の形態４では、メモリセルを、メモリセルキャパシタの上部電極４ｃの左右のエッジがその強誘電体層３ｄのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
また、この実施の形態４では、実施の形態１とは異なり、下部電極２ｃのエッジ２１ｃ及び２２ｃが、強誘電体層３ｄのエッジ３１ｄ及び３２ｄより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
さらに、この実施の形態４では、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態３に比べてよりメモリセル面積縮小が可能であるという効果がある。
（実施の形態５）
第５（ａ）図は、本発明の実施の形態５による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第５（ｂ）図は、第５（ａ）図のＶａ−Ｖａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態５の強誘電体メモリ装置１０５は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置し、上部電極と下部電極の幅が同じあるいはほぼ同じであり、上部電極と下部電極が重なるよう同じ位置に位置しているメモリセル構造を有するものである。
具体的に説明すると、強誘電体メモリ装置１０５のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０５ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３と、該強誘電体層３上に形成された上部電極４とから構成されている。
ここで、上記下部電極２ｃは、実施の形態３におけるものと同一であり、下部電極２ｃは、実施の形態３と同様、コンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。また、上記強誘電体層３及び上部電極４は、実施の形態１におけるものと同一のものである。この強誘電体層３の、第２の方向Ｄ２に平行な左右のエッジ３１ａ及び３２ａは、強誘電体層３の下側に位置する複数の下部電極２の、第２の方向Ｄ２に平行な左右のエッジ２１ａ及び２２ａの外側に位置している。
この上部電極４の、第２の方向Ｄ２に平行な左右のエッジ４１ａ及び４２ａはそれぞれ、上記強誘電体層３の左右のエッジ３１ａ及び３２ａより内側に位置し、上記上部電極２ｃの左右のエッジ２１ｃ及び２２ｃと同じ位置、あるいはほぼ同じ位置に位置している。
次に、メモリセルキャパシタ１０５ａの下部電極２ｃ、強誘電体層３、及び上部電極４を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く、下部電極の加工マスクと同じ幅あるいはほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態３と同様、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態５では、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。さらに、上部電極と下部電極の幅がほぼ同じで、かつこれらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
（実施の形態６）
第６（ａ）図は、本発明の実施の形態６による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第６（ｂ）図は、第６（ａ）図のＶＩａ−ＶＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態６は、上記実施の形態５における隣接する２本のプレート電極（上部電極）に一つの強誘電体層を対応させた、実施の形態５の応用例であって、実施の形態５における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層３を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｆとしたものである。
従って、ここでは、メモリセルキャパシタ１０６ａは、上記上部電極４、強誘電体層３ｆ、及び下部電極２ｃから構成されている。そして、この実施の形態６のメモリセル構造は、上部電極４の、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ａ及び４２ａが、強誘電体層３ｆの縦方向Ｄ２に沿った左右のエッジ３１ｆ及び３２ｆより内側に位置し、下部電極２ｃの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ２１ｃ及び２２ｃが、強誘電体層３ｆの縦方向Ｄ２に沿った左右のエッジ３１ｆ及び３２ｆより内側に位置し、上部電極と下部電極の幅がほぼ同じで、上部電極と下部電極とのメモリセルアレイ上での第１の方向Ｄ１における位置が同じである構造となっている。
次に、メモリセルキャパシタ１０６ａの下部電極２ｃ、強誘電体層３ｆ、及び上部電極４を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部１を、実施の形態５と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、実施の形態４のように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態６では、メモリセルを、上部電極４の左右のエッジが強誘電体層３ｆの左右のエッジより内側に位置し、下部電極２ｃの左右のエッジが強誘電体層３ｆの左右のエッジより内側に位置しているので、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、上部電極と下部電極の幅がほぼ同じで、これらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
さらに、この実施の形態６では、強誘電体層３ｆを隣接する２列の下部電極２ｃにまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態５よりメモリセル面積縮小が可能であるという効果がある。
（実施の形態７）
第７（ａ）図は、本発明の実施の形態７による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第７（ｂ）図は、第７（ａ）図のＶＩＩａ−ＶＩＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態７の強誘電体メモリ装置１０７は、実施の形態５における上部電極と下部電極とを第１の方向Ｄ１に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置している。
具体的に説明すると、強誘電体メモリ装置１０７のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０７ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｇと、該下部電極２ｇ上に形成された強誘電体層３と、該強誘電体層３上に形成された上部電極４ｇとから構成されている。
ここで、上記下部電極２ｇは、実施の形態５の下部電極２ｃを、そのエッジ２１ｃ及び２２ｃが強誘電体層３のエッジ３１ａ及び３２ａの外側に出ないよう、第１の方向Ｄ１に沿って紙面左側へずらしたものである。上記強誘電体層３は、実施の形態５におけるものと同一のものである。上記上部電極４ｇは、実施の形態５の上部電極４を、そのエッジ４１ａ及び４２ａが強誘電体層３のエッジ３１ａ及び３２ａの外側に出ないよう、第１の方向Ｄ１に沿って紙面右側へずらしたものである。なお、２１ｇ及び２２ｇは、下部電極２ｇの左右のエッジ、４１ｇ及び４２ｇは、上部電極４ｇの左右のエッジである。
次に、メモリセルキャパシタ１０７ａの下部電極２ｇ、強誘電体層３、及び上部電極４ｇを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態３で説明したように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態７では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、上部電極と下部電極を第１の方向Ｄに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
（実施の形態８）
第８（ａ）図は、本発明の実施の形態８による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第８（ｂ）図は、第８（ａ）図のＶＩＩＩａ−ＶＩＩＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態８は、上記実施の形態７における隣接する２本のプレート電極（つまり上部電極）に一つの強誘電体層を対応させた、実施の形態７の応用例であって、実施の形態７における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｈとしたものである。
従って、ここでは、メモリセルキャパシタ１０８ａは、上記上部電極４ｇ、強誘電体層３ｈ、及び下部電極２ｇにより構成されている。また、この実施の形態８のメモリセル構造は、上部電極４ｇの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ｇ及び４２ｇが、強誘電体層３ｈの縦方向Ｄ２に沿った左右のエッジ３１ｈ及び３２ｈより内側に位置し、下部電極２ｇの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ２１ｇ及び２２ｇが、強誘電体層３ｈの縦方向Ｄ２に沿った左右のエッジ３１ｈ及び３２ｈより内側に位置する構造となっている。
次に、メモリセルキャパシタ１０８ａの下部電極２ｇ、強誘電体層３ｈ、及び上部電極４ｇを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部１を、実施の形態７と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｇとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く下部電極の加工マスクとほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態４のように上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態８では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、上部電極と下部電極を第１の方向Ｄに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
さらに、この実施の形態８では、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態７よりメモリセル面積縮小が可能であるという効果がある。
（実施の形態９）
第９（ａ）図は、本発明の実施の形態９による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、第９（ｂ）図は、第９（ａ）図のＩＸａ−ＩＸａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態９の強誘電体メモリ装置１０９は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジの一部が、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致して位置するメモリセル構造を有するものである。
具体的に説明すると、この実施の形態９の強誘電体メモリ装置１０９のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０９ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３ｉと、該強誘電体層３ｉ上に形成された上部電極４ｃとから構成されている。
ここで、上記下部電極２ｃは、実施の形態３におけるものと同一のものであり、下部電極２ｃは、コンタクト部１を介して、メモリセルトランジスタの活性領域（図示せず）に接続されている。
上記強誘電体層３ｉは、第２の方向Ｄ２に沿った、隣接する２つのメモリセル列に共通するものであり、第２の方向Ｄ２に沿って並ぶ、隣接する２つの下部電極列に跨る形状となっている。この隣接する２列の下部電極の第２の方向Ｄ２に平行な左右のエッジ２１ｃ及び２２ｃは、強誘電体層３ｉの、第２の方向Ｄ２に平行な左右のエッジ３１ｉ、３２ｉの内側に位置している。
上記上部電極４ｃは、実施の形態３におけるものと同一のものであり、この上部電極４ｃの、第２の方向Ｄ２に平行な左右のエッジ４１ｃ及び４２ｃはそれぞれ、上記強誘電体層３ｉの左右のエッジ３１ｉ及び３２ｉよりその内側の位置している。
次に、メモリセルキャパシタ１０９ａの下部電極２ｃ、強誘電体層３ｉ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部１を、実施の形態３と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。強誘電体層のエッジと上部電極のエッジとが一致している部分では、強誘電体層加工時に上部電極も同時に加工可能である。
このように本実施の形態９では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
さらに、この実施の形態９では、実施の形態８と同様、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態８と同様、よりメモリセル面積縮小が可能であるという効果がある。
（実施の形態１０）
第１０（ａ）図は、本発明の実施の形態１０による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１０（ｂ）図は、第１０（ａ）図のＸａ−Ｘａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１０の強誘電体メモリ装置１１０は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、かつ下部電極のエッジとほぼ同じ位置に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致しているメモリセル構造を有するものである。
言い換えると、この実施の形態１０のメモリセル構造は、実施の形態９における、１つの強誘電体層３ｉに下側に位置する２列の下部電極の間隔を、左側列の下部電極の右側エッジ２２ｊと、右側列の下部電極の左側エッジ２１ｊとが、それぞれ、強誘電体層３ｉ上の隣接する２列の左列の上部電極４ｃの右側エッジ４２ｃと、隣接する２列の右側列の上部電極４ｃの左側エッジ４２ｃとに一致するよう、狭めたものである。
ここで、各メモリセルを構成するメモリセルキャパシタ１１０ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｊと、該下部電極２ｊ上に形成された強誘電体層３ｉと、該強誘電体層３ｉ上に形成された上部電極４ｃとから構成されている。
次に、メモリセルキャパシタ１１０ａの下部電極２ｊ、強誘電体層３ｉ、及び上部電極４ｊを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｊとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
また、強誘電体層のエッジと一致している上部電極のエッジは、強誘電体層加工時に加工可能である。
このように本実施の形態１０では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
また、強誘電体層上の上部電極の相対向するエッジの位置が、強誘電体層の下側の２列の下部電極の相対向するエッジの位置とがほぼ一致しているため、メモリセルサイズを小さくできるという効果がある。
（実施の形態１１）
第１１（ａ）図は、本発明の実施の形態１１による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１１（ｂ）図は、第１１（ａ）図のＸＩａ−ＸＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１１の強誘電体メモリ装置１１１は、実施の形態５における上部電極と下部電極とを、第１の方向（横方向）Ｄ１に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極の右側エッジが強誘電体層の右側エッジより内側に位置し、上部電極の左側エッジが強誘電体層の左側エッジと一致し、下電極層の左側エッジが強誘電体層の左側エッジより内側に位置し、上部電極の右側エッジが強誘電体層の右側エッジと一致している。
具体的に説明すると、強誘電体メモリ装置１１１のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１１１ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｊと、該下部電極２ｊ上に形成された強誘電体層３ｊと、該強誘電体層３ｊ上に形成された上部電極４ｊとから構成されている。
ここで、上記下部電極２ｊは、実施の形態５の下部電極２ｃを、その右側エッジ２１ｃが強誘電体層３の右側エッジ３１ａに一致するよう、第１の方向Ｄ１に沿って紙面右側へずらしたものである。上記強誘電体層３ｊは、実施の形態５における強誘電体層３の幅を小さくしたものである。上記上部電極４ｊは、実施の形態５の上部電極４を、その左側エッジ４１ａが強誘電体層３の左側エッジ３１ａに一致するよう、第１の方向Ｄ１に沿って紙面左側へずらしたものである。なお、２１ｊ及び２２ｊは、下部電極２ｊの左側及び右側のエッジ、４１ｊ及び４２ｊは、上部電極４ｊの左側及び右側のエッジである。
次に、メモリセルキャパシタ１１１ａの下部電極２ｊ、強誘電体層３ｊ及び上部電極４ｊを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｊとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
強誘電体層のエッジと上部電極のエッジとが一致する部分では、強誘電体層加工時に上部電極も同時に加工可能である。
このように本実施の形態１１では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
また、上部電極と下部電極を第１の方向Ｄに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
（実施の形態１２）
第１２（ａ）図は、本発明の実施の形態１２による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１２（ｂ）図は、第１２（ａ）図のＸＩＩａ−ＸＩＩａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１２の強誘電体メモリ装置１１２は、実施の形態８の強誘電体メモリ装置１０８のより具体的なものであり、第１２（ａ）図及び第１２（ｂ）図では、実施の形態８の強誘電体メモリ装置１０８のメモリセルトランジスタや、ビット線などメモリセルアレイが示されている。
具体的に説明すると、強誘電体メモリ装置１１２のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。このメモリセルアレイ上では、メモリセルの配列方向Ｄ２に沿ってワード線１１が複数配列され、メモリセルの配列方向Ｄ１に沿ってビット線１２が複数配列されている。上記ワード線１１の、メモリセルトランジスタの活性領域上に位置する部分は、該メモリセルトランジスタのゲート電極となっており、また、上記ビット線１２は、ビット線コンタクト部１３を介して上記メモリセルトランジスタの活性領域に接続されている。
各メモリセルを構成するメモリセルキャパシタ１１２ａは、基板１０上に絶縁膜（図示せず）を介して形成された下部電極２ｇと、該下部電極２ｇ上に形成された強誘電体層３ｈと、該強誘電体層３ｈ上に形成された上部電極４ｇとから構成されている。ここで、上記下部電極２ｇ、強誘電体層３ｈ、及び上部電極４ｇは、実施の形態８におけるものと同一である。
次に、メモリセルキャパシタ１１２ａの下部電極２ｇ、強誘電体層３ｈ、及び上部電極４ｇを加工する方法について簡単に説明する。
まず、基板１０の表面領域にメモリセルトランジスタの活性領域（図示せず）を形成し、基板１０上にゲート絶縁膜（図示せず）を介してワード線１２を形成する。さらに、層間絶縁膜を形成し、該層間絶縁膜にビット線コンタクト部１３を形成し、その後、ビット線コンタクト部１３につながるようビット線１１を形成する。
そして、さらに層間絶縁膜を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｇとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
このように本実施の形態１２では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジの内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
また、上部電極と下部電極を第１の方向Ｄに沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
さらに、この実施の形態１２では、実施の形態８と同様、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態８と同様に、よりメモリセル面積縮小が可能であるという効果がある。
なお、本実施の形態８では、ビット線をメモリセルキャパシタより下側に配置しているが、ビット線は、メモリセルキャパシタの上側に配置してもよい。
（実施の形態１３）
第１３（ａ）図は、本発明の実施の形態１３による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１３（ｂ）図及び第１３（ｃ）図は、それぞれ第１３（ａ）図のＸＩＩＩａ−ＸＩＩＩａ線断面図及び第１３（ａ）図のＸＩＩＩｂ−ＸＩＩＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。なお、以下、強誘電体キャパシタはメモリセルキャパシタという。
本実施の形態１３の強誘電体メモリ装置１１３は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態１３では、強誘電体メモリ装置のメモリセルは、メモリセルの配列方向Ｄ２に沿って、メモリセルキャパシタの複数の下部電極２上にこれらの下部電極２にまたがるよう溝部を形成し、該溝部内及びその周辺領域に下地電極層５、強誘電体層３ｍ、及び上部電極４ｍを形成したメモリセル構造とし、メモリセルキャパシタの容量を大きくするものである。
具体的に説明すると、強誘電体メモリ装置１１３のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１１３ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる帯状溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｍと、該強誘電体層３ｍ上に形成された上部電極４ｍとから構成されている。
ここで、上記メモリセルキャパシタ１１３ａを構成する下部電極２は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
また、上記下部電極上に形成された層間絶縁膜（図示せず）には、複数の下部電極２にまたがるよう帯状開孔（以下溝部ともいう。）が形成されており、上記下地電極層５は、帯状開孔内の下部電極２が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層３ｍは、上記下地電極層５の上に形成されている。
ここで、強誘電体層３ｍ及び下地電極層５は各メモリセルキャパシタ毎に独立したものである。
上記上部電極４ｍは、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層３ｍ上に、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう形成されている。
なお、図中、１１３ｂは、複数のメモリセルキャパシタ１１３ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
次に、メモリセルキャパシタ１１３の下部電極２、下地電極層５、強誘電体層３ｍ、及び上部電極４ｍを加工する方法について簡単に説明する。
基板（図示せず）上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト部１を形成する。
上記のようにコンタクト部１を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。
その後、全面に層間絶縁膜（図示せず）を形成し、該層間絶縁膜に第２の方向Ｄ２に沿って前記下部電極２まで到達するように溝部を形成し、その上に立体構造用の下地電極層５を形成する。さらに、下地電極層上に強誘電体層３を形成し、この状態で、強誘電体層及び下地電極層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。
次に、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。この際、先にストライプ状に加工した強誘電体層及び下地電極層を、各メモリセルキャパシタに対応するよう加工する。
これによって、本実施の形態１３のメモリセル構造を有するメモリセルが形成される。
このように本実施の形態１３では、下部電極２の加工に横方向Ｄ１のストライプ状のマスクを用い、上部電極４ｍの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
この結果、本実施の形態１３では、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
（実施の形態１４）
第１４（ａ）図は、本発明の実施の形態１４による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１４（ｂ）図及び第１４（ｃ）図は、それぞれ第１４（ａ）図のＸＩＶａ−ＸＩＶａ線断面図及び第１４（ａ）図のＸＩＶｂ−ＸＩＶｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１４の強誘電体メモリ装置１１４は、実施の形態１３の強誘電体メモリ装置１１３の、上部電極４ｍおよび強誘電体層３ｍの第１の方向Ｄ１及び第２の方向Ｄ２における寸法を、下部電極２及び下地電極層５の第１の方向Ｄ１及び第２の方向Ｄ２における寸法より相対的に大きくし、これにより上部電極と下部電極との間での電流リークを抑制する構造としたものである。
具体的には、本実施の形態１４のメモリセルキャパシタ１１４ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｎと、複数の下部電極２ｎにまたがる帯状溝部内及びその周辺部上に形成された下地電極層５ｎと、該下地電極層５ｎ上に形成された強誘電体層３ｍと、該強誘電体層３ｍ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２ｎの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法は、下地電極層５ｎの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法と一致しており、下部電極２ｎの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法は、強誘電体層３ｍの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法より小さい。また、上記上部電極４ｍの横方向Ｄ１の寸法は、強誘電体層３ｍの横方向Ｄ１の寸法と一致している。
なお、図中、１１４ｂは、複数のメモリセルキャパシタ１１４ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
次に、メモリセルキャパシタ１１４ａの下部電極２ｎ、下地電極層５ｎ、強誘電体層３ｍ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１４では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そしてコンタクト部１を形成した後、下部電極層を形成し、この上部に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２ｎ及び下地電極層５ｎを形成する。
この後、全面に強誘電体層を形成し、強誘電体層を、先に加工した下部電極２ｎの矩形形状よりも大きな矩形形状となるよう加工して強誘電体層３ｍを形成する。
その後、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。
これにより本実施の形態１４の強誘電体メモリ装置１１４におけるメモリセル１１４ａが形成される。
このように本実施の形態１４では、下部電極２ｎの縦横のサイズより強誘電体層３ｍの縦横のサイズを大きくしたので、上部電極と下部電極との間での電流リークが生じないメモリセル構造を実現できる。
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
（実施の形態１５）
第１５（ａ）図は、本発明の実施の形態１５による強誘電体メモリ装置１１５を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１５（ｂ）図及び第１５（ｃ）図は、それぞれ第１５（ａ）図のＸＶａ−ＸＶａ線断面図及び第１５（ａ）図のＸＶｂ−ＸＶｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１５の強誘電体メモリ装置１１５は、実施の形態１３の強誘電体メモリ装置１１３における強誘電体層３ｍを、その上部電極４ｍと同時に加工して、強誘電体層３ｍの平面パターンを、上部電極４の平面パターンと同じにしたものである。従って、この実施の形態１５のメモリセル構造は、強誘電体層３ｏの縦方向Ｄ２の寸法が下部電極２の縦方向の寸法よりも大きくなって、上部電極と下部電極との間での電流リークを抑制する構造となっている。
具体的には、本実施の形態１５のメモリセルキャパシタ１１５ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｏと、該強誘電体層３ｏ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１の寸法及び縦方向Ｄ２の寸法は、下地電極層５の横方向Ｄ１の寸法及び縦方向Ｄ２の寸法と一致しており、下部電極２の横方向Ｄ１の寸法は、強誘電体層３ｏの横方向Ｄ１の寸法と一致しており、強誘電体層３ｏの縦方向Ｄ２の寸法は下部電極２の縦方向Ｄ２の寸法より大きくなっている。また、上記上部電極４ｍの横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｏの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。
なお、図中、１１５ｂは、複数のメモリセルキャパシタ１１５ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
次に、メモリセルキャパシタ１１５ａの下部電極２、下地電極層５、強誘電体層３ｏ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１５では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２及び下地電極層５を形成する。
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、強誘電体層３ｏ及び上部電極４ｍを形成する。
これにより本実施の形態１５の強誘電体メモリ装置１１５におけるメモリセル１１５ａが形成される。
このように本実施の形態１５では、下部電極の縦方向のサイズより強誘電体層の縦方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
（実施の形態１６）
第１６（ａ）図は、本発明の実施の形態１６による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１６（ｂ）図及び第１６（ｃ）図は、それぞれ第１６（ａ）図のＸＶＩａ−ＸＶＩａ線断面図及び第１６（ａ）図のＸＶＩｂ−ＸＶＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１６の強誘電体メモリ装置１１６は、実施の形態１５の強誘電体メモリ装置１１５における下部電極２の横方向Ｄ１の幅を上部電極４ｍの横方向Ｄ１の幅より小さくしたものである。この実施の形態１６の下部電極２ｎは、立体構造用の下地電極層５と電気的に接続されたものであればよい。本実施の形態１６は、下部電極２ｎを小さくすることによって、製造工程にて、異なる下部電極２ｎの間でのショートなどの問題を改善することができるものである。
具体的には、本実施の形態１６のメモリセルキャパシタ１１６ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｎと、複数の下部電極２ｎにまたがる溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｏと、該強誘電体層３ｏ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２ｎの横方向Ｄ１の寸法は、下地電極層５の横方向Ｄ１の寸法より小さく、下部電極２ｎの縦方向Ｄ２の寸法は、下地電極層５の縦方向Ｄ２の寸法と一致している。下部電極２の横方向Ｄ１の寸法は、強誘電体層３ｏの横方向Ｄ１の寸法より小さい。また、上記上部電極４ｍの横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｏの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。
なお、図中、１１６ｂは、複数のメモリセルキャパシタ１１６ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
次に、メモリセルキャパシタ１１６ａの下部電極２ｎ、下地電極層５、強誘電体層３ｏ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１６では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、一旦この下部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。
その後、全面に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２及び下地電極層５を形成する。
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、強誘電体層３ｏ及び上部電極４ｍを形成する。
このように本実施の形態１６では、下部電極の横方向のサイズより強誘電体層の横方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
また、下部電極２の横方向Ｄ１のサイズを小さくすることによって、製造工程にて、異なる下部電極２間でのショートなどの問題を改善する抑制することができる。
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
（実施の形態１７）
第１７（ａ）図は、本発明の実施の形態１７による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１７ａの電極のレイアウトを示している。第１７（ｂ）図及び第１７（ｃ）図は、それぞれ第１７（ａ）図のＸＶＩＩａ−ＸＶＩＩａ線断面図及び第１７（ａ）図のＸＶＩＩｂ−ＸＶＩＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１７の強誘電体メモリ装置１１７は、実施の形態１５の強誘電体メモリ装置１１５における強誘電体層を、メモリセルアレイ上の全面に広がる構造として、上部電極と下部電極と間での電流リークを抑制するものである。
具体的には、本実施の形態１７のメモリセルキャパシタ１１７ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１及び縦方向Ｄ２の寸法は、下地電極層５の横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。また、上記上部電極４ｍの横方向Ｄ１の寸法は、下部電極４ｍの横方向Ｄ１の寸法と一致している。強誘電体層３ｑは、横方向Ｄ１及び縦方向Ｄ２とも、メモリセルアレイ上の全面にわたって広がった構造となっている。
次に、メモリセルキャパシタ１１７ａの下部電極２、下地電極層５、強誘電体層３ｑ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１７では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を各メモリセル毎に対応する矩形形状に加工する。
そして、全面に強誘電体層３ｑ及び上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、上部電極４ｍを形成する。
これにより本実施の形態１７の強誘電体メモリ装置１１７におけるメモリセル構造が形成される。
このように本実施の形態１７では、上部電極のサイズより強誘電体層のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
また、上部電極４ｍと下地電極層５との位置関係がマスクずれによって左右方向に変化した場合でも、各メモリセルの容量は同じものとなる。また、上部電極４ｍと下地電極層５との位置関係が変動しないようにすることによりメモリセルの容量値も安定させることができる。
（実施の形態１８）
第１８（ａ）図は、本発明の実施の形態１８による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１８（ｂ）図及び第１８（ｃ）図は、それぞれ第１８（ａ）図のＸＶＩＩＩａ−ＸＶＩＩＩａ線断面図及び第１８（ａ）図のＸＶＩＩＩｂ−ＸＶＩＩＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１８の強誘電体メモリ装置１１８は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態１８の強誘電体メモリ装置１１８は、メモリセルを、メモリセルキャパシタの下部電極２上に横方向Ｄ１に沿った溝部を形成し、該溝部内及びその周辺領域に下地電極層５ｒ、強誘電体層３ｒ、及び上部電極４ｒを形成してなるメモリセル構造とし、メモリセルキャパシタの容量を大きくしたものである。
具体的に説明すると、強誘電体メモリ装置１１８のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１１８ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる帯状溝部内及びその周辺部上に形成された下地電極層５ｒと、該下地電極層５ｒ上に形成された強誘電体層３ｒと、該強誘電体層３ｒ上に形成された上部電極４ｒとから構成されている。
ここで、上記メモリセルキャパシタ１１８ａを構成する下部電極２は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
また、上記下部電極２上に形成された層間絶縁膜（図示せず）には、第１の方向Ｄ１に沿って、複数の下部電極２にまたがるよう帯状開孔（溝部）が形成されており、上記下地電極層５ｒは、溝部内の下部電極２が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層３ｒは、上記下地電極層５ｒの上に形成されている。
ここで、強誘電体層３ｒ及び下地電極層５ｒは各メモリセルキャパシタ毎に独立したものである。
上記上部電極４ｒは、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層３ｒ上に、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう形成されている。
なお、図中、１１８ｂは、各メモリセルキャパシタ１１８ａにおける、第１の方向Ｄ１に沿った溝部である。
次に、メモリセルキャパシタ１１８ａの下部電極２、下地電極層５ｒ、強誘電体層３ｒ、及び上部電極４ｒを加工する方法について簡単に説明する。
基板（図示せず）上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト１を形成する。
上記のようにコンタクト１を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。
この上に層間絶縁膜を形成し、該層間絶縁膜に第１の方向Ｄ１に沿って前記下部電極２まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。さらに、下地電極層上に強誘電体層を形成し、この状態で、強誘電体層及び下地電極層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。
次に、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。これによって、本実施の形態１８の強誘電体メモリ装置１１８におけるメモリセル構造が形成される。
このように本実施の形態１８では、下部電極２の加工に横方向Ｄ１のストライプ状のマスクを用い、上部電極４ｒの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
また、本実施の形態１８では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
（実施の形態１９）
第１９（ａ）図は、本発明の実施の形態１９による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第１９（ｂ）図及び第１９（ｃ）図は、それぞれ第１９（ａ）図のＸＩＸａ−ＸＩＸａ線断面図及び第１９（ａ）図のＸＩＸｂ−ＸＩＸｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態１９の強誘電体メモリ装置１１９は、実施の形態１８の強誘電体メモリ装置１１８における、下部電極２ｓ及び立体用の下地電極層５ｓの縦横のサイズを、強誘電体層３ｒの縦横のサイズよりも小さくしたものである。
具体的には、本実施の形態１９のメモリセルキャパシタ１１９ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｓと、下部電極２ｓ上の層間絶縁膜に形成された溝部内及びその周辺部上に形成された下地電極層５ｓと、該下地電極層５ｓ上に形成された強誘電体層３ｒと、該強誘電体層３ｒ上に形成された上部電極４ｒとから構成されている。ここで、下部電極２ｓの横方向Ｄ１及び横方向Ｄ２の寸法は、下地電極層５の横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。下部電極２ｓの横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｒの横方向Ｄ１及び縦方向Ｄ２の寸法より小さい。
なお、図中、１１９ｂは、各メモリセルキャパシタ１１９ａにおける、第１の方向Ｄ１に沿った溝部である。
次に、メモリセルキャパシタ１１９ａの下部電極２ｓ、下地電極層５ｓ、強誘電体層３ｒ、及び上部電極４ｒを加工する方法について簡単に説明する。
この実施の形態１９では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２ｓを形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ１に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、下部電極２ｓと同じ矩形形状となるよう加工して下地電極層５ｓを形成する。
さらに、強誘電体層３を形成し、該強誘電体層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。
次に、上部電極層を形成し、該上部電極層及び強誘電体層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、強誘電体層３ｒ及び上部電極４ｒを形成する。
これによって、本実施の形態１９の強誘電体メモリ装置１１９におけるメモリセル構成が形成される。
このように本実施の形態１９では、下地電極層５ｓの縦横のサイズを強誘電体層３ｒの縦横のサイズよりも小さくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構成を実現することができる。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
また、本実施の形態１９では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
（実施の形態２０）
第２０（ａ）図は、本発明の実施の形態２０による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第２０（ｂ）図及び第２０（ｃ）図は、それぞれ第２０（ａ）図のＸＸａ−ＸＸａ線断面図及び第２０（ａ）図のＸＸｂ−ＸＸｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態２０の強誘電体メモリ装置１２０は、実施の形態１８の強誘電体メモリ装置１１８における強誘電体層の平面パターンを、強誘電体メモリ装置１１８における上部電極４ｒの平面パターンと同じパターンとしたものである。また、この実施の形態２０では、強誘電体層と上部電極とは同時にパターン加工して得られたものである。
具体的には、本実施の形態２０のメモリセルキャパシタ１２０は、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｎ、下部電極２ｎ上の溝部内及びその周辺部上に形成された下地電極層５ｒと、該下地電極層５ｒ上に形成された強誘電体層３ｔと、該強誘電体層３ｔ上に形成された上部電極４ｔとから構成されている。ここで、下部電極２ｎの横方向Ｄ１の寸法は、下地電極層５ｒの横方向Ｄ１の寸法より小さく、下部電極２ｎの縦方向Ｄ２の寸法は、下地電極層５ｒの縦方向Ｄ２の寸法と一致している。下部電極２ｎの横方向Ｄ１の寸法は、強誘電体層３ｔの横方向Ｄ１の寸法より小さい。
なお、図中、１２０ｂは、各メモリセルキャパシタ１２０ａにおける、第１の方向Ｄ１に沿った溝部である。
次に、メモリセルキャパシタ１２０ａの下部電極２ｎ、下地電極層５ｒ、強誘電体層３ｔ、及び上部電極４ｒを加工する方法について簡単に説明する。
この実施の形態２０では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２ｎを形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ１に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、各メモリセルの下地電極５ｒとなるよう加工する。
さらに、強誘電体層及び上部電極層を形成し、該強誘電体層及び上部電極層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工して、強誘電体層３ｒ及び上部電極４ｒを形成する。
これによって、本実施の形態２０の強誘電体メモリ装置１２０におけるメモリセル構成が形成される。
このように本実施の形態２０では、実施の形態１８における強誘電体層及び上部電極層を同時にパターン加工して、キャパシタ強誘電体膜３ｔ及び上部電極４ｒを形成するため、上部電極と下部電極との間での電流リークが発生しにくく、メモリセル構成を実現する加工が行ないやすく、さらにキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを、少ない工程数でもって得られるという効果がある。
（実施の形態２１）
第２１（ａ）図は、本発明の実施の形態２１による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第２１（ｂ）図及び第２１（ｃ）図は、それぞれ第２１（ａ）図のＸＸＩａ−ＸＸＩａ線断面図及び第２１（ａ）図のＸＸＩｂ−ＸＸＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態２１の強誘電体メモリ装置１２１は、実施の形態１８における強誘電体メモリ装置１１８の強誘電体層３ｒを、メモリセルアレイの全面に広がる構造としたものである。また、この実施の形態２１のメモリセルキャパシタの加工工程は、実施の形態１８のように強誘電体層を形成した後に、該強誘電体層をパターン加工するのではなく、強誘電体層と上部電極を形成した後に上部電極のみをパターン加工するものである。
具体的には、本実施の形態２１のメモリセルキャパシタ１２１は、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２、該下部電極２上の溝部内及びその周辺部上に形成された下地電極層５ｒと、該下地電極層５ｒ上に形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｒとから構成されている。ここで、下部電極２の横方向Ｄ１及び縦方向Ｄ２の寸法は、下地電極層５ｒの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。下部電極２の横方向Ｄ１の寸法は、上部電極４ｒの横方向Ｄ１の寸法と一致している。
なお、図中、１２１ｂは、各メモリセルキャパシタ１２１ａにおける、第１の方向Ｄ１に沿った溝部である。
次に、メモリセルキャパシタ１２１ａの下部電極２、下地電極層５ｒ、強誘電体層３ｑ、及び上部電極４ｒを加工する方法について簡単に説明する。
この実施の形態２１では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ１に沿って下部電極まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。その後、該下地電極層を、各メモリセルの下地電極層５ｒとなるよう加工する。
さらに、強誘電体層３ｑ及び上部電極層を形成し、該上部電極層のみ、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工して、上部電極４ｒを形成する。
これによって、本実施の形態２１の強誘電体メモリ装置１２１におけるメモリセル構成が形成される。
このように本実施の形態２１では、メモリセルアレイ上の全面に強誘電体層を残すので、上部電極と下部電極のリークがより発生しにくいメモリセル構造を実現することができる。
（実施の形態２２）
第２２（ａ）図は、本発明の実施の形態２２による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第２２（ｂ）図及び第２２（ｃ）図は、それぞれ第２２（ａ）図のＸＸＩＩａ−ＸＸＩＩａ線断面図及び第２２（ａ）図のＸＸＩＩｂ−ＸＸＩＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態２２の強誘電体メモリ装置１２２は、実施の形態１３の強誘電体メモリ装置１１３における下地電極層５に代わる側面電極層５ｖを備えたものである。
つまり、実施の形態１３では、下部電極２上の層間絶縁膜に形成された溝部内面及びその周辺部にキャパシタ下地電極層５を形成しているのに対し、この実施の形態２２では、下部電極２上の層間絶縁膜に形成された溝部側面にのみ下地電極層を形成している。なお、上記溝部の底部にも下地電極層を形成することは可能であるが、本実施の形態では溝部の側面のみのに下地電極層を形成している。
具体的には、本実施の形態２２のメモリセルキャパシタ１２２は、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２、複数の下部電極２にまたがる溝部の側壁に形成された下地電極層５ｖと、溝部内及びその周辺に下地電極層５ｖを覆うよう形成された強誘電体層３ｍと、該強誘電体層３ｍ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｍの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。下部電極２の横方向Ｄ１の寸法は、上部電極４ｒの横方向Ｄ１の寸法と一致している。
なお、図中、１２２ｂは、各メモリセルキャパシタ１２２ａにおける、第２の方向Ｄ２に沿った溝部である。
次に、メモリセルキャパシタ１２２ａの下部電極２、下地電極層５ｖ、強誘電体層３ｍ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態２２では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ２に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向Ｄ２に沿った側面上に下地電極層を形成する。
さらに、全面に強誘電体層を形成し、該強誘電体層を第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。この際、該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層５ｖを形成する。そして、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。さらに、第１の方向Ｄ１に平行なストライプ状の強誘電体層を、上部電極４ｍの平面パターンに従って加工する。
これによって、本実施の形態２２の強誘電体メモリ装置１２２におけるメモリセル構成が形成される。
このように本実施の形態２２では、下部電極２の加工に横方向Ｄ１のストライプ状のマスクを用い、上部電極４ｍの加工に縦方向Ｄ２のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできるメモリセル構造を実現できる。
また、側面電極層５ｖを溝部の側面のみに形成しているため、上部電極層をパターン加工するときに、上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
（実施の形態２３）
第２３（ａ）図は、本発明の実施の形態２３による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第２３（ｂ）図及び第２３（ｃ）図は、それぞれ第２３（ａ）図のＸＸＩＩＩａ−ＸＸＩＩＩａ線断面図及び第２３（ａ）図のＸＸＩＩＩｂ−ＸＸＩＩＩｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態２３の強誘電体メモリ装置１２３は、実施の形態２２の強誘電体メモリ装置１２２における強誘電体層３ｍに代わる、メモリセルアレイ全面に広がる強誘電体層３ｑを備えたものである。
具体的には、本実施の形態２３のメモリセルキャパシタ１２３は、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２、第２の方向Ｄ２に沿って並ぶ複数の下部電極２にまたがる溝部の側壁に形成された側面電極層５ｖと、メモリセルアレイ全面に広がるよう形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１の寸法は、上部電極４ｍの横方向Ｄ１の寸法と一致している。
なお、図中、１２３ｂは、各メモリセルキャパシタ１２３ａにおける、第２の方向Ｄ２に沿った溝部である。
次に、メモリセルキャパシタ１２３ａの下部電極２、側面電極層５ｖ、強誘電体層３ｑ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態２３では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ２に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向Ｄ２に沿った側面にサイドウォールとしての電極層を形成する。該電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層５ｖを形成する。
その後全面の強誘電体層３ｑ及び上部電極層を形成し、該上部電極層のみを、第１の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工して、上部電極４ｍを形成する。
これによって、本実施の形態２３の強誘電体メモリ装置１２３におけるメモリセル構成が形成される。
このように本実施の形態２３では、強誘電体膜を形成する前に、下地電極層を側面電極層になるようパターン加工し、その後強誘電体層及び上部電極層を形成し、上部電極層のみをパターン加工するので、実施の形態２２で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層４と側面電極層５ｖの接触部が全くないメモリセル構造を実現することができる。
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
なお、上記実施の形態２３では、メモリセルは、メモリセル上の強誘電体層を全て残した構造であるが、メモリセルは、強誘電体層を上部電極層と同じパターンで同時に加工した構造としても、上部電極層４と側面電極層５ｖの接触部が全くないメモリセル構造を実現することができる。
（実施の形態２４）
第２４（ａ）図は、本発明の実施の形態２４による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。第２４（ｂ）図及び第２４（ｃ）図は、それぞれ第２４（ａ）図のＸＸＩＶａ−ＸＸＩＶａ線断面図及び第２４（ａ）図のＸＸＩＶｂ−ＸＸＩＶｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
本実施の形態２４の強誘電体メモリ装置１２４は、実施の形態２２の強誘電体メモリ装置１２２における第２の方向Ｄ２に沿った溝型の立体メモリセル構造を、第１の方向Ｄ１に沿った溝型の立体メモリセル構造としたものである。
具体的には、本実施の形態２４のメモリセルキャパシタ１２４ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、該下部電極２上の層間絶縁膜に形成された第１の方向Ｄ１に沿った溝部の側壁に形成された側面電極層５ｘと、メモリセルアレイ全面に広がるよう形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｘとから構成されている。ここで、下部電極２の横方向Ｄ１の寸法は、上部電極４ｘの横方向Ｄ１の寸法と一致している。
なお、図中、１２４ｂは、各メモリセルキャパシタ１２４ａにおける、第１の方向Ｄ１に沿った溝部である。
次に、メモリセルキャパシタ１２４ａの下部電極２、下地電極層５ｘ、強誘電体層３ｑ、及び上部電極４ｘを加工する方法について簡単に説明する。
この実施の形態２４では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に横方向Ｄ１に沿って下部電極まで到達するように溝部を構成し、該溝部の、横方向Ｄ１に沿った側面にサイドウォールとしての下地電極層を形成する。該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層５ｘを形成する。
その後、全面に強誘電体層３ｑ及び上部電極層を形成し、該上部電極層のみを、縦方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、縦方向Ｄ２に平行なストライプ状に加工して、上部電極４ｘを形成する。
これによって、本実施の形態２４の強誘電体メモリ装置１２４におけるメモリセル構成が形成される。
このように本実施の形態２４では、強誘電体膜を形成する前に、下地電極層を側面電極層となるようパターン加工し、その後、強誘電体層及び上部電極層を形成し、上部電極層をのみパターン加工して上部電極を形成するので、実施の形態２２で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層４と側面電極層５ｘの接触部が全くないメモリセル構造を実現することができるものである。
また、本実施の形態２４では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
なお、上記実施の形態２２〜２４では、下部電極２上の層間絶縁膜に形成された溝部の側面にのみ下地電極層を側面電極層５ｖ、５ｘとして形成しているが、この側面電極層を形成する際には、上記溝部の側面だけでなく、該溝部底面に露出した下部電極の表面上にも下地電極層を形成するようにしてもよい。この場合、側面電極層を形成する工程と同じ工程で、該側面電極層と同じ組成の電極層が、溝部内の下部電極の露出面上にも形成されることとなり、該溝部の底面及び側面の電極層上に形成される強誘電体膜の特性を均一にできるという効果がある。
また、本発明の実施の形態は上述した実施の形態１から実施の形態２４のものに限らず、もちろんこれらの実施の形態のメモリセル構造を併用したメモリセル構造も構成可能であり、このようなメモリセル構造も本発明に含まれるものである。
また、上記実施の形態では、メモリセルキャパシタの構造として平面型構造や溝型立体型構造について説明しているが、ホール型立体構造や円筒型立体構造についても本構成を適用することが可能である。
本発明の強誘電体メモリ装置は、メモリセルサイズの縮小を可能とするものであり、特に強誘電体メモリ装置のキャパシタ構造において有用である。
【書類名】明細書
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関し、特にそのメモリセルキャパシタの構造に関するものである。
【背景技術】
【０００２】
強誘電体メモリは、印加電圧の極性をデータとして保持する強誘電体キャパシタ（以下、メモリセルキャパシタともいう。）と、該メモリセルキャパシタに対するデータアクセスを行うアクセストランジスタ（以下、メモリセルトランジスタともいう。）とからなるメモリセル構造を有しており、このメモリセル構造の加工方法として、例えば、特開２００２−１９８４９４号公報には、メモリキャパシタの上部電極とその強誘電体層とを同じマスクで加工するものが開示されている
【０００３】
図２５（ａ）は、従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図２５（ｂ）は、図２５（ａ）のXXVａ−XXVａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０００４】
従来の強誘電体メモリ装置１００は、メモリセルキャパシタ１００ａとメモリセルトランジスタ（図示せず）とからなるメモリセルを複数有している。上記強誘電体キャパシタ１００ａは、基板（図示せず）上に形成された下部電極１２と、該下部電極１２上に形成された強誘電体層１３と、該強誘電体層１３上に形成された上部電極１４とから構成されている。
【０００５】
ここで、各メモリセルキャパシタの下部電極１２は、各メモリセルキャパシタ毎に独立した電極であり、強誘電体メモリ装置１００のメモリセルアレイ（図示せず）上で、第１の方向（以下、横方向ともいう。）Ｄ１及び第２の方向（以下、縦方向ともいう。）Ｄ２に沿ってマトリクス状に配列されている。
【０００６】
上記強誘電体層１３は、縦方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向Ｄ２に沿って並ぶ複数の下部電極１２に跨るよう縦方向Ｄ２に延びている。
【０００７】
上記上部電極１４は、上記強誘電体層１３と同様、縦方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、縦方向Ｄ２に沿って並ぶ複数の下部電極１２に跨るよう縦方向Ｄ２に延び、縦方向Ｄ２に沿った各下部電極列に対応するプレート電極となっている。
【０００８】
次に上記メモリセル構造の加工工程について簡単に説明する。
まず、メモリセルトランジスタが形成された半導体基板（図示せず）上に絶縁膜（図示せず）を形成した後、該絶縁膜にコンタクト部１を形成し、さらに、全面に下部電極層を形成する。そして、該下部電極層をそれぞれのメモリキャパシタの下部電極１２に分離されるよう加工し、その後、その上に強誘電体層と上部電極層を順次形成し、これらを同じマスクで加工して、強誘電体膜１３と上記上部電極１４であるプレート電極を形成する。
【０００９】
このような従来のメモリセル構造の加工方法では、上部電極と強誘電体層を同じマスクで加工するために、上部電極と下部電極との間で電流リークが発生しないよう、図２５（ａ）に示すように上部電極１４をその幅が下部電極１２の幅より大きくなるよう加工しなければならないという課題があった。この課題はメモリセルサイズの縮小の障害ともなるものである。
【００１０】
つまり、上部電極１４は、下部電極１２の厚みにより凹凸のある下地上に配置されるため、上部電極１４の加工条件などによっては、上部電極１４の最小の配置間隔は、平坦な下地上に配置される下部電極１２の最小の配置間隔に比べて、大きくする必要が生じる。この場合、メモリセルキャパシタの間隔、つまり上部電極１４と下部電極１２との重なった領域の配置間隔ｄ１２は、上部電極の最小の配置間隔ｄ１４と、上部電極の左右のエッジが下部電極の左右のエッジからはみ出した距離２・Δｄとを足し合わせた寸法となる。この配置間隔ｄ１２（＝ｄ１４＋２・Δｄ）は、下部電極１２の最小配置間隔に比べてかなり大きな間隔となってしまう。
【００１１】
また、メモリセルキャパシタは、上記のように、基板上に下部電極、強誘電体層、及び上部電極を順次積層してなるプレーナ型の構造のものに限らず、立体型の構造のもの、つまり絶縁膜に形成した矩形形状の開口を有する凹部内に、下部電極、強誘電体層、及び上部電極を積層してなる立体構造のものもある。
【００１２】
図２６（ａ）は、メモリセルキャパシタを立体構造とした従来の強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図２６（ｂ）及び図２６（ｃ）はそれぞれ、図２６（ａ）のXXVIａ−XXVIａ線断面図及びXXVIｂ−XXVIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【００１３】
この強誘電体メモリ装置２００は、立体構造のメモリセルキャパシタ２００ａとメモリセルトランジスタ（図示せず）とからなるメモリセルを複数有している。
【００１４】
このような立体構造のメモリセルキャパシタ２００ａは、下部電極上の層間絶縁膜に、矩形形状の開口を有する、下部電極に達する貫通孔を形成し、該層間絶縁膜上に、下地電極層、強誘電体層、及び上部電極層を順次、これらの層が該貫通孔の内壁面及び貫通孔開口の周縁部に積層されるよう形成してなるものである。
【００１５】
つまり、上記立体構造のメモリセルキャパシタ２００ａは、基板（図示せず）上に形成された下部電極２２と、該下部電極２２上の層間絶縁膜（図示せず）の貫通孔内及びその周縁部に形成された下地電極層２５と、該下地電極層２５上に形成された強誘電体層２３と、該強誘電体層２３上に形成された上部電極２４とから構成されている。なお、図中、２００ｂは、上記立体構造のメモリセルキャパシタ２００ａの表面に形成されている凹部である。
【００１６】
ところが、このような立体構造のメモリセルキャパシタは、メモリセルサイズ縮小の要請から、層間絶縁膜に形成する貫通孔開口のサイズを小さくすると、スパッタリングや蒸着などの一般的な成膜処理では、貫通孔内壁面上に、電極層や強誘電体層を薄く形成することが困難となり、その結果、メモリセルキャパシタの容量が激減してしまうこととなるという課題がある。この課題もメモリセルサイズの縮小の障害ともなるものである。
【００１７】
本発明は、上記のような課題を解決するためになされたものであって、プレーナ構造のメモリセルキャパシタの上部電極と下部電極との間で電流リークの発生や立体構造のメモリセルキャパシタの特性劣化を招くことなく、メモリセルキャパシタの配置間隔を縮小して、小さなメモリセルサイズを実現できる強誘電体メモリ装置を提供することを目的とする。
【特許文献１】特開２００２−１９８４９４号公報
【発明の開示】
【００１８】
請求項１記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された、前記下部電極の幅方向をその幅方向とする強誘電体層と、前記強誘電体層の上面に形成された、前記下部電極の幅方向をその幅方向とする上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
【００１９】
請求項１記載の発明によれば、メモリセルキャパシタの上部電極の幅をその強誘電体層の幅より小さくしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのを抑えることができ、これにより、メモリセルキャパシタの配置間隔を、その上部電極と下部電極との間での電流リークの発生を抑えつつ縮小して、小さいメモリセルサイズを実現することができる。
【００２０】
請求項２記載の発明は、請求項１記載の強誘電体メモリ装置において、前記下部電極の幅は、前記強誘電体層の幅より細い、ことを特徴とするものである。
【００２１】
請求項２記載の発明によれば、メモリセルキャパシタの下部電極の幅を、その強誘電体層の幅より細くしたので、メモリセルキャパシタの上部電極と下部電極との間で電流リークが発生するのをより抑制することができる。
【００２２】
請求項３記載の発明は、請求項２記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とがほぼ一致している、ことを特徴とするものである。
【００２３】
請求項３記載の発明によれば、メモリセルキャパシタの上部電極の幅と下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをほぼ重ねて配置したので、メモリセルアレイ上で占める、メモリセルキャパシタの容量素子として動作しない無駄な領域を削減することができる。
【００２４】
請求項４記載の発明は、請求項２記載の強誘電体メモリ装置において、前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とが異なる、ことを特徴とするものである。
【００２５】
請求項４記載の発明によれば、メモリセルキャパシタの上部電極の幅とその下部電極の幅とをほぼ同じサイズとし、前記上部電極と下部電極とをずらして配置したので、前記上部電極と下部電極とのずれ量により、メモリセルキャパシタの容量を調整可能となるという効果がある。
【００２６】
請求項５記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の１つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層の内側に位置している、ことを特徴とするものである。
【００２７】
請求項５記載の発明によれば、メモリセルキャパシタの下部電極をそのエッジが強誘電体層より内側に位置するよう配置したので、上部電極と下部電極との間で電流リークが発生するのを抑制することができるという効果がある。
【００２８】
請求項６記載の発明は、請求項５記載の強誘電体メモリ装置において、前記下部電極の１つのエッジの位置が前記上部電極の１つのエッジの位置とほぼ一致している、ことを特徴とするものである。
【００２９】
請求項６記載の発明によれば、メモリセルキャパシタの下部電極の１つのエッジの位置がその上部電極の１つのエッジの位置とほぼ一致しているので、上部電極の配置間隔を下部電極の配置間隔に合わせてメモリセルサイズを小さくすることが可能となる効果がある。
【００３０】
請求項７記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、前記上部電極の１つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、前記上部電極の他のエッジが前記強誘電体層より内側に位置しており、前記下部電極の１つのエッジが前記強誘電体層の内側に位置し、かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ一致している、ことを特徴とするものである。
【００３１】
請求項７記載の発明によれば、上部電極の１つのエッジが強誘電体層より内側に位置し、かつ下部電極の１つのエッジが強誘電体層より内側に位置し、さらに、強誘電体層の一方のエッジが上部電極の他のエッジに一致し、強誘電体層の他方のエッジが下部電極の他のエッジに一致しているので、上部電極のエッジから下部電極のエッジに至る沿面距離が最大となって、電流リークの発生をより一層抑えることができる。
【００３２】
請求項８記載の発明は、請求項１記載の強誘電体メモリ装置において、前記下部電極は、溝型構造を有する、ことを特徴とするものである。
【００３３】
請求項８記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
【００３４】
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【００３５】
請求項９記載の発明は、請求項８記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
【００３６】
請求項９記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【００３７】
請求項１０記載の発明は、請求項８記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向が、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
【００３８】
請求項１０記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【００３９】
請求項１１記載の発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、前記各メモリセルキャパシタは、前記メモリセルトランジスタを介してビット線に接続された下部電極と、前記下部電極の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された上部電極とから構成され、前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した、溝型構造を有する電極であり、前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成している、ことを特徴とするものである。
【００４０】
請求項１１記載の発明によれば、メモリセルキャパシタの下部電極を溝型構造としたので、メモリセルアレイ上でのメモリセルキャパシタの占有面積を増大させることなく、メモリセルキャパシタの容量を増大させることができる。
【００４１】
また、メモリセルキャパシタの立体構造は溝型構造であるため、従来のホール型の立体構造のメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この凹部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【００４２】
請求項１２記載の発明は、請求項１１記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、ことを特徴とするものである。
【００４３】
請求項１２記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【００４４】
請求項１３記載の発明は、請求項１１記載の強誘電体メモリ装置において、前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と垂直な方向である、ことを特徴とするものである。
【００４５】
請求項１３記載の発明によれば、メモリセルキャパシタの下部電極に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【００４６】
請求項１４記載の発明は、請求項１１記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第１の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第２の下部電極部と、から構成されている、ことを特徴とするものである。
【００４７】
請求項１４記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する平面状の第１の下部電極部と、前記溝部の側面部および溝部開口周縁部を構成する第２の下部電極部と、から構成されているので、溝部の底面部、側面部、及び開口周縁部上には、電極部を同一条件で形成することができ、電極部を構成する導電膜の膜厚や特性を均一なものとできる。
【００４８】
請求項１５記載の発明は、請求項１１記載の強誘電体メモリ装置において、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第１の下部電極部と、前記溝部の側面部のみを構成する第２の下部電極部と、から構成されている、ことを特徴とするものである。
【００４９】
請求項１５記載の発明によれば、前記溝型構造を有する下部電極は、前記溝部の底面部を構成する第１の下部電極部と、前記溝部の側面部のみを構成する第２の下部電極部と、から構成されているので、下部電極部の、上部電極層をパターン加工するときに上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１（ａ）は、本発明の実施の形態１による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図１（ｂ）は、図１（ａ）のIａ−Iａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【００５１】
本実施の形態１の強誘電体メモリ装置１０１は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタを構成する強誘電体層のエッジより内側に位置しているメモリセル構造を有するものである。
【００５２】
具体的に説明すると、強誘電体メモリ装置１０１のメモリセルアレイ（図示せず）上では、第１の方向（横方向）Ｄ１及び第２の方向（縦方向）Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０１ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、該下部電極２上に形成された強誘電体層３と、該強誘電体層３上に形成された上部電極４とから構成されている。
【００５３】
ここで、上記メモリセルキャパシタ１０１ａを構成する下部電極２は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【００５４】
上記強誘電体層３は、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう第２の方向Ｄ２に延びている。この強誘電体層３の、第２の方向Ｄ２に平行な左右のエッジ３１ａ及び３２ａは、強誘電体層３の下側に位置する複数の下部電極２の、第２の方向Ｄ２に平行な左右のエッジ２１ａ及び２２ａと一致、あるいはほぼ一致している。
【００５５】
上記上部電極４は、上記強誘電体層３と同様、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう第２の方向Ｄ２に延びるプレート電極となっている。この上部電極４の、第２の方向Ｄ２に平行な左右のエッジ４１ａ及び４２ａはそれぞれ、上記強誘電体層３の左右のエッジ３１ａ及び３２ａよりその内側の位置している。
【００５６】
次に、メモリセルキャパシタ１０１ａの下部電極２、強誘電体層３、及び上部電極４を加工する方法について簡単に説明する。
基板上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト１を形成する。
【００５７】
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。なお、このときの下部電極層の加工は、下部電極層を、上部電極４の延びる第２の方向Ｄ２と垂直な第１の方向Ｄ１に平行なストライプ状となるよう加工し、各下部電極２を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨る帯状形状にパターニングすることも可能である。
【００５８】
さらに、その上に強誘電体層及び上部電極層を順次形成し、これらをそれぞれ別のマスクで加工する。このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。つまり、上部電極層の加工に用いるマスクの幅、つまり電極加工マスクの第１の方向Ｄ１における寸法は、強誘電体層の加工に用いるマスクの幅、つまり強誘電体加工マスクの第１の方向Ｄ１における寸法より小さい。
【００５９】
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極２に跨る帯状の強誘電体層３を形成するという方法（第１の加工方法）を用いることができる。
【００６０】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３と、該強誘電体層３と同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法（第２の加工方法）を用いることができる。
【００６１】
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えばストライプ状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法（第３の加工方法）も用いることができる。
【００６２】
このように本実施の形態１では、メモリセルを、メモリセルキャパシタの上部電極のエッジがその強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
【００６３】
また、強誘電体層をマスク加工するときに、先に加工された例えばストライプ状の下部電極も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクで行うことが可能であるという効果もある。つまり、下部電極の加工マスクと強誘電体加工マスクとのマスクずれの影響なく、下部電極の大きさを確保したメモリセル構成を実現可能である。
【００６４】
（実施の形態２）
図２（ａ）は、本発明の実施の形態２による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図２（ｂ）は、図２（ａ）のIIａ−IIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【００６５】
本実施の形態２は、上記実施の形態１における隣接する２本のプレート電極に一つの強誘電体層を対応させた、実施の形態１の応用例であって、実施の形態１における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｂとしたものである。従って、この実施の形態２のメモリセル構造は、上部電極４の、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ａ及び４２ａが、強誘電体層３ｂの縦方向Ｄ２に沿った左右のエッジ３１ａ及び３２ａより内側に位置する構造となっている。
【００６６】
なお、この実施の形態２では、下部電極層の加工時には、各メモリセルキャパシタの下部電極２の、縦方向の左右のエッジの一方は加工せずに、下部電極層の加工時に加工しなかった下部電極のエッジを、強誘電体層の加工の際に加工するようにしている。これにより、強誘電体層を加工しない部分で、メモリセルキャパシタの配置間隔を小さくしてメモリセル面積縮小を可能とするものである。
【００６７】
具体的に説明すると、この実施の形態２の強誘電体メモリ装置１０２のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０２ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、該下部電極２上に形成された強誘電体層３ｂと、該強誘電体層３ｂ上に形成された上部電極４とから構成されている。
【００６８】
ここで、上記下部電極２は、実施の形態１におけるものと同一のものであり、下部電極２は、コンタクト部１を介して、メモリセルトランジスタの活性領域（図示せず）に接続されている。
【００６９】
上記強誘電体層３ｂは、第２の方向Ｄ２に沿った、隣接する２つのメモリセル列に共通するものであり、第２の方向Ｄ２に沿って並ぶ、隣接する２つの下部電極列に跨る形状となっている。この強誘電体層３ｂの、第２の方向Ｄ２に平行な左エッジ３１ａは、強誘電体層３ｂの下側に相対向して位置する２つの下部電極列の左側列の下部電極２の、第２の方向Ｄ２に平行な左エッジ２１ａと一致、あるいはほぼ一致している。この強誘電体層３ｂの、第２の方向Ｄ２に平行な右エッジ３２ａは、強誘電体層３ｂの下側に相対向して位置する２つの下部電極列の右側列の下部電極２の、第２の方向Ｄ２に平行な右エッジ２２ａと一致、あるいはほぼ一致している。
【００７０】
上記上部電極４は、実施の形態１におけるものと同一のものであり、この上部電極４の、第２の方向Ｄ２に平行な左右のエッジ４１ａ及び４２ａはそれぞれ、上記強誘電体層３ｂの左右のエッジ３１ａ及び３２ａより内側に位置している。
【００７１】
次に、メモリセルキャパシタ１０２ａの下部電極２、強誘電体層３ｂ、及び上部電極４を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部１を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。このとき、下部電極層は、第１の方向Ｄ１に沿って並ぶ隣接する２つのコンタクト部１にまたがる部分に分離されるよう、加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【００７２】
実際の製造時には、強誘電体層及び上部電極層の加工は様々な方法で行うことができる。
例えば、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極を形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向Ｄ２に沿って並ぶ２列の下部電極２に跨る幅広の帯状強誘電体層３ｂを形成するという方法（第１の加工方法）を用いることができる。
【００７３】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３ｂと、該強誘電体層３ｂと同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極を形状する方法（第２の加工方法）を用いることができる。
【００７４】
さらに、強誘電体層及び上部電極層の加工には、強誘電体層を強誘電体加工マスクを用いて加工するときに、先に加工された例えば、隣接する２つのコンタクト部１にまたがる帯状の下部電極層も強誘電体加工マスクにより加工して、各メモリセルに対応する下部電極を形成する方法（第３の加工方法）も用いることができる。
【００７５】
このように本実施の形態２では、実施の形態１と同様に、メモリセルを、メモリセルキャパシタの上部電極４の左右のエッジをその強誘電体層３ｂのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
【００７６】
また、強誘電体層をマスク加工するときに、先に加工された例えば帯状の下部電極層も加工する場合、下部電極の分離を、強誘電体層の加工と同じマスクを用いて行うことが可能であるという効果もある。
【００７７】
さらに、この実施の形態２では、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態１よりメモリセル面積縮小が可能であるという効果がある。
【００７８】
なお、上記実施の形態２では、強誘電体層を２本のプレート線にまたがるよう加工しているが、強誘電体層は、３本以上のプレート線にまたがるよう加工してもよい。
【００７９】
（実施の形態３）
図３（ａ）は、本発明の実施の形態３による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図３（ｂ）は、図３（ａ）のIIIａ−IIIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【００８０】
本実施の形態３の強誘電体メモリ装置１０３は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、メモリセルキャパシタの下電極層のエッジもその強誘電体層のエッジより内側に位置するメモリセル構造を有するものである。
【００８１】
具体的に説明すると、強誘電体メモリ装置１０３のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０３ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３ｃと、該強誘電体層３ｃ上に形成された上部電極４ｃとから構成されている。
【００８２】
ここで、上記下部電極２ｃは、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２ｃは、メモリセルアレイ上でマトリクス状に配列されており、各下部電極２ｃは、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、実施の形態１と同様、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【００８３】
上記強誘電体層３ｃは、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２ｃに跨るよう第２の方向Ｄ２に延びている。この強誘電体層３ｃの、第２の方向Ｄ２に平行な左右のエッジ３１ｃ及び３２ｃは、強誘電体層３ｃの下側に位置する複数の下部電極２ｃの、第２の方向Ｄ２に平行な左右のエッジ２１ｃ及び２２ｃの外側に位置している。
【００８４】
上記上部電極４ｃは、上記強誘電体層３ｃと同様、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、第２の方向Ｄ２に沿って並ぶ複数の下部電極２ｃに跨るよう第２の方向Ｄ２に延びるプレート電極となっている。この上部電極４ｃの、第２の方向Ｄ２に平行な左右のエッジ４１ｃ及び４２ｃはそれぞれ、上記強誘電体層３ｃの左右のエッジ３１ｃ及び３２ｃより内側であって、上記下部電極２ｃの左右のエッジ２１ｃ及び２２ｃの外側に位置している。
【００８５】
次に、メモリセルキャパシタ１０３ａの下部電極２ｃ、強誘電体層３ｃ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【００８６】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、複数の下部電極２ｃに跨る帯状の強誘電体層３ｃを形成するという方法（第１の加工方法）を用いることができる。
【００８７】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３ｃと、該強誘電体層３ｃと同じ平面パターンを有する上部電極層を形成し、その後、該上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状する方法（第２の加工方法）を用いることができる。
【００８８】
このように本実施の形態３ではメモリセルを、実施の形態１と同様に、上部電極４ｃのエッジ４１ｃ及び４２ｃが、強誘電体層３ｃのエッジ３１ｃ及び３２ｃより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを起こりにくくすることができるという効果がある。
【００８９】
また、この実施の形態３では、実施の形態１とは異なり、下部電極２ｃのエッジ２１ｃ及び２２ｃが、強誘電体層３ｃのエッジ３１ｃ及び３２ｃより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
【００９０】
（実施の形態４）
図４（ａ）は、本発明の実施の形態４による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図４（ｂ）は、図４（ａ）のIVａ−IVａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【００９１】
本実施の形態４は、上記実施の形態３における隣接する２本のプレート電極に一つの強誘電体層を対応させた、実施の形態３の応用例であって、実施の形態３における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｄとしたものである。従って、この実施の形態４のメモリセル構造は、上部電極４ｃの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ｃ及び４２ｃが、強誘電体層３ｄの縦方向Ｄ２に沿った左右のエッジ３１ｄ及び３２ｄより内側に位置し、下部電極２ｃの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ２１ｃ及び２２ｃが、強誘電体層３ｄの縦方向Ｄ２に沿った左右のエッジ３１ｄ及び３２ｄより内側に位置する構造となっている。
【００９２】
具体的に説明すると、この実施の形態４の強誘電体メモリ装置１０４のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０４ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３ｄと、該強誘電体層３ｄ上に形成された上部電極４ｃとから構成されている。
【００９３】
ここで、上記下部電極２ｃは、実施の形態３におけるものと同一のものであり、下部電極２ｃは、コンタクト部１を介して、メモリセルトランジスタの活性領域（図示せず）に接続されている。
【００９４】
上記強誘電体層３ｄは、第２の方向Ｄ２に沿った、隣接する２つのメモリセル列に共通するものであり、第２の方向Ｄ２に沿って並ぶ、隣接する２つの下部電極列に跨る形状となっている。この隣接する２列の下部電極の第２の方向Ｄ２に平行な左右のエッジ２１ｃ及び２２ｃは、強誘電体層３ｄの、第２の方向Ｄ２に平行な左右のエッジ３１ｄ、３２ｄの内側に位置している。
【００９５】
上記上部電極４ｃは、実施の形態３におけるものと同一のものであり、この上部電極４ｃの、第２の方向Ｄ２に平行な左右のエッジ４１ｃ及び４２ｃはそれぞれ、上記強誘電体層３ｄの左右のエッジ３１ｃ及び３２ｃより内側の位置している。
【００９６】
次に、メモリセルキャパシタ１０４ａの下部電極２ｃ、強誘電体層３ｄ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部１を、実施の形態３と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【００９７】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
つまり、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を形成した後、上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状し、その後、強誘電体層を強誘電体加工マスクを用いて加工して、縦方向Ｄ２に沿って並ぶ２列の下部電極２ｃに跨る幅広の帯状強誘電体層３ｄを形成するという方法（第１の加工方法）を用いることができる。
【００９８】
また、強誘電体層及び上部電極層の加工には、強誘電体層及び上部電極層を強誘電体加工マスクを用いて加工して、強誘電体層３ｄと、該強誘電体層３ｄと同じ平面パターンを有する上部電極層を形成し、その後、上部電極層を電極加工マスクを用いて加工して上部電極４ｃを形状する方法（第２の加工方法）を用いることができる。
【００９９】
このように本実施の形態４では、メモリセルを、メモリセルキャパシタの上部電極４ｃの左右のエッジがその強誘電体層３ｄのエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークを抑制あるいは防止することができるという効果がある。
【０１００】
また、この実施の形態４では、実施の形態１とは異なり、下部電極２ｃのエッジ２１ｃ及び２２ｃが、強誘電体層３ｄのエッジ３１ｄ及び３２ｄより内側に位置するので、より下部電極と上部電極との間での電流リークをより起こりにくくすることができる効果がある。
【０１０１】
さらに、この実施の形態４では、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態３に比べてよりメモリセル面積縮小が可能であるという効果がある。
【０１０２】
（実施の形態５）
図５（ａ）は、本発明の実施の形態５による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図５（ｂ）は、図５（ａ）のVａ−Vａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１０３】
本実施の形態５の強誘電体メモリ装置１０５は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置し、上部電極と下部電極の幅が同じあるいはほぼ同じであり、上部電極と下部電極が重なるよう同じ位置に位置しているメモリセル構造を有するものである。
【０１０４】
具体的に説明すると、強誘電体メモリ装置１０５のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０５ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３と、該強誘電体層３上に形成された上部電極４とから構成されている。
【０１０５】
ここで、上記下部電極２ｃは、実施の形態３におけるものと同一であり、下部電極２ｃは、実施の形態３と同様、コンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。また、上記強誘電体層３及び上部電極４は、実施の形態１におけるものと同一のものである。この強誘電体層３の、第２の方向Ｄ２に平行な左右のエッジ３１ａ及び３２ａは、強誘電体層３の下側に位置する複数の下部電極２の、第２の方向Ｄ２に平行な左右のエッジ２１ａ及び２２ａの外側に位置している。
【０１０６】
この上部電極４の、第２の方向Ｄ２に平行な左右のエッジ４１ａ及び４２ａはそれぞれ、上記強誘電体層３の左右のエッジ３１ａ及び３２ａより内側に位置し、上記上部電極２ｃの左右のエッジ２１ｃ及び２２ｃと同じ位置、あるいはほぼ同じ位置に位置している。
【０１０７】
次に、メモリセルキャパシタ１０５ａの下部電極２ｃ、強誘電体層３、及び上部電極４を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く、下部電極の加工マスクと同じ幅あるいはほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態３と同様、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【０１０８】
このように本実施の形態５では、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。さらに、上部電極と下部電極の幅がほぼ同じで、かつこれらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
【０１０９】
（実施の形態６）
図６（ａ）は、本発明の実施の形態６による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図６（ｂ）は、図６（ａ）のVIａ−VIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１１０】
本実施の形態６は、上記実施の形態５における隣接する２本のプレート電極（上部電極）に一つの強誘電体層を対応させた、実施の形態５の応用例であって、実施の形態５における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層３を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｆとしたものである。
【０１１１】
従って、ここでは、メモリセルキャパシタ１０６ａは、上記上部電極４、強誘電体層３ｆ、及び下部電極２ｃから構成されている。そして、この実施の形態６のメモリセル構造は、上部電極４の、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ａ及び４２ａが、強誘電体層３ｆの縦方向Ｄ２に沿った左右のエッジ３１ｆ及び３２ｆより内側に位置し、下部電極２ｃの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ２１ｃ及び２２ｃが、強誘電体層３ｆの縦方向Ｄ２に沿った左右のエッジ３１ｆ及び３２ｆより内側に位置し、上部電極と下部電極の幅がほぼ同じで、上部電極と下部電極とのメモリセルアレイ上での第１の方向Ｄ１における位置が同じである構造となっている。
【０１１２】
次に、メモリセルキャパシタ１０６ａの下部電極２ｃ、強誘電体層３ｆ、及び上部電極４を加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部１を、実施の形態５と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
実際の製造時には、実施の形態４のように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【０１１３】
このように本実施の形態６では、メモリセルを、上部電極４の左右のエッジが強誘電体層３ｆの左右のエッジより内側に位置し、下部電極２ｃの左右のエッジが強誘電体層３ｆの左右のエッジより内側に位置しているので、上部電極と下部電極との間での電流リークがないという効果がある。
【０１１４】
さらに、上部電極と下部電極の幅がほぼ同じで、これらの電極が同じ位置に位置しているため、メモリセルを、小さなメモリセル面積で大きなキャパシタ有効面積を確保した構造とすることができるという効果がある。
【０１１５】
さらに、この実施の形態６では、強誘電体層３ｆを隣接する２列の下部電極２ｃにまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態５よりメモリセル面積縮小が可能であるという効果がある。
【０１１６】
（実施の形態７）
図７（ａ）は、本発明の実施の形態７による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図７（ｂ）は、図７（ａ）のVIIａ−VIIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１１７】
本実施の形態７の強誘電体メモリ装置１０７は、実施の形態５における上部電極と下部電極とを第１の方向Ｄ１に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極のエッジが強誘電体層のエッジより内側に位置し、下電極層のエッジも強誘電体層のエッジより内側に位置している。
【０１１８】
具体的に説明すると、強誘電体メモリ装置１０７のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０７ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｇと、該下部電極２ｇ上に形成された強誘電体層３と、該強誘電体層３上に形成された上部電極４ｇとから構成されている。
【０１１９】
ここで、上記下部電極２ｇは、実施の形態５の下部電極２ｃを、そのエッジ２１ｃ及び２２ｃが強誘電体層３のエッジ３１ａ及び３２ａの外側に出ないよう、第１の方向Ｄ１に沿って紙面左側へずらしたものである。上記強誘電体層３は、実施の形態５におけるものと同一のものである。上記上部電極４ｇは、実施の形態５の上部電極４を、そのエッジ４１ａ及び４２ａが強誘電体層３のエッジ３１ａ及び３２ａの外側に出ないよう、第１の方向Ｄ１に沿って紙面右側へずらしたものである。なお、２１ｇ及び２２ｇは、下部電極２ｇの左右のエッジ、４１ｇ及び４２ｇは、上部電極４ｇの左右のエッジである。
【０１２０】
次に、メモリセルキャパシタ１０７ａの下部電極２ｇ、強誘電体層３、及び上部電極４ｇを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｇとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態３で説明したように、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【０１２１】
このように本実施の形態７では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【０１２２】
さらに、上部電極と下部電極を第１の方向Ｄ１に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【０１２３】
（実施の形態８）
図８（ａ）は、本発明の実施の形態８による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図８（ｂ）は、図８（ａ）のVIIIａ−VIIIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１２４】
本実施の形態８は、上記実施の形態７における隣接する２本のプレート電極（つまり上部電極）に一つの強誘電体層を対応させた、実施の形態７の応用例であって、実施の形態７における、第２の方向Ｄ２に沿った下部電極列毎に配置されている強誘電体層を、第２の方向Ｄ２に沿った、隣接する２つの下部電極列に共通する強誘電体層３ｈとしたものである。
【０１２５】
従って、ここでは、メモリセルキャパシタ１０８ａは、上記上部電極４ｇ、強誘電体層３ｈ、及び下部電極２ｇにより構成されている。また、この実施の形態８のメモリセル構造は、上部電極４ｇの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ４１ｇ及び４２ｇが、強誘電体層３ｈの縦方向Ｄ２に沿った左右のエッジ３１ｈ及び３２ｈより内側に位置し、下部電極２ｇの、縦方向（第２の方向）Ｄ２に沿った左右のエッジ２１ｇ及び２２ｇが、強誘電体層３ｈの縦方向Ｄ２に沿った左右のエッジ３１ｈ及び３２ｈより内側に位置する構造となっている。
【０１２６】
次に、メモリセルキャパシタ１０８ａの下部電極２ｇ、強誘電体層３ｈ、及び上部電極４ｇを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜及びコンタクト部１を、実施の形態７と同様に形成する。
【０１２７】
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｇとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極の加工には、強誘電体層の加工マスクよりも細く下部電極の加工マスクとほぼ同じ幅のマスクを用いる。
実際の製造時には、実施の形態４のように上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【０１２８】
このように本実施の形態８では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジより内側に位置しているため、上部電極と下部電極との間での電流リークがないという効果がある。
【０１２９】
さらに、上部電極と下部電極を第１の方向Ｄ１に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【０１３０】
さらに、この実施の形態８では、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態７よりメモリセル面積縮小が可能であるという効果がある。
【０１３１】
（実施の形態９）
図９（ａ）は、本発明の実施の形態９による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。また、図９（ｂ）は、図９（ａ）のIXａ−IXａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１３２】
本実施の形態９の強誘電体メモリ装置１０９は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジの一部が、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致して位置するメモリセル構造を有するものである。
【０１３３】
具体的に説明すると、この実施の形態９の強誘電体メモリ装置１０９のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１０９ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｃと、該下部電極２ｃ上に形成された強誘電体層３ｉと、該強誘電体層３ｉ上に形成された上部電極４ｃとから構成されている。
【０１３４】
ここで、上記下部電極２ｃは、実施の形態３におけるものと同一のものであり、下部電極２ｃは、コンタクト部１を介して、メモリセルトランジスタの活性領域（図示せず）に接続されている。
【０１３５】
上記強誘電体層３ｉは、第２の方向Ｄ２に沿った、隣接する２つのメモリセル列に共通するものであり、第２の方向Ｄ２に沿って並ぶ、隣接する２つの下部電極列に跨る形状となっている。この隣接する２列の下部電極の第２の方向Ｄ２に平行な左右のエッジ２１ｃ及び２２ｃは、強誘電体層３ｉの、第２の方向Ｄ２に平行な左右のエッジ３１ｉ、３２ｉの内側に位置している。
【０１３６】
上記上部電極４ｃは、実施の形態３におけるものと同一のものであり、この上部電極４ｃの、第２の方向Ｄ２に平行な左右のエッジ４１ｃ及び４２ｃはそれぞれ、上記強誘電体層３ｉの左右のエッジ３１ｉ及び３２ｉよりその内側の位置している。
【０１３７】
次に、メモリセルキャパシタ１０９ａの下部電極２ｃ、強誘電体層３ｉ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部１を、実施の形態３と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２ｃとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【０１３８】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。強誘電体層のエッジと上部電極のエッジとが一致している部分では、強誘電体層加工時に上部電極も同時に加工可能である。
【０１３９】
このように本実施の形態９では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【０１４０】
さらに、この実施の形態９では、実施の形態８と同様、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態８と同様、よりメモリセル面積縮小が可能であるという効果がある。
【０１４１】
（実施の形態１０）
図１０（ａ）は、本発明の実施の形態１０による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１０（ｂ）は、図１０（ａ）のXａ−Xａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１４２】
本実施の形態１０の強誘電体メモリ装置１１０は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有し、メモリセルキャパシタの上部電極のエッジが、該メモリセルキャパシタの強誘電体層のエッジより内側に位置し、かつ下部電極のエッジとほぼ同じ位置に位置し、上部電極の他のエッジが、該メモリセルキャパシタの強誘電体層のエッジと一致しているメモリセル構造を有するものである。
【０１４３】
言い換えると、この実施の形態１０のメモリセル構造は、実施の形態９における、１つの強誘電体層３ｉに下側に位置する２列の下部電極の間隔を、左側列の下部電極の右側エッジ２２ｊと、右側列の下部電極の左側エッジ２１ｊとが、それぞれ、強誘電体層３ｉ上の隣接する２列の左列の上部電極４ｃの右側エッジ４２ｃと、隣接する２列の右側列の上部電極４ｃの左側エッジ４１ｃとに一致するよう、狭めたものである。
【０１４４】
ここで、各メモリセルを構成するメモリセルキャパシタ１１０ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｊと、該下部電極２ｊ上に形成された強誘電体層３ｉと、該強誘電体層３ｉ上に形成された上部電極４ｃとから構成されている。
【０１４５】
次に、メモリセルキャパシタ１１０ａの下部電極２ｊ、強誘電体層３ｉ、及び上部電極４ｃを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｊとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭い幅のマスクを用いる。
【０１４６】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
また、強誘電体層のエッジと一致している上部電極のエッジは、強誘電体層加工時に加工可能である。
【０１４７】
このように本実施の形態１０では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【０１４８】
また、強誘電体層上の上部電極の相対向するエッジの位置が、強誘電体層の下側の２列の下部電極の相対向するエッジの位置とがほぼ一致しているため、メモリセルサイズを小さくできるという効果がある。
【０１４９】
（実施の形態１１）
図１１（ａ）は、本発明の実施の形態１１による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１１（ｂ）は、図１１（ａ）のXIａ−XIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１５０】
本実施の形態１１の強誘電体メモリ装置１１１は、実施の形態５における上部電極と下部電極とを、第１の方向（横方向）Ｄ１に沿ってずらして配置したメモリセル構造を有するものであり、メモリセルキャパシタの上部電極の右側エッジが強誘電体層の右側エッジより内側に位置し、上部電極の左側エッジが強誘電体層の左側エッジと一致し、下部電極の左側エッジが強誘電体層の左側エッジより内側に位置し、下部電極の右側エッジが強誘電体層の右側エッジと一致している。
【０１５１】
具体的に説明すると、強誘電体メモリ装置１１１のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１１１ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｊと、該下部電極２ｊ上に形成された強誘電体層３ｊと、該強誘電体層３ｊ上に形成された上部電極４ｊとから構成されている。
【０１５２】
ここで、上記下部電極２ｊは、実施の形態５の下部電極２ｃを、その右側エッジ２２ｃが強誘電体層３の右側エッジ３２ａに一致するよう、第１の方向Ｄ１に沿って紙面右側へずらしたものである。上記強誘電体層３ｊは、実施の形態５における強誘電体層３の幅を小さくしたものである。上記上部電極４ｊは、実施の形態５の上部電極４を、その左側エッジ４１ａが強誘電体層３の左側エッジ３１ａに一致するよう、第１の方向Ｄ１に沿って紙面左側へずらしたものである。なお、２１ｊ及び２２ｊは、下部電極２ｊの左側及び右側のエッジ、４１ｊ及び４２ｊは、上部電極４ｊの左側及び右側のエッジである。
【０１５３】
次に、メモリセルキャパシタ１１１ａの下部電極２ｊ、強誘電体層３ｊ及び上部電極４ｊを加工する方法について簡単に説明する。
まず、メモリセルトランジスタ、絶縁膜、及びコンタクト部を、実施の形態１と同様に形成する。
次に、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｊとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
【０１５４】
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
強誘電体層のエッジと上部電極のエッジとが一致する部分では、強誘電体層加工時に上部電極も同時に加工可能である。
【０１５５】
このように本実施の形態１１では、メモリセルを、下部電極のエッジが強誘電体層のエッジより内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【０１５６】
また、上部電極と下部電極を第１の方向Ｄ１に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【０１５７】
（実施の形態１２）
図１２（ａ）は、本発明の実施の形態１２による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１２（ｂ）は、図１２（ａ）のXIIａ−XIIａ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１５８】
本実施の形態１２の強誘電体メモリ装置１１２は、実施の形態８の強誘電体メモリ装置１０８のより具体的なものであり、図１２（ａ）及び図１２（ｂ）では、実施の形態８の強誘電体メモリ装置１０８のメモリセルトランジスタや、ビット線などメモリセルアレイが示されている。
【０１５９】
具体的に説明すると、強誘電体メモリ装置１１２のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。このメモリセルアレイ上では、メモリセルの配列方向Ｄ２に沿ってワード線１２が複数配列され、メモリセルの配列方向Ｄ１に沿ってビット線１１が複数配列されている。上記ワード線１２の、メモリセルトランジスタの活性領域上に位置する部分は、該メモリセルトランジスタのゲート電極となっており、また、上記ビット線１１は、ビット線コンタクト部１３を介して上記メモリセルトランジスタの活性領域に接続されている。
【０１６０】
各メモリセルを構成するメモリセルキャパシタ１１２ａは、基板１０上に絶縁膜（図示せず）を介して形成された下部電極２ｇと、該下部電極２ｇ上に形成された強誘電体層３ｈと、該強誘電体層３ｈ上に形成された上部電極４ｇとから構成されている。ここで、上記下部電極２ｇ、強誘電体層３ｈ、及び上部電極４ｇは、実施の形態８におけるものと同一である。
【０１６１】
次に、メモリセルキャパシタ１１２ａの下部電極２ｇ、強誘電体層３ｈ、及び上部電極４ｇを加工する方法について簡単に説明する。
まず、基板１０の表面領域にメモリセルトランジスタの活性領域（図示せず）を形成し、基板１０上にゲート絶縁膜（図示せず）を介してワード線１２を形成する。さらに、層間絶縁膜を形成し、該層間絶縁膜にビット線コンタクト部１３を形成し、その後、ビット線コンタクト部１３につながるようビット線１１を形成する。
そして、さらに層間絶縁膜を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタ毎に独立した下部電極２ｇとなるように加工する。
その後、全面に強誘電体層及び上部電極層を順次形成し、これらの強誘電体層及び上部電極層をそれぞれ別々のマスクを用いて加工する。
このとき、上部電極層の加工には、強誘電体層の加工に用いるマスクの幅より狭く、下部電極とほぼ同じ幅のマスクを用いる。
実際の製造時には、上部電極の加工後に強誘電体層を加工することも可能であるし、強誘電体層の加工後に上部電極を加工することも可能である。
【０１６２】
このように本実施の形態１２では、メモリセルを、上部電極のエッジが強誘電体層のエッジより内側に位置し、下部電極のエッジが強誘電体層のエッジの内側に位置するメモリセル構造としたので、上部電極と下部電極との間での電流リークがないという効果がある。
【０１６３】
また、上部電極と下部電極を第１の方向Ｄ１に沿ってずらして配置したので、電極エッジ付近を除く、電極中心付近の膜質の安定した部分のみを強誘電体キャパシタ領域として使用して、特性の安定した容量素子を実現できるという効果がある。
【０１６４】
さらに、この実施の形態１２では、実施の形態８と同様、強誘電体層を隣接する２列の下部電極にまたがる幅広の帯状形状としているので、これらの２つの下部電極列の間で強誘電体膜を分離する加工が行われない。このため、実施の形態８と同様に、よりメモリセル面積縮小が可能であるという効果がある。
【０１６５】
なお、本実施の形態８では、ビット線をメモリセルキャパシタより下側に配置しているが、ビット線は、メモリセルキャパシタの上側に配置してもよい。
【０１６６】
（実施の形態１３）
図１３（ａ）は、本発明の実施の形態１３による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１３（ｂ）及び図１３（ｃ）は、それぞれ図１３（ａ）のXIIIａ−XIIIａ線断面図及び図１３（ａ）のXIIIｂ−XIIIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。なお、以下、強誘電体キャパシタはメモリセルキャパシタという。
【０１６７】
本実施の形態１３の強誘電体メモリ装置１１３は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態１３では、強誘電体メモリ装置のメモリセルは、メモリセルの配列方向Ｄ２に沿って、メモリセルキャパシタの複数の下部電極２上にこれらの下部電極２にまたがるよう溝部を形成し、該溝部内及びその周辺領域に下地電極層５、強誘電体層３ｍ、及び上部電極４ｍを形成したメモリセル構造とし、メモリセルキャパシタの容量を大きくするものである。
【０１６８】
具体的に説明すると、強誘電体メモリ装置１１３のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１１３ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる帯状溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｍと、該強誘電体層３ｍ上に形成された上部電極４ｍとから構成されている。
【０１６９】
ここで、上記メモリセルキャパシタ１１３ａを構成する下部電極２は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【０１７０】
また、上記下部電極上に形成された層間絶縁膜（図示せず）には、複数の下部電極２にまたがるよう帯状開孔（以下溝部ともいう。）が形成されており、上記下地電極層５は、帯状開孔内の下部電極２が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層３ｍは、上記下地電極層５の上に形成されている。
ここで、強誘電体層３ｍ及び下地電極層５は各メモリセルキャパシタ毎に独立したものである。
【０１７１】
上記上部電極４ｍは、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層３ｍ上に、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう形成されている。
なお、図中、１１３ｂは、複数のメモリセルキャパシタ１１３ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
【０１７２】
次に、メモリセルキャパシタ１１３ａの下部電極２、下地電極層５、強誘電体層３ｍ、及び上部電極４ｍを加工する方法について簡単に説明する。
基板（図示せず）上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト部１を形成する。
上記のようにコンタクト部１を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。
【０１７３】
その後、全面に層間絶縁膜（図示せず）を形成し、該層間絶縁膜に第２の方向Ｄ２に沿って前記下部電極２まで到達するように溝部を形成し、その上に立体構造用の下地電極層５を形成する。さらに、下地電極層上に強誘電体層３を形成し、この状態で、強誘電体層及び下地電極層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。
【０１７４】
次に、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。この際、先にストライプ状に加工した強誘電体層及び下地電極層を、各メモリセルキャパシタに対応するよう加工する。
これによって、本実施の形態１３のメモリセル構造を有するメモリセルが形成される。
【０１７５】
このように本実施の形態１３では、下部電極２の加工に横方向Ｄ１のストライプ状のマスクを用い、上部電極４ｍの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
【０１７６】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
【０１７７】
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【０１７８】
この結果、本実施の形態１３では、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【０１７９】
（実施の形態１４）
図１４（ａ）は、本発明の実施の形態１４による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１４（ｂ）及び図１４（ｃ）は、それぞれ図１４（ａ）のXIVａ−XIVａ線断面図及び図１４（ａ）のXIVｂ−XIVｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１８０】
本実施の形態１４の強誘電体メモリ装置１１４は、実施の形態１３の強誘電体メモリ装置１１３の、上部電極４ｍおよび強誘電体層３ｍの第１の方向Ｄ１及び第２の方向Ｄ２における寸法を、下部電極２及び下地電極層５の第１の方向Ｄ１及び第２の方向Ｄ２における寸法より相対的に大きくし、これにより上部電極と下部電極との間での電流リークを抑制する構造としたものである。
【０１８１】
具体的には、本実施の形態１４のメモリセルキャパシタ１１４ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｎと、複数の下部電極２ｎにまたがる帯状溝部内及びその周辺部上に形成された下地電極層５ｎと、該下地電極層５ｎ上に形成された強誘電体層３ｍと、該強誘電体層３ｍ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２ｎの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法は、下地電極層５ｎの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法と一致しており、下部電極２ｎの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法は、強誘電体層３ｍの横方向Ｄ１の寸法及び縦方向Ｄ２の寸法より小さい。また、上記上部電極４ｍの横方向Ｄ１の寸法は、強誘電体層３ｍの横方向Ｄ１の寸法と一致している。
なお、図中、１１４ｂは、複数のメモリセルキャパシタ１１４ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
【０１８２】
次に、メモリセルキャパシタ１１４ａの下部電極２ｎ、下地電極層５ｎ、強誘電体層３ｍ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１４では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
【０１８３】
そしてコンタクト部１を形成した後、下部電極層を形成し、この上部に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２ｎ及び下地電極層５ｎを形成する。
【０１８４】
この後、全面に強誘電体層を形成し、強誘電体層を、先に加工した下部電極２ｎの矩形形状よりも大きな矩形形状となるよう加工して強誘電体層３ｍを形成する。
その後、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。
これにより本実施の形態１４の強誘電体メモリ装置１１４におけるメモリセル１１４ａが形成される。
【０１８５】
このように本実施の形態１４では、下部電極２ｎの縦横のサイズより強誘電体層３ｍの縦横のサイズを大きくしたので、上部電極と下部電極との間での電流リークが生じないメモリセル構造を実現できる。
【０１８６】
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【０１８７】
（実施の形態１５）
図１５（ａ）は、本発明の実施の形態１５による強誘電体メモリ装置１１５を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１５（ｂ）及び図１５（ｃ）は、それぞれ図１５（ａ）のXVａ−XVａ線断面図及び図１５（ａ）のXVｂ−XVｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１８８】
本実施の形態１５の強誘電体メモリ装置１１５は、実施の形態１３の強誘電体メモリ装置１１３における強誘電体層３ｍを、その上部電極４ｍと同時に加工して、強誘電体層３ｍの平面パターンを、上部電極４ｍの平面パターンと同じにしたものである。従って、この実施の形態１５のメモリセル構造は、強誘電体層３ｏの縦方向Ｄ２の寸法が下部電極２の縦方向の寸法よりも大きくなって、上部電極と下部電極との間での電流リークを抑制する構造となっている。
【０１８９】
具体的には、本実施の形態１５のメモリセルキャパシタ１１５ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｏと、該強誘電体層３ｏ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１の寸法及び縦方向Ｄ２の寸法は、下地電極層５の横方向Ｄ１の寸法及び縦方向Ｄ２の寸法と一致しており、下部電極２の横方向Ｄ１の寸法は、強誘電体層３ｏの横方向Ｄ１の寸法と一致しており、強誘電体層３ｏの縦方向Ｄ２の寸法は下部電極２の縦方向Ｄ２の寸法より大きくなっている。また、上記上部電極４ｍの横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｏの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。
なお、図中、１１５ｂは、複数のメモリセルキャパシタ１１５ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
【０１９０】
次に、メモリセルキャパシタ１１５ａの下部電極２、下地電極層５、強誘電体層３ｏ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１５では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
【０１９１】
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２ｎ及び下地電極層５を形成する。
【０１９２】
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、強誘電体層３ｏ及び上部電極４ｍを形成する。
これにより本実施の形態１５の強誘電体メモリ装置１１５におけるメモリセル１１５ａが形成される。
【０１９３】
このように本実施の形態１５では、下部電極の縦方向のサイズより強誘電体層の縦方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
【０１９４】
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【０１９５】
（実施の形態１６）
図１６（ａ）は、本発明の実施の形態１６による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１６（ｂ）及び図１６（ｃ）は、それぞれ図１６（ａ）のXVIａ−XVIａ線断面図及び図１６（ａ）のXVIｂ−XVIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０１９６】
本実施の形態１６の強誘電体メモリ装置１１６は、実施の形態１５の強誘電体メモリ装置１１５における下部電極２の横方向Ｄ１の幅を上部電極４ｍの横方向Ｄ１の幅より小さくしたものである。この実施の形態１６の下部電極２ｎは、立体構造用の下地電極層５と電気的に接続されたものであればよい。本実施の形態１６は、下部電極２ｎを小さくすることによって、製造工程にて、異なる下部電極２ｎの間でのショートなどの問題を改善することができるものである。
【０１９７】
具体的には、本実施の形態１６のメモリセルキャパシタ１１６ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｎと、複数の下部電極２ｎにまたがる溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｏと、該強誘電体層３ｏ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２ｎの横方向Ｄ１の寸法は、下地電極層５の横方向Ｄ１の寸法より小さく、下部電極２ｎの縦方向Ｄ２の寸法は、下地電極層５の縦方向Ｄ２の寸法と一致している。下部電極２ｎの横方向Ｄ１の寸法は、強誘電体層３ｏの横方向Ｄ１の寸法より小さい。また、上記上部電極４ｍの横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｏの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。
なお、図中、１１６ｂは、複数のメモリセルキャパシタ１１６ａにまたがる、第２の方向Ｄ２に沿って延びる溝部である。
【０１９８】
次に、メモリセルキャパシタ１１６ａの下部電極２ｎ、下地電極層５、強誘電体層３ｏ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１６では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、一旦この下部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。
【０１９９】
その後、全面に層間絶縁膜を形成し、続いて、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。その後、下地電極層及び下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２ｎ及び下地電極層５を形成する。
【０２００】
この後、全面に強誘電体層及び上部電極層を形成し、該上部電極層及び強誘電体層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、強誘電体層３ｏ及び上部電極４ｍを形成する。
【０２０１】
このように本実施の形態１６では、下部電極の横方向のサイズより強誘電体層の横方向のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
【０２０２】
また、下部電極２ｎの横方向Ｄ１のサイズを小さくすることによって、製造工程にて、異なる下部電極２間でのショートなどの問題を改善することができる。
【０２０３】
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【０２０４】
（実施の形態１７）
図１７（ａ）は、本発明の実施の形態１７による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１７ａの電極のレイアウトを示している。図１７（ｂ）及び図１７（ｃ）は、それぞれ図１７（ａ）のXVIIａ−XVIIａ線断面図及び図１７（ａ）のXVIIｂ−XVIIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２０５】
本実施の形態１７の強誘電体メモリ装置１１７は、実施の形態１５の強誘電体メモリ装置１１５における強誘電体層を、メモリセルアレイ上の全面に広がる構造として、上部電極と下部電極と間での電流リークを抑制するものである。
【０２０６】
具体的には、本実施の形態１７のメモリセルキャパシタ１１７ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる溝部内及びその周辺部上に形成された下地電極層５と、該下地電極層５上に形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１及び縦方向Ｄ２の寸法は、下地電極層５の横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。また、上記上部電極４ｍの横方向Ｄ１の寸法は、下部電極４ｍの横方向Ｄ１の寸法と一致している。強誘電体層３ｑは、横方向Ｄ１及び縦方向Ｄ２とも、メモリセルアレイ上の全面にわたって広がった構造となっている。
【０２０７】
次に、メモリセルキャパシタ１１７ａの下部電極２、下地電極層５、強誘電体層３ｑ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態１７では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
【０２０８】
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ２に沿って下部電極層まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を各メモリセル毎に対応する矩形形状に加工する。
【０２０９】
そして、全面に強誘電体層３ｑ及び上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、上部電極４ｍを形成する。
これにより本実施の形態１７の強誘電体メモリ装置１１７におけるメモリセル構造が形成される。
【０２１０】
このように本実施の形態１７では、上部電極のサイズより強誘電体層のサイズを大きくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構造を実現することができる。
【０２１１】
また、実施の形態１３と同様、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【０２１２】
また、上部電極４ｍと下地電極層５との位置関係がマスクずれによって左右方向に変化した場合でも、各メモリセルの容量は同じものとなる。また、上部電極４ｍと下地電極層５との位置関係が変動しないようにすることによりメモリセルの容量値も安定させることができる。
【０２１３】
（実施の形態１８）
図１８（ａ）は、本発明の実施の形態１８による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１８（ｂ）及び図１８（ｃ）は、それぞれ図１８（ａ）のXVIIIａ−XVIIIａ線断面図及び図１８（ａ）のXVIIIｂ−XVIIIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２１４】
本実施の形態１８の強誘電体メモリ装置１１８は、メモリセルトランジスタとメモリセルキャパシタからなるメモリセルを配列してなるメモリセルアレイを有している。また、この実施の形態１８の強誘電体メモリ装置１１８は、メモリセルを、メモリセルキャパシタの下部電極２上に横方向Ｄ１に沿った溝部を形成し、該溝部内及びその周辺領域に下地電極層５ｒ、強誘電体層３ｒ、及び上部電極４ｒを形成してなるメモリセル構造とし、メモリセルキャパシタの容量を大きくしたものである。
【０２１５】
具体的に説明すると、強誘電体メモリ装置１１８のメモリセルアレイ（図示せず）上では、第１の方向Ｄ１及び第２の方向Ｄ２に沿ってマトリクス状にメモリセル（図示せず）が配列されている。各メモリセルを構成するメモリセルキャパシタ１１８ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、複数の下部電極２にまたがる帯状溝部内及びその周辺部上に形成された下地電極層５ｒと、該下地電極層５ｒ上に形成された強誘電体層３ｒと、該強誘電体層３ｒ上に形成された上部電極４ｒとから構成されている。
【０２１６】
ここで、上記メモリセルキャパシタ１１８ａを構成する下部電極２は、各メモリセルキャパシタ毎に独立したものである。つまり、該下部電極２は、メモリセルアレイ上でマトリクス状に配列されており、各メモリセルキャパシタの下部電極は、上記絶縁膜を貫通するコンタクト部１を介して、基板上に形成された、対応するメモリセルトランジスタの活性領域（図示せず）に接続されている。ここで、コンタクト部１は、上記絶縁膜に形成されたコンタクトホール内の導電材料からなる。
【０２１７】
また、上記下部電極２上に形成された層間絶縁膜（図示せず）には、第１の方向Ｄ１に沿って、複数の下部電極２にまたがるよう帯状開孔（溝部）が形成されており、上記下地電極層５ｒは、溝部内の下部電極２が露出した領域及びその周辺領域に形成されている。また、上記強誘電体層３ｒは、上記下地電極層５ｒの上に形成されている。
ここで、強誘電体層３ｒ及び下地電極層５ｒは各メモリセルキャパシタ毎に独立したものである。
【０２１８】
上記上部電極４ｒは、第２の方向Ｄ２に沿って並ぶ一定数のメモリセルに共通するものであり、上記溝部内及びその周辺の強誘電体層３ｒ上に、第２の方向Ｄ２に沿って並ぶ複数の下部電極２に跨るよう形成されている。
なお、図中、１１８ｂは、各メモリセルキャパシタ１１８ａにおける、第１の方向Ｄ１に沿った溝部である。
【０２１９】
次に、メモリセルキャパシタ１１８ａの下部電極２、下地電極層５ｒ、強誘電体層３ｒ、及び上部電極４ｒを加工する方法について簡単に説明する。
基板（図示せず）上にメモリセルを構成するメモリセルトランジスタを形成し、全面に絶縁膜を形成した後、該絶縁膜の、各メモリセルトランジスタの活性領域に対応する部分にコンタクトホールを形成し、該コンタクトホール内に導電材料を充填してコンタクト１を形成する。
【０２２０】
上記のようにコンタクト１を形成した後、全面に下部電極層を形成し、該下部電極層を、各メモリセルキャパシタの下部電極２となるように加工する。
【０２２１】
この上に層間絶縁膜を形成し、該層間絶縁膜に第１の方向Ｄ１に沿って前記下部電極２まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。さらに、下地電極層上に強誘電体層を形成し、この状態で、強誘電体層及び下地電極層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。
【０２２２】
次に、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。これによって、本実施の形態１８の強誘電体メモリ装置１１８におけるメモリセル構造が形成される。
【０２２３】
このように本実施の形態１８では、下部電極２の加工に横方向Ｄ１のストライプ状のマスクを用い、上部電極４ｒの加工に縦方向のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
【０２２４】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。
【０２２５】
また、本実施の形態１８では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【０２２６】
（実施の形態１９）
図１９（ａ）は、本発明の実施の形態１９による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図１９（ｂ）及び図１９（ｃ）は、それぞれ図１９（ａ）のXIXａ−XIXａ線断面図及び図１９（ａ）のXIXｂ−XIXｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２２７】
本実施の形態１９の強誘電体メモリ装置１１９は、実施の形態１８の強誘電体メモリ装置１１８における、下部電極２及び立体用の下地電極層５ｒの縦横のサイズを、強誘電体層３ｒの縦横のサイズよりも小さくしたものである。
【０２２８】
具体的には、本実施の形態１９のメモリセルキャパシタ１１９ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｓと、下部電極２ｓ上の層間絶縁膜に形成された溝部内及びその周辺部上に形成された下地電極層５ｓと、該下地電極層５ｓ上に形成された強誘電体層３ｒと、該強誘電体層３ｒ上に形成された上部電極４ｒとから構成されている。ここで、下部電極２ｓの横方向Ｄ１及び縦方向Ｄ２の寸法は、下地電極層５ｓの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。下部電極２ｓの横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｒの横方向Ｄ１及び縦方向Ｄ２の寸法より小さい。
なお、図中、１１９ｂは、各メモリセルキャパシタ１１９ａにおける、第１の方向Ｄ１に沿った溝部である。
【０２２９】
次に、メモリセルキャパシタ１１９ａの下部電極２ｓ、下地電極層５ｓ、強誘電体層３ｒ、及び上部電極４ｒを加工する方法について簡単に説明する。
この実施の形態１９では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２ｓを形成する。
【０２３０】
この上に層間絶縁膜を形成し、層間絶縁膜に横方向Ｄ１に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、下部電極２ｓと同じ矩形形状となるよう加工して下地電極層５ｓを形成する。
さらに、強誘電体層３を形成し、該強誘電体層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。
次に、上部電極層を形成し、該上部電極層及び強誘電体層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、強誘電体層３ｒ及び上部電極４ｒを形成する。
これによって、本実施の形態１９の強誘電体メモリ装置１１９におけるメモリセル構成が形成される。
【０２３１】
このように本実施の形態１９では、下地電極層５ｓの縦横のサイズを強誘電体層３ｒの縦横のサイズよりも小さくしたので、上部電極と下部電極との間での電流リークが発生しにくいメモリセル構成を実現することができる。
【０２３２】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすく、この結果、加工が行ないやすくキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを得ることができる。
【０２３３】
また、本実施の形態１９では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【０２３４】
（実施の形態２０）
図２０（ａ）は、本発明の実施の形態２０による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図２０（ｂ）及び図２０（ｃ）は、それぞれ図２０（ａ）のXXａ−XXａ線断面図及び図２０（ａ）のXXｂ−XXｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２３５】
本実施の形態２０の強誘電体メモリ装置１２０は、実施の形態１８の強誘電体メモリ装置１１８における強誘電体層の平面パターンを、強誘電体メモリ装置１１８における上部電極４ｒの平面パターンと同じパターンとしたものである。また、この実施の形態２０では、強誘電体層と上部電極とは同時にパターン加工して得られたものである。
【０２３６】
具体的には、本実施の形態２０のメモリセルキャパシタ１２０は、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２ｎ、下部電極２ｎ上の溝部内及びその周辺部上に形成された下地電極層５ｒと、該下地電極層５ｒ上に形成された強誘電体層３ｔと、該強誘電体層３ｔ上に形成された上部電極４ｔとから構成されている。ここで、下部電極２ｎの横方向Ｄ１の寸法は、下地電極層５ｒの横方向Ｄ１の寸法より小さく、下部電極２ｎの縦方向Ｄ２の寸法は、下地電極層５ｒの縦方向Ｄ２の寸法と一致している。下部電極２ｎの横方向Ｄ１の寸法は、強誘電体層３ｔの横方向Ｄ１の寸法より小さい。
なお、図中、１２０ｂは、各メモリセルキャパシタ１２０ａにおける、第１の方向Ｄ１に沿った溝部である。
【０２３７】
次に、メモリセルキャパシタ１２０ａの下部電極２ｎ、下地電極層５ｒ、強誘電体層３ｔ、及び上部電極４ｒを加工する方法について簡単に説明する。
この実施の形態２０では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２ｎを形成する。
【０２３８】
この上に層間絶縁膜を形成し、層間絶縁膜に横方向Ｄ１に沿って下部電極まで到達するように溝部を構成し、その上に立体構造用の下地電極層を形成する。該下地電極層を、各メモリセルの下地電極５ｒとなるよう加工する。
【０２３９】
さらに、強誘電体層及び上部電極層を形成し、該強誘電体層及び上部電極層を、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工して、強誘電体層３ｒ及び上部電極４ｒを形成する。
これによって、本実施の形態２０の強誘電体メモリ装置１２０におけるメモリセル構成が形成される。
【０２４０】
このように本実施の形態２０では、実施の形態１８における強誘電体層及び上部電極層を同時にパターン加工して、キャパシタ強誘電体膜３ｔ及び上部電極４ｒを形成するため、上部電極と下部電極との間での電流リークが発生しにくく、メモリセル構成を実現する加工が行ないやすく、さらにキャパシタ容量を大きくできる立体構造のメモリセルキャパシタを、少ない工程数でもって得られるという効果がある。
【０２４１】
（実施の形態２１）
図２１（ａ）は、本発明の実施の形態２１による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図２１（ｂ）及び図２１（ｃ）は、それぞれ図２１（ａ）のXXIａ−XXIａ線断面図及び図２１（ａ）のXXIｂ−XXIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２４２】
本実施の形態２１の強誘電体メモリ装置１２１は、実施の形態１８における強誘電体メモリ装置１１８の強誘電体層３ｒを、メモリセルアレイの全面に広がる構造としたものである。また、この実施の形態２１のメモリセルキャパシタの加工工程は、実施の形態１８のように強誘電体層を形成した後に、該強誘電体層をパターン加工するのではなく、強誘電体層と上部電極を形成した後に上部電極のみをパターン加工するものである。
【０２４３】
具体的には、本実施の形態２１のメモリセルキャパシタ１２１は、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２、該下部電極２上の溝部内及びその周辺部上に形成された下地電極層５ｒと、該下地電極層５ｒ上に形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｒとから構成されている。ここで、下部電極２の横方向Ｄ１及び縦方向Ｄ２の寸法は、下地電極層５ｒの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。下部電極２の横方向Ｄ１の寸法は、上部電極４ｒの横方向Ｄ１の寸法と一致している。
なお、図中、１２１ｂは、各メモリセルキャパシタ１２１ａにおける、第１の方向Ｄ１に沿った溝部である。
【０２４４】
次に、メモリセルキャパシタ１２１ａの下部電極２、下地電極層５ｒ、強誘電体層３ｑ、及び上部電極４ｒを加工する方法について簡単に説明する。
この実施の形態２１では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に横方向Ｄ１に沿って下部電極まで到達するように溝部を形成し、その上に立体構造用の下地電極層を形成する。その後、該下地電極層を、各メモリセルの下地電極層５ｒとなるよう加工する。
さらに、強誘電体層３ｑ及び上部電極層を形成し、該上部電極層のみ、第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工して、上部電極４ｒを形成する。
これによって、本実施の形態２１の強誘電体メモリ装置１２１におけるメモリセル構成が形成される。
【０２４５】
このように本実施の形態２１では、メモリセルアレイ上の全面に強誘電体層を残すので、上部電極と下部電極のリークがより発生しにくいメモリセル構造を実現することができる。
【０２４６】
（実施の形態２２）
図２２（ａ）は、本発明の実施の形態２２による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図２２（ｂ）及び図２２（ｃ）は、それぞれ図２２（ａ）のXXIIａ−XXIIａ線断面図及び図２２（ａ）のXXIIｂ−XXIIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２４７】
本実施の形態２２の強誘電体メモリ装置１２２は、実施の形態１３の強誘電体メモリ装置１１３における下地電極層５に代わる側面電極層５ｖを備えたものである。
【０２４８】
つまり、実施の形態１３では、下部電極２上の層間絶縁膜に形成された溝部内面及びその周辺部にキャパシタ下地電極層５を形成しているのに対し、この実施の形態２２では、下部電極２上の層間絶縁膜に形成された溝部側面にのみ下地電極層を形成している。なお、上記溝部の底部にも下地電極層を形成することは可能であるが、本実施の形態では溝部の側面のみのに下地電極層を形成している。
【０２４９】
具体的には、本実施の形態２２のメモリセルキャパシタ１２２ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２、複数の下部電極２にまたがる溝部の側壁に形成された下地電極層５ｖと、溝部内及びその周辺に下地電極層５ｖを覆うよう形成された強誘電体層３ｍと、該強誘電体層３ｍ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１及び縦方向Ｄ２の寸法は、強誘電体層３ｍの横方向Ｄ１及び縦方向Ｄ２の寸法と一致している。下部電極２の横方向Ｄ１の寸法は、上部電極４ｍの横方向Ｄ１の寸法と一致している。
なお、図中、１２２ｂは、各メモリセルキャパシタ１２２ａにおける、第２の方向Ｄ２に沿った溝部である。
【０２５０】
次に、メモリセルキャパシタ１２２ａの下部電極２、下地電極層５ｖ、強誘電体層３ｍ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態２２では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２を形成する。
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ２に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向Ｄ２に沿った側面上に下地電極層を形成する。
【０２５１】
さらに、全面に強誘電体層を形成し、該強誘電体層を第１の方向Ｄ１に沿って並ぶ複数のコンタクト部１に跨るよう、第１の方向Ｄ１に平行なストライプ状に加工する。この際、該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層５ｖを形成する。そして、全面に上部電極層を形成し、該上部電極層を、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工する。さらに、第１の方向Ｄ１に平行なストライプ状の強誘電体層を、上部電極４ｍの平面パターンに従って加工する。
これによって、本実施の形態２２の強誘電体メモリ装置１２２におけるメモリセル構成が形成される。
【０２５２】
このように本実施の形態２２では、下部電極２の加工に横方向Ｄ１のストライプ状のマスクを用い、上部電極４ｍの加工に縦方向Ｄ２のストライプ状マスクを用いるので、マスクずれの影響なくメモリセルキャパシタの有効領域の大きさを確保することが可能である。
【０２５３】
また、個々のメモリセルキャパシタを、溝型立体構造としているので、従来のホール型の立体構造を有するメモリセルキャパシタに比べて、層間絶縁膜に凹部を形成する加工が行ないやすく、また、この溝部に強誘電体層を形成する場合も、その層厚を薄く形成しやすいという効果もある。この結果、加工が行ないやすくキャパシタ容量を大きくできるメモリセル構造を実現できる。
【０２５４】
また、側面電極層５ｖを溝部の側面のみに形成しているため、上部電極層をパターン加工するときに、上部電極と接触し電流リークを発生させる部分を少なくできるという効果がある。
【０２５５】
（実施の形態２３）
図２３（ａ）は、本発明の実施の形態２３による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図２３（ｂ）及び図２３（ｃ）は、それぞれ図２３（ａ）のXXIIIａ−XXIIIａ線断面図及び図２３（ａ）のXXIIIｂ−XXIIIｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２５６】
本実施の形態２３の強誘電体メモリ装置１２３は、実施の形態２２の強誘電体メモリ装置１２２における強誘電体層３ｍに代わる、メモリセルアレイ全面に広がる強誘電体層３ｑを備えたものである。
【０２５７】
具体的には、本実施の形態２３のメモリセルキャパシタ１２３ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２、第２の方向Ｄ２に沿って並ぶ複数の下部電極２にまたがる溝部の側壁に形成された側面電極層５ｖと、メモリセルアレイ全面に広がるよう形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｍとから構成されている。ここで、下部電極２の横方向Ｄ１の寸法は、上部電極４ｍの横方向Ｄ１の寸法と一致している。
なお、図中、１２３ｂは、各メモリセルキャパシタ１２３ａにおける、第２の方向Ｄ２に沿った溝部である。
【０２５８】
次に、メモリセルキャパシタ１２３ａの下部電極２、側面電極層５ｖ、強誘電体層３ｑ、及び上部電極４ｍを加工する方法について簡単に説明する。
この実施の形態２３では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状に加工して、下部電極２を形成する。
【０２５９】
この上に層間絶縁膜を形成し、層間絶縁膜に縦方向Ｄ２に沿って下部電極まで到達するように溝部を構成し、該溝部の、縦方向Ｄ２に沿った側面にサイドウォールとしての電極層を形成する。該電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層５ｖを形成する。
【０２６０】
その後全面の強誘電体層３ｑ及び上部電極層を形成し、該上部電極層のみを、第２の方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、第２の方向Ｄ２に平行なストライプ状に加工して、上部電極４ｍを形成する。
これによって、本実施の形態２３の強誘電体メモリ装置１２３におけるメモリセル構成が形成される。
【０２６１】
このように本実施の形態２３では、強誘電体膜を形成する前に、下地電極層を側面電極層になるようパターン加工し、その後強誘電体層及び上部電極層を形成し、上部電極層のみをパターン加工するので、実施の形態２２で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層４ｍと側面電極層５ｖの接触部が全くないメモリセル構造を実現することができる。
【０２６２】
また、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と平行な方向であるので、上部電極のエッジが溝部に跨ることがなく、上部電極の加工がしやすいという効果がある。
【０２６３】
なお、上記実施の形態２３では、メモリセルは、メモリセル上の強誘電体層を全て残した構造であるが、メモリセルは、強誘電体層を上部電極層と同じパターンで同時に加工した構造としても、上部電極層４ｍと側面電極層５ｖの接触部が全くないメモリセル構造を実現することができる。
【０２６４】
（実施の形態２４）
図２４（ａ）は、本発明の実施の形態２４による強誘電体メモリ装置を説明する図であり、メモリセルを構成する強誘電体キャパシタの電極のレイアウトを示している。図２４（ｂ）及び図２４（ｃ）は、それぞれ図２４（ａ）のXXIVａ−XXIVａ線断面図及び図２４（ａ）のXXIVｂ−XXIVｂ線断面図であり、上記強誘電体キャパシタの断面構造を示している。
【０２６５】
本実施の形態２４の強誘電体メモリ装置１２４は、実施の形態２２の強誘電体メモリ装置１２２における第２の方向Ｄ２に沿った溝型の立体メモリセル構造を、第１の方向Ｄ１に沿った溝型の立体メモリセル構造としたものである。
【０２６６】
具体的には、本実施の形態２４のメモリセルキャパシタ１２４ａは、基板（図示せず）上に絶縁膜（図示せず）を介して形成された下部電極２と、該下部電極２上の層間絶縁膜に形成された第１の方向Ｄ１に沿った溝部の側壁に形成された側面電極層５ｘと、メモリセルアレイ全面に広がるよう形成された強誘電体層３ｑと、該強誘電体層３ｑ上に形成された上部電極４ｘとから構成されている。ここで、下部電極２の横方向Ｄ１の寸法は、上部電極４ｘの横方向Ｄ１の寸法と一致している。
なお、図中、１２４ｂは、各メモリセルキャパシタ１２４ａにおける、第１の方向Ｄ１に沿った溝部である。
【０２６７】
次に、メモリセルキャパシタ１２４ａの下部電極２、下地電極層５ｘ、強誘電体層３ｑ、及び上部電極４ｘを加工する方法について簡単に説明する。
この実施の形態２４では、メモリセルトランジスタの形成、絶縁膜の形成、コンタクト部１の形成は、実施の形態１３と同様に行われる。
そして、コンタクト部１を形成した後、全面に下部電極層を形成し、この下部電極層を、個々のメモリセルキャパシタに対応するよう矩形形状の加工して、下部電極２を形成する。
【０２６８】
この上に層間絶縁膜を形成し、層間絶縁膜に横方向Ｄ１に沿って下部電極まで到達するように溝部を構成し、該溝部の、横方向Ｄ１に沿った側面にサイドウォールとしての下地電極層を形成する。該下地電極層を、個々のメモリセルキャパシタに対応するよう加工して側面電極層５ｘを形成する。
【０２６９】
その後、全面に強誘電体層３ｑ及び上部電極層を形成し、該上部電極層のみを、縦方向Ｄ２に沿って並ぶ複数のコンタクト部１に跨るよう、縦方向Ｄ２に平行なストライプ状に加工して、上部電極４ｘを形成する。
これによって、本実施の形態２４の強誘電体メモリ装置１２４におけるメモリセル構成が形成される。
【０２７０】
このように本実施の形態２４では、強誘電体膜を形成する前に、下地電極層を側面電極層となるようパターン加工し、その後、強誘電体層及び上部電極層を形成し、上部電極層をのみパターン加工して上部電極を形成するので、実施の形態２２で強誘電体膜を形成した後に下地電極層を側面電極層になるようパターン加工するものと比べて、上部電極層４と側面電極層５ｘの接触部が全くないメモリセル構造を実現することができるものである。
【０２７１】
また、本実施の形態２４では、メモリセルキャパシタの下部電極上に形成された溝部の延伸する方向が、その上部電極の延伸する方向と垂直な方向であるので、上部電極と下部電極とが対向する領域を、上部電極の延伸する方向と垂直な方向に長い平面形状とすることにより、キャパシタの容量を効果的に増大することができる。
【０２７２】
なお、上記実施の形態２２〜２４では、下部電極２上の層間絶縁膜に形成された溝部の側面にのみ下地電極層を側面電極層５ｖ、５ｘとして形成しているが、この側面電極層を形成する際には、上記溝部の側面だけでなく、該溝部底面に露出した下部電極の表面上にも下地電極層を形成するようにしてもよい。この場合、側面電極層を形成する工程と同じ工程で、該側面電極層と同じ組成の電極層が、溝部内の下部電極の露出面上にも形成されることとなり、該溝部の底面及び側面の電極層上に形成される強誘電体膜の特性を均一にできるという効果がある。
【０２７３】
また、本発明の実施の形態は上述した実施の形態１から実施の形態２４のものに限らず、もちろんこれらの実施の形態のメモリセル構造を併用したメモリセル構造も構成可能であり、このようなメモリセル構造も本発明に含まれるものである。
【０２７４】
また、上記実施の形態では、メモリセルキャパシタの構造として平面型構造や溝型立体型構造について説明しているが、ホール型立体構造や円筒型立体構造についても本構成を適用することが可能である。
【０２７５】
【産業上の利用可能性】
本発明の強誘電体メモリ装置は、メモリセルサイズの縮小を可能とするものであり、特に強誘電体メモリ装置のキャパシタ構造において有用である。
【図面の簡単な説明】
【０２７６】
【図１（ａ）】
本発明の実施の形態１による強誘電体メモリ装置１０１を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０１ａの電極のレイアウトを示している。
【図１（ｂ）】
図１（ａ）のIａ−Iａ線断面図であり、上記強誘電体キャパシタ１０１ａの断面構造を示している。
【図２（ａ）】
本発明の実施の形態２による強誘電体メモリ装置１０２を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０２ａの電極のレイアウトを示している。
【図２（ｂ）】
図２（ａ）のIIａ−IIａ線断面図であり、上記強誘電体キャパシタ１０２ａの断面構造を示している。
【図３（ａ）】
本発明の実施の形態３による強誘電体メモリ装置１０３を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０３ａの電極のレイアウトを示している。
【図３（ｂ）】
図３（ａ）のIIIａ−IIIａ線断面図であり、上記強誘電体キャパシタ１０３ａの断面構造を示している。
【図４（ａ）】
本発明の実施の形態４による強誘電体メモリ装置１０４を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０４ａの電極のレイアウトを示している。
【図４（ｂ）】
図４（ａ）のIVａ−IVａ線断面図であり、上記強誘電体キャパシタ１０４ａの断面構造を示している。
【図５（ａ）】
本発明の実施の形態５による強誘電体メモリ装置１０５を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０５ａの電極のレイアウトを示している。
【図５（ｂ）】
図５（ａ）のVａ−Vａ線断面図であり、上記強誘電体キャパシタ１０５ａの断面構造を示している。
【図６（ａ）】
本発明の実施の形態６による強誘電体メモリ装置１０６を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０６ａの電極のレイアウトを示している。
【図６（ｂ）】
図６（ａ）のVIａ−VIａ線断面図であり、上記強誘電体キャパシタ１０６ａの断面構造を示している。
【図７（ａ）】
本発明の実施の形態７による強誘電体メモリ装置１０７を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０７ａの電極のレイアウトを示している。
【図７（ｂ）】
図７（ａ）のVIIａ−VIIａ線断面図であり、上記強誘電体キャパシタ１０７ａの断面構造を示している。
【図８（ａ）】
本発明の実施の形態８による強誘電体メモリ装置１０８を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０８ａの電極のレイアウトを示している。
【図８（ｂ）】
図８（ａ）のVIIIａ−VIIIａ線断面図であり、上記強誘電体キャパシタ１０８ａの断面構造を示している。
【図９（ａ）】
本発明の実施の形態９による強誘電体メモリ装置１０９を説明する図であり、メモリセルを構成する強誘電体キャパシタ１０９ａの電極のレイアウトを示している。
【図９（ｂ）】
図９（ａ）のIXａ−IXａ線断面図であり、上記強誘電体キャパシタ１０９ａの断面構造を示している。
【図１０（ａ）】
本発明の実施の形態１０による強誘電体メモリ装置１１０を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１０ａの電極のレイアウトを示している。
【図１０（ｂ）】
図１０（ａ）のXａ−Xａ線断面図であり、上記強誘電体キャパシタ１１０ａの断面構造を示している。
【図１１（ａ）】
本発明の実施の形態１１による強誘電体メモリ装置１１１を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１１ａの電極のレイアウトを示している。
【図１１（ｂ）】
図１１（ａ）のXIａ−XIａ線断面図であり、上記強誘電体キャパシタ１１１ａの断面構造を示している。
【図１２（ａ）】
本発明の実施の形態１２による強誘電体メモリ装置１１２を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１２ａの電極のレイアウトを示している。
【図１２（ｂ）】
図１２（ａ）のXIIａ−XIIａ線断面図であり、上記強誘電体キャパシタ１１２ａの断面構造を示している。
【図１３（ａ）】
本発明の実施の形態１３による強誘電体メモリ装置１１３を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１３ａの電極のレイアウトを示している。
【図１３（ｂ）】
図１３（ａ）のXIIIａ−XIIIａ線断面図であり、上記強誘電体キャパシタ１１３ａの断面構造を示している。
【図１３（ｃ）】
図１３（ａ）のXIIIｂ−XIIIｂ線断面図であり、上記強誘電体キャパシタ１１３ａの断面構造を示している。
【図１４（ａ）】
本発明の実施の形態１４による強誘電体メモリ装置１１４を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１４ａの電極のレイアウトを示している。
【図１４（ｂ）】
図１４（ａ）のXIVａ−XIVａ線断面図であり、上記強誘電体キャパシタ１１４ａの断面構造を示している。
【図１４（ｃ）】
図１４（ａ）のXIVｂ−XIVｂ線断面図であり、上記強誘電体キャパシタ１１４ａの断面構造を示している。
【図１５（ａ）】
本発明の実施の形態１５による強誘電体メモリ装置１１５を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１５ａの電極のレイアウトを示している。
【図１５（ｂ）】
図１５（ａ）のXVａ−XVａ線断面図であり、上記強誘電体キャパシタ１１５ａの断面構造を示している。
【図１５（ｃ）】
図１５（ａ）のXVｂ−XVｂ線断面図であり、上記強誘電体キャパシタ１１５ａの断面構造を示している。
【図１６（ａ）】
本発明の実施の形態１６による強誘電体メモリ装置１１６を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１６ａの電極のレイアウトを示している。
【図１６（ｂ）】
図１６（ａ）のXVIａ−XVIａ線断面図であり、上記強誘電体キャパシタ１１６ａの断面構造を示している。
【図１６（ｃ）】
図１６（ａ）のXVIｂ−XVIｂ線断面図であり、上記強誘電体キャパシタ１１６ａの断面構造を示している。
【図１７（ａ）】
本発明の実施の形態１７による強誘電体メモリ装置１１７を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１７ａの電極のレイアウトを示している。
【図１７（ｂ）】
図１７（ａ）のXVIIａ−XVIIａ線断面図であり、上記強誘電体キャパシタ１１７ａの断面構造を示している。
【図１７（ｃ）】
図１７（ａ）のXVIIｂ−XVIIｂ線断面図であり、上記強誘電体キャパシタ１１７ａの断面構造を示している。
【図１８（ａ）】
本発明の実施の形態１８による強誘電体メモリ装置１１８を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１８ａの電極のレイアウトを示している。
【図１８（ｂ）】
図１８（ａ）のXVIIIａ−XVIIIａ線断面図であり、上記強誘電体キャパシタ１１８ａの断面構造を示している。
【図１８（ｃ）】
図１８（ａ）のXVIIIｂ−XVIIIｂ線断面図であり、上記強誘電体キャパシタ１１８ａの断面構造を示している。
【図１９（ａ）】
本発明の実施の形態１９による強誘電体メモリ装置１１９を説明する図であり、メモリセルを構成する強誘電体キャパシタ１１９ａの電極のレイアウトを示している。
【図１９（ｂ）】
図１９（ａ）のXIXａ−XIXａ線断面図であり、上記強誘電体キャパシタ１１９ａの断面構造を示している。
【図１９（ｃ）】
図１９（ａ）のXIXｂ−XIXｂ線断面図であり、上記強誘電体キャパシタ１１９ａの断面構造を示している。
【図２０（ａ）】
本発明の実施の形態２０による強誘電体メモリ装置１２０を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２０ａの電極のレイアウトを示している。
【図２０（ｂ）】
図２０（ａ）のXXａ−XXａ線断面図であり、上記強誘電体キャパシタ１２０ａの断面構造を示している。
【図２０（ｃ）】
図２０（ａ）のXXｂ−XXｂ線断面図であり、上記強誘電体キャパシタ１２０ａの断面構造を示している。
【図２１（ａ）】
本発明の実施の形態２１による強誘電体メモリ装置１２１を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２１ａの電極のレイアウトを示している。
【図２１（ｂ）】
図２１（ａ）のXXIａ−XXIａ線断面図であり、上記強誘電体キャパシタ１２１ａの断面構造を示している。
【図２１（ｃ）】
図２１（ａ）のXXIｂ−XXIｂ線断面図であり、上記強誘電体キャパシタ１２１ａの断面構造を示している。
【図２２（ａ）】
本発明の実施の形態２２による強誘電体メモリ装置１２２を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２２ａの電極のレイアウトを示している。
【図２２（ｂ）】
図２２（ａ）のXXIIａ−XXIIａ線断面図であり、上記強誘電体キャパシタ１２２ａの断面構造を示している。
【図２２（ｃ）】
図２２（ａ）のXXIIｂ−XXIIｂ線断面図であり、上記強誘電体キャパシタ１２２ａの断面構造を示している。
【図２３（ａ）】
本発明の実施の形態２３による強誘電体メモリ装置１２３を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２３ａの電極のレイアウトを示している。
【図２３（ｂ）】
図２３（ａ）のXXIIIａ−XXIIIａ線断面図であり、上記強誘電体キャパシタ１２３ａの断面構造を示している。
【図２３（ｃ）】
図２３（ａ）のXXIIIｂ−XXIIIｂ線断面図であり、上記強誘電体キャパシタ１２３ａの断面構造を示している。
【図２４（ａ）】
本発明の実施の形態２４による強誘電体メモリ装置１２４を説明する図であり、メモリセルを構成する強誘電体キャパシタ１２４ａの電極のレイアウトを示している。
【図２４（ｂ）】
図２４（ａ）のXXIVａ−XXIVａ線断面図であり、上記強誘電体キャパシタ１２４ａの断面構造を示している。
【図２４（ｃ）】
図２４（ａ）のXXIVｂ−XXIVｂ線断面図であり、上記強誘電体キャパシタ１２４ａの断面構造を示している。
【図２５（ａ）】
従来の強誘電体メモリ装置１００を説明する図であり、メモリセルを構成する強誘電体キャパシタ１００ａの電極のレイアウトを示している。
【図２５（ｂ）】
図２５（ａ）のXXVａ−XXVａ線断面図であり、上記強誘電体キャパシタ１００ａの断面構造を示している。
【図２６（ａ）】
従来の強誘電体メモリ装置２００を説明する図であり、メモリセルを構成する強誘電体キャパシタ２００ａの電極のレイアウトを示している。
【図２６（ｂ）】
図２６（ａ）のXXVIａ−XXVIａ線断面図であり、上記強誘電体キャパシタ２００ａの断面構造を示している。
【図２６（ｃ）】
図２６（ａ）のXXVIｂ−XXVIｂ線断面図であり、上記強誘電体キャパシタ２００ａの断面構造を示している。

Claims (15)

  1. メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
    前記各メモリセルキャパシタは、
    前記メモリセルトランジスタを介してビット線に接続された下部電極と、
    前記下部電極の上面に形成された、前記下部電極の幅方向をその幅方向とする強誘電体層と、
    前記強誘電体層の上面に形成された、前記下部電極の幅方向をその幅方向とする上部電極とから構成され、
    前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、
    前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、
    前記上部電極の幅は、前記強誘電体層の幅より細い、
    ことを特徴とする強誘電体メモリ装置。
  2. 請求の範囲第１項記載の強誘電体メモリ装置において、
    前記下部電極の幅は、前記強誘電体層の幅より細い、
    ことを特徴とする強誘電体メモリ装置。
  3. 請求の範囲第２項記載の強誘電体メモリ装置において、
    前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、
    前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とがほぼ一致している、
    ことを特徴とする強誘電体メモリ装置。
  4. 請求の範囲第２項記載の強誘電体メモリ装置において、
    前記上部電極の幅と前記下部電極の幅とがほぼ同じであり、
    前記上部電極の、その幅方向における位置と、前記下部電極の、その幅方向における位置とが異なる、
    ことを特徴とする強誘電体メモリ装置。
  5. メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
    前記各メモリセルキャパシタは、
    前記メモリセルトランジスタを介してビット線に接続された下部電極と、
    前記下部電極の上面に形成された強誘電体層と、
    前記強誘電体層の上面に形成された上部電極とから構成され、
    前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、
    前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、
    前記上部電極の１つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、
    前記上部電極の他のエッジが前記強誘電体層の内側に位置している、
    ことを特徴とする強誘電体メモリ装置。
  6. 請求の範囲第５項記載の強誘電体メモリ装置において、
    前記下部電極の１つのエッジの位置が前記上部電極の１つのエッジの位置とほぼ一致している、
    ことを特徴とする強誘電体メモリ装置。
  7. メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
    前記各メモリセルキャパシタは、
    前記メモリセルトランジスタを介してビット線に接続された下部電極と、
    前記下部電極の上面に形成された強誘電体層と、
    前記強誘電体層の上面に形成された上部電極とから構成され、
    前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した電極であり、
    前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成しており、
    前記上部電極の１つのエッジの位置が前記強誘電体層のエッジの位置とほぼ一致しており、
    前記上部電極の他のエッジが前記強誘電体層より内側に位置しており、
    前記下部電極の１つのエッジが前記強誘電体層の内側に位置し、かつ下部電極の他のエッジの位置が前記強誘電体層のエッジの位置とほぼ一致している、
    ことを特徴とする強誘電体メモリ装置。
  8. 請求の範囲第１項記載の強誘電体メモリ装置において、
    前記下部電極は、溝型構造を有する、
    ことを特徴とする強誘電体メモリ装置。
  9. 請求の範囲第８項記載の強誘電体メモリ装置において、
    前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、
    ことを特徴とする強誘電体メモリ装置。
  10. 請求の範囲第８項記載の強誘電体メモリ装置において、
    前記下部電極に形成された溝部の延伸する方向が、前記上部電極の延伸する方向と垂直な方向である、
    ことを特徴とする強誘電体メモリ装置。
  11. メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置であって、
    前記各メモリセルキャパシタは、
    前記メモリセルトランジスタを介してビット線に接続された下部電極と、
    前記下部電極の上面に形成された強誘電体層と、
    前記強誘電体層の上面に形成された上部電極とから構成され、
    前記各メモリセルキャパシタの下部電極は、各メモリセルキャパシタ毎に独立した、溝型構造を有する電極であり、
    前記各メモリセルキャパシタの上部電極は、複数のメモリセルキャパシタに共通するプレート電極を形成している、
    ことを特徴とする強誘電体メモリ装置。
  12. 請求の範囲第１１項記載の強誘電体メモリ装置において、
    前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と平行な方向である、
    ことを特徴とする強誘電体メモリ装置。
  13. 請求の範囲第１１項記載の強誘電体メモリ装置において、
    前記下部電極に形成された溝部の延伸する方向は、前記上部電極の延伸する方向と垂直な方向である、
    ことを特徴とする強誘電体メモリ装置。
  14. 請求の範囲第１１項記載の強誘電体メモリ装置において、
    前記溝型構造を有する下部電極は、
    前記溝部の底面部を構成する平面状の第１の下部電極部と、
    前記溝部の側面部および溝部開口周縁部を構成する第２の下部電極部と、から構成されている、
    ことを特徴とする強誘電体メモリ装置。
  15. 請求の範囲第１１項記載の強誘電体メモリ装置において、
    前記溝型構造を有する下部電極は、
    前記溝部の底面部を構成する第１の下部電極部と、
    前記溝部の側面部のみを構成する第２の下部電極部と、から構成されている、
    ことを特徴とする強誘電体メモリ装置。
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