KR20020092205A

KR20020092205A - 메모리 셀 장치 및 그 제조 방법

Info

Publication number: KR20020092205A
Application number: KR1020020030199A
Authority: KR
Inventors: 리히터프랑크; 템믈러디에트마
Original assignee: 인피네온 테크놀로지스 아게
Priority date: 2001-05-31
Filing date: 2002-05-30
Publication date: 2002-12-11
Also published as: JP2003023110A; US6773983B2; US20020191455A1; KR100486362B1; DE10126604C1; TW546782B

Abstract

본 발명은 메모리 셀 장치 및 상기 메모리 셀 장치의 제조 방법에 관한 것이다. 반도체 기판 상에 규칙적으로 배치된 메모리 셀(15a, 15b, 15c)은 반도체 기판(10)내에 형성된 트렌치 커패시터(20a, 20b, 20c) 및 상기 트렌치 커패시터(20a, 20b, 20c)상에 형성된 선택 트랜지스터(30a, 30b, 30c) 그리고 자기 조절 선택 트랜지스터(30a, 30b) - 메모리 트렌치 콘택(40a, 40b) - 트렌치 절연체(52) 장치를 포함한다.

Description

메모리 셀 장치 및 그 제조 방법{Memory cell arrangement and process for manufacturing the same}

본 발명은 매트릭스 형태로 규칙적으로 배치된 다수의 메모리 셀을 포함하고, 상기 메모리 셀은 각각 하나의 메모리 커패시터 및 하나의 선택 트랜지스터를 포함하며, 상기 메모리 커패시터 및 선택 트랜지스터는 비트 라인 방향으로 수직으로 배치된, 자기 조절 절연 구조물에 의해 서로 분리되는, 메모리 셀 장치 및 상기 메모리 셀 장치의 제조 방법에 관한 것이다.

랜덤 액세스 다이내믹 기록/판독 메모리(DRAM)는 반도체 기판 상에 매트릭스 형태로 규칙적으로 형성된 다수의 메모리 셀을 포함한다. 각각의 메모리 셀은 일반적으로 하나의 메모리 커패시터와 하나의 선택 트랜지스터로 이루어진다. 판독 또는 기록 과정에서, 메모리 커패시터는 선택 트랜지스터를 통해 각각의 데이터 유닛(비트)에 상응하는 전하로 충방전된다. 이것을 위해, 메모리 셀은 행렬로 배치되며 일반적으로 서로 수직인 비트 라인 및 워드 라인에 의해 어드레싱된다.

집적 회로(IC), 특히 다이내믹 메모리 IC의 패킹 밀도를 높이려는 경향으로 인해, 개별 메모리 셀을 위해 제공되는 기판 표면이 감소한다. 이것에는 메모리 셀의 전기 액티브 소자(트랜지스터, 콘택, 메모리 커패시터) 및 절연 구조물(필드 절연체)이 관련된다. 트렌치 메모리 셀에 있어, 메모리 트렌치의 직경 및 그에 따라 그 용량이 감소됨으로써, 판독 에러의 위험이 커진다. 절연 구조물(필드 절연체)에서 절연 간격이 감소되고, 그에 따라 인접한 소자의 절연 안전도가 감소된다. 상기 2가지 문제점은 적합한 조치에 의해 방지되어야 한다.

상기 문제점의 가능한 해결책은 메모리 셀 소자의 적합한 배치에 있다. 상기 배치에서는 에피택셜 반도체 층이 트렌치 커패시터 위에 제공되고 선택 트랜지스터가 상기 반도체 층 내에서 각각 트렌치 커패시터 위에 형성된다. 상기 두 기능 소자 각각이 바람직하게는 액티브 실리콘의 다른 평면에 "스택형으로" 배치되기 때문에, 메모리 셀 표면이 상기 소자 간에 나누어짐으로써 전체적으로 최소로 형성될 필요가 없다. 그러나, 이러한 배치에서는 소위 스트랩 콘택의 형성, 2 메모리 부품의 콘택팅이 어렵다. 그 이유는 상기 스트랩 콘택이 반도체 층 내부에서 비교적 큰 종횡비를 갖기 때문이다.

독일 특허 공개 제 199 41 148 A1호에는 트렌치 커패시터의 상부에 형성된 선택 트랜지스터와 트렌치 커패시터 사이의 콘택 형성 방법이 개시되어 있다.

본 발명의 목적은 층층이 배치된 선택 트랜지스터와 메모리 커패시터의 콘택팅이 간단하고 장소를 작게 차지하는 방식으로 이루어지는, 메모리 셀을 가진 메모리 셀 장치, 및 상기 메모리 셀 장치의 제조 방법을 제공하는 것이다.

도 1a 내지 1l은 본 발명에 따른 메모리 셀 장치에 자기 조절되는 스트랩 콘택 트렌치 절연체 장치를 제조하기 위한 본 발명에 따른 프로세스 시퀀스를 나타낸 단면도.

도 2는 도 1a 내지 1f에 도시된 프로세스 시퀀스에 의해 제조된 본 발명에 따른 메모리 셀 장치의 하나의 영역을 나타낸 횡단면도.

도 3은 본 발명에 따른 메모리 셀 장치의 평면도.

*도면의 주요 부분에 대한 부호의 설명*

10: 반도체 기판 11: 스트립

12: 반도체 층 13, 22, 43: 절연체 층

14: 보호층 15a-c: 메모리 셀

20a-c: 트렌치 커패시터 21: 트렌치 충전물

23: 절연체 커버층 30a-c: 선택 트랜지스터

32: 채널 영역 33a-c: 워드 라인

34: 절연 슬리브 35: 비트 라인

35a: 비트 라인 콘택 36: 콘택홀

37: 도전층 40: 콘택 블록

40a,b: 부분 영역 41a,b: 콘택층

42: 스페이서 층 42a,b: 부분 영역

44a: 콘택홀 44b: 개구

50: 절연 트렌치 50a,b: 절연 개구

51: 절연체 층 52, 53: 트렌치 절연체

상기 목적은 청구항 제 1항에 따른 메모리 셀 장치의 제조 방법 및 청구항 제 10항에 따른 메모리 셀 장치에 의해 달성된다. 바람직한 실시예는 청구범위 종속항에 제시된다.

본 발명에 따라 반도체 층 내에서 비트 라인 방향으로 인접한 2개의 메모리 셀의 사이 공간에 각각의 트렌치 커패시터의 내부 전극에까지 이르는 콘택홀이 형성되고, 상기 콘택홀은 콘택홀의 노출된 측벽에 칼라 절연체 층을 형성한 후에, 트렌치 커패시터의 내부 전극이 그 위에 배치된 선택 트랜지스터와 도전 접속되도록, 도전 물질로 채워진다. 그리고 나서, 콘택 홀 내에 절연 개구가 메모리 커패시터의 상부 에지 하부의 레벨까지 형성되고 절연체로 채워짐으로써, 콘택홀 내의 도전층이 2개의 서로 절연된 부분 영역으로 세분되고, 그 결과 각각의 부분 영역이 하나의 스트랩 콘택을 형성하며, 상기 스트랩 콘택은 트렌치 커패시터의 내부 전극을 각각의 메모리 셀의 선택 트랜지스터와 도전 접속시킨다.

본 발명에 따른 방법 또는 본 발명에 따른 구조물에서는 먼저 콘택 지점으로서 형성된 스트랩 콘택이 상기 콘택 지점에 트렌치 절연체의 형성에 의해서야 분리되는 것이 바람직하다. 상기 콘택 지점의 넓은 콘택 홀은 2개의 분리된 콘택홀 보다 프로세싱을 위해 바람직한 종횡비를 갖기 때문에, 프로세스 비용이 감소된다. 또한, 본 발명에 따른 방법에 의해 종래의 방법에 비해 매우 좁은 스트랩 콘택 및 스트랩 절연체가 제조될 수 있다.

콘택홀의 형성 및 충전이 2개의 메모리 셀의 워드 라인 또는 워드 라인의 절연 슬리브에 대해 자기 조절되어 이루어지기 때문에, 복잡한 프로세스 단계가 필요 없게 된다.

바람직한 실시예에 따라, 콘택홀 내의 도전층 상에 디포짓된 스페이서 층의 이방성 에칭에 의해 깔대기형 프로파일을 가진 개구가 형성되고, 상기 개구의 폭은 깊이에 따라 감소된다. 후속 프로세스 단계에서, 구조화된 스페이서 층은 콘택홀의 도전층 내에 절연 개구를 형성하고 충전하기 위한 마스크로서 사용된다. 이로 인해, 절연 개구를 형성 및 충전하기 위한 포토리소그래픽 마스킹 단계가 필요 없게 된다. 매우 정확하게 세팅될 수 있는 스페이서 층의 두께는 에칭된 개구의 폭 및 그 아래 형성된 절연 개구의 폭을 매우 정확하게 결정한다. 이것은 동시에 스트랩 콘택의 폭을 매우 정확하게 결정할 수 있게 한다. 특히 상기 방법에 의해, 최소로 가능한 리소그래픽 스트립 폭 보다 작은 폭을 가진 절연 개구가 가능해진다.

본 발명의 바람직한 실시예에서, 콘택홀 내의 반도체 층의 노출된 측벽에는 얇은 칼라 절연체 층이 형성된다. 상기 절연체 층은 반도체 층에 대한 콘택홀 내 도전층의 절연체로서 사용된다. 이로 인해, 트렌치 커패시터를 방전시킬 수 있는 누설 전류가 피해진다.

본 발명의 바람직한 실시예에서는, 얇은 칼라 절연체 층이 산화 단계에 의해 콘택홀 내에 형성된다. 상기 방법은 매우 간단히 균일한 절연체 층을 형성할 수 있다는 장점을 갖는다. 상기와 같은 절연체 층은 통상적으로 사용되는 층 디포짓 방법에서는 특히 반도체 층의 급경사 에지측 측벽에 어렵게 형성된다.

이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.

본 발명에 따른 프로세스 시퀀스는 다이내믹 기록/판독 메모리(DRAM)에서 2개의 인접한 메모리 셀의 자기 조절되는 스트랩 콘택 트렌치 절연체 장치의 예로 도시된다. 그러나, 본 발명에 따른 프로세스 시퀀스는 다른 공지된 반도체 소자에서 오프셋 배치된 부품 사이에 콘택을 형성하기 위해서도 사용될 수 있다.

도 1a 내지 1l은 상이한 프로세스 단계 후 3개의 메모리 셀 (15a, 15b, 15c)을 가진 반도체 기판의 횡단면도를 도시한다. 도 1a의 하부 부분에서 3개의 트렌치 커패시터(20a, 20b, 20c)가 반도체 기판(10)에 형성된다. 각각의 트렌치 커패시터(20a, 20b, 20c)는 바람직하게는 도핑된 실리콘으로 채워진 트렌치로 형성된 내부 전극(21), 상기 트렌치 충전물(21)을 둘러싸는 절연체 층(22), 및 상기 트렌치 충전물(21)을 커버하는 절연체 커버층(23)으로 이루어진다. 메모리 셀 장치의 높은 집적도로 인해, 트렌치 커패시터(20a, 20b, 20c)는 서로 가까이 배치된다. 이것들은 비트 라인 방향으로 반도체 기판(10)내의 비교적 얇은 스트립(11)에 의해 서로 분리된다. 각각의 트렌치 커패시터(20a, 20b, 20c)의 외부 전극은 트렌치 커패시터(20a, 20b, 20c)를 특히 적어도 하부 영역에서 둘러싸는 반도체 기판(10) 내부의 (도시되지 않은) 도전 영역을 형성한다.

트렌치 커패시터(20a, 20b, 20c)의 절연체 커버층(23) 상에는 반도체 층(12)이 제공된다. 상기 반도체 층(12)은 특히 에피택셜 성장된 단결정 실리콘 층으로 형성된다. 비트 라인 방향으로 연장된 메모리 셀(15) 열 사이에는 도 3의 평면도에 도시된 바와 같이, 절연체 트렌치(53)가 선행 프로세스 단계로부터 반도체층(12)내에 형성된다. 상기 절연체 트렌치(53)는 바람직하게는 기판 표면까지 연장된다. 상기 절연체 트렌치(53)는 절연체 재료로 채워지고 메모리 셀(15) 사이에서 워드 라인 방향으로 필드 절연체를 형성한다.

각각의 트렌치 커패시터(20a, 20b, 20c) 위에서 반도체 층(12)내에 각각 하나의 선택 트랜지스터(30a, 30b, 30c)가 형성된다. 이것을 위해, 반도체 층(12)의 상부 영역에서 트렌치 커패시터(20a, 20b, 20c)를 분리하는 반도체 기판(10)의 스트립(11) 위에 도전 영역(31a, 31b)이 형성된다. 상기 영역은 각각의 트렌치 커패시터(20a, 20b, 20c) 위에 배치된 채널 영역(32)에 의해 분리된다.

각각의 채널 영역(32) 위에는 도전층(37)이 형성된다. 상기 도전층(37)은 각각의 선택 트랜지스터(30a, 30b, 30c)의 게이트 전극 또는 워드 라인(33a, 33b, 33c)을 형성하고, 반도체 층(12) 내의 채널 영역(32) 및 도전 영역(31a, 31b)에 대해 얇은 게이트 절연체 층(도시되지 않음)에 의해 전기 절연된다. 각각의 워드 라인(33a, 33b, 33c)은 측면 및 상부로 절연 슬리브(34)에 의해 전기 절연된다.

워드 라인(33a, 33b, 33c)의 절연 슬리브(34) 사이의 영역은 도 1a에 도시된 제 1 프로세스 단계에서 제 1 절연체 층(13)으로 실질적으로 완전히 채워진다. 2개의 메모리 셀(15b, 15c)은 여기에 도시된 실시예에서 하나의 공동 비트 라인 콘택(35a)을 통해 비트 라인(35)에 접속된다.

2개의 메모리 셀(15a, 15b) 사이에는 하기에 설명되는 프로세스 단계에 의해 본 발명에 따른 스트랩 콘택 트렌치 절연체 장치가 제조된다. 메모리 셀(15b, 15c) 사이의 비트 라인 콘택(35a)을 보호하기 위해 도 1a에 도시된 바와 같이, 절연체 층(13) 및 워드 라인(33a, 33b, 33c)의 절연 슬리브(34) 상에 보호층(14)이 제공된다. 상기 보호층(14)은 포토리소그래픽 단계에 의해 워드 라인(33a, 33b, 33c)의 방향으로 스트립형 구조물이 형성되도록 구성된다. 상기 층 스트립은 워드 라인(33b, 33c) 사이의 영역을 커버하는 한편, 워드 라인(33a, 33b) 사이의 영역은 노출된다. 스트립형 보호층(14)은 바람직하게는 후속 프로세스 단계의 제거 방법에 대해 높은 저항성을 가지며, 본 발명에 따른 스트랩 콘택 트렌치 절연체 장치의 제조 시에 선택 마스크로서 사용된다.

후속 프로세스 단계에서 메모리 셀(15a, 15b) 사이에 개구(44b)가 형성된다. 상기 개구는 이하 스페이서 트렌치라 한다. 도 1b에 도시된 바와 같이, 이것을 위해 워드 라인(33a, 33b)의 절연 슬리브(34) 사이의 절연체 층(13)이 바람직하게는 이방성 에칭 방법에 의해 반도체 층(12)까지 제거된다. 메모리 셀(15b, 15c)의 사이 공간이 스트립형 보호층(14)에 의해 커버되기 때문에, 상기 프로세스 단계는 바람직하게 부가의 리소그래픽 마스킹 단계 없이 이루어진다. 스트립형 보호층(14) 및 워드 라인(33a, 33b)의 절연 슬리브(34)는 에칭 마스크로 사용된다. 이 경우, 도 3에 나타나는 바와 같이, 워드 라인(33a, 33b)의 절연 슬리브(34)를 따라 연장된 스페이서 트렌치(44b)가 형성된다.

다음 프로세스 단계에서, 스페이서 트렌치(44b)에서 워드 라인(33a, 33b)의 절연 슬리브(34)와 비트 라인 방향(53)의 절연 구조물(53) 사이의 영역에서 콘택홀(44a)이 반도체 층(12)내에서 트렌치 커패시터(20a, 20b)의 다결정 트렌치 충전물(21)의 절연 커버층(23)까지 형성된다. 이것을 위해, 도 1c에 도시된 바와같이, 바람직하게는 이방성 에칭 방법에 의해 반도체 층(12)이 선택적으로 에칭된다. 상기 에칭 단계에서, 스트립형 보호층(14), 워드 라인(33a, 33b)의 절연 슬리브(34), 및 반도체 층(12)내에 형성된 절연 구조물(53)이 에칭 마스크로서 사용된다.

도 1d는 콘택홀(44a)에서 트렌치 커패시터(20a, 20b)의 다결정 트렌치 충전물(21)에 대한 입구를 형성하는 후속 프로세스 단계를 도시한다. 이것을 위해, 절연 슬리브(22) 및 트렌치 커패시터(20a, 20b)의 절연 커버층(23)의 노출된 부분 영역이 선택 에칭 방법에 의해 제거됨으로써, 그 아래 놓인 각각의 트렌치 충전물(21)의 부분 영역이 노출된다.

도 1e에는 콘택홀(44a)내에서 반도체 층(12)의 노출된 측벽에, 선택 트랜지스터(30a, 30b)의 도전 영역(31b), 트렌치 커패시터(20a, 20b)의 다결정 트렌치 충전물(21)에 그리고 트렌치 커패시터(20a, 20b) 사이의 반도체 기판(10)의 스트립(11)의 상부 노출된 영역에 얇은 절연체 층(43)이 형성된다. 상기 절연체 층(43)은 바람직하게는 CVD 증착 또는 산화에 의해 제조된다.

도 1f에서는 상기 얇은 절연체 층(43)이 콘택홀(44a)내에서 이방성 에칭 단계에 의해 콘택홀(44a)의 급경사 에지에 있는 영역을 제외하고 다시 제거된다. 절연체 층(43)의 남은 영역은 메모리 셀 장치에서 다음에 형성되는 스트랩 콘택(40a, 40b)을 반도체 층(12)에 대해 전기 절연시키는 절연체로 사용됨으로써 누설 전류를 감소시킨다. 상기 누설 전류는 트렌치 커패시터(20a, 20b)를 방전시키고 보전 시간, 즉 메모리 셀(15)내에 저장된 전하가 리프레시되어야 하는 최대 시간 간격을단축시킬 것이다.

다음 단계에서는 도 1g에 도시되는 바와 같이, 콘택홀(44a)내에 제 1 도전층(41a)이 디포짓된다. 상기 도전층(41a)은 바람직하게는 도핑된 폴리실리콘으로 이루어지고, 이하에서 제 1 콘택층이라 한다.

선택 트랜지스터(30a, 30b)의 콘택팅을 위해, 다음 프로세스 단계에서 선택 트랜지스터(30a, 30b)의 도전 영역(31b)을 커버하는 절연체 층(43)의 부분 영역이 제거된다. 이것을 위해, 먼저 제 1 콘택층(41a)이 다시 반도체 층(12)의 표면 바로 아래의 레벨까지 평탄화 에칭 방법에 의해 제거된다. 그리고 나서, 절연체 층(43)의 노출된 부분 영역이 등방성 에칭 방법에 의해, 선택 트랜지스터(30a, 30b)의 도전 영역(31b)이 노출될 때까지 제거된다. 이 경우, 도 1h에 도시된 바와 같이, 콘택홀(44a)내의 제 1 콘택층(41a), 워드 라인(33a, 33b)의 절연 슬리브(34) 및 스트립형 보호층(14)이 에칭 마스크로서 사용된다.

도 1i에 도시된 바와 같이, 선택 트랜지스터(30a, 30b)의 콘택팅을 위한 후속하는 프로세스 단계에서, 바람직하게는 도핑된 폴리실리콘으로 이루어진 제 2 도전층(41b)(이하, 제 2 콘택층이라 함)이 콘택홀(44a)내의 제 1 콘택층(41a)상에, 바람직하게는 선택 트랜지스터(30a, 30b)의 도전 영역(31b)의 바로 위의 레벨까지 디포짓됨으로써, 2개의 콘택층(41a, 41b)로 이루어진 콘택 블록(40)이 콘택홀(44a)내에서 선택 트랜지스터(30a, 30b)와 트렌치 커패시터(20a, 20b) 사이의 도전 접속을 형성한다.

그러나, 각각의 메모리 셀(15a, 15b)이 개별적으로 충방전되기 위해서는, 후속 프로세스 단계에서 콘택홀(44a) 내에서 콘택 블록(40)이 분리된다. 동시에, 이로 인해 2개의 메모리 셀(15a, 15b) 사이에 절연 구조물(52)이 형성된다.

도 1j도에 도시된 바와 같이, 이것을 위해 먼저 콘택홀(44a)에 콘택 블록(40)의 에칭을 위한 에칭 마스크가 형성된다. 이 경우, 스페이서 층(42)으로 표시된 절연체 층이 콘택층(41a, 41b)상에 그리고 비트라인 방향으로 연장된 절연 구조물(53)의 노출 영역이 스페이서 트렌치(44b)내에 디포짓됨으로써, 워드 라인(33a, 33b)의 절연 슬리브(34)들간의 사이 공간이 워드 라인 방향을 따라 스페이서 층(42)으로 채워진다. 상기 스페이서 층(42)의 두께는 프로세스에 따라 형성되며, 도시된 실시예에서는 스페이서 트렌치(44b)의 폭과 대략 동일하다. 그리고 나서, 상기 스페이서 층(42)이 이방성 에칭 방법에 의해 그 아래 놓인 콘택 블록(40)까지 에칭된다. 스페이서 층(42)의 수평 및 수직 영역이 이방성 에칭 시에 상이한 제거 속도를 갖기 때문에, 스페이서 층(42)이 완전히 2개의 부분 영역(42a, 42b)(이하, 스페이서라 함)으로 나눠진다.

여기서 형성된 절연 개구(50b)는 도 1j에 도시된 깔대기형 에칭 프로파일을 갖는다. 상기 개구(50b)는 스페이서 층(42)내에서 깊이에 따라 점점 가늘어지므로, 하부 영역에서 콘택 블록(40) 바로 위에서 가장 작은 폭을 갖는다. 여기에 도시된 실시예에서 절연 개구(50b)는 스페이서 층(42)의 최하부 영역에서 대략 그 아래 놓인, 트렌치 커패시터(20a, 20b)를 서로 분리시키는 반도체 기판(10)내의 스트립(11)의 폭을 갖는다. 메모리 셀 장치의 가급적 효율적인 표면 이용을 위해, 절연 개구(50b)는 일반적으로 가급적 좁게 형성된다. 이 경우, 바람직하게는 에칭깊이에 대한 상기 폭의 의존도가 이용됨으로써, 절연 개구(50b)의 폭이 워드 라인(33a, 33b)의 사이 공간에 디포짓된 스페이서 층(42)의 두께에 의해 매우 정확히 세팅될 수 있다. 따라서, 상기 방법에 의해 최소로 가능한 리소그래픽 스트립 폭 보다 작은 폭을 가진 절연 개구(50b)가 제조될 수 있다.

다음 프로세스 단계에서, 스페이서 층(42)의 절연 개구(50b)는 콘택 블록(40)에서 반도체 기판(10)내로 확대된다. 여기서 스페이서(42a, 42b), 워드 라인(33a, 33b)의 절연 슬리브(34)의 노출된 부분 영역, 스트립형 보호층(14) 및 반도체 층(12)내에 비트 라인 방향으로 배치된 절연 구조물(53)이 에칭 마스크로서 사용되므로, 절연 개구(50b)의 하부 및 메모리 셀(15a, 15b) 사이에 놓인 콘택 블록(40)의 영역만이 이방성 에칭 방법에 의해 선택적으로 제거된다. 상기 프로세스 단계에서, 도 1k에 도시된 바와 같이, 반도체 기판(10)의 스트립(11)의 부분 영역 및 트렌치 커패시터(20a, 20b)의 절연 슬리브(22)의 부분 영역이 제거되므로, 이렇게 형성된 절연 개구(50a)는 콘택홀(44a)내의 콘택 블록(40)을 완전히 분리시키고 각각의 선택 트랜지스터(30a, 30b)는 각각의 메모리 셀(15a, 15b)의 트렌치 커패시터(20a, 20b)에만 도전 접속된다.

변형 실시예에서 절연 개구(50a)는 트렌치형으로 스페이서(42a, 42b)의 전체 길이를 따라 형성된다. 이 경우, 콘택 블록(40)과 더불어 반도체 층(12)내에 비트 라인 방향으로 형성된 절연 구조물(53)도 선택 에칭 방법에 의해 기판 표면 하부에 까지 제거된다.

다음 프로세스 단계에서 절연 개구(50a, 50b)로 형성된 절연 트렌치(50)가부가의 절연체(51)로 채워짐으로써, 2개의 메모리 셀(15a, 15b)이 도 1l에 도시된 바와 같이 서로 전기적으로 절연된다.

도 2는 비트 라인 콘택(35a)를 제조하기 위한 부가의 프로세스 단계 후 3개의 메모리 셀(15a, 15b, 15c)을 가진 반도체 기판의 횡단면도를 도시한다. 이것을 위해, 워드 라인(33b, 33c)의 절연 슬리브(34)의 사이 공간에 콘택홀(36)이 2개의 선택 트랜지스터(30b, 30c)의 도전 영역(31a)에까지 형성된다. 비트 라인 콘택(35a)의 콘택홀(36)은 도전 물질로 채워지고, 2개의 메모리 셀(15b, 15c)의 선택 트랜지스터(30a, 30b)의 공동 소오스/드레인 전극(31a)을 비트 라인(35)에 접속시킨다. 상기 비트 라인(35)은 도시된 실시예에서 스트랩 콘택(40a, 40b)을 비트 라인(35)으로부터 분리시키는 절연체 층(51b) 상부에 워드 라인(33a, 33b)에 대해 직각으로 배치된다.

도 3은 4개의 행 및 6개의 열로 배치된 총 24개의 메모리 셀을 가진 본 발명에 따른 메모리 셀 장치의 레이아웃을 도시한다. 하나의 행의 각각 3개의 메모리 셀(15)은 도 2에 따른 메모리 셀(15a, 15b, 15c)에 상응하게 형성된다.

여기서, 메모리 셀(15)은 파선으로 도시된 트렌치 커패시터(30)의 장치 및 선택 트랜지스터(30)를 포함한다. 상기 선택 트랜지스터(30)는 트렌치 커패시터(20) 위에 형성되고, 그 게이트 전극(37)은 동시에 메모리 셀 장치의 각각의 열의 공통 워드 라인(33)을 형성한다. 도 2에 도시된 바와 같이, 트렌치 커패시터(20)와 선택 트랜지스터(30) 사이에 형성된 단결정 반도체 층(12)은 비트 라인 방향으로 절연 트렌치(53)에 의해 스트립형으로 나눠진다. 상기 절연 트렌치(53)는 바람직하게는 반도체 기판 내에까지 연장된다. 도 3에 수평으로 연장된 절연 트렌치(53)는 메모리 셀(15) 사이에서 워드 라인 방향으로 필드 절연체를 형성한다.

메모리 셀 장치의 메모리 셀(15)은 서로 수직으로 배치된 워드 라인(33)과 비트 라인(35)의 교차부분에 배치된다. 비트 라인(35)은 도 3에서는 편의상 도시되지 않았으며 수평으로 연장되고, 워드 라인(33)은 수직으로 연장된다.

도 3에 도시된 바와 같이, 메모리 셀 장치의 행에 배치된 메모리 셀(15)들은 그 사이 공간에 교대로 하나의 공통 비트 라인 콘택(35a) 및 본 발명에 따른 스트랩 콘택 트렌치 절연체 장치를 포함한다. 비트 라인 콘택(35a)이 형성된 워드 라인들의 사이 공간은 바람직하게는 본 발명에 따른 2중 스트랩 콘택 트렌치 절연체 장치 보다 작기 때문에, 워드 라인은 도 3에 도시된 바와 같이 쌍으로 서로 오프셋되게 배치된다.

각각의 비트 라인 콘택(35a)은 2개의 메모리 셀(15)의 워드 라인(33) 사이의 콘택홀(36)내에 형성된 도전층으로 이루어지며 각각의 선택 트랜지스터(30)의 도전 영역(31a)을 콘택팅한다.

본 발명에 따른 스트랩 콘택 트렌치 절연체 장치는 각각 2개의 메모리 셀(15) 사이의 워드 라인(33)의 넓은 사이 공간에 형성된다. 이것을 위해, 비트 라인 방향으로 인접한 메모리 셀(15)들 사이에 각각 하나의 콘택홀(44a)이 반도체 층(12)내에 형성되고, 상기 콘택홀(44a)은 워드 라인 방향으로 절연 구조물(53)에 의해 제한된다. 콘택홀(44a)은 각각의 트렌치 커패시터(20)의 다결정 트렌치 충전물(21)에까지 연장된다. 콘택홀(44a)의 내부에는 콘택 블록(40)이 형성된다. 상기 콘택 블록(40)은 반도체 층(12)내에서 도전 영역(31b)의 하부 레벨에까지 이르는 제 1 콘택층(41a), 및 상기 영역(31b)의 상부 레벨에까지 이르는 제 2 콘택층(41b)으로 이루어진다.

메모리 셀 장치의 각각의 콘택 블록(40)의 중간 영역은 절연체 층(51a)으로 채워진 절연 개구(50a)를 포함한다. 절연 개구(50a)는 절연 커버층(23)의 상부 에지 하부에까지 이르고 워드 라인 방향으로 절연 구조물(53)에 의해 제한되므로, 콘택 블록(40)이 2개의 서로 독립적인 스트랩 콘택(40a, 40b)으로 나눠진다. 상기 2개의 스트랩 콘택(40a, 40b)은 각각 메모리 커패시터(20)를 각각의 메모리 셀(15)의 선택 트랜지스터(30)에 접속시킨다.

스트랩 콘택(40a, 40b), 절연 개구(50a) 및 비트 라인 방향으로 배치된 절연 구조물(53) 위에서 워드 라인(33)에 의해 제한된 영역은 부가의 절연체 층을 갖는다. 상기 절연체 층은 도 1l 및 도 2의 횡단면도에 나타나는 바와 같이 각각 하나의 절연체 층(51b) 및 2개의 스페이서(42a, 42b)로 이루어진다. 각각의 스페이서(42a, 42b)는 각각의 스트랩 콘택(40a, 40b)위에 각각의 워드 라인(33)을 따라 형성되고, 절연체 층(51b)은 스페이서(42a, 42b)를 분리시키는 절연 개구(50b)를 워드 라인(33)의 절연 슬리브(34) 상부에까지 채운다.

절연체 층(51a)은 비트 라인 방향에 대해 수직으로 메모리 셀 매트릭스의 필드 절연 구조물을 형성하고, 비트 라인 방향으로 배치된 필드 절연 트렌치(53)와 함께 메모리 셀 장치의 완전한 절연 매트릭스를 형성한다.

본 발명에 따른 메모리 셀 장치 및 상기 메모리 셀 장치의 제조 방법에서는, 층층이 배치된 선택 트랜지스터와 메모리 커패시터의 콘택팅이 간단하고 장소를 작게 차지하는 방식으로 이루어진다.

Claims

A) 도전 트렌치 충전물(21)을 가진 반도체 기판(10)내에 메모리 셀용 트렌치 커패시터(20)를 형성하는 단계;

B) 상기 트렌치 커패시터(20) 위에 반도체 층(12)을 형성하는 단계;

C) 반도체 층(12)의 표면 내에 각각 2개의 도전 영역(31a, 31b), 상기 2개의 도전 영역(31a, 31b) 사이의 반도체 층(12) 내의 채널 영역(32), 및 상기 채널 영역(32) 위에서 이것과 절연된 그리고 상기 도전 영역(31a, 31b)과 절연된, 각각의 반도체 셀(15)용 워드 라인(33)으로 사용되는 반도체 층(12)상의 도전 층(37)을 가진 각각의 메모리 셀(15)용 선택 트랜지스터(30)를 형성하는 단계;를 포함하는 메모리 셀 장치의 제조 방법에 있어서,

D) 2개의 인접한 메모리 셀(15) 사이의 영역에서 반도체 층(12)내에 콘택홀(44a)을 형성하는 단계, 상기 각각의 콘택홀(44a)은 각각 2개의 관련 트렌치 커패시터(20)의 도전 트렌치 충전물(21)의 일부, 및 각각의 선택 트랜지스터(30)에 속한 반도체 층(12) 내의 도전 영역(13b)을 노출시키고;

E) 도전층(41a)으로 콘택홀(44a)을 채우는 단계;

F) 적어도 트렌치 커패시터(20)의 상부 에지에까지 콘택홀(44a)내에 절연 개구(50a)를 형성함으로써, 상기 도전층(41a)이 콘택홀(44a)내에서 2개의 부분 영역(40a, 40b)으로 나눠지고, 상기 2개의 부분 영역(40a, 40b)은 각각 트렌치 커패시터(20)의 도전 트렌치 충전물(21)을 관련 선택 트랜지스터(30)의 도전영역(31b)에 접속시키는 단계; 및

G) 절연체 층(51)으로 절연 개구(50a)를 충전시킴으로써, 상기 도전층(41a)의 2개의 부분 영역(40a, 40b)이 콘택홀(44a)내에서 서로 전기 절연되는 것을 특징으로 하는 방법.
제 1항에 있어서,

상기 절연 개구(50a)를 형성하기 위한 단계 E)에서 부가의 절연체 층(42)이 콘택홀(44a)내의 도전층(41a)위에 제공되고, 이방성 에칭 단계에 의해 마스크 없이 2개의 부분 영역(42a, 42b)으로 세분됨으로써, 그 아래 놓인 도전층(41a)상에 절연 개구(50a)를 위한 영역이 노출된 다음, 이방성 에칭 단계에 의해 트렌치 커패시터(20)의 상부 에지 하부까지 제거되고, 상기 절연체 층(42)의 부분 영역(42a, 42b)이 상기 프로세스 단계에서 사용되는 에칭 마스크의 구성 부분인 것을 특징으로 하는 방법.
제 1항 또는 제 2항에 있어서,

상기 프로세스 단계 G)에서 상기 절연체 층(51)으로 절연 개구(50a)를 채우는 것은 워드 라인(33)의 사이 공간 또는 절연체 층(42)의 2개의 부분 영역(42a, 42b) 사이의 절연 개구(50b)가 채워지도록 이루어지는 것을 특징으로 하는 방법.
제 1항 내지 제 3항 중 어느 한 항에 있어서,

상기 프로세스 단계 E)에서 도전층(41a)으로 콘택홀(44a)를 채우기 전에, 콘택홀(44a)의 측벽 상에 바람직하게는 얇은 절연체 층(43)이 형성된 다음, 상기 콘택홀(44a)내에 제 1 도전층(41a)이 반도체 층(12)내의 도전 영역(31b)의 깊이에 상응하는 높이까지 형성되고, 상기 얇은 절연체 층(43)은 반도체 층(12) 내의 도전 영역(31b)에서 콘택홀(44a)의 측벽 상에서 적어도 부분적으로 제거되며, 제 2 도전층(41b)은 콘택홀(44a)내의 제 1 도전층(41a)상에 적어도 도전 영역(31b)의 레벨에 상응하는 높이까지 형성되는 것을 특징으로 하는 방법.
제 4항에 있어서,

상기 얇은 절연체 층(43)은 화학적 기상 증착 방법 또는 산화에 의해 형성되는 것을 특징으로 하는 방법.
제 1항 내지 제 5항 중 어느 한 항에 있어서,

상기 2개의 메모리 셀(15)의 워드 라인(33)이 단계 D) 및 E)용 마스크로도 사용되는 절연 슬리브(34)를 갖는 것을 특징으로 하는 방법.
제 1항 내지 제 6항 중 어느 한 항에 있어서,

상기 메모리 셀(15)은 제공된 비트 라인을 따라 다수 열로 형성되고 단계 B) 후에 2개의 인접한 열의 메모리 셀(15) 사이에서 절연 트렌치(53)가 반도체 층(12)내에 형성되고, 상기 절연 트렌치(53)는 절연체 층으로 채워지며 바람직하게는 단계 1D 내지 1G 중 하나 또는 다수를 위해 마스크로서 사용되는 것을 특징으로 하는 방법.
매트릭스 형태로 배치된 다수의 메모리 셀(15)을 가진 반도체 기판 상의 메모리 셀 장치에 있어서,

상기 반도체 기판(10)내에 형성된, 도전 트렌치 충전물(21)을 가진 트렌치 커패시터(20), 및

트렌치 커패시터(20)의 상부에서 반도체 기판(10)상에 배치된 반도체 층(12)의 표면 내에 형성된 선택 트랜지스터(30)를 포함하고, 상기 선택 트랜지스터(30)가 반도체 층(12)내에 형성된 2개의 도전 영역(31a, 31b), 상기 2개의 도전 영역(31a, 31b)을 분리시키며 실질적으로 트렌치 커패시터(20) 위에 형성된 채널 영역(32), 및 상기 도전 영역(31a, 31b) 및 상기 채널 영역(32)으로부터 절연되며 반도체 층(12)상에서 상기 채널 영역(32) 위에 구현된 도전층(37)으로 형성되고,

다수의 실질적으로 평행한 비트 라인(35) 및 실질적으로 평행한 워드 라인(33)을 포함하고, 상기 워드 라인(33)은 비트 라인(35)에 대해 수직으로 그리고 메모리 셀(15)은 상기 비트 라인(35)과 워드 라인(33)의 교차점에 배치되며, 하나의 비트 라인(35)을 따라 각각 3개의 메모리 셀(15a, 15b, 15c)이 배치되는 경우, 상기 메모리 셀은 각각 하나의 워드 라인(33a, 33b, 33c)에 의해 도전층(37)에 접촉하고, 비트 라인(35)은 중간 워드 라인(33b) 및 하나의 인접한 워드 라인(33c) 사이의 영역에서 2개의 워드 라인(33b, 33c)에 할당된 메모리 셀(15b, 15c)의 선택트랜지스터(30b, 30c)의 하나의 도전 영역(31a)에 접촉되고, 콘택 블록(40)은 반도체 층(12)내에서 중간 워드 라인(33b)과 비트 라인(35) 하부의 다른 인접한 워드 라인(33a) 사이의 영역에서 제 2 절연체 층(51b)에 의해 상기 비트 라인으로부터 전기적으로 분리되어 형성되며, 각각 측면으로 배치된, 도전층(40a, 40b)을 가진 콘택 블록(40)이 트렌치 커패시터(20a, 20b)의 트렌치 충전물(21)을 2개의 워드 라인(33a, 33b)에 할당된 메모리 셀(15a, 15b)의 선택 트랜지스터(30a, 30b)의 다른 도전 영역(31b)에 접촉시키고, 측면으로 배치된 2개의 도전층(40a, 40b)이 콘택홀(44a)내에서 그 사이에 형성된 제 1 절연체 층(51a)에 의해 서로 전기 절연되며, 상기 절연체 층(51a)은 반도체 기판(10)내에서 트렌치 커패시터(20a, 20b) 사이의 영역에까지 연장되고, 그것의 폭은 실질적으로 트렌치 커패시터(20a, 20b) 사이의 간격에 상응하는 것을 특징으로 하는 메모리 셀 장치.
제 8항에 있어서,

상기 메모리 셀(15a, 15b)의 워드 라인(33a, 33b) 사이의 영역에서 상기 콘택 블록(40)의 측면으로 배치된 도전층(40a, 40b) 위에 각각 하나의 스페이서 절연층(42a, 42b)이 형성되는 것을 특징으로 하는 메모리 셀 장치.
제 8항 또는 제 9항에 있어서,

상기 제 1 절연체 층(51a) 및 제 2 절연체 층(51b)이 관통 층(51)으로 형성되는 것을 특징으로 하는 메모리 셀 장치.
제 8항 내지 제 10항 중 어느 한 항에 있어서,

상기 콘택 블록(40)의 측면으로 형성된 도전층(40a, 40b)과 상기 도전 영역(31b) 하부의 반도체 층(12) 사이에 얇은 절연체 층(43)이 반도체 층(12)내에 형성되는 것을 특징으로 하는 메모리 셀 장치.