JP2003023110A

JP2003023110A - メモリーセル構造およびその製造方法

Info

Publication number: JP2003023110A
Application number: JP2002159754A
Authority: JP
Inventors: Frank Richter; リヒター，フランク; Dietmar Temmler; テムラー，ディートマー
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-05-31
Filing date: 2002-05-31
Publication date: 2003-01-24
Also published as: KR20020092205A; US6773983B2; US20020191455A1; KR100486362B1; DE10126604C1; TW546782B

Abstract

(57)【要約】【課題】簡単で所要面積の小さな連結を保証している
メモリーセルを有するメモリーセル構造の創作。【解決手段】本発明は、メモリーセル構造およびその
製造方法に関するものである。半導体片上に規則的に配
置されているメモリーセル（１５ａ、１５ｂ、１５ｃ）
は、半導体基板（１０）に形成されたトレンチコンデン
サ（２０ａ、２０ｂ、２０ｃ）と、その上方に形成され
た選択トランジスタ（３０ａ、３０ｂ、３０ｃ）と、自
己整合的な選択トランジスタ（３０ａ、３０ｂ）・メモ
リートレンチ接触部（４０ａ、４０ｂ）・トレンチ絶縁
部（５２）構造とを、それぞれ備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多数の規則的にマ
トリックス状に配置されたメモリーセルを有するメモリ
ー構造ならびにこのようなメモリー構造のための製造方
法に関するものである。

【０００２】

【従来の技術】これらメモリーセルは、１つのメモリー
コンデンサおよび１つの選択トランジスタをそれぞれ備
えている。メモリーコンデンサと選択トランジスタと
は、ビット線と直交して配置されており、自己整合的絶
縁構造によって、ビット線の方向に、相互に分離されて
いる。

【０００３】随意アクセスダイナミック書き／読みメモ
リー（ＤＲＡＭ）は、規則的に、マトリックス状に、半
導体片上に構成されている多数のメモリーセルを備えて
いる。これらメモリーセルのそれぞれは、通常、１つの
メモリーコンデンサと１つの選択トランジスタとから構
成されている。読み出しもしくは書き込み工程の際に、
メモリーコンデンサは、選択トランジスタを通る各デー
タユニット（Ｂｉｔ）に相当する電荷によって、充電も
しくは放電される。このため、メモリーセルは、行およ
び列状に配置されており、通常相互に垂直に延びている
ビットおよびワード線を用いてアドレスされる。

【０００４】集積回路（ＩＣ）、とりわけダイナミック
メモリーＩＣの積載密度を上昇させるために続いている
傾向は、個々のメモリーセルのために使用できる基板面
積が縮小されることを前提としており、メモリーセルの
電気的な能動素子（トランジスタ、接触部、メモリーキ
ャパシタ）、そして絶縁構造（フィールド絶縁）がこの
ことから影響されている。トレンチメモリーセル用に、
メモリートレンチのトレンチの直径が縮小され、それと
ともにその容量もまた減少する。このことにより、読み
出しエラーの危険性が高まる。絶縁構造（フィールド絶
縁）において、絶縁間隔が短縮される。このことによ
り、隣接している素子の絶縁材の確実性が減少される。
これら両方の事が、適切な処置によって防止されなけれ
ばならない。

【０００５】これら問題は、メモリーセルの素子の適切
な構造により解決できる。この構造では、エピタキシャ
ルの半導体層が、トレンチコンデンサ上に塗布され、選
択トランジスタが、各トレンチコンデンサ上のこの半導
体層に構成される。これら両方の機能素子のそれぞれ
は、活性化シリコンの他方の平面に、「堆積して」配置
されていることが好ましいため、メモリーセル面は、こ
れら素子の間に、割合に応じて分配されている必要はな
い。このことにより、全体として最小に構成されること
が可能である。しかし、この構造の場合に困難なこと
は、いわゆるストラップ接触部の製造、両方のメモリー
セル部材を連結させることである。なぜなら、これらス
トラップ接触部は、半導体層内部に比較的高い縦横比
（Aspektverhaeltnis）を有しているためである。

【０００６】ドイツ公開特許第１９９４１１４８号Ａ１
（ＤＥ１９９４１１４８Ａ１）は、トレンチコンデンサ
とトレンチコンデンサ上方に構成された選択トランジス
タとの間の接触部のこのような製造方法を記述してい
る。

【０００７】

【発明が解決しようとする課題】本発明の目的は、相互
に積み重なって配置されている選択トランジスタとメモ
リーコンデンサとの簡単で所要面積の小さな連結を保証
しているメモリーセルを有するメモリーセル構造の創
作、ならびに、このようなメモリーセル構造の製造方法
を提供することである。

【０００８】

【課題を解決するための手段】本目的は、請求項１に基
づくメモリーセル構造および請求項１０に基づくメモリ
ーセル構造の製造方法によって解決される。更に好まし
い構造を、従属請求項に挙げている。

【０００９】本発明によると、ビット線方向に隣接して
いる２つのメモリーセルの隙間にある半導体層に、接触
開口部が構成される。この接触開口部は、各トレンチコ
ンデンサの内部電極まで達し、接触開口部の露出した側
壁にカラー絶縁層（Collar-Isolatorschicht）が製造さ
れた後、トレンチコンデンサの内部電極が、その上に配
置された選択トランジスタと電気的に伝導して接続され
るように伝導性材料によって充填される。続いて、接触
開口部に、絶縁開口部が、メモリーコンデンサ上辺の下
方の水平面まで製造され、絶縁材によって充填される。
このことによって、接触開口部内にある電導層が、相互
に絶縁されている２つの部分領域に分割される。その結
果、部分領域のそれぞれは、トレンチコンデンサの内部
電極を、各メモリーセルの選択トランジスタと電気的に
接続するストラップ接触部を構成する。

【００１０】本発明による方法もしくは本発明による構
造の主要な利点は、まず接触面として製造されたストラ
ップ接触部が、この接触面にトレンチ絶縁部が構成され
ることにより、初めて外れる（auftrennen）ことであ
る。接触面の、より幅の広いコンタクトホールは、２つ
の別々のコンタクトホールよりも、処理を行うためによ
り能率的な縦横比を本質的に有している。このことによ
り、処理経費が削減される。更に、本発明による方法に
よると、従来の方法と比較して、大変狭いストラップ接
触部およびストラップ絶縁材が製造される。

【００１１】コンタクトホールの構成および充填は、ワ
ード線もしくは両方のメモリーセルのワード線の絶縁カ
バーに自己整合的に行われるため、経費のかかる方法工
程を削減することができる。

【００１２】好ましい実施形態によると、接触開口部の
電導層上に析出されたスペーサー層を異方性エッチング
することによって、漏斗状の輪郭を有する開口部が生成
される。この場合、開口部の幅は、深さに伴って減少す
る。これに続く処理工程では、絶縁開口部を接触開口部
の電導層に製造し、充填するためのマスクとして、構造
化されたスペーサー層が使用される。このことにより、
絶縁開口部を製造し、充填するためのフォトリソグラフ
ィーのマスク工程が削減される。極めて精密に調整され
るスペーサー層の厚さは、エッチングされた開口部の幅
とその下に生成された絶縁開口部の幅とを大変正確に決
定する。このことにより、同時に、ストラップ接触部の
幅を大変正確に決定することもできる。しかし、特に、
この方法を用いると、最小限リソグラフィー可能な垂直
辺の幅よりも幅の狭い絶縁開口部が可能である。

【００１３】本発明の実施形態では、接触開口部にある
半導体層の露出した側壁に、薄いカラー絶縁層が生成さ
れることが好ましい。この絶縁層は、半導体層に対向し
ている接触開口部の電気的に伝導している層の絶縁材と
して使用される。このことにより、トレンチコンデンサ
を放電させる可能性のある漏れ電流が阻止される。

【００１４】本発明の実施形態では、薄いカラー絶縁層
が、酸化工程を経て接触開口部に生成されることが好ま
しい。通例使用される層析出方法の場合、特に、半導体
層の、横側に並ぶ側壁に均一な絶縁層を生成することは
困難であるが、この方法は、大変容易に均一な絶縁層が
生成されるという利点がある。

【００１５】

【発明の実施の形態】本発明を、添付図面に基づいて詳
述する。図１〜図１２は、本発明によるメモリーセル構
造における自己整合的なストラップ接触部・トレンチ絶
縁構造（Strapkontakt-Grabenisolation-Anordnung）を
生成するための、本発明による処理順序を示す図であ
る。図１３は、図１〜図１２に示された処理順序で生成
された、本発明によるメモリーセル構造領域を示す断面
図である。図１３は、本発明によるメモリーセル構造を
示す平面図である。

【００１６】ダイナミックな読み書きメモリー（ＤＲＡ
Ｍ）における本発明による処理順序を、隣接する２つの
メモリーセルの自己整合的なストラップ接触部・トレン
チ絶縁構造の例を用いて示す。さらに、その他周知の半
導体構成要素を用いた場合の本発明による処理順序は、
置き換えて配置できる構成部分間の接触部を形成するた
めにも用いることができる。

【００１７】図１〜図１２は、３つのメモリーセル１５
ａ、１５ｂ、１５ｃを有する半導体片を、様々な処理順
序に基づいて示した各断面図である。まず、図１の下部
に、３つのトレンチコンデンサ２０ａ、２０ｂ、２０ｃ
を、半導体基板１０に形成する。このトレンチコンデン
サ２０ａ、２０ｂ、２０ｃのそれぞれは、好ましくはド
ープされたポリシリコンを用いて充填されたトレンチと
して形成されている内部電極（innere Elektrode）２１
と、そのトレンチ充填材（Grabenfuellung）２１を取り
囲む絶縁層２２と、トレンチ充填材２１を覆う絶縁被膜
（Isolationsdeckschicht）２３とからなる。また、メ
モリーセル構造の集積密度が高いため、トレンチコンデ
ンサ２０ａ、２０ｂ、２０ｃを互いに非常に接近して配
置し、これらを、半導体基板１０に位置する比較的薄い
垂直辺（Steg）１１によって、ビット線方向に互いに隔
てている。さらに、これらのコンデンサ２０ａ、２０
ｂ、２０ｃの各外部電極（図示せず）が、これらを好ま
しくは少なくとも下部において取り囲む、半導体基板１
０内の電導性領域（elektrisch leitender Breich）を
形成している。

【００１８】上記トレンチコンデンサ２０ａ、２０ｂ、
２０ｃの絶縁被膜２３上に、好ましくはエピタキシー成
長された単結晶シリコン層として形成されている、半導
体層１２を塗布する。さらに、図１４の平面図に示して
いるように、ビット線方向に延びるメモリーセル１５の
列の間に、好ましくは基板の表面まで延びる絶縁トレン
チ５３を、半導体層１２内に、本処理工程にしたがって
形成する。この絶縁トレンチ５３が絶縁物質によって充
填されると、これは、ワード線方向に並ぶメモリーセル
１５間のフィールド絶縁材（Feldisolation）を構成す
る。

【００１９】各トレンチコンデンサ２０ａ、２０ｂ、２
０ｃの上に位置する半導体層１２に、各選択トランジス
タ（Auswahltransistor）３０ａ、３０ｂ、３０ｃを形
成する。また、この半導体層１２の上部に位置し、トレ
ンチコンデンサ２０ａ、２０ｂ、２０ｃを隔てる半導体
基板１０の垂直辺１１のほぼ上に、電導性領域３１ａ、
３１ｂを形成する。なお、この電導性領域３１ａ、３１
ｂは、各トレンチコンデンサ２０ａ、２０ｂ、２０ｃの
ほぼ上に位置する各チャネル領域３２によって分離され
ている。

【００２０】各チャネル領域３２の上に、さらに電導層
３７を形成する。なお、この電導層３７は、各選択トラ
ンジスタ３０ａ、３０ｂ、３０ｃのゲート電極またはワ
ード線３３ａ、３３ｂ、３３ｃからなり、半導体層１２
内のチャネル領域３２と電導性領域３１ａ、３１ｂに対
して薄いゲート絶縁層（図示せず）を用いることで、絶
縁状態にある。また、各ワード線３３ａ、３３ｂ、３３
ｃを、絶縁カバー（Isolationshuelle）３４によって側
面と上から絶縁する。

【００２１】図１に示した第１処理段階では、ワード線
３３ａ、３３ｂ、３３ｃの絶縁カバー間の領域を、第１
絶縁層１３によってほぼ完全に充填する。また、本実施
形態では、両方のメモリーセル１５ｂ、１５ｃは、これ
らに共通のビット線接触部（Bitleitungskontakt）３５
ａ（図１４参照）を介してビット線３５（図１３参照）
と連結している。

【００２２】両方のメモリーセル１５ａ、１５ｂの間
に、次に詳述する処理工程によって、本発明によるスト
ラップ接触部・トレンチ絶縁構造を生成する。図１、図
１４に示すように、メモリーセル１５ｂ、１５ｃ間のビ
ット線接触部３５ａを保護するために、絶縁層１３とワ
ード線３３ａ、３３ｂ、３３ｃの絶縁カバー３４との上
に、ワード線３３ａ、３３ｂ、３３ｃの方向に帯状の
（streifenfoermig）構造となるように、フォトリソグ
ラフィー工程を用いて形成された保護層１４を、塗布す
る。なお、この層の帯が、ワード線３３ｂ、３３ｃ間の
領域を覆っているのに対して、ワード線３３ａ、３３ｂ
間の領域は露出した状態である。この帯状の（streifen
foermig）保護層１４は、次の処理工程の平坦化方法に
対して好ましくは高い抵抗性を有し、本発明によるスト
ラップ接触部・トレンチ絶縁構造を生成する際に、選択
マスクとして用いられる。

【００２３】続いて本処理工程では、図２に示すよう
に、メモリーセル１５ａ、１５ｂ間に、以下にスペーサ
ートレンチと称される開口部４４ｂを生成する。図２に
示しているように、ワード線３３ａ、３３ｂの絶縁カバ
ー３４間の絶縁層１３を、好ましくは異方性エッチング
方法を用いて、半導体層１２まで平坦化する。なお、メ
モリーセル１５ｂ、１５ｃ間の隙間が、帯状の保護層１
４によって覆われているので、さらなるリソグラフィー
マスク工程を用いることなく、本処理工程を有効に行う
ことができる。この際、この帯状の保護層１４とワード
線３３ａ、３３ｂの絶縁カバー３４とは、エッチングマ
スクとして用いられる。また同時に、図１４に示してい
るように、ワード線３３ａ、３３ｂの絶縁カバー３４に
沿って延びるスペーサートレンチ４４ｂが形成される。

【００２４】次の処理工程では、ワード線３３ａ、３３
ｂの絶縁カバー３４と絶縁構造との間の領域にあるスペ
ーサートレンチ４４ｂで、半導体層１２に位置する接触
開口部４４ａ（図３参照）を、トレンチコンデンサ２０
ａ、２０ｂの多結晶トレンチ充填材２１の絶縁被膜２３
まで形成する。このために、図３に示しているように、
好ましくは異方性エッチング方法を用いて、半導体層１
２を選択的にエッチングする。また、このエッチング工
程では、帯状の保護層１４と、ワード線３３ａ、３３ｂ
の絶縁カバー３４と、半導体層１２に形成された絶縁構
造５３（図１４参照）とが、エッチングマスクとして用
いられる。

【００２５】図４では、トレンチコンデンサ２０ａ、２
０ｂの多結晶トレンチ充填材２１への入口を接触開口部
４４ｂとして生成するための、さらなる処理工程を示し
ている。このために、トレンチコンデンサ２０ａ、２０
ｂの絶縁カバー２２と絶縁被膜２３との露出した部分領
域を、選択的なエッチング方法を用いて平坦化する。こ
れにより、接触開口部４４ｂの下に位置する各トレンチ
充填材２１の部分領域が露出する。

【００２６】さらに、図５のように、半導体層１２の露
出した側壁と、選択トランジスタ３０ａ、３０ｂの電導
性領域３１ｂと、トレンチコンデンサ２０ａ、２０ｂの
多結晶トレンチ充填材２１と、トレンチコンデンサ２０
ａ、２０ｂ間の半導体基板１０の垂直辺１１の露出した
上部とに隣接する接触開口部４４ａに、好ましくはＣＶ
Ｄ析出（化学蒸着）または酸化を用いて生成された薄い
絶縁層４３を形成する。

【００２７】続いて図６のように、異方性エッチング工
程を用いて、接触開口部４４ａに生成された薄い絶縁層
４３を、接触開口部４４ａの垂直な側面領域まで再び平
坦化する。また、絶縁層４３の残り部分は、続いて形成
されるストラップ接触部４０ａ、４０ｂ（図１３参照）
用の半導体層１２に対する電気的絶縁材として、メモリ
ーセル構造において用いられ、漏れ電流を減少させる。
なおこの漏れ電流は、トレンチコンデンサ２０ａ、２０
ｂを放電してメモリーセル１５（図１４参照）に蓄積さ
れた電荷を修復する必要がある最大時間である保持時間
を、短縮するものである。

【００２８】次の工程では、図７に示すように、好まし
くはドープされたポリシリコンからなり、以下に第１接
触層と称される第１電導層４１ａ（図３参照）を、接触
開口部４４ａにおいて析出する。

【００２９】また次の工程では、選択トランジスタ３０
ａ、３０ｂを連結するために、選択トランジスタ３０
ａ、３０ｂの電導性領域３１ｂを覆っている絶縁層４３
の部分領域を平坦化する。このために、初めに、第１接
触層４１ａを、半導体層１２の表面のすぐ下まで、平坦
化用のエッチング方法を用いて再び平坦化する。続い
て、絶縁層４３の露出部分を、等方性エッチング方法を
用いて、選択トランジスタ３０ａ、３０ｂの電導性領域
３１ｂまで平坦化する。この際、図８に示しているよう
に、接触開口部４４ａ（図３参照）に位置する第１接触
層４１ａと、ワード線３３ａ、３３ｂの絶縁カバー３４
と、帯状の保護層１４とが、エッチングマスクとして用
いられる。

【００３０】さらに次の処理工程では、図９に示してい
るように、選択トランジスタ３０ａ、３０ｂを連結する
ために、好ましくはドープされたポリシリコンからな
り、以下に第２接触層と称される第２電導層４１ｂを、
接触開口部４４ａ（図３参照）の第１接触層４１ａの上
に、好ましくは選択トランジスタ３０ａ、３０ｂの電導
性領域３１ｂの少し上まで析出する。これにより、両方
の接触層４１ａ、４１ｂからなる接触ブロック（Kontak
tblock）４０が、接触開口部４４ａ（図３参照）におい
て、選択トランジスタ３０ａ、３０ｂとトレンチコンデ
ンサ２０ａ、２０ｂとの間を電導させるのである。

【００３１】しかしながら、各メモリーセル１５ａ、１
５ｂを個々に充電または放電できるために、さらなる処
理工程では、接触開口部４４ａ（図３参照）での接触ブ
ロック４０を解体する。同時に、両方のメモリーセル１
５ａ、１５ｂ間の絶縁構造５２が生成される。

【００３２】図１０に示しているように、初めに接触ブ
ロック４０をエッチングするためのエッチングマスク
を、接触開口部４４ａ（図３参照）に生成する。また、
スペーサー層４２と称される絶縁層を、接触層４１ａ、
４１ｂとビット線方向に広がるスペーサートレンチ４４
ｂ（図２参照）での絶縁構造５３の露出部分との上に析
出する。なお、これによって、ワード線３３ａと３３ｂ
との絶縁カバー３４の間隔を、ワード線の方向に沿っ
て、スペーサー層４２で充填する。このスペーサー層４
２は、処理が進むにつれて厚さを増し、この厚さは、本
実施形態では、スペーサートレンチ４４ｂの幅とほぼ同
じである。続いて、異方性エッチング方法を用いて、ス
ペーサー層４２を、その下に位置する接触ブロック４０
までエッチングする。スペーサー層４２を水平で垂直に
異方性エッチングする場合の平坦化速度が異なるので、
スペーサー層４２は、次にスペーサーと称する、完全に
２つの部分領域４２ａ、４２ｂに分割される。

【００３３】このようにして生成された絶縁開口部５０
ｂ（図１１参照）は、図１０に示す漏斗型のエッチング
の断面を示している。また、スペーサー層４２における
開口部５０ｂは、深くなるほど細くなっているので、も
っとも下の部分（接触ブロック４０のすぐ上）の幅はも
っとも短くなる。本実施形態では、絶縁開口部５０ｂ
は、スペーサー層４２の最下部では、その下に位置して
トレンチコンデンサ２０ａ、２０ｂを互いに隔てる半導
体基板１０の垂直辺１１の幅を、ほぼ有している。メモ
リーセル構造のできるだけ効率のよい平面利用を確保す
るために、絶縁開口部５０ｂ（図１１参照）を、通常、
できるだけ狭い幅に生成する。この場合、エッチングの
深さに応じて幅が決まるということが、有効である。こ
れにより、絶縁開口部５０ｂ（図１１参照）の幅を、ワ
ード線３３ａと３３ｂとの間に位置する、析出されたス
ペーサー層４２の厚さから、非常に正確に設定できる。
したがって、この方法を用いて、絶縁開工部５０ｂを生
成でき、この幅は、最小限リソグラフィー可能な垂直辺
の幅よりも狭い。

【００３４】次の処理工程では、スペーサー層４２の絶
縁開口部５０ｂ（図１１参照）は、接触ブロック４０に
おいて、半導体基板１０の中にまで広がる。このため
に、スペーサー４２ａ、４２ｂと、ワード線３３ａ、３
３ｂの絶縁カバー３４の露出している部分領域と、帯状
の保護層１４と、ビット線の方向に位置する半導体層１
２の絶縁構造５３（図１４参照）とが、エッチングマス
クとして用いられる。これにより、絶縁開口部５０ｂの
下およびメモリーセル１５ａと１５ｂとの間に位置する
接触ブロック４０の領域のみを、異方性エッチング方法
を用いて選択的に平坦化する。図１１に示しているよう
に、この処理工程では、半導体基板１０の垂直辺１１の
部分領域およびトレンチコンデンサ２０ａ、２０ｂの絶
縁カバー２２の部分領域をも、エッチングすることによ
り平坦化する。これにより、このようにして生成された
絶縁開口部５０ａによって、接触開口部４４ａにおける
接触ブロック４０は完全に解体され（auftrennen）、選
択トランジスタ３０ａ，３０ｂのそれぞれが、各メモリ
ーセル１５ａ，１５ｂのトレンチコンデンサ２０ａ、２
０ｂとのみ連結する。

【００３５】修正された実施形態では、絶縁開口部５０
ａをスペーサー４２ａ、４２ｂの全長に沿って溝の形態
に形成する。このために、接触ブロック４０に加えて、
半導体層１２においてビット線方向に形成された絶縁構
造５３をも、選択的エッチング方法を用いて基板の表面
の下まで平坦化する。

【００３６】次の処理工程では、絶縁開口部５０ａ，５
０ｂによって形成される絶縁トレンチ５０を、さらなる
絶縁材５１（図１２参照）を用いて充填する。このよう
にして、図１２に示しているように、両方のメモリーセ
ル１５ａ，１５ｂを互いに絶縁する。

【００３７】図１３は、ビット線接触部３５ａを生成す
るためのさらなる処理工程にしたがって、３つのメモリ
ーセル１５ａ、１５ｂ、１５ｃを有する、半導体片によ
る断面図を示している。このために、ワード線３３ｂと
３３ｃとの絶縁カバー３４の隙間では、接触開口部３６
を、両方の選択トランジスタ３０ｂ、３０ｃの電導性領
域３１ａまで形成する。また、ビット線接触部３５ａの
接触開口部３６を、導電物質を用いて充填し、両方のメ
モリーセル１５ｂ、１５ｃの選択トランジスタ３０ａ，
３０ｂに共通のソース／ドレイン領域を、ビット線３５
と連結する。なお、本実施形態では、このビット線３５
は、ワード線３３ａ、３３ｂ、３３ｃに対して直角に、
ビット線３５とストラップ接触部４０ａ、４０ｂとを隔
てる絶縁層５１ｂの上に配置されている。

【００３８】図１４は、４行６列に配置されている全部
で２４個のメモリーセル１５を有する、本発明によるメ
モリーセル構造の配置図を示している。また、図１３に
よると、１つの行におけるそれぞれ３つのメモリーセル
１５が、それぞれメモリーセル１５ａ、１５ｂ、１５ｃ
に相当して形成されている。

【００３９】さらに、このメモリーセル１５は、斜線に
よって示されたトレンチコンデンサ２０と、トレンチコ
ンデンサ２０のほぼ上に形成されており、そのゲート電
極３７に、メモリーセル構造の各行に共通するワード線
３３を同時に形成する、選択トランジスタ３０とを配置
している。図１３に示しているように、トレンチコンデ
ンサ２０と選択トランジスタ３０との間に形成された単
結晶半導体層１２を、好ましくは半導体基板まで入り込
んで広がる絶縁トレンチ５３によってビット線の方向に
帯状に分割する。図３において水平に延びるこの絶縁ト
レンチ５３は、各メモリーセル１５の間において、ワー
ド線の方向にフィールド絶縁体（Feldisolation）を形
成する。

【００４０】メモリーセル構造のメモリーセル１５は、
互いに垂直に配置されたワード線３３とビット線３５と
の交差領域に位置している。また、図１４では（図１４
はビット線３５を図示していないので分かりやすい）、
ビット線３５が水平方向に、ワード線３３が垂直方向に
延びている。

【００４１】図１４に示しているように、メモリーセル
構造の１行に配置されているメモリーセル１５は、それ
らの隙間に、共通するビット線接触部３５ａと本発明に
よるストラップ接触部・トレンチ絶縁構造とを交互に有
している。ビット線接触部３５ａを挟むワード線３３の
間隔は、本発明の２重のストラップ接触部・トレンチ絶
縁構造よりも好ましくは小さいので、図１４に示してい
るように、ワード線３３は、対になって、互いに置き換
えられて（versetzt）配置されている。

【００４２】また、各ビット線接触部３５ａは、２つの
メモリーセル１５のワード線３３の間に位置する接触開
口部３６において形成されていて各選択トランジスタ３
０の電導性領域３１ａと接触している伝導層からなる。

【００４３】本発明によるストラップ接触部・トレンチ
絶縁構造を、２つのメモリーセル１５の間で各ワード線
３３間の間隔の広い方に、それぞれ形成する。このため
に、ビット線方向に隣接したメモリーセル１５の間の半
導体層１２において、絶縁構造５３によってワード線方
向に隔てられた接触開口部４４ａを、それぞれ形成す
る。また、この接触開口部４４ａは、各トレンチコンデ
ンサ２０の多結晶トレンチ充填材２１まで延びている。
さらに、この接触開口部４４ａ内に、接触ブロック４０
を形成する。なお、これは、半導体層１２において電導
性領域３１ｂの下までを占める第１接触層４１ａと、こ
の電導性領域３１ｂの上までを占める第２接触層４１ｂ
とからなる。

【００４４】メモリーセル構造の各接触ブロック４０の
中間領域に、絶縁層５１ａによって充填される絶縁開口
部５０ａを備える。この絶縁開口部５０ａは、絶縁被膜
２３の上辺の下まで達し、絶縁構造５３によってワード
線方向に隔てられている。これにより、接触ブロック４
０を、互いに独立した２つのストラップ接触部４０ａと
４０ｂとに分離する。なお、これらは、メモリーコンデ
ンサ２０と、各メモリーセル１５の選択トランジスタ３
０とをのみ、それぞれ連結する。

【００４５】ストラップ接触部４０ａ、４０ｂと、絶縁
開口部５０ａと、ビット線方向に配置された絶縁構造５
３との上に位置してワード線３３によって区切られた領
域は、さらなる絶縁層を備えている。この絶縁層は、図
１２および図１３の断面図から明らかなように、それぞ
れ１つの絶縁層５１ｂと２つのスペーサー４２ａ、４２
ｂとからなる。また、各スペーサー４２ａ、４２ｂは、
それぞれストラップ接触部４０ａ、４０ｂの上に、各ワ
ード線３３に沿って形成されており、絶縁層５１ｂは、
スペーサー４２ａと４２ｂとを分かつ絶縁開口部５０ｂ
を、ワード線３３の絶縁カバー３４の上まで充填する。

【００４６】この絶縁層５１ａは、メモリーセルマトリ
ックスのフィールド絶縁構造を、ビット線方向に対して
垂直に形成し、ビット線方向に延びるフィールド絶縁ト
レンチ５３と共に、メモリーセル構造の完全な絶縁マト
リックスを形成する。

【図面の簡単な説明】

【図１】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、ワード線の絶縁カバー間の領域を第１絶縁膜
によってほぼ完全に充填する手順を示した図である。

【図２】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、異方性エッチング方法を用いて、上記絶縁層
を半導体層まで平坦化する手順を示した図である。

【図３】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、半導体層に位置する接触開口部を形成する手
順を示した図である。

【図４】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、トレンチコンデンサの多結晶トレンチ充填剤
への入口を接触開口部として生成するための処理工程を
示した図である。

【図５】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、上記接触開口部に、薄い絶縁層を形成する手
順を示した図である。

【図６】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、異方性エッチング工程を用いて、上記薄い絶
縁層を再び平坦化する手順を示した図である。

【図７】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、第１電導層を接触開口部において析出する手
順を示した図である。

【図８】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、第１接触層、ワード線の絶縁カバー、帯状の
保護層がエッチングマスクとして用いられる態様を示し
た図である。

【図９】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、第２電導層を第１接触層の上に析出する手順
を示した図である。

【図１０】本発明によるメモリーセル構造における自己
整合的なストラップ接触部・トレンチ絶縁構造の製造工
程であって、接触ブロックをエッチングするためのエッ
チングマスクを接触開口部に生成する手順を示した図で
ある。

【図１１】本発明によるメモリーセル構造における自己
整合的なストラップ接触部・トレンチ絶縁構造の製造工
程であって、半導体基板の垂直辺の部分領域およびトレ
ンチコンデンサの絶縁カバーの部分領域を平坦化する手
順を示した図である。

【図１２】本発明によるメモリーセル構造における自己
整合的なストラップ接触部・トレンチ絶縁構造の製造工
程であって、絶縁トレンチを、さらなる絶縁材を用いて
充填する手順を示した図である。

【図１３】図１〜図６に示された処理順序を生成され
た、本発明によるメモリーセル構造領域を示す断面図で
ある。

【図１４】本発明によるメモリーセル構造を示す平面図
である。

【符号の説明】

１０半導体基板１１半導体基板の垂直辺１２エピタキシャルな半導体基板１３ワード線間の絶縁層１４帯状の保護層１５ａ−ｃメモリーセル２０ａ−ｃトレンチコンデンサ２１多結晶トレンチ充填材２２カラーを形成する絶縁層２３絶縁被膜３０ａ−ｃ選択トランジスタ３１ａ、ｂソース／ドレインを形成する電導性
領域３２チャネル領域３３ａ−ｃワード線３４ワード線の絶縁カバー３５ビット線３５ａビット線接触部３６ビット線接触部の接触開口部３７ゲート電極を形成する電導層４０接触ブロック４０ａ，ｂストラップ接触部を形成する部分領
域４１ａ第１接触層４１ｂ第２接触層４２スペーサー層４２ａ，ｂスペーサーを形成する部分領域４３カラーを形成する絶縁層４４ａストラップ接触部の接触開口部４４ｂスペーサートレンチを形成する開口
部５０絶縁トレンチ５０ａ接触ブロックに位置する絶縁開口部５０ｂスペーサー層に位置する絶縁開口部５１絶縁層５１ａ絶縁開口部に位置する第１絶縁層５１ｂ絶縁開口部に位置する第２絶縁層５２ビット線の方向に位置するトレンチ
絶縁部５３ワード線の方向に位置するトレンチ
絶縁部

フロントページの続き (72)発明者テムラー，ディートマードイツ連邦共和国 01109 ドレスデンプトブザーヴェク 14 Ｆターム(参考） 5F083 AD17 GA09 JA32 JA56 MA06 MA17 MA20 PR03 PR06 PR25 PR29

Claims

【特許請求の範囲】

【請求項１】Ａ）各１つの電導性トレンチ充填材（２
１）を有する半導体基板（１０）に、各メモリーセル
（１５）のためのトレンチコンデンサ（２０）を構成
し、Ｂ）上記トレンチコンデンサ（２０）上に、半導体層
（１２）を生成し、Ｃ）半導体層（１２）の表面にある各２つの電導性領域
（３１ａ、３１ｂ）と、両方の電導性領域（３１ａ、３
１ｂ）の間の半導体層（１２）にあるチャネル領域（３
２）と、チャネル領域（３２）上にあり、この領域なら
びに電導性領域（３１ａ、３１ｂ）から絶縁されてお
り、各メモリーセル（１５）用のワード線（３３）とし
て使用される半導体層（１２）上にある電導層（３７）
とを有する各メモリーセル（１５）用の選択トランジス
タ（３０）を構成する方法工程を備えたメモリーセル構
造の製造方法であり、Ｄ）２つの隣接するメモリーセル（１５）の間の領域に
ある半導体層（１２）に、接触開口部（４４ａ）をそれ
ぞれ構成し、この場合、各接触開口部（４４ａ）が、両
方の属するトレンチコンデンサ（２０）の電導性トレン
チ充填材（２１）の各一部、および、半導体層（１２）
の各選択トランジスタ（３０）に属する各電導性領域
（３１ｂ）を露出させ、Ｅ）接触開口部（４４ａ）を、電導層（４１ａ）により
充填し、Ｆ）トレンチコンデンサ（２０）の少なくとも上辺ま
で、接触開口部（４４ａ）に絶縁開口部（５０ａ）を構
成し、その結果、接触開口部（４４ａ）の電導層（４１
ａ）が、２つの部分領域（４０ａ、４０ｂ）に分割さ
れ、このとき、両方の部分領域（４０ａ、４０ｂ）のそ
れぞれが、トレンチコンデンサ（２０）の電導性トレン
チ充填材（２１）を、属する選択トランジスタ（３０）
の電導性領域（３１ｂ）へ接続し、Ｇ）絶縁開口部（５０ａ）を、絶縁層（５１）により充
填し、その結果、接触開口部（４４ａ）の電導層（４１
ａ）の両方の部分領域（４０ａ、４０ｂ）が、相互に電
気的に絶縁されていることを特徴とする製造方法。
【請求項２】上記絶縁開口部（５０ａ）を構成するため
の方法工程Ｅで、１つの更なる絶縁層（４２）が、接触
開口部（４４ａ）の電導層（４１ａ）上に塗布され、異
方性エッチング工程を経て、マスク無しに、２つの部分
領域（４２ａ、４２ｂ）に分割され、その結果、その下
に位置している電導層（４１ａ）上に、絶縁開口部（５
０ａ）用の領域が露出し、続いて、異方性エッチング工
程を経てトレンチコンデンサ（２０）の上辺の下方まで
平坦化され、このとき、絶縁層（４２）の部分領域（４
２ａ、４２ｂ）が、この処理工程において使用されるエ
ッチングマスクの構成部分である請求項１に記載の方
法。
【請求項３】上記方法工程Ｇにおける上記絶縁開口部
（５０ａ）の絶縁層（５１）による充填は、ワード線
（３３）の隙間と共に、もしくは、絶縁層（４２）の両
方の部分領域（４２ａ、４２ｂ）の間の絶縁開口部（５
０ｂ）と共に充填されるように行われる請求項１または
２に記載の方法。
【請求項４】上記方法工程Ｅで電導層（４１ａ）により
接触開口部（４４ａ）を充填する前に、接触開口部（４
４ａ）の側壁に、好ましくは薄い絶縁層（４３）が生成
され、次に、接触開口部（４４ａ）に第１電導層（４１
ａ）が、半導体層（１２）の電導性領域（３１ｂ）の深
さにほぼ相当する高さまで構成され、半導体層（１２）
の電導性領域（３１ｂ）にある接触開口部（４４ａ）の
側壁上の薄い絶縁層（４３）が、少なくとも部分的に除
去され、接触開口部（４４ａ）の第１電導層（４１ａ）
上にある第２電導層（４１ｂ）が、少なくとも、電導性
領域（３１ｂ）の水平面に相当する高さまで生成される
請求項１から３のいずれか１項に記載の方法。
【請求項５】上記薄い絶縁層（４３）が化学的析出方法
を用いて気相からまたは酸化によって生成される請求項
４に記載の方法。
【請求項６】上記両方のメモリーセル（１５）のワード
線（３３）が、方法工程ＤおよびＥのためのマスクとし
ても使用される絶縁カバー（３４）を備えている請求項
１から５のいずれか１項に記載の方法。
【請求項７】上記メモリーセル（１５）が、あらかじめ
備えられるビット線に沿って列に構成されており、方法
工程Ｂの後、メモリーセル（１５）の隣接する２つの列
の間に、絶縁トレンチ（５３）が、半導体層（１２）に
それぞれ生成され、これらのトレンチは、絶縁層によっ
て充填され、方法工程１Ｄから１Ｇのうち１つまたは複
数の工程ためのマスクとして使用されることが好ましい
請求項１から６のいずれか１項に記載の方法。
【請求項８】メモリーセル（１５）がそれぞれ、半導体
基板（１０）に構成され、電導性トレンチ充填材（２
１）を有する１つのトレンチコンデンサ（２０）と、ト
レンチコンデンサ（２０）の上方で、半導体基板（１
０）上に配置された半導体層（１２）の表面に構成され
た１つの選択トランジスタ（３０）とを備え、以上において、選択トランジスタ（３０）が、半導体層
（１２）に構成された２つの電導性領域（３１ａ、３１
ｂ）と、ほぼトレンチコンデンサ（２０）上に構成され
ており、両方の電導性領域（３１ａ、３１ｂ）を分割し
ているチャネル領域（３２）と、電導性領域（３１ａ、
３１ｂ）およびチャネル領域（３２）から絶縁されてお
り、チャネル領域（３２）上の半導体層（１２）に実施
されている電導層（３７）とによって構成されている、
マトリックス状に配置された多数のメモリーセル（１
５）と、ワード線（３３）が、ビット線（３５）に対して垂直に
配置されており、メモリーセル（１５）が、ビット線
（３５）とワード線（３３）との交差点にそれぞれ配置
されており、以上において、電導層（３７）にある各ワード線（３３
ａ、３３ｂ、３３ｃ）によって連結されており、ビット
線（３５）に沿って配置されている各３つずつのメモリ
ーセル（１５ａ、１５ｂ、１５ｃ）の場合には、中央の
ワード線（３３ｂ）と一方の隣接するワード線（３３
ｃ）との間の領域にあるビット線（３５）が、両方のワ
ード線（３３ｂ、３３ｃ）に割り当てられているメモリ
ーセル（１５ｂ、１５ｃ）の選択トランジスタ（３０
ｂ、３０ｃ）の電導性領域（３１ａ）に連結し、中央の
ワード線（３３ｂ）と他方の隣接するワード線（３３
ａ）との間の領域にある半導体層（１２）の接触ブロッ
ク（４０）が、ビット線（３５）の下方に、第２絶縁層
（５１ｂ）を用いることによりビット線（３５）からは
電気的に分離して構成されており、以上において、各１つの横に配置された、電導性層（４
０ａ、４０ｂ）を有する接触ブロック（４０）が、両方
のワード線（３３ａ、３３ｂ）に割り当てられたメモリ
ーセル（１５ａ、１５ｂ）の選択トランジスタ（３０
ａ、３０ｂ）の他方の電導性領域（３１ｂ）を有するト
レンチコンデンサ（２０ａ、２０ｂ）のトレンチ充填材
（２１）に連結し、以上において、接触開口部（４４ａ）の、横に配置され
た両方の電導層（４０ａ、４０ｂ）が、これらの間に構
成された第１絶縁層（５１ａ）によって相互に電気的に
絶縁されており、第１絶縁層（５１ａ）が、半導体基板
（１０）に、トレンチコンデンサ（２０ａ、２０ｂ）の
間の領域にまで延び、その幅が、トレンチコンデンサ
（２０ａ、２０ｂ）の間の間隔にほぼ相当している、多
数の、ほぼ平行なビット線（３５）およびほぼ平行なワ
ード線（３３）とを有する半導体片上のメモリーセル構
造。
【請求項９】横に配置された、上記メモリーセル（１５
ａ、１５ｂ）のワード線（３３ａ、３３ｂ）の間の領域
にある接触ブロック（４０）の電導層（４０ａ、４０
ｂ）上に、各１つのスペーサー絶縁層（４２ａ、４２
ｂ）が構成されている請求項８に記載のメモリーセル構
造。
【請求項１０】第１絶縁層（５１ａ）と第２絶縁層（５
１ｂ）が、一貫した層（５１）として実施されている請
求項８または９に記載のメモリーセル構造。
【請求項１１】横に構成された、接触ブロック（４０）
の電導層（４０ａ、４０ｂ）と半導体層（１２）にある
電導性領域（３１ｂ）の下方の半導体層（１２）との間
に、薄い絶縁層（４３）が構成されている請求項８から
１０のいずれか１項に記載のメモリーセル構造。