JP2003023110A - メモリーセル構造およびその製造方法 - Google Patents

メモリーセル構造およびその製造方法

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JP2003023110A
JP2003023110A JP2002159754A JP2002159754A JP2003023110A JP 2003023110 A JP2003023110 A JP 2003023110A JP 2002159754 A JP2002159754 A JP 2002159754A JP 2002159754 A JP2002159754 A JP 2002159754A JP 2003023110 A JP2003023110 A JP 2003023110A
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insulating
conductive
trench
memory cell
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JP2002159754A
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Frank Richter
リヒター,フランク
Dietmar Temmler
テムラー,ディートマー
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Infineon Technologies AG
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385Making a connection between the transistor and the capacitor, e.g. buried strap
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    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract

(57)【要約】 【課題】 簡単で所要面積の小さな連結を保証している
メモリーセルを有するメモリーセル構造の創作。 【解決手段】 本発明は、メモリーセル構造およびその
製造方法に関するものである。半導体片上に規則的に配
置されているメモリーセル(15a、15b、15c)
は、半導体基板(10)に形成されたトレンチコンデン
サ(20a、20b、20c)と、その上方に形成され
た選択トランジスタ(30a、30b、30c)と、自
己整合的な選択トランジスタ(30a、30b)・メモ
リートレンチ接触部(40a、40b)・トレンチ絶縁
部(52)構造とを、それぞれ備えている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多数の規則的にマ
トリックス状に配置されたメモリーセルを有するメモリ
ー構造ならびにこのようなメモリー構造のための製造方
法に関するものである。
【0002】
【従来の技術】これらメモリーセルは、1つのメモリー
コンデンサおよび1つの選択トランジスタをそれぞれ備
えている。メモリーコンデンサと選択トランジスタと
は、ビット線と直交して配置されており、自己整合的絶
縁構造によって、ビット線の方向に、相互に分離されて
いる。
【0003】随意アクセスダイナミック書き/読みメモ
リー(DRAM)は、規則的に、マトリックス状に、半
導体片上に構成されている多数のメモリーセルを備えて
いる。これらメモリーセルのそれぞれは、通常、1つの
メモリーコンデンサと1つの選択トランジスタとから構
成されている。読み出しもしくは書き込み工程の際に、
メモリーコンデンサは、選択トランジスタを通る各デー
タユニット(Bit)に相当する電荷によって、充電も
しくは放電される。このため、メモリーセルは、行およ
び列状に配置されており、通常相互に垂直に延びている
ビットおよびワード線を用いてアドレスされる。
【0004】集積回路(IC)、とりわけダイナミック
メモリーICの積載密度を上昇させるために続いている
傾向は、個々のメモリーセルのために使用できる基板面
積が縮小されることを前提としており、メモリーセルの
電気的な能動素子(トランジスタ、接触部、メモリーキ
ャパシタ)、そして絶縁構造(フィールド絶縁)がこの
ことから影響されている。トレンチメモリーセル用に、
メモリートレンチのトレンチの直径が縮小され、それと
ともにその容量もまた減少する。このことにより、読み
出しエラーの危険性が高まる。絶縁構造(フィールド絶
縁)において、絶縁間隔が短縮される。このことによ
り、隣接している素子の絶縁材の確実性が減少される。
これら両方の事が、適切な処置によって防止されなけれ
ばならない。
【0005】これら問題は、メモリーセルの素子の適切
な構造により解決できる。この構造では、エピタキシャ
ルの半導体層が、トレンチコンデンサ上に塗布され、選
択トランジスタが、各トレンチコンデンサ上のこの半導
体層に構成される。これら両方の機能素子のそれぞれ
は、活性化シリコンの他方の平面に、「堆積して」配置
されていることが好ましいため、メモリーセル面は、こ
れら素子の間に、割合に応じて分配されている必要はな
い。このことにより、全体として最小に構成されること
が可能である。しかし、この構造の場合に困難なこと
は、いわゆるストラップ接触部の製造、両方のメモリー
セル部材を連結させることである。なぜなら、これらス
トラップ接触部は、半導体層内部に比較的高い縦横比
(Aspektverhaeltnis)を有しているためである。
【0006】ドイツ公開特許第19941148号A1
(DE19941148A1)は、トレンチコンデンサ
とトレンチコンデンサ上方に構成された選択トランジス
タとの間の接触部のこのような製造方法を記述してい
る。
【0007】
【発明が解決しようとする課題】本発明の目的は、相互
に積み重なって配置されている選択トランジスタとメモ
リーコンデンサとの簡単で所要面積の小さな連結を保証
しているメモリーセルを有するメモリーセル構造の創
作、ならびに、このようなメモリーセル構造の製造方法
を提供することである。
【0008】
【課題を解決するための手段】本目的は、請求項1に基
づくメモリーセル構造および請求項10に基づくメモリ
ーセル構造の製造方法によって解決される。更に好まし
い構造を、従属請求項に挙げている。
【0009】本発明によると、ビット線方向に隣接して
いる2つのメモリーセルの隙間にある半導体層に、接触
開口部が構成される。この接触開口部は、各トレンチコ
ンデンサの内部電極まで達し、接触開口部の露出した側
壁にカラー絶縁層(Collar-Isolatorschicht)が製造さ
れた後、トレンチコンデンサの内部電極が、その上に配
置された選択トランジスタと電気的に伝導して接続され
るように伝導性材料によって充填される。続いて、接触
開口部に、絶縁開口部が、メモリーコンデンサ上辺の下
方の水平面まで製造され、絶縁材によって充填される。
このことによって、接触開口部内にある電導層が、相互
に絶縁されている2つの部分領域に分割される。その結
果、部分領域のそれぞれは、トレンチコンデンサの内部
電極を、各メモリーセルの選択トランジスタと電気的に
接続するストラップ接触部を構成する。
【0010】本発明による方法もしくは本発明による構
造の主要な利点は、まず接触面として製造されたストラ
ップ接触部が、この接触面にトレンチ絶縁部が構成され
ることにより、初めて外れる(auftrennen)ことであ
る。接触面の、より幅の広いコンタクトホールは、2つ
の別々のコンタクトホールよりも、処理を行うためによ
り能率的な縦横比を本質的に有している。このことによ
り、処理経費が削減される。更に、本発明による方法に
よると、従来の方法と比較して、大変狭いストラップ接
触部およびストラップ絶縁材が製造される。
【0011】コンタクトホールの構成および充填は、ワ
ード線もしくは両方のメモリーセルのワード線の絶縁カ
バーに自己整合的に行われるため、経費のかかる方法工
程を削減することができる。
【0012】好ましい実施形態によると、接触開口部の
電導層上に析出されたスペーサー層を異方性エッチング
することによって、漏斗状の輪郭を有する開口部が生成
される。この場合、開口部の幅は、深さに伴って減少す
る。これに続く処理工程では、絶縁開口部を接触開口部
の電導層に製造し、充填するためのマスクとして、構造
化されたスペーサー層が使用される。このことにより、
絶縁開口部を製造し、充填するためのフォトリソグラフ
ィーのマスク工程が削減される。極めて精密に調整され
るスペーサー層の厚さは、エッチングされた開口部の幅
とその下に生成された絶縁開口部の幅とを大変正確に決
定する。このことにより、同時に、ストラップ接触部の
幅を大変正確に決定することもできる。しかし、特に、
この方法を用いると、最小限リソグラフィー可能な垂直
辺の幅よりも幅の狭い絶縁開口部が可能である。
【0013】本発明の実施形態では、接触開口部にある
半導体層の露出した側壁に、薄いカラー絶縁層が生成さ
れることが好ましい。この絶縁層は、半導体層に対向し
ている接触開口部の電気的に伝導している層の絶縁材と
して使用される。このことにより、トレンチコンデンサ
を放電させる可能性のある漏れ電流が阻止される。
【0014】本発明の実施形態では、薄いカラー絶縁層
が、酸化工程を経て接触開口部に生成されることが好ま
しい。通例使用される層析出方法の場合、特に、半導体
層の、横側に並ぶ側壁に均一な絶縁層を生成することは
困難であるが、この方法は、大変容易に均一な絶縁層が
生成されるという利点がある。
【0015】
【発明の実施の形態】本発明を、添付図面に基づいて詳
述する。図1〜図12は、本発明によるメモリーセル構
造における自己整合的なストラップ接触部・トレンチ絶
縁構造(Strapkontakt-Grabenisolation-Anordnung)を
生成するための、本発明による処理順序を示す図であ
る。図13は、図1〜図12に示された処理順序で生成
された、本発明によるメモリーセル構造領域を示す断面
図である。図13は、本発明によるメモリーセル構造を
示す平面図である。
【0016】ダイナミックな読み書きメモリー(DRA
M)における本発明による処理順序を、隣接する2つの
メモリーセルの自己整合的なストラップ接触部・トレン
チ絶縁構造の例を用いて示す。さらに、その他周知の半
導体構成要素を用いた場合の本発明による処理順序は、
置き換えて配置できる構成部分間の接触部を形成するた
めにも用いることができる。
【0017】図1〜図12は、3つのメモリーセル15
a、15b、15cを有する半導体片を、様々な処理順
序に基づいて示した各断面図である。まず、図1の下部
に、3つのトレンチコンデンサ20a、20b、20c
を、半導体基板10に形成する。このトレンチコンデン
サ20a、20b、20cのそれぞれは、好ましくはド
ープされたポリシリコンを用いて充填されたトレンチと
して形成されている内部電極(innere Elektrode)21
と、そのトレンチ充填材(Grabenfuellung)21を取り
囲む絶縁層22と、トレンチ充填材21を覆う絶縁被膜
(Isolationsdeckschicht)23とからなる。また、メ
モリーセル構造の集積密度が高いため、トレンチコンデ
ンサ20a、20b、20cを互いに非常に接近して配
置し、これらを、半導体基板10に位置する比較的薄い
垂直辺(Steg)11によって、ビット線方向に互いに隔
てている。さらに、これらのコンデンサ20a、20
b、20cの各外部電極(図示せず)が、これらを好ま
しくは少なくとも下部において取り囲む、半導体基板1
0内の電導性領域(elektrisch leitender Breich)を
形成している。
【0018】上記トレンチコンデンサ20a、20b、
20cの絶縁被膜23上に、好ましくはエピタキシー成
長された単結晶シリコン層として形成されている、半導
体層12を塗布する。さらに、図14の平面図に示して
いるように、ビット線方向に延びるメモリーセル15の
列の間に、好ましくは基板の表面まで延びる絶縁トレン
チ53を、半導体層12内に、本処理工程にしたがって
形成する。この絶縁トレンチ53が絶縁物質によって充
填されると、これは、ワード線方向に並ぶメモリーセル
15間のフィールド絶縁材(Feldisolation)を構成す
る。
【0019】各トレンチコンデンサ20a、20b、2
0cの上に位置する半導体層12に、各選択トランジス
タ(Auswahltransistor)30a、30b、30cを形
成する。また、この半導体層12の上部に位置し、トレ
ンチコンデンサ20a、20b、20cを隔てる半導体
基板10の垂直辺11のほぼ上に、電導性領域31a、
31bを形成する。なお、この電導性領域31a、31
bは、各トレンチコンデンサ20a、20b、20cの
ほぼ上に位置する各チャネル領域32によって分離され
ている。
【0020】各チャネル領域32の上に、さらに電導層
37を形成する。なお、この電導層37は、各選択トラ
ンジスタ30a、30b、30cのゲート電極またはワ
ード線33a、33b、33cからなり、半導体層12
内のチャネル領域32と電導性領域31a、31bに対
して薄いゲート絶縁層(図示せず)を用いることで、絶
縁状態にある。また、各ワード線33a、33b、33
cを、絶縁カバー(Isolationshuelle)34によって側
面と上から絶縁する。
【0021】図1に示した第1処理段階では、ワード線
33a、33b、33cの絶縁カバー間の領域を、第1
絶縁層13によってほぼ完全に充填する。また、本実施
形態では、両方のメモリーセル15b、15cは、これ
らに共通のビット線接触部(Bitleitungskontakt)35
a(図14参照)を介してビット線35(図13参照)
と連結している。
【0022】両方のメモリーセル15a、15bの間
に、次に詳述する処理工程によって、本発明によるスト
ラップ接触部・トレンチ絶縁構造を生成する。図1、図
14に示すように、メモリーセル15b、15c間のビ
ット線接触部35aを保護するために、絶縁層13とワ
ード線33a、33b、33cの絶縁カバー34との上
に、ワード線33a、33b、33cの方向に帯状の
(streifenfoermig)構造となるように、フォトリソグ
ラフィー工程を用いて形成された保護層14を、塗布す
る。なお、この層の帯が、ワード線33b、33c間の
領域を覆っているのに対して、ワード線33a、33b
間の領域は露出した状態である。この帯状の(streifen
foermig)保護層14は、次の処理工程の平坦化方法に
対して好ましくは高い抵抗性を有し、本発明によるスト
ラップ接触部・トレンチ絶縁構造を生成する際に、選択
マスクとして用いられる。
【0023】続いて本処理工程では、図2に示すよう
に、メモリーセル15a、15b間に、以下にスペーサ
ートレンチと称される開口部44bを生成する。図2に
示しているように、ワード線33a、33bの絶縁カバ
ー34間の絶縁層13を、好ましくは異方性エッチング
方法を用いて、半導体層12まで平坦化する。なお、メ
モリーセル15b、15c間の隙間が、帯状の保護層1
4によって覆われているので、さらなるリソグラフィー
マスク工程を用いることなく、本処理工程を有効に行う
ことができる。この際、この帯状の保護層14とワード
線33a、33bの絶縁カバー34とは、エッチングマ
スクとして用いられる。また同時に、図14に示してい
るように、ワード線33a、33bの絶縁カバー34に
沿って延びるスペーサートレンチ44bが形成される。
【0024】次の処理工程では、ワード線33a、33
bの絶縁カバー34と絶縁構造との間の領域にあるスペ
ーサートレンチ44bで、半導体層12に位置する接触
開口部44a(図3参照)を、トレンチコンデンサ20
a、20bの多結晶トレンチ充填材21の絶縁被膜23
まで形成する。このために、図3に示しているように、
好ましくは異方性エッチング方法を用いて、半導体層1
2を選択的にエッチングする。また、このエッチング工
程では、帯状の保護層14と、ワード線33a、33b
の絶縁カバー34と、半導体層12に形成された絶縁構
造53(図14参照)とが、エッチングマスクとして用
いられる。
【0025】図4では、トレンチコンデンサ20a、2
0bの多結晶トレンチ充填材21への入口を接触開口部
44bとして生成するための、さらなる処理工程を示し
ている。このために、トレンチコンデンサ20a、20
bの絶縁カバー22と絶縁被膜23との露出した部分領
域を、選択的なエッチング方法を用いて平坦化する。こ
れにより、接触開口部44bの下に位置する各トレンチ
充填材21の部分領域が露出する。
【0026】さらに、図5のように、半導体層12の露
出した側壁と、選択トランジスタ30a、30bの電導
性領域31bと、トレンチコンデンサ20a、20bの
多結晶トレンチ充填材21と、トレンチコンデンサ20
a、20b間の半導体基板10の垂直辺11の露出した
上部とに隣接する接触開口部44aに、好ましくはCV
D析出(化学蒸着)または酸化を用いて生成された薄い
絶縁層43を形成する。
【0027】続いて図6のように、異方性エッチング工
程を用いて、接触開口部44aに生成された薄い絶縁層
43を、接触開口部44aの垂直な側面領域まで再び平
坦化する。また、絶縁層43の残り部分は、続いて形成
されるストラップ接触部40a、40b(図13参照)
用の半導体層12に対する電気的絶縁材として、メモリ
ーセル構造において用いられ、漏れ電流を減少させる。
なおこの漏れ電流は、トレンチコンデンサ20a、20
bを放電してメモリーセル15(図14参照)に蓄積さ
れた電荷を修復する必要がある最大時間である保持時間
を、短縮するものである。
【0028】次の工程では、図7に示すように、好まし
くはドープされたポリシリコンからなり、以下に第1接
触層と称される第1電導層41a(図3参照)を、接触
開口部44aにおいて析出する。
【0029】また次の工程では、選択トランジスタ30
a、30bを連結するために、選択トランジスタ30
a、30bの電導性領域31bを覆っている絶縁層43
の部分領域を平坦化する。このために、初めに、第1接
触層41aを、半導体層12の表面のすぐ下まで、平坦
化用のエッチング方法を用いて再び平坦化する。続い
て、絶縁層43の露出部分を、等方性エッチング方法を
用いて、選択トランジスタ30a、30bの電導性領域
31bまで平坦化する。この際、図8に示しているよう
に、接触開口部44a(図3参照)に位置する第1接触
層41aと、ワード線33a、33bの絶縁カバー34
と、帯状の保護層14とが、エッチングマスクとして用
いられる。
【0030】さらに次の処理工程では、図9に示してい
るように、選択トランジスタ30a、30bを連結する
ために、好ましくはドープされたポリシリコンからな
り、以下に第2接触層と称される第2電導層41bを、
接触開口部44a(図3参照)の第1接触層41aの上
に、好ましくは選択トランジスタ30a、30bの電導
性領域31bの少し上まで析出する。これにより、両方
の接触層41a、41bからなる接触ブロック(Kontak
tblock)40が、接触開口部44a(図3参照)におい
て、選択トランジスタ30a、30bとトレンチコンデ
ンサ20a、20bとの間を電導させるのである。
【0031】しかしながら、各メモリーセル15a、1
5bを個々に充電または放電できるために、さらなる処
理工程では、接触開口部44a(図3参照)での接触ブ
ロック40を解体する。同時に、両方のメモリーセル1
5a、15b間の絶縁構造52が生成される。
【0032】図10に示しているように、初めに接触ブ
ロック40をエッチングするためのエッチングマスク
を、接触開口部44a(図3参照)に生成する。また、
スペーサー層42と称される絶縁層を、接触層41a、
41bとビット線方向に広がるスペーサートレンチ44
b(図2参照)での絶縁構造53の露出部分との上に析
出する。なお、これによって、ワード線33aと33b
との絶縁カバー34の間隔を、ワード線の方向に沿っ
て、スペーサー層42で充填する。このスペーサー層4
2は、処理が進むにつれて厚さを増し、この厚さは、本
実施形態では、スペーサートレンチ44bの幅とほぼ同
じである。続いて、異方性エッチング方法を用いて、ス
ペーサー層42を、その下に位置する接触ブロック40
までエッチングする。スペーサー層42を水平で垂直に
異方性エッチングする場合の平坦化速度が異なるので、
スペーサー層42は、次にスペーサーと称する、完全に
2つの部分領域42a、42bに分割される。
【0033】このようにして生成された絶縁開口部50
b(図11参照)は、図10に示す漏斗型のエッチング
の断面を示している。また、スペーサー層42における
開口部50bは、深くなるほど細くなっているので、も
っとも下の部分(接触ブロック40のすぐ上)の幅はも
っとも短くなる。本実施形態では、絶縁開口部50b
は、スペーサー層42の最下部では、その下に位置して
トレンチコンデンサ20a、20bを互いに隔てる半導
体基板10の垂直辺11の幅を、ほぼ有している。メモ
リーセル構造のできるだけ効率のよい平面利用を確保す
るために、絶縁開口部50b(図11参照)を、通常、
できるだけ狭い幅に生成する。この場合、エッチングの
深さに応じて幅が決まるということが、有効である。こ
れにより、絶縁開口部50b(図11参照)の幅を、ワ
ード線33aと33bとの間に位置する、析出されたス
ペーサー層42の厚さから、非常に正確に設定できる。
したがって、この方法を用いて、絶縁開工部50bを生
成でき、この幅は、最小限リソグラフィー可能な垂直辺
の幅よりも狭い。
【0034】次の処理工程では、スペーサー層42の絶
縁開口部50b(図11参照)は、接触ブロック40に
おいて、半導体基板10の中にまで広がる。このため
に、スペーサー42a、42bと、ワード線33a、3
3bの絶縁カバー34の露出している部分領域と、帯状
の保護層14と、ビット線の方向に位置する半導体層1
2の絶縁構造53(図14参照)とが、エッチングマス
クとして用いられる。これにより、絶縁開口部50bの
下およびメモリーセル15aと15bとの間に位置する
接触ブロック40の領域のみを、異方性エッチング方法
を用いて選択的に平坦化する。図11に示しているよう
に、この処理工程では、半導体基板10の垂直辺11の
部分領域およびトレンチコンデンサ20a、20bの絶
縁カバー22の部分領域をも、エッチングすることによ
り平坦化する。これにより、このようにして生成された
絶縁開口部50aによって、接触開口部44aにおける
接触ブロック40は完全に解体され(auftrennen)、選
択トランジスタ30a,30bのそれぞれが、各メモリ
ーセル15a,15bのトレンチコンデンサ20a、2
0bとのみ連結する。
【0035】修正された実施形態では、絶縁開口部50
aをスペーサー42a、42bの全長に沿って溝の形態
に形成する。このために、接触ブロック40に加えて、
半導体層12においてビット線方向に形成された絶縁構
造53をも、選択的エッチング方法を用いて基板の表面
の下まで平坦化する。
【0036】次の処理工程では、絶縁開口部50a,5
0bによって形成される絶縁トレンチ50を、さらなる
絶縁材51(図12参照)を用いて充填する。このよう
にして、図12に示しているように、両方のメモリーセ
ル15a,15bを互いに絶縁する。
【0037】図13は、ビット線接触部35aを生成す
るためのさらなる処理工程にしたがって、3つのメモリ
ーセル15a、15b、15cを有する、半導体片によ
る断面図を示している。このために、ワード線33bと
33cとの絶縁カバー34の隙間では、接触開口部36
を、両方の選択トランジスタ30b、30cの電導性領
域31aまで形成する。また、ビット線接触部35aの
接触開口部36を、導電物質を用いて充填し、両方のメ
モリーセル15b、15cの選択トランジスタ30a,
30bに共通のソース/ドレイン領域を、ビット線35
と連結する。なお、本実施形態では、このビット線35
は、ワード線33a、33b、33cに対して直角に、
ビット線35とストラップ接触部40a、40bとを隔
てる絶縁層51bの上に配置されている。
【0038】図14は、4行6列に配置されている全部
で24個のメモリーセル15を有する、本発明によるメ
モリーセル構造の配置図を示している。また、図13に
よると、1つの行におけるそれぞれ3つのメモリーセル
15が、それぞれメモリーセル15a、15b、15c
に相当して形成されている。
【0039】さらに、このメモリーセル15は、斜線に
よって示されたトレンチコンデンサ20と、トレンチコ
ンデンサ20のほぼ上に形成されており、そのゲート電
極37に、メモリーセル構造の各行に共通するワード線
33を同時に形成する、選択トランジスタ30とを配置
している。図13に示しているように、トレンチコンデ
ンサ20と選択トランジスタ30との間に形成された単
結晶半導体層12を、好ましくは半導体基板まで入り込
んで広がる絶縁トレンチ53によってビット線の方向に
帯状に分割する。図3において水平に延びるこの絶縁ト
レンチ53は、各メモリーセル15の間において、ワー
ド線の方向にフィールド絶縁体(Feldisolation)を形
成する。
【0040】メモリーセル構造のメモリーセル15は、
互いに垂直に配置されたワード線33とビット線35と
の交差領域に位置している。また、図14では(図14
はビット線35を図示していないので分かりやすい)、
ビット線35が水平方向に、ワード線33が垂直方向に
延びている。
【0041】図14に示しているように、メモリーセル
構造の1行に配置されているメモリーセル15は、それ
らの隙間に、共通するビット線接触部35aと本発明に
よるストラップ接触部・トレンチ絶縁構造とを交互に有
している。ビット線接触部35aを挟むワード線33の
間隔は、本発明の2重のストラップ接触部・トレンチ絶
縁構造よりも好ましくは小さいので、図14に示してい
るように、ワード線33は、対になって、互いに置き換
えられて(versetzt)配置されている。
【0042】また、各ビット線接触部35aは、2つの
メモリーセル15のワード線33の間に位置する接触開
口部36において形成されていて各選択トランジスタ3
0の電導性領域31aと接触している伝導層からなる。
【0043】本発明によるストラップ接触部・トレンチ
絶縁構造を、2つのメモリーセル15の間で各ワード線
33間の間隔の広い方に、それぞれ形成する。このため
に、ビット線方向に隣接したメモリーセル15の間の半
導体層12において、絶縁構造53によってワード線方
向に隔てられた接触開口部44aを、それぞれ形成す
る。また、この接触開口部44aは、各トレンチコンデ
ンサ20の多結晶トレンチ充填材21まで延びている。
さらに、この接触開口部44a内に、接触ブロック40
を形成する。なお、これは、半導体層12において電導
性領域31bの下までを占める第1接触層41aと、こ
の電導性領域31bの上までを占める第2接触層41b
とからなる。
【0044】メモリーセル構造の各接触ブロック40の
中間領域に、絶縁層51aによって充填される絶縁開口
部50aを備える。この絶縁開口部50aは、絶縁被膜
23の上辺の下まで達し、絶縁構造53によってワード
線方向に隔てられている。これにより、接触ブロック4
0を、互いに独立した2つのストラップ接触部40aと
40bとに分離する。なお、これらは、メモリーコンデ
ンサ20と、各メモリーセル15の選択トランジスタ3
0とをのみ、それぞれ連結する。
【0045】ストラップ接触部40a、40bと、絶縁
開口部50aと、ビット線方向に配置された絶縁構造5
3との上に位置してワード線33によって区切られた領
域は、さらなる絶縁層を備えている。この絶縁層は、図
12および図13の断面図から明らかなように、それぞ
れ1つの絶縁層51bと2つのスペーサー42a、42
bとからなる。また、各スペーサー42a、42bは、
それぞれストラップ接触部40a、40bの上に、各ワ
ード線33に沿って形成されており、絶縁層51bは、
スペーサー42aと42bとを分かつ絶縁開口部50b
を、ワード線33の絶縁カバー34の上まで充填する。
【0046】この絶縁層51aは、メモリーセルマトリ
ックスのフィールド絶縁構造を、ビット線方向に対して
垂直に形成し、ビット線方向に延びるフィールド絶縁ト
レンチ53と共に、メモリーセル構造の完全な絶縁マト
リックスを形成する。
【図面の簡単な説明】
【図1】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、ワード線の絶縁カバー間の領域を第1絶縁膜
によってほぼ完全に充填する手順を示した図である。
【図2】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、異方性エッチング方法を用いて、上記絶縁層
を半導体層まで平坦化する手順を示した図である。
【図3】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、半導体層に位置する接触開口部を形成する手
順を示した図である。
【図4】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、トレンチコンデンサの多結晶トレンチ充填剤
への入口を接触開口部として生成するための処理工程を
示した図である。
【図5】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、上記接触開口部に、薄い絶縁層を形成する手
順を示した図である。
【図6】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、異方性エッチング工程を用いて、上記薄い絶
縁層を再び平坦化する手順を示した図である。
【図7】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、第1電導層を接触開口部において析出する手
順を示した図である。
【図8】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、第1接触層、ワード線の絶縁カバー、帯状の
保護層がエッチングマスクとして用いられる態様を示し
た図である。
【図9】本発明によるメモリーセル構造における自己整
合的なストラップ接触部・トレンチ絶縁構造の製造工程
であって、第2電導層を第1接触層の上に析出する手順
を示した図である。
【図10】本発明によるメモリーセル構造における自己
整合的なストラップ接触部・トレンチ絶縁構造の製造工
程であって、接触ブロックをエッチングするためのエッ
チングマスクを接触開口部に生成する手順を示した図で
ある。
【図11】本発明によるメモリーセル構造における自己
整合的なストラップ接触部・トレンチ絶縁構造の製造工
程であって、半導体基板の垂直辺の部分領域およびトレ
ンチコンデンサの絶縁カバーの部分領域を平坦化する手
順を示した図である。
【図12】本発明によるメモリーセル構造における自己
整合的なストラップ接触部・トレンチ絶縁構造の製造工
程であって、絶縁トレンチを、さらなる絶縁材を用いて
充填する手順を示した図である。
【図13】図1〜図6に示された処理順序を生成され
た、本発明によるメモリーセル構造領域を示す断面図で
ある。
【図14】本発明によるメモリーセル構造を示す平面図
である。
【符号の説明】
10 半導体基板 11 半導体基板の垂直辺 12 エピタキシャルな半導体基板 13 ワード線間の絶縁層 14 帯状の保護層 15a−c メモリーセル 20a−c トレンチコンデンサ 21 多結晶トレンチ充填材 22 カラーを形成する絶縁層 23 絶縁被膜 30a−c 選択トランジスタ 31a、b ソース/ドレインを形成する電導性
領域 32 チャネル領域 33a−c ワード線 34 ワード線の絶縁カバー 35 ビット線 35a ビット線接触部 36 ビット線接触部の接触開口部 37 ゲート電極を形成する電導層 40 接触ブロック 40a,b ストラップ接触部を形成する部分領
域 41a 第1接触層 41b 第2接触層 42 スペーサー層 42a,b スペーサーを形成する部分領域 43 カラーを形成する絶縁層 44a ストラップ接触部の接触開口部 44b スペーサートレンチを形成する開口
部 50 絶縁トレンチ 50a 接触ブロックに位置する絶縁開口部 50b スペーサー層に位置する絶縁開口部 51 絶縁層 51a 絶縁開口部に位置する第1絶縁層 51b 絶縁開口部に位置する第2絶縁層 52 ビット線の方向に位置するトレンチ
絶縁部 53 ワード線の方向に位置するトレンチ
絶縁部
フロントページの続き (72)発明者 テムラー,ディートマー ドイツ連邦共和国 01109 ドレスデン プトブザー ヴェク 14 Fターム(参考) 5F083 AD17 GA09 JA32 JA56 MA06 MA17 MA20 PR03 PR06 PR25 PR29

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】A)各1つの電導性トレンチ充填材(2
    1)を有する半導体基板(10)に、各メモリーセル
    (15)のためのトレンチコンデンサ(20)を構成
    し、 B)上記トレンチコンデンサ(20)上に、半導体層
    (12)を生成し、 C)半導体層(12)の表面にある各2つの電導性領域
    (31a、31b)と、両方の電導性領域(31a、3
    1b)の間の半導体層(12)にあるチャネル領域(3
    2)と、チャネル領域(32)上にあり、この領域なら
    びに電導性領域(31a、31b)から絶縁されてお
    り、各メモリーセル(15)用のワード線(33)とし
    て使用される半導体層(12)上にある電導層(37)
    とを有する各メモリーセル(15)用の選択トランジス
    タ(30)を構成する方法工程を備えたメモリーセル構
    造の製造方法であり、 D)2つの隣接するメモリーセル(15)の間の領域に
    ある半導体層(12)に、接触開口部(44a)をそれ
    ぞれ構成し、この場合、各接触開口部(44a)が、両
    方の属するトレンチコンデンサ(20)の電導性トレン
    チ充填材(21)の各一部、および、半導体層(12)
    の各選択トランジスタ(30)に属する各電導性領域
    (31b)を露出させ、 E)接触開口部(44a)を、電導層(41a)により
    充填し、 F)トレンチコンデンサ(20)の少なくとも上辺ま
    で、接触開口部(44a)に絶縁開口部(50a)を構
    成し、その結果、接触開口部(44a)の電導層(41
    a)が、2つの部分領域(40a、40b)に分割さ
    れ、このとき、両方の部分領域(40a、40b)のそ
    れぞれが、トレンチコンデンサ(20)の電導性トレン
    チ充填材(21)を、属する選択トランジスタ(30)
    の電導性領域(31b)へ接続し、 G)絶縁開口部(50a)を、絶縁層(51)により充
    填し、その結果、接触開口部(44a)の電導層(41
    a)の両方の部分領域(40a、40b)が、相互に電
    気的に絶縁されていることを特徴とする製造方法。
  2. 【請求項2】上記絶縁開口部(50a)を構成するため
    の方法工程Eで、1つの更なる絶縁層(42)が、接触
    開口部(44a)の電導層(41a)上に塗布され、異
    方性エッチング工程を経て、マスク無しに、2つの部分
    領域(42a、42b)に分割され、その結果、その下
    に位置している電導層(41a)上に、絶縁開口部(5
    0a)用の領域が露出し、続いて、異方性エッチング工
    程を経てトレンチコンデンサ(20)の上辺の下方まで
    平坦化され、このとき、絶縁層(42)の部分領域(4
    2a、42b)が、この処理工程において使用されるエ
    ッチングマスクの構成部分である請求項1に記載の方
    法。
  3. 【請求項3】上記方法工程Gにおける上記絶縁開口部
    (50a)の絶縁層(51)による充填は、ワード線
    (33)の隙間と共に、もしくは、絶縁層(42)の両
    方の部分領域(42a、42b)の間の絶縁開口部(5
    0b)と共に充填されるように行われる請求項1または
    2に記載の方法。
  4. 【請求項4】上記方法工程Eで電導層(41a)により
    接触開口部(44a)を充填する前に、接触開口部(4
    4a)の側壁に、好ましくは薄い絶縁層(43)が生成
    され、次に、接触開口部(44a)に第1電導層(41
    a)が、半導体層(12)の電導性領域(31b)の深
    さにほぼ相当する高さまで構成され、半導体層(12)
    の電導性領域(31b)にある接触開口部(44a)の
    側壁上の薄い絶縁層(43)が、少なくとも部分的に除
    去され、接触開口部(44a)の第1電導層(41a)
    上にある第2電導層(41b)が、少なくとも、電導性
    領域(31b)の水平面に相当する高さまで生成される
    請求項1から3のいずれか1項に記載の方法。
  5. 【請求項5】上記薄い絶縁層(43)が化学的析出方法
    を用いて気相からまたは酸化によって生成される請求項
    4に記載の方法。
  6. 【請求項6】上記両方のメモリーセル(15)のワード
    線(33)が、方法工程DおよびEのためのマスクとし
    ても使用される絶縁カバー(34)を備えている請求項
    1から5のいずれか1項に記載の方法。
  7. 【請求項7】上記メモリーセル(15)が、あらかじめ
    備えられるビット線に沿って列に構成されており、方法
    工程Bの後、メモリーセル(15)の隣接する2つの列
    の間に、絶縁トレンチ(53)が、半導体層(12)に
    それぞれ生成され、これらのトレンチは、絶縁層によっ
    て充填され、方法工程1Dから1Gのうち1つまたは複
    数の工程ためのマスクとして使用されることが好ましい
    請求項1から6のいずれか1項に記載の方法。
  8. 【請求項8】メモリーセル(15)がそれぞれ、半導体
    基板(10)に構成され、電導性トレンチ充填材(2
    1)を有する1つのトレンチコンデンサ(20)と、ト
    レンチコンデンサ(20)の上方で、半導体基板(1
    0)上に配置された半導体層(12)の表面に構成され
    た1つの選択トランジスタ(30)とを備え、 以上において、選択トランジスタ(30)が、半導体層
    (12)に構成された2つの電導性領域(31a、31
    b)と、ほぼトレンチコンデンサ(20)上に構成され
    ており、両方の電導性領域(31a、31b)を分割し
    ているチャネル領域(32)と、電導性領域(31a、
    31b)およびチャネル領域(32)から絶縁されてお
    り、チャネル領域(32)上の半導体層(12)に実施
    されている電導層(37)とによって構成されている、
    マトリックス状に配置された多数のメモリーセル(1
    5)と、 ワード線(33)が、ビット線(35)に対して垂直に
    配置されており、メモリーセル(15)が、ビット線
    (35)とワード線(33)との交差点にそれぞれ配置
    されており、 以上において、電導層(37)にある各ワード線(33
    a、33b、33c)によって連結されており、ビット
    線(35)に沿って配置されている各3つずつのメモリ
    ーセル(15a、15b、15c)の場合には、中央の
    ワード線(33b)と一方の隣接するワード線(33
    c)との間の領域にあるビット線(35)が、両方のワ
    ード線(33b、33c)に割り当てられているメモリ
    ーセル(15b、15c)の選択トランジスタ(30
    b、30c)の電導性領域(31a)に連結し、中央の
    ワード線(33b)と他方の隣接するワード線(33
    a)との間の領域にある半導体層(12)の接触ブロッ
    ク(40)が、ビット線(35)の下方に、第2絶縁層
    (51b)を用いることによりビット線(35)からは
    電気的に分離して構成されており、 以上において、各1つの横に配置された、電導性層(4
    0a、40b)を有する接触ブロック(40)が、両方
    のワード線(33a、33b)に割り当てられたメモリ
    ーセル(15a、15b)の選択トランジスタ(30
    a、30b)の他方の電導性領域(31b)を有するト
    レンチコンデンサ(20a、20b)のトレンチ充填材
    (21)に連結し、 以上において、接触開口部(44a)の、横に配置され
    た両方の電導層(40a、40b)が、これらの間に構
    成された第1絶縁層(51a)によって相互に電気的に
    絶縁されており、第1絶縁層(51a)が、半導体基板
    (10)に、トレンチコンデンサ(20a、20b)の
    間の領域にまで延び、その幅が、トレンチコンデンサ
    (20a、20b)の間の間隔にほぼ相当している、多
    数の、ほぼ平行なビット線(35)およびほぼ平行なワ
    ード線(33)とを有する半導体片上のメモリーセル構
    造。
  9. 【請求項9】横に配置された、上記メモリーセル(15
    a、15b)のワード線(33a、33b)の間の領域
    にある接触ブロック(40)の電導層(40a、40
    b)上に、各1つのスペーサー絶縁層(42a、42
    b)が構成されている請求項8に記載のメモリーセル構
    造。
  10. 【請求項10】第1絶縁層(51a)と第2絶縁層(5
    1b)が、一貫した層(51)として実施されている請
    求項8または9に記載のメモリーセル構造。
  11. 【請求項11】横に構成された、接触ブロック(40)
    の電導層(40a、40b)と半導体層(12)にある
    電導性領域(31b)の下方の半導体層(12)との間
    に、薄い絶縁層(43)が構成されている請求項8から
    10のいずれか1項に記載のメモリーセル構造。
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