TW546782B - Memory cell arrangement and method for fabricating it - Google Patents

Description

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發明説明G

门你關於一種記憶體配置及製造此種記憶體配置的 該記憶體配置具有許多呈矩陣形式整齊配置之記憶 且每一個記憶體單元皆具有一儲存電容和一選擇電 °亥等纪憶體單元係依位元線的方向藉由矩形相關配 置之自動對準之絕緣架構予以彼此隔離。 ,一動態隨機存取記憶體（DRAM)包含許多呈矩陣形式整齊 开/ f於一半導體晶圓上的記憶體單元。這些記憶體單元中 的=一個一般皆含有一儲存電容和一選擇電晶體。在一讀 取f寫入動作期間，儲存電容係經由選擇電晶體對應於個 別f料單元（位S)的電荷予以充電或放電。為此目的，記憶 體單兀係藉由呈列形式及行形式配置且通常彼此垂直之位 元線和字元鎳予以定址， 就提升積體電路之整裝密度，特別是動態記憶體IC，的 持續趨勢而言，意指一單獨記憶體單元之可用基底面積係 減少的，這會影響記憶體單元之電性主動元件（電晶體、接 點、儲存電容）以及絕緣架構（場絕緣）。對於溝渠記憶體單 元’ δ己憶體溝渠之直徑係減小的且該溝渠之電容值亦同樣 減小，結果使得讀取錯誤之風險上升。在絕緣架構（場絕緣） 之實例中，絕緣距離係減小的，從而降低了鄰近元件絕緣 之安全性。讀取錯誤及絕緣安全性皆必須藉由適當的量測 予以避免。 “ 這些問喊之一可能性解決方案為適當地配置記憶體單元 之元件。在此配置中，一磊晶半導體層係塗敷於溝渠電容 本紙張尺度適用中國國家恭準(CNS) Α4規格(210X297公爱) 546782 A7 ^ ---—_________ Β7 五、發明説) ~ 上且選擇電晶體係形成於個別溝渠電容上之半導體層中。 ;這兩種功月b元件皆有利地配置、堆疊於主動石夕之不同

Cp 面 中 4 口口 ’ 3己憶體單元面積不必在這些元件之間依比例分割 且整體上可因而予以架構到最小。然而，此配置實例中之 不，處在於所謂帶式接點（strap contact)、兩記憶體單元元 件。卩刀之接點連接之製造，因為這些位於半導體層内之帶 式接點具有較高的深寬比。 DE 199 41 148 A1說明此種在溝渠電容與形成於溝渠電容 上之選擇電晶體之間製造接點之方法。 發明概沭 本發明之目的在於提供一種記憶體單元配置及製造此種 記憶體單元配置的方法，其確保記憶體單元中呈上下配置 之選擇電晶體和儲存電容具有簡單且省空間之接點連接。 ^目的係藉由-種如中請專利範圍第i項用於製造一記憶 ，早兀配置之方法及一種如申請專利範圍第1〇項之記憶體 單元配置予以達成。較佳之闡述係詳述於從屬之申請專利 範圍中。 根據本發明，-接觸開口係形成於兩個依位元線方向赴 鄰之記憶體單元之間之空隙處的半導體層中，該接觸開口 延伸到個別溝渠電容之内部電極，於接觸開口中露出之側 壁上製造軸環絕緣層之後，填.·充一種導電材料使得該等溝 渠電容之内部電極係導電性地連接至配置其上之選擇電晶 體。之後，在接觸開口内，一絕緣開口係予以產生直到低 於儲存電容上緣之高度並填充一種絕緣體，結果使得接觸 本紙張尺度適用中國國豕標準(CNS) A4規格(21〇X 297公袭） 一 ----— -— 546782 A7 B7 五、發明説明（ ） \ 3 ’ 開口内之導電層細分成兩個彼此絕緣之局部區域，故每一 ^局部區皆形成-帶式接點，帶式接點將溝渠電容之内部 電極電性連接至個別記憶體單元之選擇電晶體。 在根據本發明之架構和方法之實例中相當有利的地方在 於該等初期係製成-接觸點之帶式接點僅藉由在此接觸點 内形成溝渠絕緣予以分開。接觸點較寬之接觸洞在處理時 具有比兩自分開之接觸洞更具有利的深寬比，因而得以降 低處理複雜度。另夕卜，與傳統方法作比較，藉由根據本發 明之方法可製造出非常窄的帶式接點及帶式絕緣。 由於接觸洞之形成及填充係、依與兩記憶體單元之字元線 之絕緣封裝或字元線有關之自動對準方式予以產生’故可 排除複雜之方法步驟。 根據一具有優點之具體實施例，一具有漏斗狀外形之開 口係由一沉積於接觸開口中導電層上之隔離層（spacerlayer) 之異向性蝕刻予以產生，開口之寬度隨著深度而減小。在 接續之處理步驟中，該製成圖樣之隔離層係作為一用於在 接觸開口之導電層内製造並填充絕緣開口之遮罩。此排除 了用於製造並填充絕緣開口之光微影遮罩步驟。可予以非 常精確設定之隔離層之厚度非常確切地決定製於其下之絕 緣開口寬度及所蝕刻之開口寬度。同時，亦非常精確地決 定帶式接點之寬度。然而，特別的是，此方法使得絕緣開 口之寬度比最小可能微影網之寬度還窄。 在本發明具有優點之具體實施例中，一薄軸環絕緣層 係製於接觸開口中半導體層露出之側壁。此絕緣層係作為 • 6 ·

接觸開口内導電層與丰導 ”千等體層有關之絕緣。這避免了造成 溝渠電容放電之漏電流。 无 表 在一本發明具有優點之具體竇始 —丄 ^ 篮Μ%例中，薄軸環絕緣層係 猎由一絕緣步驟製於接觸開口内。 _ .; ^ m 方法具有的優點在於 -均句I緣層可因而予以輕易地製造，這難以用層沉積法 予以達成，層沉積法係特別用於半導體層之陡緣側壁。 本發明係引用附加之圖式予以更為詳細地解釋。 1示簡述 圖示中： 圖1A至1L表示-根據本發明之處理順序，其係、用於在— 依據本發明之記憶體單元配置中製造_自㈣準之帶式接 點-溝渠絕緣配置； 圖2表示一根據本發明穿過已藉由圖以至…所繪之處理順 序所製造之記憶體單元配置之剖面圖；以及 圖3表示一根據本發明之記憶體單元配置之平面圖。 詳細發明說明 根據本發明之處理順序係使用動態隨機存取記憶體 (DRAM)中兩相鄰記憶體單元之自動對準之帶式接點一溝渠 絕緣配置之實施例予以描繪。然而，根據本發明之處理順 序亦可用於在其它已知半導體元件中偏移（〇ffset)配置之元 件部分之間形成接點， … 圖1A至1L皆表示在不同處理步驟之後穿過一具有三個記 憶體單元15a、15b、15c之半導體晶圓之剖面圖，三個溝渠 電容20a、20b、20c係形成於圖ία底部之半導體基底1〇中。 546782

三個溝渠電容2Ga、鹰、20c各包含一内部電極2i，該内部 電極21係作成一由最好為具有摻雜之多晶矽予以填允的溝 渠，一圍繞著溝渠填充物21之絕緣層22、一被 充物21之絕緣被覆層23。由於記憶體單元配置之高= 度’該等溝渠電容2〇a、2〇、2〇c係非常緊密地配置在一起 ，且最好藉由半導體基底1〇中較薄之網丨丨依位元線的方向 予以彼此分開。每一個溝渠電容2〇a、2〇b、2〇c之外部電極 形成一位於半導體基底内之導電區（未示於此），該半導體基 底10最好至少在底部區中圍繞溝渠電容2〇a、2〇b、2〇c。 -半導體層12係塗敷在溝渠電容20a' 2〇b、2〇c之絕緣覆 層23上，該半導體層丨2最好予以作成一磊晶生長之單晶矽 層。依圖3之平面圖所示之位元線方向延伸之記憶單元。之 列之間，得自先前處理步驟之絕緣溝渠53係形成於半導體 層12内’該等絕緣溝渠53最好延伸至基底表面。這些絕緣 溝渠53係以一絕緣材料予以填充並在該等記憶體單元丨5之 間依字元線的方向形成一場絕緣。 選擇電晶體30a、30b、30c係分別形成於半導體層12中之 個別溝渠電容20a、20b、20c上。為達此目的，導電區3ia 、31b係形成於實質位於使溝渠電容2〇a、2〇b、20c分開之 半導體基底10之網11上之半導體層12之上部區中，該等導 電區係藉由實質置於個別溝渠·電容2〇a、20b、20c上之個別 通道區32予以分開。 一導電層37係依次形成於每一個通道區32上，該層形成 個別選擇電晶體30a、30b、30c之閘極電極或字元線33a、 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

裝 訂 546782 A7 --—_____B7 五、發明説明（6~) - 3 3b、33c並藉由一薄閘極絕緣層（未示於此）與半導體層12内 部之導電區31a、31b&通道區32電性絕緣。每一條字元線 33a、33b、33c皆藉由一絕緣封裝34往上延伸並呈橫向電性 絕緣。 子7G線33a、33b、33c之絕緣封裝34之間係在圖1A所示的 第:處理中以一第一絕緣層13予以完全填充。在此處所示 的貫例性具體實施例中，兩記憶體單元15、15以系經由一 共位元線接點35a予以連接至一位元線35。 一根據本發明之帶式接點—溝渠絕緣配置係藉由底上所 解釋的處理步驟製於兩記憶體單元15a、15b之間。為了保 護纪憶體單元15b、15c之間的位元線接點35a，如圖1A所示 ，一保護層14係塗敷於字元線33a、33b、33c之絕緣封裝34 及絕緣層1 3上，該保護層係藉由光微影處理製作其圖樣以 使條狀木構依字元線33a、33b、33c的方向形成，該等層條 被覆子元線33b、33c之間的區域，而字元線33a、33b之間 的區域則未予以被覆。條狀保護層14最好具有一與後續處 理f驟之侵飪方法方面有關之高電阻值並根據本發明在製 造帶式接點一溝渠絕緣配置期間作為一選擇遮罩。 在進一步處理步驟中，一開口44b係製於記憶體單元i5a 、15b之間，該開口此後係視為一隔離溝渠。如圖} β所示 ，為了達到此目的，往下移除.字元線33a、33b之絕緣封裝 34之間的絕緣層13直到半導體層12，方法最好為異向性蝕 刻法。由於記憶體單元15b、15c之間的空隙係由條狀保護 層14予以被覆，本處理步驟因不需進一步微影遮罩步驟而

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有利，條狀保護層14及字元線33a、33b之絕緣封裝34係作 為钱刻遮罩。在此實例中，如圖3所示，沿著字元線3仏 、33b之絕緣封裝34延伸之隔離溝渠4仙得以形成。 在次一處理步驟中，隔離溝渠44b内，在一依從位元線方 之絕緣架構與字元線33a、33b之絕緣封裝 34之間的區 域中，一接觸開口 44a係接著往下形成於半導體層12中直到 溝渠電容20a、20b之多晶溝渠填充物21之絕緣被覆層23。 為此，如圖1 C所示，半導體層12係作選擇性蝕刻，方法最 好為異向性蝕刻法，形成於半導體層12中之條狀保護層14 、絕緣架構53及字元線33a、33b之絕緣封裝34係在此蝕刻 處理期間作為蝕刻遮罩。 圖1D表示進一步處理步驟，其在接觸開口 44a内產生對溝 木電谷20a、20b之多晶溝渠填充物21之接取。為此，溝渠 電容20a、20b之絕緣被覆層23及絕緣封裝22露出的部分區 域係藉由一選擇性蝕刻法予以移除，從而露出個別溝渠填 充物21之下鋪部分區域。 在圖1 E中，一薄絕緣層43係形成於接觸開口 44a内半導 體層12之露出側邊、選擇電晶體3〇a、3〇b之導電區3 lb、溝 渠電谷20a、20b之多晶溝渠填充物21以及溝渠電容2〇a、 2价之間半導體基底1〇之網11之上部露出區上，該絕緣層最 好係藉由CVD沉積法（化學氣相.沉積法）或氧化法予以製造。 在圖1F中，除了接觸開口 44a之陡側邊上的區域，接觸 開口 44a内所產生的薄絕緣層43係藉由異向姓刻步驟予以再 次移除。在記憶體單元配置中，絕緣層43之剩餘區域係作 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

裝 訂 •線 五、發明説明（8 為k後形成之帶式接點偷、働與半導體層12之間的電性 絕緣並從而減少漏電流，其〔隔絕（la⑽a)〕溝渠電容施 2〇b之放電及保留時間之縮短、儲存於記憶體單元15内之 電％隨後必須予以更新之最大時間週期。 在接下來的步驟裏，如圖1G所示，一第一導電層41a係 况積於接觸開口仏内，該層最好由具有摻雜之多晶石夕並於 此後係視為第一接觸層。 為了選擇電晶體30a、30b之接點連接，在接下來的處理 步驟中，將絕緣層43被覆選擇電晶體3Ga、赐之導電區3ib :部分區域予以移除。為此’首先藉由平面化钕刻方法再 •人移除第-接觸層41a直到恰低於半導體層12表面之高度。 然後’以等向性㈣法移除絕緣層43露出 露出選擇電晶體一之導電區31be在此實例中= 所不，接觸開D44a之第一接觸層…、字元線33a饥 之絕緣封裝3 4及條狀保護層〗4係作為蝕刻遮罩。 1圖1 1所示，在後續處理步驟中，為了選擇電晶體30a ^之接觸連接，一最好由具有摻雜之多晶石夕所組成且此 後糸視為第二接觸層之第二導電層仙係沉積至接觸開口 44a内之第—接觸層4U上直到最好恰高於選擇電晶體遍 30b之導電區31b上的高度，致使接觸開口仏内含有兩接觸 層41a、41b之接觸基塊40於選擇電晶體3〇a、3仉與溝5 容20a、20b之間形成一導電連接。 木 然而’為了使每—個記憶體單s15a、i5b皆能個別 或放電’接觸開口 44a内接觸基塊4〇之分離係在進—步错中 546782 A7 ________B7 五、發明説明（9 ) 予以執行。此步驟同時在兩記憶體單元丨以、151^之間產生 一絕緣架構5 2。 如圖1 ;所不，為此，一蝕刻遮罩係為了在接觸開口 44a 内蝕刻接觸基塊40而予以產生。在此實例中，一指定為隔 離層42之絕緣層係在隔離溝渠44b内依位元線方向延伸沉積 至接觸層4 la、41b及絕緣架構53之露出區，從而以隔離層 42沿著字元線的方向填充字元線33a、33b之絕緣封裝“之 間的空隙。隔離層42之厚度係取決於處理方法而予以架構 且係大約等於所述之實例性具體實施例中隔離溝渠44b之寬 度。之後，隔離層42係藉由異向性蝕刻法予以向下蝕刻至 下鋪接觸基塊40。由於隔離層42之水平及垂直區在異向性 蝕刻期間具有不同之移除速率，隔離層42係予以完全分割 成兩個此後視為隔離物之部分區域42a、42b。 此實例中所產生的絕緣開口 501)呈現出圖1 j所示的漏斗 狀蝕刻外形，隔離層42内的開口 50b隨著深度逐漸變細，故 在直接處於接觸基塊40上之最底部區域中具有最小寬度。 在此處所示的實例性具體實施例中，隔離層42之最底部區 域中絕緣開口 50b具有約下鋪網11之寬度，該下鋪網丨丨在半 導體基底10中使溝渠電容2〇a、20b彼此分離。為了確保記 憶體單元配置之面積係儘可能有效率地予以利用，絕緣開 口 50b之產生一般係儘可能地窄.。在此實例中，寬度對蝕刻 深度的依存姓係有利地予以利用，結果使得絕緣開口 5〇1)之 寬度係藉由字元線33a、33b之間的空隙中所沉積之隔離層 42的厚度予以非常精確地設定。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 546782 -------- B7 五、發明説明（1〇 ) ------- 因此，藉由此方法，有可能製造寬度比最小可能微影網 寬度還窄的絕緣開口 50b。 在接下來的處理步驟中，接觸基塊4〇中隔離層42之絕緣 開口 5〇b係正好延伸至半導體基底1〇。在此實例中，半導體 層12中，隔離物42a、42b、字元線33a、33b之絕緣封裝34 露出的部分區域、條狀保護層14及絕緣架構53，依位元線 的方向，係作為蝕刻遮罩，以致僅有置於絕緣開口 5〇b下方 和記憶體單元15a、15b之間的接觸基塊40之區域係藉由異 向性蝕刻法予以選擇性移除。在此處理步驟中，如圖丨κ所 示，半導基底ίο之網11之部分區域以及溝渠電容20a、2〇b 之絕緣封裝22之部分區域係予以附隨移除，使得因而產生 的fe緣開口 50a完全分開接觸開口 44a中的接觸基塊4〇且每 一個選擇電晶體30a、30b係僅電性連接至個別記憶體單元 15a、15b之溝渠電容20a、20b。 在一修改過的具體實施例中，絕緣開口 5〇a係沿著隔離物 42a、42b之整個長度依溝渠形式予以形成。在此實例中， 除了接觸基塊40 ,依位元線方向形成於半導體層j 2中的絕 緣架構53亦藉由選擇性蝕刻法予以移除至低於基底表面之 位置。 在接續步驟中，由絕緣開口 50a、50b所形成之絕緣溝渠 50係以另一絕緣體51予以填充.，其結果使得記憶體單元15a 、15b彼此電性絕緣，如圖1 L所示。 圖2表示達一步用於製造位元線接點3^之處理步驟之後 一穿過具有二個s己憶體單元15a、15b、15c之半導體晶圓之 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱) 546782 A7 ---------Β7__ 五、發明説明（) 剖面圖。為此，一往下通至兩選擇電晶體3〇b、3〇c之導電 區31a之接觸開口 36係在字元線33b、33c之絕緣封裝34之間 的空隙内予以形成。位元線接點35a之接觸開口 36係以導電 性材料予以填充並將兩記憶體單元15b、15c之選擇電晶體 30a、30b之共源極/汲極電極31a連接至位元線35，在所示 之實例性具體實施例中，該位元線35係在絕緣層5 ib上以垂 直於字元線33a、33b、33c的角度予以配置，該絕緣層51b 使帶式接點40a、40b與位元線35隔離。 圖3表示一根據本發明之記憶體單元配置共具有24個以四 列和六行予以配置之記憶體單元丨5之佈局，每一個實例中 一列之三個記憶體單元丨5係依對應於依據圖2之記憶體單元 15a、15b、15c之方式予以形成。 在此實例中，該等記憶體單元丨5具有一由虛線所描繪之 溝渠電容20以及選擇電晶體30構成之配置，該等選擇電晶 體30係實質形成於溝渠電容2〇上且其閘極電極37同時形成 記憶體單元配置之個別行之共字元線33。如圖2所示之單晶 半導體層12係形成於該等溝渠電容2〇之間且該等選擇電晶 體30係藉由絕緣溝渠53依位元線的方向細分成條狀，該等 絕緣溝渠53較佳地正好延伸至半導體基底。這些在圖3中呈 水平延伸之絕緣溝渠53在記憶體單元15之間依字元線的方 向形成場絕緣。 記憶體單元配置之記憶體單元15係置於彼此垂直之字元 線33與位元線35之交錯區域中，為了清楚起見未示於圖3中 之位元線35呈水平延伸且字元線33呈垂直延伸。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546782 A7 ____— _B7 五、發明説明（12 ) 如圖3所不，根據本發明，交替配置於一列記憶體單元配 置中的記憶遒單元15在其空隙内具有一共位元線接點35a和 一 τ式接點一溝渠絕緣配置。字元線33之間内有形成位元 線接點35a之空隙係根據本發明最好小於雙帶式接點溝渠絕 緣配置’以致如圖3所示之字元線33係以成對方式彼此具偏 移而配置。 每一個位元線接點3 5a皆包含一形成於兩記憶體單元丨5之 字元線33之間之接觸開口36内的導電層，並接觸連接個別 選擇電晶體30之導電區31a。 根據本發明之接點一溝渠絕緣配置在兩記憶體單元15之 間之每一個實例中係形成於字元線33之較寬空隙内。為此 ，在依位元線方向相鄰之記憶體單元15之間，一接觸開口 44a在每一個實例中皆形成於半導體層12内，該半導體^12 係依字元線的方向由絕緣架構53予以界定邊界，接觸開口 44a延伸至個別溝渠電容20之多晶溝渠填充物21。一接^基 塊40係形成淤接觸開口44a的内部，該接觸基塊包含一延^ 至半導體層12中導電區31b之高度較低之第一接觸層4ι&以 及一延伸至這些區域31b之咼度較高之第二接觸層々η。 記憶體單元配置中每一個接觸基塊4〇之中央區皆具有一 絕緣開口 50a ’該絕緣開口 5〇a係以一絕緣層51a予以填充。 在此實例中，絕緣開口 50a延伸至一底於絕緣被覆層23之上 緣下方的位置且係依子元線的方向藉由絕緣架構$ 3予以界 定邊界，以致接觸基塊40係分成兩互相獨立的帶式接點#^ 、40b,帶式接點40a、40b在每一個實例中僅將儲存電容汕 -15-

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電丨生連接至個別記憶體單元1 5之選擇電晶體3 〇。 藉由帶式接點4〇a、40b上之字元線33、絕緣開口 50a以及 依位元線方向配置之絕緣架構53予以界定邊界之區域具有 另絶緣層。由圖1 L和圖2中的剖面圖可看出，每一個實 例中的絕緣層皆包含-絕緣層51b及兩個隔離物心、似， 其中每-個隔離物42a、働皆沿著每—條字元㈣予以形 成在個別帶式接點氣働上且絕緣層川填充絕緣開口 職分離隔離物42a、42b、至—高於字元之絕緣 絕緣層5 la形成垂直於位元線方向 絕緣架構，以及，連同朝位元線方 憶體配置之完全絕緣矩陣。 之記憶體單元矩陣 向之場絕緣溝渠5 3 之場 ，記 -16- 1 本紙張尺度適用中國國家標準(CNS) A4規格（210X297公董） 546782 A7 B7 五 、發明説明（ 14 ) 元件符號對照表： 10 半導體基底 11 半導體基底内的網 12 蟲晶半導體層 13 字元線之間的絕緣層 14 帶式保護層 1 5a-c 記憶體單元 20a-c 溝渠電容 21 多晶溝渠填充物 22 轴環一形成絕緣層 23 絕緣被覆層 3 Oa-c 選擇電晶體 3 1a，b 源極/汲極形成導電區 32 通道區 3 3a-c 字元線 34 字元線之絕緣封裝 35 位元線 35a 位元線接點 36 位元線接點之接觸開口 37 閘極電極形成導電層 40 接觸基塊 … 40a,b 帶式一接點一形成部分區 41a 第一接觸層 41b 第二接觸層

裝 訂

線 -17-本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 546782 A7 B7 五、發明説明（ 42 42a，b 43 44a 44b 50 50a 50b 51 51a 51b 52 53 隔離層 隔離一形成部分區 軸環一形成絕緣層 帶式接點之接觸開口 隔離一溝渠一形成開口 絕緣溝渠 接觸基塊内之絕緣開口 隔離層内之絕緣開口 絕緣層 絕緣開口内之第一絕緣層 絕緣開口内之第二絕緣層 依位元線方向之溝渠絕緣 依字元線方向之溝渠絕緣 -18- 本紙張尺度適用中國國家福準(CNS) A4規格(210X297兮釐)

Claims (1)

1. 546782 A8 B8 C8 -------D8 申請專利範圍 〜-—~ -— 一種用於製造一記憶體單元配置的方法，其具有如下之 方法步騾： 八 ㈧在一半導體基底⑽中對每一個記憶料元（15)以一 個別之導電溝渠填充物（21)形成一溝渠電容（2〇) ,· (B)於該等溝渠電容（2〇)上產生—半導體層（12);以及 (c)對每一個記憶體單元（15)形成一選擇電晶體（3〇),其 中母一個選擇電晶體皆具有兩個位於半導體層（12)表 面中之導電區（31a、31b)、一位於半導體層（12)中介 於該兩導電區（31a、31b)之間的通道區（32)以及一位 於半導體層（12)上之導電層（37),該導電層係置於通 道區（32)上並與通道區（32)以及該等導電區（31a、 31b)絕緣並作為一用於個別記憶體單元（15)之字元線 (33)； ' 其特徵在於 (D) 在半導體層（12)中於兩相鄰記憶體單元（15)之間的區 域内形成一個別之接觸開口（44a)，每一個接觸開口 (44a)皆個自露出兩具關聯性之溝渠電容（2〇)之導電溝 渠填充物（21)之一部分和一位於半導體層（12)中之導 電區（31b)—與個別選擇電晶體（30)有關； (E) 以一導電層（4la)填充該接觸開口（44a)， (F) 在接觸開口（44a)中形成一絕緣開口（50a)至少直到溝 渠電容（20)之上緣，以致接觸開口（44a)内的導電層 (4 la)係區分成兩個部分區域（4〇a、40b)，兩部分區域 (40a、40b)中的每一個區域皆將一溝渠電容（20)之導 | -19- 本紙張尺度適用中國國家標準(CNS) Μ規格(21〇χ297公爱）

   申請專利範》

   電溝渠填充物（21)連接至相關選擇電晶體（3〇)之導電 區（3 lb);以及 (G)以一絶緣層（5丨）填充絕緣開口（5〇a)，以致接觸開口 (44a)中導電層（41a)之兩個部分區域（40a、40b)係彼 此電性絕緣。 2 ·如申明專利範圍第1項之方法，其中，在方法步驟（E)中 ，為了形成該絕緣開口（50a)，另一絕緣層（42)係塗敷於 該接觸開口（44a)内之該導電層（41a)上並藉由一異向性蝕 刻步驟予以細分成該兩個部分區域（42a、42b)而未用到 {何遮罩所以，在該下鋪導電層（41 a)上，用於絕緣開 口 O〇a)之區域係露出的且係藉由一異向性蝕刻步驟予以 接者移除至一低於該溝渠電容（2〇)上緣之位置，該絕緣 層（42)之兩個部分區域（42a、42b)係用於該處理步驟中蝕 刻遮罩之組成部分。 3·如申請專利範圍第丨或2項之方法，其中在方法步驟⑹中 以該絕緣層（51)填充該絕緣開口（5〇a)致使該絕緣層（42) 之兩部分區域（42a、42b)之間的字元線（33)及㈣得予以 附隨填充。 4·如申請專利範圍第！或2項之方法，其中，在以該導電層 (4U)=方法步驟（E)中填充該接觸開口（44a)之前，一^ 佳之薄絕緣層（43)係產生於接觸開口（44a)之側邊上，一 第一導電層（41a)係形成於接觸開口（44a)内直到一實質對 應於該半導體層02)中該等導電區域（31b)之深度，接觸 開口（44a)之側邊上的薄絕緣層（43)係於半導體層（12)中

   本纸張尺度適用中國國家標準(CNS) A4規格(210 546782 、申凊專矛1J幸已園 之導電區域（31b)予以至少部分移除，以及一第二導電層 (㈣）係1生於接觸開口（44a)内之第一導電層⑷^上直 到一對應於導電區域（31b)位準之高度。 5 6. 8. 如申请專利範圍第4項之方法，其中該薄絕緣層（43)係藉 由一化學氣相沉積法或氧化法予以產生。 如申-月專利$巳圍第1或2項之方法，其中該兩記憶體單元 (15)之子兀線（33)具有絕緣封裝（34)，該絕緣封裝（34)係 在方法步驟（D)及（E)中作為一遮罩。 如申印冬利範圍第1或2項之方法，其中該等記憶體單元 (15)係沿著所提供之位元線予以呈列形成且，在方法步 驟（B)之後，每個絕緣溝渠（53)皆在半導體層（12)中於記 憶體單元（15)相鄰列之間予以產生，該等溝渠係以一絕 緣層予以填充且在方法步驟(冗）至（1G)之一或多個方法 中係較佳地作為一遮罩。 -種在一具有許多呈矩|的記憶體單元（15)之 半導體晶圓上的記憶體^其中每一個記憶體單 元(15)皆具# 一具有一導電溝渠填充物（2 it溝渠電容（20)，該溝 渠電容（20)係形成於半導體基底（1〇)中，以及 一形減於一列置於該半導體基底（10)上之半導體層 (12)表面中之溝渠（20)上的·選擇電晶體（30)，該選擇電晶 體（30)4系藉由兩形成於半導體層（12)中的導電區域（31a、 31b)予以形成， 一通道區（32)，該通道區（32)分開該兩導電區（31a、 -21 - 本紙張尺度適种國國家鮮(CNS) Μ規格(21G χ 297公爱)- 546782 A8 B8 C8 χ ______D8___ /、、申请專利範圍 31b)且係實質形成於溝渠電容（2〇)上，以及一導電層（37) 忒導電層（37)係與導電區（3 la、3 lb)及通道區（32)絕緣 並係包含於通道區（32)上之半導體層（12)中， 以及許多實質平行之位元線（35)和實質平行之字元線 (33)， 其中每一條字元線（33)與位元線（35)皆互呈垂直配置 ’且記憶體單元（15)係配置於該等位元線與字元線之間 的父錯點，於每一個交錯點中，對於三個沿著一位元線 (35)配置且係個自藉由字元線（33a、3%、33勾於導電層 (37)予以接觸連接之記憶體單元（15a、i5b、15c)中之每 一個記憶體單元，位於中央字元線（331))與一鄰接字元線 (33c)之間之區域中的位元線（35)接觸連接一指定至兩字 凡線（33b、33c)之記憶體單元（15b、15c)之選擇電晶體 (3〇b、30c)之導電區la)以及一接觸基塊（4〇)係形成於 中央字元線（33b)與另一位於位元線（35)下方之鄰接字元 線（33a)之間之區域内之半導體層（12)中，藉由一第二絕 緣層（5 lb)與該另一位於位元線（35)下方之鄰接字元線 (33a)絕緣，其中每一個具有一橫向配置之導電層的接觸 基塊（40)皆以另一指定至兩字元線（33a、33b)之記憶體單 元（1 5a、15b)之選擇電晶體（3〇a、3〇b)之導電區（3 lb)接 觸連接溝渠電容（20a、20b)之溝渠填充物（21)，其中該兩 個在接觸開口（44a)中呈橫向配置之導電層（4〇a、4〇b)係 藉由一形成於兩導電層（4〇a、40b)之間之第一絕緣層 (51a)使其彼此電性絕緣，該第一絕緣層（51a)係於半導體 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(2腦297公爱)

   絮 546782 C8

   基底（10)中正好延伸至該等溝渠電容（20a、2〇b)之間的區 域内且該第一絕緣緣層（5la)的寬度實質對應於該等溝渠 電容（2 0a、20b)之間的距離。 9·如申請專利範圍第8項之記憶體單元配置，其中一隔離 絕緣層（42a、42b)係形成於記憶體單元（15a、1 5b)之字元 線（33 a、33b)之間之區域中之接觸基塊（4〇)之呈橫向列置 之導電層（40a、40b)上。 1 0 ·如申凊專利範圍第8或9項之記憶體單元配置，其中該第 -絕緣層（5la)和該第二絕緣層（5lb)係體現成一連續層 (51)。 1 1 ·如申請專利範圍第8或9項之記憶體單元配置，其中一薄 絕緣層（43)係形成於半導體層（丨2)中導電區（3 lb)下方半 導層（12)與接觸基塊（4〇)之橫向形成之導電層（4〇a、40b) 之間。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱)