KR20210105432A - 메모리 어레이 및 메모리 어레이를 형성하는 데 사용되는 방법 - Google Patents

메모리 어레이 및 메모리 어레이를 형성하는 데 사용되는 방법 Download PDF

Info

Publication number
KR20210105432A
KR20210105432A KR1020217025463A KR20217025463A KR20210105432A KR 20210105432 A KR20210105432 A KR 20210105432A KR 1020217025463 A KR1020217025463 A KR 1020217025463A KR 20217025463 A KR20217025463 A KR 20217025463A KR 20210105432 A KR20210105432 A KR 20210105432A
Authority
KR
South Korea
Prior art keywords
layer
insulator
conductive
insulator layer
doped semiconductor
Prior art date
Application number
KR1020217025463A
Other languages
English (en)
Inventor
콜린 하우더
고든 에이. 홀러
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20210105432A publication Critical patent/KR20210105432A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H01L27/11582—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H01L27/11565—
    • H01L27/1157—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 어레이를 형성하는데 사용되는 방법은 도전성 층을 포함하는 기판, 도전성 층 위의 제1 절연체 층, 제1 절연체 층 위의 희생 재료 계층, 및 희생 재료 층 위의 제2 절연체 층을 형성하는 단계를 포함한다. 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 스택이 제2 절연체 층 위에 형성된다. 채널 재료는 절연 층들과 워드라인 층들을 통해 형성된다. 수평으로 연장된 트렌치들은 스택을 통해 희생 재료 층까지 형성된다. 희생 재료는 제1 절연체 층의 재료에 대해 선택적으로 그리고 제2 절연체 층의 재료에 대해 선택적으로 수평으로 연장된 트렌치들을 통해 식각된다. 채널 재료의 측 방향 외부 측벽은 희생 재료 층에서 노출된다. 도전성 구조는 희생 재료 층의 채널 재료의 측 방향 외측 측벽에 대해 직접 형성된다. 도전성 구조는 제1 절연체 층을 통해 연장되고 채널 재료를 도전성 층에 직접 전기적으로 결합한다. 구조 실시 예들이 개시된다.

Description

메모리 어레이 및 메모리 어레이를 형성하는 데 사용되는 방법
본원에 개시된 실시 예들은 메모리 어레이(memory array) 및 메모리 어레이를 형성하는데 사용되는 방법에 관한 것이다.
메모리는 집적 회로의 한 유형이며 데이터를 저장하기 위해 컴퓨터 시스템에 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이들로 제작될 수 있다. 메모리 셀들은 디지트 라인(digit line)(비트라인, 데이터 라인 또는 감지 라인이라고도 함)과 액세스 라인(access line)(워드라인이라고도 함)을 사용하여 기록되거나 판독될 수 있다. 감지 라인들은 어레이의 컬럼(column)들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있고, 액세스 라인들은 어레이의 로우(row)를 따라 메모리 셀들을 도전성으로 상호 연결할 수 있다. 각 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱(addressing)될 수 있다.
메모리 셀은 휘발성, 반 휘발성 또는 비 휘발성일 수 있다. 비 휘발성 메모리 셀은 전원이 없는 상태에서 장기간 데이터를 저장할 수 있다. 비 휘발성 메모리는 통상적으로 약 10 년 이상의 보존 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소멸되므로 데이터 저장을 유지하기 위해 리프레시/재기록 된다. 휘발성 메모리는 밀리 초 이하의 보존 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀들은 적어도 두 개의 다른 선택 가능 상태들에서 메모리를 유지하거나 저장하도록 구성된다. 바이너리 시스템(binary system)에서, 상태는 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀들은 정보의 두 개 이상의 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 구성 요소의 한 유형이다. 이들 트랜지스터는 그 사이에 반도체 채널 영역을 갖는 한 쌍의 도전성 소스/드레인 영역들을 포함한다. 도전성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 분리된다. 게이트에 적절한 전압을 적용하면 전류가 소스/드레인 영역 중 하나에서 채널 영역을 통해 다른 영역으로 흐를 수 있다. 게이트에서 전압이 제거되면, 전류가 채널 영역을 통해 흐르지 못한다. 전계 효과 트랜지스터는 또한 추가 구조, 예를 들어 게이트 절연체와 도전성 게이트 사이의 게이트 구조의 일부로서 가역적으로 프로그램 가능한 전하 저장 영역을 포함할 수 있다.
플래시 메모리는 메모리의 한 유형이며 최신 컴퓨터 및 디바이스에서 다양한 용도로 사용된다. 예를 들어, 최신 개인용 컴퓨터는 플래시 메모리 칩에 BIOS를 저장할 수 있다. 또 다른 예로, 컴퓨터 및 기타 디바이스에서 솔리드 스테이트 드라이브의 플래시 메모리를 사용하여 기존 하드 드라이브를 대체하는 것이 점점 보편화되고 있다. 또 다른 예로, 플래시 메모리는 제조업체가 표준화된 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드 할 수 있는 기능을 제공할 수 있기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 통합 플래시 메모리의 기본 아키텍처(architecture)일 수 있다. NAND 셀 유닛은 메모리 셀들의 직렬 조합에 직렬로 연결된 적어도 하나의 선택 디바이스를 포함한다(일반적으로 NAND 스트링이라고 하는 직렬 조합 사용). NAND 아키텍처는 가역적으로 프로그래밍 가능한 수직 트랜지스터를 개별적으로 포함하는 수직 적층 메모리 셀들을 포함하는 3 차원 배열로 구성될 수 있다. 제어 또는 다른 회로가 수직으로 적층된 메모리 셀들의 아래에 형성될 수 있다. 다른 휘발성 또는 비 휘발성 메모리 어레이 아키텍처는 또한 트랜지스터를 개별적으로 포함하는 수직으로 적층된 메모리 셀을 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 처리중인 기판의 일부에 대한 개략적인 단면도이다.
도 2 내지 도 21은 본 발명의 일부 실시 예에 따른 처리중인 도 1의 구성의 개략적인 순차적 단면도 및/또는 확대도이다.
본 발명의 실시 예들은 트랜지스터들 및/또는 메모리 셀들의 어레이, 예를 들어 어레이 아래에 주변 제어 회로를 갖는 NAND 또는 다른 메모리 셀들의 어레이(예를 들어, CMOS 언더 어레이)를 형성하는데 사용되는 방법을 포함한다. 본 발명의 실시 예들은 소위 "게이트-라스트(gate-last)" 또는 "교체-게이트(replacement-gate)" 프로세싱, 소위 "게이트 퍼스트(gate first)" 프로세싱, 및 트랜지스터 게이트가 형성될 때와 무관한 이미 존재하거나 미래에 개발되는 다른 프로세싱을 포함한다. 본 발명의 실시 예들은 또한 제조 방법에 독립적인 트랜지스터들 및/또는 메모리 셀들(예를 들어, NAND 또는 기타 메모리 셀들)의 어레이를 포함한다. 제1 예시적인 방법 실시 예는 "게이트 라스트"또는 "교체 게이트" 프로세스로 간주될 수 있는 도 1 내지 도 21을 참조하여 설명된다.
도 1은 트랜지스터들 및/또는 메모리 셀들(아직 도시되지 않음)의 상승 연장 스트링들(elevationally-extending strings)의 어레이(12)를 형성하는 방법의 구조(10)를 도시한다. 구조(10)는 도전성의/도전체/도전하는, 반도체의/반도체/반도전성의, 또는 절연성의/절연체/절연하는(즉, 본원에서 전기적으로) 재료 중 어느 하나 이상을 갖는 베이스 기판(base substrate)(11)을 포함한다. 다양한 재료가 베이스 기판(11) 위에 상승 형성된다. 재료는 도 1에 도시된 재료의 측면, 입면 내부(elevationally inward) 또는 입면 외부(elevationally outward)일 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성 요소는 베이스 기판(11)의 위, 주위 또는 내부에 제공될 수 있다. 메모리 셀들의 상승 연장 스트링들의 어레이(예를 들어, 어레이(12)) 내에서 구성 요소들을 작동시키기 위한 제어 및/또는 기타 주변 회로도 제조될 수 있으며 어레이 또는 서브 어레이 내에 전체적으로 또는 부분적으로 있을 수도 있고 아닐 수도 있다. 또한, 다중 서브 어레이들은 또한 독립적으로, 나란히 또는 다른 방식으로 서로에 대해 제조 및 작동될 수 있다. 이 문서에서 "서브 어레이"는 어레이로 간주될 수도 있다.
기판/구조(10)는 도전성 층(16)을 포함한다. 예시적인 도전성 층(16)은 도전성 재료(19)(예를 들어, WSix와 같은 금속 재료) 위에 도전성 재료(17)(예를 들어, 도전성으로 도핑된 폴리실리콘과 같은 도전성으로 도핑된 반도체 재료)를 포함하는 것으로 도시된다. 도전성 층(16)은 어레이(12) 내에 형성될 트랜지스터들 및/또는 메모리 셀들에 대한 판독 및 기록 액세스를 제어하는 데 사용되는 제어 회로의 일부를 포함할 수 있다(예를 들어, 주변 장치 언더 어레이 회로).
구조(10)는 도전성 층(16) 위에 있는 제1 절연체 층(13), 제1 절연체 층(13) 위에 있는 희생 재료 층(14), 및 희생 재료 층(14) 위에 있는 제2 절연체 층(15)을 포함한다. 일부 실시 예들에서, 제1 절연체 층(13)은 절연성 금속 산화물(31)을 포함하고 제2 절연체 층(15)은, 존재하는 경우, 절연성 금속 산화물(31)과 동일하거나 상이한 조성일 수 있는 절연성 금속 산화물(23)을 포함한다. 이 문서에서 "절연 금속 산화물"의 "금속"은 원소 반금속을 포함하는 원소 금속이다(예를 들어, B, Si, Ge, As, Sb, Te, Po 및 At). 일부 예에는 SiO2, Al2O3, HfO2, ZrO2, 실리케이트, 알루미네이트, HfxZryOz 및 SixAlyOz가 포함된다. 일 실시 예들에서, 절연성 금속 산화물은 다중 원소 금속들을 포함하고, 그러한 일 실시 예에서 원소 금속들 중 하나는 Si이다. 일 실시 예에서, 절연성 금속 산화물의 적어도 대부분은 화학양적이며(stoichiometric), 다른 실시 예에서, 절연성 금속 산화물의 적어도 대부분은 비 화학양적이다. 그럼에도 불구하고, 절연성 금속 산화물은 도전성 금속 산화물 종(예를 들어, RuO2, IrO2 등)을 포함할 수 있지만 그럼에도 불구하고 전체적으로 고려할 때 전체적으로 절연성이다(즉, 20°C에서 1 x 10-10 지멘(siemen)/cm 이하의 전체 조성 고유 전기 전도도를 가짐). 희생 재료 층(14)은 제1 절연체 층(13)의 재료(31)에 대해 선택적으로 그리고 제2 절연체 층(15)의 재료(23)에 대해 선택적으로 식각될 수 있는 희생 재료(21)를 포함한다. 하나의 이상적인 예는 실리콘 질화물이지만, 금속 재료를 포함하는 다른 적절한 재료가 사용될 수 있다. 도전성으로 도핑된 반도체 재료 층(27)은 희생 재료 층(14) 위에 있으며 도전성으로 도핑된 반도체 재료(28)(예를 들어, 도전성으로 도핑된 폴리실리콘)를 포함한다.
기판 구조(10)는 제2 절연체 층(15)(및 존재하는 경우 도전성으로 도핑된 반도체 재료 층(27)) 위에 스택(stack)(18)을 포함한다. 스택(18)은 수직으로 교번하는 절연 층들(20)과 워드라인 층들(22)을 포함하고, 도전성으로 도핑된 반도체 재료 층(27)은 존재할 때 수직방향으로 제2 절연체 층(15)과 가장 낮은 절연 층(20) 사이에 존재한다. 작은 수의 층들(20 및 22)만이 도시되어 있지만, 스택(18)은 수십, 백 또는 그 이상의 층들(20 및 22)을 포함할 수 있다. 주변 및/또는 제어 회로의 일부일 수도 있고 아닐 수도 있는 다른 회로는 도전성 층(16)과 스택(18) 사이에 있을 수 있다. 예를 들어, 이러한 회로의 도전성 재료 및 절연 재료의 수직으로 교번하는 다수의 층들은 워드라인 층들(22)의 최하부 층 및/또는 워드라인 층들(22)의 최상부 층 위에 있을 수 있다. 그럼에도 불구하고, 워드라인 층들(22)은 도전성 재료를 포함하지 않을 수 있고, 절연 층(20)은 절연성 재료를 포함하지 않을 수 있거나 처리의 이 시점에서 절연성이 아닐 수 있다. 예시적인 워드라인 층들(22)은 전체적으로 또는 부분적으로 희생될 수 있는 제1 재료(26)(예를 들어, 실리콘 질화물)를 포함한다. 예시적인 절연 층들(20)은 제1 재료(26)의 조성과 상이한 조성을 갖고 전체적으로 또는 부분적으로 희생될 수 있는 제2 재료(24)(예를 들어, 이산화 규소)를 포함한다. 집합적으로, 스택(18) 및 층들(16, 13, 14, 15 및 27)은 스택(100)으로 간주될 수 있다. 하나의 스택(18) 및/또는 하나의 스택(100) 이상이 기판(11) 위 또는 아래에 스택(18) 및/또는 스택(100)의 위 또는 아래(미도시)일 수 있지만, 하나의 스택(18) 및 하나의 스택(100)만이 도시된다.
도 2 및 도 3을 참조하면, 채널 개구들(25)이 교번하는 층들(20 및 22) 내로 형성된다(예를 들어, 건식 이방성 식각에 의해). 단지 예로서, 채널 개구들(25)은 로우(row)당 네 개의 개구들(25)의 엇갈린 로우의 그룹 또는 컬럼으로 배열되는 것으로 도시된다. 대안적인 기존의 또는 향후 개발된 배치 및 구성을 사용할 수 있다. 예시적인 채널 개구들(25)은 도전성 층(16)으로 들어가는 것으로 도시되며, 일 실시 예에서는 재료(17)를 통과하고 재료(19) 상에서 정지하는 것으로 도시된다.
트랜지스터 채널 재료는 개별 채널 개구부들에 형성되어 절연 층들과 워드라인 층들을 통해 고도로 확장되고 어레이의 개별 메모리 셀은 게이트 영역(예를 들어, 제어 게이트 영역) 및 게이트 영역과 채널 재료 사이에 측 방향으로 메모리 구조를 포함하도록 형성될 수 있다. 이러한 일 실시 예에서, 메모리 구조는 전하 차단 영역, 저장 재료(예를 들어, 전하 저장 재료) 및 절연성 전하 통로 재료를 포함하도록 형성된다. 개별 메모리 셀들의 저장 재료(예를 들어, 도핑되거나 도핑되지 않은 실리콘과 같은 플로팅 게이트 재료 또는 실리콘 질화물, 금속 도트 등과 같은 전하 트래핑 재료)는 각각의 전하 차단 영역들을 따라 상승한다. 절연 전하 통로 재료(예를 들어, 질소 함유 재료[예를 들어, 실리콘 질화물]이 두 개의 절연체 산화물[예를 들어, 이산화 실리콘] 사이에 끼워진 밴드갭 엔지니어링 구조)는 채널 재료와 저장 재료 사이에 측 방향으로 위치한다.
도 4는 전하 차단 재료(30), 저장 재료(32), 및 전하 통로 재료(34)가 절연 층들(20) 및 워드라인 층들(22)을 따라 높이를 따라 개별 채널 개구들(25)에 형성되는 일 실시 예를 도시한다. 트랜지스터 재료들(30, 32 및 34)(예를 들어, 메모리 셀 재료)은 예를 들어, 스택(18) 위에(over) 그리고 개별 채널 개구들(25) 내에 각각의 얇은 층들을 증착한 다음 이러한 후면(back)을 적어도 스택(18)의 최상부 표면으로 평탄화함으로써 형성될 수 있다. 도전성 층(16)을 노출시키기 위해 채널 개구(25)의 베이스로부터 재료들(30, 32, 34)을 제거하기 위해 펀치 식각(punch etching)이 수행될 수 있다(미도시). 채널 재료(36)는 절연 층들(20) 및 워드라인 층들(22)을 따라 높이 방향으로 채널 개구들(25)에 형성된다. 예시적인 채널 재료(36)은 하나 이상의 실리콘, 게르마늄 및 소위 III/V 반도체 재료(예를 들어, GaAs, InP, GaP 및 GaN)와 같은 적절하게 도핑된 결정질 반도체 재료를 포함한다. 재료들(30, 32, 34 및 36)의 각각에 대한 예시적인 두께는 25 내지 100 옹스트롬(Angstrom)이다. 채널 개구(25)는 방사상 중심 고체 유전체 재료(38)(예를 들어, 스핀 온-유전체, 이산화 실리콘 및/또는 실리콘 질화물)를 포함하는 것으로 도시된다. 대안적으로, 그리고 단지 예로서, 채널 개구들(25) 내의 방사상 중심 부분은 공극 공간(들)(미도시)을 포함하고 및/또는 고체 재료(미도시)가 없을 수 있다. 그럼에도 불구하고, 도시된 바와 같이 일 실시 예에서, 채널 재료(36)는 도전성 층(16) 내로 형성되고 도전성 층(16) 내의 임의의 도전성 재료에 직접적으로 닿지 않는 바닥(33)을 갖는다. 일 실시 예에서, 채널 재료(36)는 도전성으로 도핑된 반도체 재료 층(27)을 통해 형성된다.
도 5 및 6을 참조하면, 수평으로 연장된 트렌치들(40)이 스택(18)을 통해 희생 재료 층(14)으로 형성된다(예를 들어, 이방성 식각에 의해). 일 실시 예에서, 수평으로 연장된 트렌치들(40)은 제1 절연체 층(13)의 바닥(41) 위에 있는 각각의 바닥(39)을 갖는다. 이러한 일 실시 예에서, 수평으로 연장된 트렌치들(40)의 바닥들(39)은 제1 절연체 층(13)의 상부(42) 위에 있고, 이러한 후자의 일 실시 예에서, 수평으로 연장된 트렌치들(40)의 바닥들(39)은 희생 재료 층(14)의 상부(43) 아래에 있다.
도 7을 참조하면, 일 실시 예에서, 희생 측벽 라이너(sacrificial sidewall liner)(44)(예를 들어, 도핑 또는 도핑되지 않은 폴리실리콘)가 수평으로 연장된 트렌치들(40)에 형성된다. 이는 도전성으로 도핑된 반도체 재료 층(27)의 도전성으로 도핑된 반도체 재료(28)의 조성과 동일한 조성일 수 있다. 이러한 라이너(44)는 예를 들어 제공될 수 있으며, 여기서 재료(26)는 희생적이고 희생 재료(21)(예를 들어, 실리콘 질화물)의 조성과 동일한 조성을 포함한다. 희생 재료 층(14)의 희생 재료(21)을 노출시키기 위해, 트렌치(40)의 바닥(39)을 완전히 가로 질러 연장되는 라이너(44)를 제거하기 위해, 예를 들어 도시된 바와 같이 이러한 것은 펀치 식각될 수 있다.
도 8을 참조하면, 희생 재료(21)(미도시)는 제1 절연체 층(13)의 재료(31)에 대해 선택적으로 그리고 제2 절연체 층(15)의 재료(23)에 대해 선택적으로 수평으로 길게 연장된 트렌치들(40)를 통해 식각된다(예를 들어, 습식 식각을 통해, 예를 들어 희생 재료가 실리콘 질화물을 포함하는 경우 H3PO4를 사용하여). 이는 공극 공간(35)을 형성한다. 희생 측벽 라이너(44)의 두께는 존재하는 경우 예를 들어 도시된 바와 같이 감소될 수 있다.
희생 재료 층의 채널의 측 방향 외부 측벽이 궁극적으로 노출된다. 이는 확대된 도 9 내지 도 12와 관련하여 예로서만 도시된다. 도 9는 도 8의 일부의 확대도이고, 도 10 내지 도 12는 이에 대한 연속적인 후속 처리를 도시한다.
도 10을 참조하면, 희생 재료 층(14)의 재료(30)는 재료(32)를 노출시키기 위해 식각된다(예를 들어, 재료(30)가 이산화 규소를 포함하는 경우 100:1[부피 기준] 희석 HF 사용하여). 이는 희생 재료 층(14)에 대해 재료(30)를 상향 및 하향(미도시)으로 식각할 수 있다.
도 11은 재료(34)를 노출시키기 위한 희생 재료 층(14)에 있는 재료(32)의 식각을 도시하며, 예를 들어 그것의 상향 및 하향 식각이 또한 발생한다. 예를 들어, 재료(32)가 실리콘 질화물을 포함하는 경우, 이러한 식각은 적어도 그의 측 방향 최 외곽 부분이 실리콘 이산화물을 포함하는 재료(34)에 대해 선택적으로 H3PO4 또는 1000:1(부피 기준) 초 희석 HF를 사용함으로써 발생할 수 있다.
도 12는 예를 들어 재료(34)가 이산화 규소를 포함하는 경우 100:1 희석 HF를 사용하여 및/또는 또한 예를 들어 재료(34)가 실리콘 질화물을 포함하는 경우 H3PO4를 사용하여 채널 재료(36)에 대해 선택적으로 노출된 재료(34)의 후속 식각의 예를 보여준다. 이는 희생 재료 층(14)에서 채널 재료(36)의 측 방향 외측 측벽(45)의 노출을 초래한다. 재료들(30 및/또는 34)는 도시된 바와 같이 상향 및 하향으로 식각될 수 있다.
도 13 및 도 14를 참조하면, 도전성 재료(46)가 트렌치들(40) 내에 그리고 희생 재료 층(14) 내에 형성되어, 희생 재료 층(14)에서 채널 재료(36)의 측 방향 외측 측벽(45)에 직접 대향하는 도전성 구조(51)가 형성된다. 도전성 구조(51)는 제1 절연체 층(13)을 통해 연장되고 채널 재료(36)를 도전성 층(16)에 직접 전기적으로 결합한다. 일 실시 예에서, 도전성 재료(46)는 재료들(28 및 17) 중 하나 또는 둘 모두와 동일한 조성을 갖는다(예를 들어, 도전성으로 도핑된 폴리실리콘과 같은 도전성으로 도핑된 반도체 재료). 이는 또한 일 실시 예에서 희생 측벽 라이너(44)가 존재하는 경우 동일한 조성일 수 있다. 그럼에도 불구하고 도시된 바와 같은 일 실시 예에서, 도전성 구조(51)는 고리(annulus)(47)를 포함한다(도 13). 또한 그럼에도 불구하고, 도시된 바와 같이 일 실시 예에서 도전성 구조(51)는 도전성으로 도핑된 반도체 재료 층(27)에 있는 (a) 채널 재료(36)와 도전성으로 도핑된 반도체 재료 층(27)의 (b) 도전성으로 도핑된 반도체 재료(28) 사이에서 측 방향으로 도전성으로 도핑된 반도체 재료 층(27)에 있을 수 있다. 일 실시 예에서, 도전성으로 도핑된 반도체 재료(28)에 있는 전도도-증가 도펀트(conductivity-increasing dopant)는 도전성 구조(51)를 통해 채널 재료(36) 내로 측 방향으로 확산되고(예를 들어, 전용 어닐링 단계(anneal step) 또는 공정의 고유한 열 처리에 의해), 도전성으로 도핑된 반도체 재료 층(27) 위(그리고 아마도 아래)에 있는 채널 재료(36) 내로 상향으로 확산된다. 이러한 일 실시 예에서, 도전성 구조(51)는 그러한 확산 작용 전후에 전도도-증가 도펀트를 포함하는 도전성으로 도핑된 반도체 재료(예를 들어, 46)를 포함한다.
도 15를 참조하면, 도전성 재료(46)(미도시) 및 희생 측벽 라이너(44)(미도시)는 존재할 때 예를 들어 도시된 바와 같이 적어도 도전성으로 도핑된 반도체 재료 층(27)(존재하는 경우) 아래까지 트렌치들(40)를 통해 제거된다.
도 16을 참조하면, 워드라인 층들(22)의 제1 재료(26)(미도시)가 제2 재료(24)에 대해 선택적으로 식각된다(예를 들어, 재료(26)가 질화규소이고 재료(24)가 이산화 규소인 경우 액체 또는 증기 H3PO4 또는 1000:1[부피 기준] 초 희석 HF를 1 차 식각제로 사용하여).
도 17을 참조하면, 도전성 재료(48)가 트렌치들(40)를 통해 워드라인 층들(22) 내로 형성되고 이는 형성될 개별 워드라인들의 도전성 재료를 포함할 것이다. 하나의 예시적인 실시 예에서, 도전성 재료(48)는 1 차 증착된 등각(conformal) 티타늄 질화물 라이너(미도시)에 이어 다른 조성 금속 재료(예를 들어, 원소 텅스텐)의 증착을 포함한다.
도 18 내지 도 20을 참조하면, 도전성 재료(48)가 개별 트렌치들(40)로부터 제거된다. 이는 워드라인(29) 및 개별 트랜지스터들 및/또는 메모리 셀들(56)의 높이 연장되는 스트링(49)의 형성을 초래한다. 트랜지스터들 및/또는 메모리 셀들(56)의 대략적인 위치는 도 20에서 브래킷(bracket)으로 표시되고 일부는 도 18 및 19에서 점선 윤곽선으로 표시되며, 트랜지스터들 및/또는 메모리 셀들(56)은 도시된 예에서 본질적으로 링형 또는 환형이다. 도전성 재료(48)는 개별 트랜지스터들 및/또는 메모리 셀들(56)의 제어 게이트 영역(52)에 대응하는 단자 단부들(50)(도 20)를 갖는 것으로 간주될 수 있다. 도시 된 실시 예에서 제어 게이트 영역들(52)은 개별 워드라인들(29)의 개별 부분들을 포함한다. 재료들(30, 32, 34)는 제어 게이트 영역(52)과 채널 재료(36) 사이에 측 방향으로 있는 메모리 구조(65)로서 고려될 수 있다.
전하 차단 영역(예를 들어, 전하 차단 재료(30))은 저장 재료(32)와 개별 제어 게이트 영역(52) 사이에 있다. 전하 블록은 메모리 셀에서 다음과 같은 기능을 가질 수 있다: 프로그램 모드에서, 전하 블록은 전하 캐리어가 저장 재료(예를 들어, 플로팅 게이트 재료, 전하 트래핑 재료 등)에서 제어 게이트를 향해 지나가는 것을 방지할 수 있고, 소거 모드(erase mode)에서 전하 블록은 전하 캐리어가 제어 게이트에서 저장 재료로 흐르는 것을 방지할 수 있다. 따라서, 전하 블록은 제어 게이트 영역과 개별 메모리 셀들의 저장 재료 사이의 전하 이동을 차단하는 기능을 할 수 있다. 도시된 바와 같은 예시적인 전하 차단 영역은 절연체 재료(30)를 포함한다. 추가 예로서, 전하 차단 영역은 이러한 저장 재료가 절연성인 저장 재료(예를 들어, 재료(32))의 측 방향(예를 들어, 방사상) 외부 부분을 포함할 수 있다(예를 들어, 절연 저장 재료(32)와 도전성 재료(48) 사이에 다른 구성 재료가 없는 경우). 그럼에도 불구하고, 추가적인 예로서, 저장 재료와 제어 게이트의 도전성 재료의 인터페이스는 임의의 별도의 조성-절연체 재료(30)가 없을 때 전하 차단 영역으로서 기능하기에 충분할 수 있다. 또한, 절연체 재료(30)와 결합된 재료(30)(존재하는 경우)와 도전성 재료(48)의 인터페이스는 함께 전하 차단 영역으로서 기능할 수 있고, 대안적으로 또는 추가적으로 절연성 저장 재료(예를 들어, 실리콘 질화물 재료(32))의 측 방향 외부 영역으로서 기능할 수 있다. 예시적인 재료(30)는 실리콘 하프늄 산화물 및 실리콘 이산화물 중 하나 이상이다.
도 21을 참조하면, 재료(57)(도핑되지 않은 폴리실리콘과 같은 유전체 및/또는 실리콘 함유)가 개별 트렌치들(40)에 형성된다.
일 실시 예에서 그리고 위에서 설명된 바와 같이, 워드라인 층들(22)은 희생 재료(26)를 포함하고, 방법은 도전성 구조(51)를 형성한 후에 워드라인 층들(22)의 희생 재료(26)를 도전성 워드라인 재료(48)로 대체하는 단계를 포함한다. 그러한 일 실시 예에서, 희생 측벽 라이너(44)가 트렌치들(40)에 형성되고, 희생 측벽 라이너(44)는 희생 재료 층(14)에서 희생 재료(21)의 식각 후에 제거되고, 이러한 일 실시 예에서 도전성 구조(51)를 형성 한 후에 제거된다.
다른 실시 예들과 관련하여 본원에 도시 및/또는 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)은 전술한 실시 예와 관련하여 사용될 수 있다.
본 발명의 실시 예들은 제조 방법과 독립적인 메모리 어레이를 포함한다. 그럼에도 불구하고, 이러한 메모리 어레이는 방법 실시 예들에서 본원에 설명된 속성들 중 임의의 것을 가질 수 있다. 마찬가지로, 전술한 방법 실시 예들은 디바이스 실시 예들과 관련하여 설명된 속성들 중 임의의 것을 통합하고 형성할 수 있다.
일 실시 예에서, 메모리 어레이(예를 들어, 12)는 도전성 층(예를 들어, 16), 도전성 층 위의 절연체 층(예를 들어, 13) 및 도전체 계층(예를 들어, 도 21의 14)을 포함하는 수직 스택(예를 들어, 100)을 포함한다. 수직 스택은 도전체 층 위의 수직으로 교번하는 절연 층들(예를 들어, 20) 및 워드라인 층들(예를 들어, 22)을 포함한다. 워드라인 층들은 개별 메모리 셀들(예를 들어, 56)의 게이트 영역들(예를 들어, 52)을 포함한다. 게이트 라인들은 개별적으로 워드라인 층들의 개별의 워드라인(예를 들의 29)의 일부를 포함한다. 채널 재료(예를 들어, 36)는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 개별 메모리 셀들은 게이트 영역과 채널 재료 사이에 메모리 구조(예를 들어, 65)를 포함한다. 메모리 구조는 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역(예를 들어, 30), 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역(예를 들어, 32), 및 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료(예를 들어, 34)를 포함한다. 도전성 구조(51)는 절연체 층을 통해 연장되고 채널 재료를 도전성 층에 직접 전기적으로 결합한다. 일 실시 예에서, 메모리 어레이는 절연 층들 및 워드라인 층들을 통해 상승 연장되는 수평으로 연장된 절연체 구조들(예를 들어, 57)를 포함하고, 이러한 구조들은 워드라인 층들의 개별의 개별 워드라인들을 측 방향으로 분리한다. 수평으로 연장된 절연체 구조들은 절연체 층의 바닥(예를 들어, 41) 위에 있는 바닥(예를 들어, 도 21의 39)을 개별적으로 갖는다. 이러한 일 실시 예에서, 수평으로 연장된 구조들의 바닥들은 절연체 층의 상부(예를 들어, 42) 위에 있으며, 이러한 후자의 일 실시 예에서 도전체 층의 상부(예를 들어, 도 21의 43) 아래에 있다. 일 실시 예에서, 다른 절연체 층(예를 들어, 15)은 도전체 층 위에 있고 도전성으로 도핑된 반도체 재료 층(예를 들어, 27) 아래에 있다. 일 실시 예에서, 메모리 어레이는 NAND를 포함한다. 다른 실시 예와 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
일 실시 예에서, 메모리 어레이(예를 들어, 12)는 도전성 층(예를 들어, 16), 도전성 층 위의 절연체 층(예를 들어, 13) 및 도전체 층(예를 들어, 도 21의 14)을 포함하는 수직 스택(예를 들어, 100)을 포함한다. 수직 스택은 도전체 층 위의 수직으로 교번하는 절연 층들(예를 들어, 20) 및 워드라인 층들(예를 들어, 22)을 포함한다. 워드라인 층들은 개별 메모리 셀들(예를 들어, 56)의 게이트 영역들(예를 들어, 52)을 포함한다. 게이트 라인들은 개별적으로 워드라인 층들의 개별의 워드라인(예를 들어, 29)의 일부를 포함한다. 채널 재료(예를 들어, 36)는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 개별 메모리 셀들은 게이트 영역과 채널 재료 사이에 메모리 구조(예를 들어, 65)를 포함한다. 메모리 구조는 게이트 영역들의 개별의 측 방향 내부에 있는 전하 차단 영역(예를 들어, 30), 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역(예를 들어, 32), 및 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료(예를 들어, 34)를 포함한다. 도전성 구조(예를 들어, 51)는 채널 재료를 도전성 층에 직접 전기적으로 결합한다. 수평으로 연장된 절연체 구조(예를 들어, 57)는 절연 층들과 워드라인 층들을 통해 상승 연장되고 측 방향으로 워드라인들의 개별을 분리하고 절연체 층의 바닥(예를 들어, 41) 위에 있는 바닥(예를 들어, 39)을 개별적으로 갖는다. 다른 실시 예와 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
본 발명의 실시 예는 도전성 층(예를 들어, 16), 도전성 층 위의 제1 절연체 층(예를 들어, 13), 절연체 계층 위의 도전체 층(예를 들어, 도 21의 14), 도전성 층 위의 제2 절연체 층(예를 들어, 15), 및 제2 절연체 층 위의 도전성으로 도핑된 반도체 재료 층(예를 들어, 27)을 포함하는 수직 스택(예를 들어, 100)을 포함하는 메모리 어레이(예를 들어, 12)를 포함한다. 수직으로 교번하는 절연 층들(예를 들어, 20) 및 워드라인 층들(예를 들어, 22)은 도전성으로 도핑된 반도체 재료 층 위에 있다. 워드라인들은 개별 메모리 셀들(예를 들어, 56)의 게이트 영역들(예를 들어, 52)을 포함한다. 게이트 영역들의 개별은 워드라인 층들의 개별의 워드라인(예를 들어, 29)의 일부를 포함한다. 채널 재료(예를 들어, 36)는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이에 메모리 구조(예를 들어, 65)를 포함한다. 메모리 구조는 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역(예를 들어, 30), 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역(예를 들어, 32), 및 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료(예를 들어, 34)를 포함한다. 도전성 구조(예를 들어, 51)는 도전성으로 도핑된 반도체 재료 층, 제2 절연체 층, 도전체 층 및 제1 절연체 층을 통해 연장된다. 도전성 구조는 채널 재료를 도전성 층에 직접 전기적으로 결합하고 도전성 층의 측벽에 직접 대향하는 측벽(예를 들어, 45)을 포함한다. 다른 실시 예와 관련하여 본원에 도시 및/또는 설명 된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
상기 처리(들) 또는 구성(들)은 하부 베이스 기판의 일부로서 또는 그 위의 그러한 구성 요소들의 단일 스택 또는 단일 데크로서 또는 그 내에 형성된 구성 요소들의 어레이에 상대적인 것으로 간주될 수 있다(단, 단일 스택/데크에는 여러 층들이 있을 수 있음). 어레이 내에서 이러한 구성 요소들을 작동 또는 액세스하기 위한 제어 및/또는 기타 주변 회로는 완성된 구성의 일부로서 어디에나 형성될 수 있으며, 일부 실시 예에서는 어레이 아래에 있을 수 있다(예를 들어, CMOS 언더 어레이). 그럼에도 불구하고, 하나 이상의 추가의 그러한 스택(들)/데크(들)가 도면에 도시되거나 위에서 설명된 것 위 및/또는 아래에 제공되거나 제조될 수 있다. 또한, 구성 요소의 어레이(들)는 서로 다른 스택/데크에서 서로 동일하거나 서로 다를 수 있다. 개재 구조는 바로 수직으로 인접한 스택/데크(예를 들어, 추가 회로 및/또는 유전체 층) 사이에 제공될 수 있다. 또한, 상이한 스택들/데크들이 서로에 대해 전기적으로 결합될 수 있다. 다중 스택들/데크들은 개별적으로 그리고 순차적으로 제조될 수 있거나(예를 들어, 서로 위에), 둘 이상의 스택들/데크들이 본질적으로 동시에 제조될 수 있다.
위에서 논의된 어셈블리들 및 구조들은 집적 회로/회로에 사용될 수 있으며 전자 시스템에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어 메모리 모듈, 디바이스 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈 및 어플리케이션 특정 모듈에 사용될 수 있으며, 다중 계층, 다중 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 하나 일 수 있다.
이 문서에서는 달리 명시되지 않는 한 "상승(elevational)", "높은", "위쪽", "아래쪽", "상부", "최상부(atop)", "바닥", "위의", "아래의", "아래쪽", "위", "위" 및 "아래"는 일반적으로 수직 방향을 참조한다. "수평"은 주 기판 표면을 따르는 일반적인 방향을 말하며(즉, 10도 이내), 제조 중에 기판이 처리되는 기준일 수 있으며, 수직은 일반적으로 이에 직교하는 방향이다. "정확히 수평한"에 대한 언급은 주 기판 표면을 따르는 방향이며(즉, 각도 없음) 제조 중에 기판이 처리되는 방향일 수 있다. 또한, 본원에서 사용되는 "수직" 및 "수평"은 일반적으로 서로에 대해 수직이고 3 차원 공간에서 기판의 배향과 무관하다. 추가적으로, "상승 연장"및 "고도 연장"은 정확히 수평으로부터 45° 이상 기울어진 방향을 의미한다. 또한, 전계 효과 트랜지스터에 대해 "상승 연장", "연장 상승", "연장 수평", "수평 연장" 등은 소스/드레인 영역들 사이에서 전류가 흐르는 트랜지스터의 채널 길이 방향과 관련이 있다. 바이폴라 접합 트랜지스터의 경우 "연장 연장" "상승 연장", "연장 수평", "수평 연장" 등은 이미터와 컬렉터 사이에서 전류가 흐르는 기본 길이의 방향과 관련이 있다. 일부 실시 예들에서, 상승 연장되는 임의의 구성 요소, 특징 및/또는 영역은 수직으로 또는 수직의 10° 이내로 연장된다.
또한, "바로 위", "바로 아래" 및 "바로 아래"는 서로에 대해 언급된 두 영역들/재료들/구성 요소들의 적어도 일부 측 방향 중첩(즉, 수평)을 필요로 한다. 또한 앞에 "직접"이 없는 "위"를 사용하려면 다른 위에 있는 명시된 영역/재료/구성 요소의 일부가 다른 것보다 높이가 바깥쪽에 있어야 한다(즉, 명시된 두 영역들/재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관). 유사하게, "직접"이 앞에 없는 "아래" 및 "하부"의 사용은 다른 아래/하부에 있는 언급된 영역/재료/구성 요소의 일부가 다른 것의 높이 안쪽에 있어야만 요구한다(즉, 명시된 두 영역들/재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관).
본원에 설명된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 이와 상관없이 그러한 위에 놓인 임의의 재료에 걸쳐 연속적이거나 불연속적일 수 있다. 하나 이상의 예시적 조성물(들)이 임의의 재료에 대해 제공되는 경우, 그 재료는 이러한 하나 이상의 조성물(들)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 원자 층 증착, 화학 기상 증착, 물리적 증착, 에피택셜 성장, 확산 도핑 및 이온 주입과 함께 임의의 적합한 기존 또는 미래 개발 기술을 사용하여 형성될 수 있다.
추가적으로, "두께"는 그 자체로(앞의 형용사 없음) 주어진 재료 또는 영역을 통과하는 평균 직선 거리로, 조성이 다른 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 정의된다. 추가로, 본원에 설명된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 가변 두께의 경우, 두께는 달리 표시되지 않는 한 평균 두께를 나타내며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 약간의 최소 두께와 약간의 최대 두께를 갖는다. 본원에서 사용된 바와 같이, "다른 조성물"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접적으로 대항할 수 있는 두 개의 언급된 재료들 또는 영역들의 부분만이 화학적 및/또는 물리적으로 상이 할 것을 요구한다. 명시된 두 재료들 또는 영역들이 서로 직접적으로 대항하지 않는 경우 "다른 조성"은 두 개의 언급된 재료들 또는 서로 가장 가까운 영역들의 부분이 그러한 재료 또는 영역이 균질하지 않은 경우 화학적으로 및/또는 물리적으로 다를 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 약간의 물리적 접촉 접촉이 있을 때 서로 "직접적으로 대항"한다. 대조적으로, "직접"이 앞에 없는 "위의", "상의", "인접한", "따라" 및 "대항하는"은 "직접 대항하는"뿐만 아니라 중간 재료(들), 영역(들), 또는 구조(들)가 서로에 대해 언급된 재료, 영역 또는 구조의 물리적 접촉이 없는 접촉을 초래한다.
본원에서, 정상 작동시 전류가 한 쪽에서 다른쪽으로 연속적으로 흐를 수 있고, 충분히 생성될 때 주로 아원자 양전하 및/또는 음전하의 이동에 의해 그렇게 할 수 있을 때 영역-재료-구성 요소들은 서로에 대해 "전기적으로 결합"된다. 다른 전자 구성 요소는 영역-재료-구성 요소들 사이에 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-구성 요소들이 "직접 전기적으로 결합된" 것으로 언급될 때, 직접 전기적으로 결합된 영역-재료-구성 요소들 사이에는 개입하는 전자 구성 요소가 없다(예를 들어, 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등 없음).
본원에서 도전성/도전체/도전성 재료 중 임의의 조성물은 금속 재료 및/또는 도전성으로 도핑된 반도체/반도체/반도체 재료일 수 있다. "금속 재료"는 원소 금속, 둘 이상의 원소 금속들의 임의의 혼합물 또는 합금, 및 임의의 하나 이상의 도전성 금속 화합물(들)의 임의의 하나 또는 조합이다.
본원에서, 식각, 식각하는, 제거하는, 제거, 증착하는, 형성하는 및/또는 형성에 대한 "선택적"은 적어도 2:1의 비율로 작용하는 또 다른 명시된 재료(들)에 비해 하나의 명시된 재료의 그러한 행위이다. 또한, 선택적으로 증착, 선택적으로 성장 또는 선택적으로 형성은 적어도 처음 75 옹스트롬의 증착, 성장 또는 형성 동안 부피 기준으로 2:1 이상의 비율로 다른 언급된 재료 또는 재료들에 비해 하나의 재료를 증착, 성장 또는 형성하는 것이다.
달리 명시되지 않는 한, 본원에서 "또는"의 사용은 둘 중 하나 및 둘 모두를 포함한다.
결론
일부 실시 예들에서, 메모리 어레이를 형성하는데 사용되는 방법은 도전성 층을 포함하는 기판, 도전성 층 위의 제1 절연체 층, 제1 절연체 층 위의 희생 재료 층, 및 희생 재료 층 위의 제2 절연체 층을 형성하는 단계를 포함한다. 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 스택이 제2 절연체 층 위에 형성된다. 채널 재료는 절연 층들과 워드라인 층들을 통해 형성된다. 수평으로 연장된 트렌치들은 스택을 통해 희생 재료 층까지 형성된다. 희생 재료는 제1 절연체 층의 재료에 대해 선택적으로 그리고 제2 절연체 층의 재료에 대해 선택적으로 수평으로 연장된 트렌치들을 통해 식각된다. 채널 재료의 측 방향 외부 측벽은 희생 재료 층에서 노출된다. 도전성 구조는 희생 재료 층의 채널 재료의 측 방향 외측 측벽에 대해 직접 형성된다. 도전성 구조는 제1 절연체 층을 통해 연장되고 채널 재료를 도전성 층에 직접 전기적으로 결합한다.
일부 실시 예들에서, 메모리 어레이를 형성하는데 사용되는 방법은 도전성 층을 포함하는 기판, 도전성 층 위의 절연성 금속 산화물을 포함하는 제1 절연체 층, 제1 절연체 층 위의 실리콘 질화물 층, 및 실리콘 질화물 층 위의 절연성 금속 산화물을 포함하는 제2 절연체 층을 형성하는 단계를 포함한다. 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 스택이 제2 절연체 금속 산화물 층 위에 형성된다. 채널 재료는 절연 층들과 워드라인 층들을 통해 그리고 도전성 층으로 형성된다. 수평으로 연장된 트렌치들은 스택을 통해 실리콘 질화물 층까지 형성된다. 실리콘 질화물 층은 제1 절연체 층의 절연성 금속 산화물 및 제2 절연체 층의 절연성 금속 산화물에 대해 선택적으로 수평으로 연장된 트렌치들을 통해 습식 식각된다. 채널 재료의 측 방향 외측 측벽은 희생 재료 층에서 노출된다. 도전성 구조는 희생 재료 층의 채널 재료의 측 방향 외측 측벽에 대해 직접 형성된다. 도전성 구조는 제1 절연체 층을 통해 연장되고 채널 재료를 도전성 층에 직접 전기적으로 결합한다.
일부 실시 예들에서, 메모리 어레이는 도전성 층, 도전성 층 위의 절연체 층, 절연체 계층 위의 도전체 층 및 도전체 층 위의 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 게이트 영역들은 개별의 워드라인 층들의 개별의 워드라인의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이의 메모리 구조를 포함한다. 메모리 구조는 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역, 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역, 및 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료를 포함한다. 도전성 구조는 절연체 층을 통해 연장되고 채널 재료를 도전성 층에 직접 전기적으로 결합한다.
일부 실시 예에서, 메모리 어레이는 도전성 층, 도전성 층 위의 절연체 층, 절연체 층 위의 도전체 층, 및 도전체 층 위의 수직으로 교번하는 절연 계들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 게이트 영역들의 개별은 워드라인 층들의 개별의 워드라인의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이의 메모리 구조를 포함한다. 메모리 구조는 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역, 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역, 및 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료를 포함한다. 도전성 구조는 채널 재료를 도전성 층에 직접 전기적으로 결합한다. 수평으로 연장된 절연체 구조는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 수평으로 연장된 절연체 구조는 워드라인들의 개별을 측 방향으로 분리하고 개별적으로 절연체 층의 바닥 위에 있는 바닥을 갖는다.
일부 실시 예들에서, 메모리 어레이는 도전성 층, 도전성 층 위의 제1 절연체 층, 절연체 층 위의 도전체 층, 도전성 층 위의 제2 절연체 층, 제2 절연체 층 위의 도전성으로 도핑된 반도체 재료 층, 및 도전성으로 도핑된 반도체 재료 층 위의 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역을 포함한다. 게이트 영역들의 개별은 워드라인 층들의 개별의 워드라인의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 통해 상승 연장된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이의 메모리 구조를 포함한다. 메모리 구조는 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역, 전하 차단 영역들의 측 방향 내부에 있는 저장 영역, 및 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료를 포함한다. 도전성 구조는 도전성으로 도핑된 반도체 재료 층, 제2 절연체 층, 도전체 층 및 제1 절연체 층을 통해 연장된다. 도전성 구조는 채널 재료를 도전성 층에 직접 전기적으로 결합하고 도전성 층의 측벽에 직접 대향하는 측벽을 포함한다.

Claims (45)

  1. 메모리 어레이(memory array)를 형성하는 데 사용되는 방법에 있어서,
    도전성 층(conductive tier)을 포함하는 기판, 상기 도전성 층 위의 제1 절연체 층(insulator tier), 상기 제1 절연체 층 위의 희생 재료 층(sacrificial material tier), 상기 희생 재료 층 위의 제2 절연체 층, 및 상기 제2 절연체 층 위의 수직으로 교번하는(vertically alternating) 절연 층들 및 워드라인(wordline) 층들을 포함하는 스택(stack)을 형성하는 단계;
    상기 절연 층들 및 상기 워드라인 층들을 통해 채널 재료(channel material)를 형성하는 단계;
    상기 스택을 통해 상기 희생 재료 층까지 수평으로 연장된 트렌치(horizontally-elongated trench)들을 형성하는 단계;
    상기 수평으로 연장된 트렌치들을 통해 상기 희생 재료를 상기 제1 절연체 층의 재료에 대해 선택적으로 그리고 상기 제2 절연체 층의 재료에 대해 선택적으로 식각하고, 상기 희생 재료 층의 상기 채널 재료의 측 방향 외측 측벽을 노출시키는 단계; 및
    상기 희생 재료 층의 상기 채널 재료의 상기 측 방향 외측 측벽에 대해 직접 도전성 구조를 형성하는 단계를 포함하고, 상기 도전성 구조는 상기 제1 절연체 층을 통해 연장되고 상기 채널 재료를 전상기 도성 층에 직접 전기적으로 결합하는, 방법.
  2. 제1항에 있어서, 상기 제1 절연체 층의 재료 및 상기 제2 절연체 층의 재료는 서로에 대해 동일한 조성을 갖는, 방법.
  3. 제1항에 있어서, 상기 워드라인 층들은 희생 재료를 포함하고, 상기 도전성 구조를 형성한 후에 상기 워드라인 층들의 상기 희생 재료를 도전성 워드라인 재료로 대체하는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 식각 전에 상기 수평으로 연장된 트렌치들에 희생 측벽 라이너(sacrificial sidewall liner)를 형성하고 상기 식각 후에 상기 희생 측벽 라이너를 제거하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 희생 측벽 라이너는 상기 도전성 구조를 형성 한 후에 제거되는, 방법.
  6. 제1항에 있어서, 상기 채널 재료를 상기 도전성 층으로 형성하는 단계를 포함하고, 상기 채널 재료는 상기 도전성 층의 임의의 도전성 재료에 직접적으로 접촉하지 않는 바닥을 갖는, 방법.
  7. 제1항에 있어서, 상기 제2 절연체 층과 상기 절연 층들의 최하위 층 사이에 수직으로 있는 도전성으로 도핑된 반도체 재료 층을 형성하는 단계를 포함하고, 상기 채널 재료는 상기 도전성으로 도핑된 반도체 재료 층을 통해 형성되고, 상기 도전성 구조는 (a) 상기 도전성으로 도핑된 반도체 재료 층에 있는 상기 채널 재료와 (b) 상기 도전성으로 도핑된 반도체 재료 층의 도전성으로 도핑된 반도체 재료 사이의 측 방향으로 상기 도전성으로 도핑된 반도체 재료 층에 있는, 방법.
  8. 제7항에 있어서, 상기 도전성으로 도핑된 반도체 재료에 있는 상기 전도도 증가 도펀트(conductivity increasing dopant)를 측 방향으로 상기 도전성 구조를 통해 상기 채널 재료 내로 그리고 상향으로 상기 도전성으로 도핑된 반도체 재료 층 위에 있는 상기 채널 재료 내로 확산시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 도전성 구조는 상기 확산 전후에 상기 전도도 증가 도펀트를 포함하는 도전성으로 도핑된 반도체 재료를 포함하는, 방법.
  10. 제7항에 있어서, 상기 식각 전에 상기 수평으로 연장된 트렌치들에 희생 측벽 라이너(sacrificial sidewall liner)를 형성하고 상기 식각 후에 상기 희생 측벽 라이너를 제거하는 단계를 포함하고, 상기 희생 라인은 상기 도전성으로 도핑된 반도체 재료 층의 상기 도전성으로 도핑된 반도체 재료와 동일한 조성을 갖는, 방법.
  11. 제1항에 있어서, 상기 수평으로 연장된 트렌치들은 상기 제1 절연체 층의 바닥 위에 있는 각각의 바닥들을 갖는, 방법.
  12. 제11항에 있어서, 상기 수평으로 연장된 트렌치들의 바닥들은 상기 제1 절연체 층의 상부 위에 있는, 방법.
  13. 제12항에 있어서, 상기 수평으로 연장된 트렌치들의 바닥들은 상기 희생 재료 층의 상부 아래에 있는, 방법.
  14. 제1항에 있어서, 상기 도전성 구조는 고리(annulus)를 포함하는, 방법.
  15. 제1항에 있어서, 어레이 회로 아래에 CMOS를 형성하는 단계를 포함하는, 방법.
  16. 메모리 어레이를 형성하는데 사용되는 방법에 있어서,
    도전성 층을 포함하는 기판, 상기 도전성 층 위의 절연성 금속 산화물을 포함하는 제1 절연체 층, 상기 제1 절연체 층 위의 실리콘 질화물 층, 상기 실리콘 질화물 층 위의 상기 절연성 금속 산화물을 포함하는 제2 절연체 층, 및 상기 제2 절연체 금속 산화물 층 위의 수직으로 교번하는(vertically alternating) 절연 층들 및 워드라인 층들을 포함하는 스택을 형성하는 단계;
    상기 절연 층들 및 상기 워드라인 층들을 통해 상기 도전성 층 내로 채널 재료를 형성하는 단계;
    상기 스택을 통해 상기 실리콘 질화물 층까지 수평으로 연장되는 트렌치들을 형성하는 단계;
    상기 제1 절연체 층의 상기 절연성 금속 산화물 및 상기 제2 절연체 층의 상기 절연성 금속 산화물에 대해 선택적으로 상기 수평으로 연장되는 트렌치들을 통해 상기 실리콘 질화물 층을 습식 식각하고, 상기 희생 재료 층의 상기 채널 재료의 측 방향 외측 측벽을 노출시키는 단계; 및
    상기 희생 재료 층의 상기 채널 재료의 상기 측 방향 외측 측벽에 대해 직접 도전성 구조를 형성하는 단계를 포함하고, 상기 도전성 구조는 상기 제1 절연체 층을 통해 연장되고 상기 채널 재료를 상기 도전성 층에 직접 전기적으로 결합시키는, 방법.
  17. 제16항에 있어서, 상기 절연성 금속 산화물이 SiO2를 포함하는, 방법.
  18. 제16항에 있어서, 상기 절연성 금속 산화물이 다중 원소 금속들(elemental metals)을 포함하는, 방법.
  19. 제18항에 있어서, 상기 원소 금속들 중 하나는 Si인, 방법.
  20. 제16항에 있어서, 상기 절연성 금속 산화물의 적어도 대부분은 화학양적인(stoichiometric), 방법.
  21. 제16항에 있어서, 상기 절연성 금속 산화물의 적어도 대부분은 비-화학양적인, 방법.
  22. 제16항에 있어서, 상기 제2 절연체 층과 상기 절연 층들의 최하위 층 사이에 수직으로 있는 도전성으로 도핑된 반도체 재료 층을 형성하는 단계를 포함하고, 상기 채널 재료는 상기 도전성으로 도핑된 반도체 재료 층을 통해 형성되고, 상기 도전성 구조는 (a) 상기 도전성으로 도핑된 반도체 재료 층에 있는 상기 채널 재료와 (b) 상기 도전성으로 도핑된 반도체 재료 층의 도전성으로 도핑된 반도체 재료 사이의 측 방향으로 상기 도전성으로 도핑된 반도체 재료 층에 있는, 방법.
  23. 메모리 어레이에 있어서,
    수직 스택에 있어서,
    도전성 층;
    상기 도전성 층 위의 절연체 층;
    상기 절연체 층 위의 도전체 층; 및
    상기 도전체 층 위의 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하고, 상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 상기 게이트 영역들의 개별은 상기 워드라인 층들의 개별의 워드라인의 일부를 포함하는, 상기 수직 스택;
    상기 절연 층들 및 상기 워드라인 층들을 통해 상승(elevationally) 연장되는 채널 재료;
    상기 개별 게이트 영역들과 상기 채널 재료 사이의 메모리 구조를 포함하는 상기 개별 메모리 셀들-여기서 상기 메모리 구조는 상기 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역, 상기 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역, 및 상기 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료를 포함 함-; 및
    상기 절연체 층을 통해 연장되고 상기 채널 재료를 상기 도전성 층에 직접 전기적으로 결합하는 도전성 구조를 포함하는, 메모리 어레이.
  24. 제23항에 있어서, 상기 절연 층들 및 상기 워드라인 층들을 통해 상승 연장되는 수평으로 연장된 절연체 구조들을 포함하고, 상기 수평으로 연장된 절연체 구조들은 상기 워드라인 층들의 개별에서 개별 워드라인들을 측 방향으로 분리하는, 메모리 어레이.
  25. 제24항에 있어서, 상기 수평으로 연장된 절연체 구조들은 개별적으로 상기 절연체 층의 바닥 위에 있는 바닥을 갖는, 메모리 어레이.
  26. 제25항에 있어서, 상기 수평으로 연장된 구조들의 상기 바닥들은 상기 절연체 층의 상부 위에 있는, 메모리 어레이.
  27. 제26항에 있어서, 상기 수평으로 연장된 구조들의 상기 바닥들은 상기 도전체 층의 상부 아래에 있는, 메모리 어레이.
  28. 제23항에 있어서, 상기 채널 재료는 상기 도전성 층에 있고, 상기 채널 재료는 상기 도전성 층의 임의의 도전성 재료에 직접적으로 접촉하지 않는 바닥을 갖는, 메모리 어레이.
  29. 제23항에 있어서, 상기 절연체 층과 상기 절연 층들의 최하위 층 사이에 수직으로 있는 도전성으로 도핑된 반도체 재료 층을 포함하고, 상기 채널 재료는 상기 도전성으로 도핑된 반도체 재료 층을 통해 연장되고, 상기 도전성 구조는 (a) 상기 도전성으로 도핑된 반도체 재료 층에 있는 상기 채널 재료와 (b) 상기 도전성으로 도핑된 반도체 재료 층의 도전성으로 도핑된 반도체 재료 사이의 측 방향으로 상기 도전성으로 도핑된 반도체 재료 층에 있는, 메모리 어레이.
  30. 제29항에 있어서, 상기 도전성 구조 및 상기 도전성으로 도핑된 반도체 재료는 동일한 조성을 갖는, 메모리 어레이.
  31. 제29항에 있어서, 상기 도전체 층 위 및 상기 도전성으로 도핑된 반도체 재료 층 아래에 다른 절연체 층을 포함하는, 메모리 어레이.
  32. 제23항에 있어서, NAND를 포함하는, 메모리 어레이.
  33. 제23항에 있어서, 어레이 회로 아래에 CMOS를 포함하는, 메모리 어레이.
  34. 메모리 어레이에 있어서,
    수직 스택에 있어서,
    도전성 층;
    상기 도전성 층 위의 절연체 층;
    상기 절연체 층 위의 도전체 층; 및
    상기 도전체 층 위의 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하고, 상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 상기 게이트 영역들의 개별은 상기 워드라인 층들의 개별의 워드라인의 일부를 포함하는, 상기 수직 스택;
    상기 절연 층들 및 상기 워드라인 층들을 통해 상승 연장되는 채널 재료;
    상기 개별 게이트 영역들과 상기 채널 재료 사이의 메모리 구조를 포함하는 상기 개별 메모리 셀들-여기서 상기 메모리 구조는 상기 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역, 상기 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역, 및 상기 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료를 포함 함-;
    상기 채널 재료를 상기 도전성 층에 직접 전기적으로 결합하는 도전성 구조; 및
    상기 절연 층들 및 상기 워드라인 층들을 통해 상승 연장되는 수평으로 연장된 절연체 구조들을 포함하고, 상기 수평으로 연장된 절연체 구조들은 상기 워드라인들의 개별을 측 방향으로 분리하고 개별적으로 상기 절연체 층의 바닥 위에 있는 바닥을 갖는, 메모리 어레이.
  35. 제34항에 있어서, 상기 수평으로 연장된 구조들의 상기 바닥들은 상기 절연체 층의 상부 위에 있는, 메모리 어레이.
  36. 제35항에 있어서, 상기 수평으로 연장된 구조들의 상기 바닥들은 상기 도전체 층의 상부 아래에 있는, 메모리 어레이.
  37. 메모리 어레이에 있어서,
    수직 스택에 있어서,
    도전성 층;
    상기 도전성 층 위의 제1 절연체 층;
    상기 절연체 층 위의 도전체 층;
    상기 도전성 층 위의 제2 절연체 층;
    상기 제2 절연체 층 위의 도전성으로 도핑된 반도체 재료 층; 및
    상기 도전성으로 도핑된 반도체 재료 층 위의 수직으로 교번하는 절연 층들 및 워드라인 층들을 포함하고, 상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 상기 게이트 영역들의 개별은 상기 워드라인 층들의 개별의 워드라인의 일부를 포함하는, 상기 수직 스택;
    상기 절연 층들 및 상기 워드라인 층들을 통해 상승 연장되는 채널 재료;
    상기 개별 게이트 영역들과 상기 채널 재료 사이의 메모리 구조를 포함하는 상기 개별 메모리 셀들-여기서 상기 메모리 구조는 상기 개별 게이트 영역들의 측 방향 내부에 있는 전하 차단 영역, 상기 전하 차단 영역들의 개별의 측 방향 내부에 있는 저장 영역, 및 상기 저장 영역들의 개별의 측 방향 내부에 있는 절연성 전하 통로 재료를 포함 함-; 및
    상기 도전성으로 도핑된 반도체 재료 층, 상기 제2 절연체 층, 상기 도전체 층 및 상기 제1 절연체 층을 통해 연장되는 도전성 구조를 포함하고, 상기 도전성 구조는 상기 채널 재료를 상기 도전성 층에 직접 전기적으로 결합하고 상기 도전성 층의 측벽에 직접 대향하는 측벽을 포함하는, 메모리 어레이.
  38. 제37항에 있어서, 상기 제1 절연체 층의 재료 및 상기 제2 절연체 층의 재료는 서로에 대해 동일한 조성을 갖는, 메모리 어레이.
  39. 제37항에 있어서, 상기 제1 절연체 층은 절연성 금속 산화물을 포함하고, 상기 제2 절연체 층은 절연성 금속 산화물을 포함하는, 메모리 어레이.
  40. 제39항에 있어서, 상기 제1 절연체 층의 상기 절연성 금속 산화물 및 상기 제2 절연체 층의 상기 절연성 금속 산화물은 서로에 대해 동일한 조성을 갖는, 메모리 어레이.
  41. 제40항에 있어서, 상기 절연성 금속 산화물은 SiO2를 포함하는, 메모리 어레이.
  42. 제40항에 있어서, 상기 절연성 금속 산화물은 다중 원소 금속들을 포함하는, 메모리 어레이.
  43. 제42항에 있어서, 상기 원소 금속들 중 하나는 Si인, 메모리 어레이.
  44. 제40항에 있어서, 상기 절연성 금속 산화물의 적어도 대부분은 화학양적인, 메모리 어레이.
  45. 제40항에 있어서, 상기 절연성 금속 산화물의 적어도 대부분은 비-화학양적인, 메모리 어레이.
KR1020217025463A 2019-01-18 2019-10-24 메모리 어레이 및 메모리 어레이를 형성하는 데 사용되는 방법 KR20210105432A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/251,241 US10784273B2 (en) 2019-01-18 2019-01-18 Memory arrays and methods used in forming a memory array
US16/251,241 2019-01-18
PCT/US2019/057781 WO2020149911A1 (en) 2019-01-18 2019-10-24 Memory arrays and methods used in forming a memory array

Publications (1)

Publication Number Publication Date
KR20210105432A true KR20210105432A (ko) 2021-08-26

Family

ID=71609167

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217025463A KR20210105432A (ko) 2019-01-18 2019-10-24 메모리 어레이 및 메모리 어레이를 형성하는 데 사용되는 방법

Country Status (7)

Country Link
US (2) US10784273B2 (ko)
EP (1) EP3912190A4 (ko)
JP (2) JP7364681B2 (ko)
KR (1) KR20210105432A (ko)
CN (1) CN113302740A (ko)
SG (1) SG11202106980RA (ko)
WO (1) WO2020149911A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930658B2 (en) * 2019-06-24 2021-02-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10985252B2 (en) 2019-08-26 2021-04-20 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11335694B2 (en) 2019-12-03 2022-05-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11348939B2 (en) 2019-12-20 2022-05-31 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11276701B2 (en) 2020-02-11 2022-03-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11476332B2 (en) * 2020-06-02 2022-10-18 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11527546B2 (en) * 2020-07-30 2022-12-13 Micron Technology, Inc. Microelectronic devices including conductive structures, and related memory devices, electronic systems, and methods
US11545430B2 (en) * 2020-08-28 2023-01-03 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
US11948992B2 (en) 2021-01-26 2024-04-02 Micron Technology, Inc . Electronic devices comprising a dielectric material, and related systems and methods
US11974430B2 (en) 2021-01-26 2024-04-30 Micron Technology, Inc. Microelectronic devices with dopant extensions near a GIDL region below a tier stack, and related methods and systems
US11889691B2 (en) 2021-03-24 2024-01-30 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11910596B2 (en) 2021-04-06 2024-02-20 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11856764B2 (en) 2021-04-06 2023-12-26 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11737275B2 (en) 2021-04-16 2023-08-22 Micron Technology, Inc. Microelectronic devices including filled slits and memory cell pillars, and related memory devices and electronic systems
US11856766B2 (en) * 2021-08-02 2023-12-26 Micron Technology, Inc. Memory cell having programmable material comprising at least two regions comprising SiNx
US11903203B2 (en) * 2021-08-30 2024-02-13 Macronix International Co., Ltd. 3D and flash memory device and method of fabricating the same
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
KR101206157B1 (ko) 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US10515726B2 (en) 2013-03-11 2019-12-24 Alpha Ring International, Ltd. Reducing the coulombic barrier to interacting reactants
JP2014237339A (ja) 2013-06-06 2014-12-18 武史 杉浦 自動車用シートクッション
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9368509B2 (en) 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
WO2016093947A1 (en) 2014-12-09 2016-06-16 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9576971B2 (en) 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9484357B2 (en) 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160094186A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102332359B1 (ko) * 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US9859363B2 (en) 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10128265B2 (en) 2017-01-18 2018-11-13 Micron Technology, Inc. Memory cells, integrated structures and memory arrays
US10361218B2 (en) 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9978772B1 (en) 2017-03-14 2018-05-22 Micron Technology, Inc. Memory cells and integrated structures
US10170492B2 (en) 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
KR102521278B1 (ko) * 2017-09-25 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US10236301B1 (en) 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
US10566241B1 (en) 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems

Also Published As

Publication number Publication date
US10784273B2 (en) 2020-09-22
JP7364681B2 (ja) 2023-10-18
US11075215B2 (en) 2021-07-27
JP2023168568A (ja) 2023-11-24
EP3912190A1 (en) 2021-11-24
US20200266204A1 (en) 2020-08-20
US20200235112A1 (en) 2020-07-23
JP2022518026A (ja) 2022-03-11
WO2020149911A1 (en) 2020-07-23
EP3912190A4 (en) 2022-11-02
SG11202106980RA (en) 2021-08-30
CN113302740A (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
US10784273B2 (en) Memory arrays and methods used in forming a memory array
KR102646564B1 (ko) 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
US20220077169A1 (en) Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20210343640A1 (en) Memory Arrays Comprising Operative Channel-Material Strings And Dummy Pillars
KR20220097471A (ko) 메모리 어레이 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
CN112687698A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
KR20230018424A (ko) 메모리 셀들의 스트링을 포함하는 메모리 어레이 및 메모리 셀들의 스트링을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
US11683932B2 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US11056497B2 (en) Memory arrays and methods used in forming a memory array
US11205660B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11948639B2 (en) Methods including a method of forming a stack and isotropically etching material of the stack
US11974429B2 (en) Method used in forming a memory array comprising strings of memory cells and using bridges in sacrificial material in a tier
US20230389314A1 (en) Integrated Circuitry, Memory Arrays Comprising Strings Of Memory Cells, Methods Used In Forming Integrated Circuitry, And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230054920A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230389312A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US20230016742A1 (en) Transistor And Memory Circuitry Comprising Strings Of Memory Cells
CN113889482A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN114446980A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)