JP2023168568A - メモリアレイおよびメモリアレイの形成において使用される方法 - Google Patents

メモリアレイおよびメモリアレイの形成において使用される方法 Download PDF

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Abstract

Figure 2023168568000001
【課題】メモリアレイ及びメモリアレイの形成において使用される方法を提供する。
【解決手段】本開示の方法は、（導電層、その上の第１の絶縁体層、その上の犠牲材料層、その上の第２の絶縁体層、及び、その上に垂直方向に交互になった絶縁層及びワード線層を含む積層を含む）基板を形成することと、前記絶縁層及びワード線層を通るチャネル材料を形成することと、前記積層を通って前記犠牲材料層まで、水平方向に細長いトレンチを形成することと、前記第１及び第２の絶縁体層の材料に対して選択的に、前記トレンチを通って前記犠牲材料層の犠牲材料をエッチングし、かつ、前記犠牲材料層内の前記チャネル材料の横方向外側の側壁を露出させることと、前記チャネル材料の前記横方向外側の側壁に直接接触する（、前記第１の絶縁体層を通って延び且つ前記チャネル材料を前記導電層に直接電気的に結合する）導電構造を形成することと、を含む。
【選択図】図２１

Description

本明細書で開示される実施形態は、メモリアレイおよびメモリアレイの形成において使用される方法に関する。
メモリは、集積回路の一種であり、データを記憶するためにコンピュータシステムにおいて使用される。メモリは、個々のメモリセルからなる１つまたは複数のアレイ状に作製されてよい。メモリセルは、ディジット線（ビット線、データ線、またはセンス線と呼ばれることもある）とアクセス線（ワード線と呼ばれることもある）を使用して書き込みまたは読み取りされ得る。センス線は、アレイの列に沿ったメモリセルを導通可能に相互接続し得、アクセス線は、アレイの行に沿ったメモリセルを導通可能に相互接続し得る。各メモリセルは、センス線とアクセス線との組み合わせにより一意的にアドレス指定可能である。
メモリセルは、揮発性、半揮発性、または不揮発性の場合がある。不揮発性メモリセルは、電力がない状態で長期間、データを記憶することができる。不揮発性メモリは、従来、少なくとも約１０年の保持時間を有するメモリであるものと規定されている。揮発性メモリは、記憶が消失し、したがってデータ記憶を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、ミリ秒以下の保持時間を有し得る。上記にかかわらず、メモリセルは少なくとも２つの異なる選択可能な状態で記憶を維持または記憶するように構成される。２進システムでは、状態は「０」または「１」と見なされる。他のシステムでは、少なくとも一部の個別メモリセルを情報の３つ以上のレベルまたは状態を記憶するように構成することができる。
電界効果トランジスタは、メモリセルで使用可能な電子コンポーネントの一種である。この種のトランジスタは、半導体チャネル領域を間に有する導電ソース領域／ドレイン領域の対を含む。導電ゲートがチャネル領域に隣接し、薄膜ゲート絶縁体によってチャネル領域から分離されている。ゲートへの適切な電圧の印加により、チャネル領域を通ってソース領域／ドレイン領域の一方から他方に電流が流れることが可能になる。ゲートから電圧が取り除かれると、電流はほとんどチャネル領域を流れられなくなる。電界効果トランジスタは、追加の構造、例えば可逆的にプログラム可能な電荷蓄積領域も、ゲート絶縁体と導電ゲートとの間のゲート構造の一部として含み得る。
フラッシュメモリは、メモリの一種であり、現代のコンピュータおよびデバイスで多用される。例えば、現代のパーソナルコンピュータは、フラッシュメモリチップに記憶されたＢＩＯＳを有し得る。別の例として、コンピュータおよびその他のデバイスが、従来のハードドライブを置き換えるようにソリッドステートドライブでフラッシュメモリを使用することがますます一般的になりつつある。さらに別の例として、フラッシュメモリは、標準化されるにつれて製造業者が新しい通信プロトコルに対応することができるようにし、機能増強のためにデバイスをリモートでアップグレードする能力を提供することができるため、無線電子デバイスにおいて普及している。
ＮＡＮＤは集積フラッシュメモリの基本アーキテクチャとし得る。ＮＡＮＤセルユニットは、メモリセルの直列組み合わせ（この直列組み合わせは一般にＮＡＮＤストリングと呼ばれる）に直列に結合された少なくとも１つの選択デバイスを含む。ＮＡＮＤアーキテクチャは、可逆的にプログラム可能な縦型トランジスタを個々に含む垂直積層メモリセルを含む３次元配列に構成されることができる。垂直積層メモリセルの下に制御回路またはその他の回路を形成することができる。他の揮発性または不揮発性メモリアレイアーキテクチャも、個々にトランジスタを含む垂直積層メモリセルを含み得る。
本発明の実施形態は、トランジスタおよび／またはメモリセルのアレイ、例えば、アレイの下に周辺制御回路（例えばＣＭＯＳアンダーアレイ）を有するＮＡＮＤまたはその他のメモリセルのアレイの形成において使用される方法を含む。本発明の実施形態は、トランジスタゲートが形成される時点とは独立して既存か今後開発されるかを問わず、いわゆる「ゲートラスト」または「リプレースメントゲート」加工と、いわゆる「ゲートファースト」加工と、その他の加工とを含む。本発明の実施形態は、製造方法とは独立してトランジスタおよび／またはメモリセル（例えばＮＡＮＤまたはその他のメモリセル）のアレイも含む。「ゲートラスト」または「リプレースメントゲート」加工と見なすことができる第１の例示の方法の実施形態について、図１から図２１を参照しながら説明する。
本発明の一実施形態による、加工中の基板の一部を示す断面図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。 本発明のいくつかの実施形態による、図１の構造の逐次的な断面図および／または拡大図である。
図１は、トランジスタおよび／またはメモリセル（まだ図示されておらず）の高さ方向に延びるストリングのアレイ１２を形成する方法における構造１０を示す。構造１０は、導電性／導体／導電、半導電性／半導体／半導電、または絶縁性／絶縁体／絶縁（すなわち本明細書では電気的に）材料のうちの任意の１つまたは複数を有するベース基板１１を含む。ベース基板１１上には高さ方向に様々な材料が形成されている。材料は、図１に図示する材料の側方、高さ方向内側、または高さ方向外側に存在し得る。例えば、集積回路の他の部分的にまたは完全に作製されたコンポーネントが、ベース基板１１の上方、周囲、または内部のいずれかの場所に設けられ得る。メモリセルの高さ方向に延びるストリングのアレイ（例えばアレイ１２）内のコンポーネントを動作させるための制御および／またはその他の周辺回路も作製されてよく、完全にまたは部分的にアレイまたはサブアレイ内に存在しても存在しなくてもよい。また、複数のサブアレイも作製されてよく、独立して、または連係して、または互いに対するその他の方式で動作させることができる。本明細書では、「サブアレイ」はアレイとも見なされ得る。
基板／構造１０は、導電層１６を含む。例示の導電層１６は、導電性材料１９（例えばＷＳｉｘなどの金属材料）の上方に、導電性材料１７（例えば導電性にドープされたポリシリコンなどの、導電性にドープされた半導電性材料）を含むものとして示されている。導電性層１６は、アレイ１２内に形成されることになるトランジスタおよび／またはメモリセルの読み書きアクセスを制御するために使用される制御回路（例えば周辺アンダーアレイ回路）の一部を含み得る。
構造１０は、導電層１６の上方の第１の絶縁体層１３と、第１の絶縁体層１３の上方の犠牲材料層１４と、犠牲材料層１４の上方の第２の絶縁体層１５とを含む。いくつかの実施形態では、第１の絶縁体層１３は絶縁性金属酸化物３１を含み、第２の絶縁体層１５が存在する場合、第２の絶縁体層１５は、絶縁性金属酸化物３１の組成と同じ組成または異なる組成である絶縁性金属酸化物２３を含む。本明細書の文脈では、「絶縁性金属酸化物」の「金属」は、元素半金属（すなわち、Ｂ、Ｓｉ、Ｇｅ、Ａｓ、Ｓｂ、Ｔｅ、Ｐｏ、およびＡｔ）のいずれかを含む任意の元素金属である。いくつかの例としては、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ケイ酸塩、アルミン酸塩、ＨｆｘＺｒｙＯｚ、およびＳｉｘＡｌｙＯｚがある。一実施形態では、絶縁性金属酸化物は、複数の元素金属を含み、このような一実施形態では、元素金属のうちの１つはＳｉである。一実施形態では、絶縁性金属酸化物の少なくとも大部分は化学量論的であり、別の実施形態では、絶縁性金属酸化物の少なくとも大部分は非化学量論的である。これにかかわらず、絶縁性金属酸化物は、導電性金属酸化物種（例えばＲｕＯ２、ＩｒＯ２など）を含んでよいが、全体として考えられるとき、全体的に絶縁性である（すなわち、絶縁性金属酸化物は、２０℃で１×１０－１０ジーメンス／ｃｍ以下の全体的な組成上の固有導電率を有する）。犠牲材料層１４は、第１の絶縁体層１３の材料３１に対して選択的に、および第２の絶縁体層１５の材料２３に対して選択的にエッチングされ得る、犠牲材料２１を含む。理想的な一例は窒化シリコンであるが、金属材料を含む他の任意の適切な材料が使用されてよい。導電性にドープされた半導電性材料層２７は、犠牲材料層１４の上方にあり、導電性にドープされた半導電性材料２８（例えば導電性にドープされたポリシリコン）を含む。
基板構造１０は、第２の絶縁体層１５（および導電性にドープされた半導電性材料層２７が存在する場合、導電性にドープされた半導電性材料層２７）の上方に、積層１８を含む。積層１８は、垂直方向に交互になった絶縁層２０とワード線層２２を含み、導電性にドープされた半導電性材料層２７が存在する場合、導電性にドープされた半導電性材料層２７は、第２の絶縁体層１５と絶縁層２０の最下部との間の垂直方向にある。少数の層２０および２２のみが図示されているが、積層１８は数十層、１００層、またはそれ以上の層２０および２２などを含むことが多い。周辺回路および／または制御回路の一部であってもなくてもよい他の回路は、導電層１６と積層１８との間にあってよい。例えば、このような回路の導電性材料と絶縁材料の、垂直方向に交互になった複数の層が、ワード線層２２の最下部の下方および／またはワード線層２２の最高部の上方にあってよい。それにもかかわらず、ワード線層２２は導電性材料を含まなくてもよく、絶縁層２０は、絶縁材料を含まなくてもよいし、加工のこの時点では、絶縁性であってもよい。例示のワード線層は、全体または一部が犠牲材料であってよい第１の材料２６（例えば窒化シリコン）を含む。例示の絶縁層２０は、第１の材料２６とは異なる組成の、全体または一部が犠牲材料であってよい第２の材料２４（例えば二酸化シリコン）を含む。まとめて、積層１８ならびに層１６、１３、１４、１５、および２７は、積層１００と見なされ得る。１つの積層１８と１つの積層１００のみが図示されているが、複数の積層１８および／または１つの積層１００が、基板１１の上方または下方で積層１８および／または積層１００の上方または下方にあってもよい（図示せず）。
図２および図３を参照すると、チャネル開口２５が、交互になった層２０および２２の中に（例えばドライ異方性エッチングによって）形成されている。例示のみを目的として、チャネル開口２５は、行あたり４つの開口２５の互い違いになった行のグループまたは列状に配置されるものとして示されている。任意の代替の既存または将来に開発される配置および構造が使用されてよい。例示のチャネル開口２５は、導電層１６まで達するものとして示されており、一実施形態では、材料１７を貫通して材料１９の上で停止するものとして示されている。
トランジスタチャネル材料は、絶縁層およびワード線層を通って高さ方向に延びるように個々のチャネル開口の中に形成され、アレイの個々のメモリセルは、ゲート領域（例えば制御ゲート領域）と、ゲート領域とチャネル材料との横方向の間のメモリ構造とを含むように形成されてよい。このような一実施形態では、メモリ構造は、電荷遮断領域と、蓄積材料（例えば電荷蓄積材料）と、絶縁電荷通過材料とを含むように形成される。個々のメモリセルの蓄積材料（例えばドープまたは非ドープシリコンなどのフローティングゲート材料または窒化シリコンなどの電荷トラップ材料、金属ドットなど）が、電荷遮断領域の各個に高さ方向に沿って存在する。絶縁電荷通過材料（例えば２つの絶縁体酸化物［例えば二酸化シリコン］の間に挟まれた窒素含有材料［例えば窒化シリコン］を有するバンドギャップ加工構造）が、チャネル材料と蓄積材料との間に横方向に存在する。
図４は、絶縁層２０とワード線層２２に沿って高さ方向に個々のチャネル開口２５内に、電荷遮断材料３０と、蓄積材料３２と、電荷通過材料３４とが形成された一実施形態を示す。トランジスタ材料３０、３２、および３４（例えばメモリセル材料）は、例えば、積層１８の上と個々のチャネル開口２５内とにそれぞれの薄層の堆積に続いて、このような薄い層を少なくとも積層１８の最上面まで平坦化し戻すことによって、形成されてもよい。導電層１６を露出させる（図示せず）ようにチャネル開口２５のベースから材料３０、３２、および３４を除去するために、パンチエッチングが行われてよい（図示せず）。絶縁層２０とワード線層２２とに沿って高さ方向にチャネル開口２５内にチャネル材料３６が形成されている。例示のチャネル材料３６は、１つまたは複数のシリコン、ゲルマニウムおよびいわゆるＩＩＩ／Ｖ半導体材料（例えばＧａＡｓ、ＩｎＰ、ＧａＰおよびＧａＮ）などの適切にドープされた結晶性半導体材料を含む。材料３０、３２、３４および３６のそれぞれの厚さの例は、２５オングストロームから１００オングストロームである。チャネル開口２５は、半径方向中心の固体誘電性材料３８（例えばスピンオン誘電体、二酸化シリコン、および／または窒化シリコン）を含むものとして示されている。あるいは、一例に過ぎないが、チャネル開口２５内の半径方向中心部は、空き空間（図示せず）を含み、および／または、固体材料がなくてもよい（図示せず）。それにかかわらず、図示の一実施形態では、導電層１６内にチャネル材料３６が形成されており、これは、導電層１６内のいかなる導電性材料のどこにも直接接しない底部３３を有する。一実施形態では、チャネル材料３６は、導電性にドープされた半導電性材料層２７を貫通して形成される。
図５および図６を参照すると、水平方向に細長いトレンチ４０が、積層１８を貫通して犠牲材料層１４まで（例えばドライ異方性エッチングによって）形成されている。一実施形態では、水平方向に細長いトレンチ４０は、第１の絶縁体層１３の底部４１の上方にあるそれぞれの底部３９を有する。このような一実施形態では、水平方向に細長いトレンチ４０の底部３９は、第１の絶縁体層１３の最上部４２の上方にあり、このような後者の一実施形態では、水平方向に細長いトレンチ４０の底部３９は、犠牲材料層１４の最上部４３の下方にある。
図７を参照すると、一実施形態では、犠牲側壁ライナ４４（例えばドープまたは非ドープポリシリコン）が、水平方向に細長いトレンチ４０内に形成されている。このようなライナは、導電性にドープされた半導電性材料層２７の導電性にドープされた半導電性材料２８の組成と同じ組成であってよい。このようなライナ４４は、例えば、材料２６が犠牲材料であり、犠牲材料２１（例えば窒化シリコン）の組成と同じ組成を含む場合に、設けられてよい。このようなライナ４４は、例えば図示のように、犠牲材料層１４の犠牲材料２１を露出させるようにトレンチ４０の底部３９を横切って完全に延びることからライナ４４を除去するために、パンチエッチングに晒されてよい。
図８を参照すると、犠牲材料２１（図示せず）は、第１の絶縁体層１３の材料３１に対して選択的に、および第２の絶縁体層１５の材料２３に対して選択的に、水平方向に細長いトレンチ４０を通して（例えばウェットエッチングによって、例えば犠牲材料が窒化シリコンを含む場合はＨ３ＰＯ４を使用して）エッチングされている。このような犠牲材料２１は、空き空間３５を形成している。犠牲側壁ライナ４４が存在する場合、犠牲側壁ライナ４４の厚さは、例えば図示のように、それにより減少されることがある。
犠牲材料層内のチャネルの横方向外側の側壁は、最終的に露出される。このような側壁は、一例に過ぎないが、拡大図９－図１２を参照して示されている。図９は図８の一部の拡大図であり、図１０－図１２は、それに対する連続的なその後の加工を示す。
図１０を参照すると、犠牲材料層１４内の材料３０は、（例えば、材料３０が二酸化シリコンを含む場合、１００：１［量で］希釈ＨＦを使用して）材料３２を露出させるためにエッチングされている。これは、犠牲材料層１４に対して上方向および下方向（図示せず）に材料３０をエッチングし得る。
図１１は、材料３４を露出させるために犠牲材料層１４内にある材料３２のエッチングを示し、例示の上方向および下方向のそのエッチングも起きている。例えば、材料３２が窒化シリコンを含む場合、このようなエッチングは、その少なくとも横方向に最も外側の部分が二酸化シリコンを含む場合、材料３４に対して選択的にＨ３ＰＯ４または１０００：１（量で）超希釈ＨＦを使用することによって行われてよい。
図１２は、例えば材料３４が二酸化シリコンを含む場合に１００：１希釈ＨＦを使用した、および／または例えば材料３４が窒化シリコンも含む場合にＨ３ＰＯ４も使用した、チャネル材料３６に対して選択的に露出材料３４の例示のその後のエッチングを示す。この結果として、犠牲材料層１４内のチャネル材料３６の横方向外側の側壁４５が露出されている。材料３０および／または３４は、図示のように上方向および下方向にエッチングされ得る。
図１３および図１４を参照すると、導電性材料４６は、トレンチ４０の中および犠牲材料層１４内に形成されており、この結果、犠牲材料層１４内のチャネル材料３６の横方向外側の側壁４５に直接接している導電構造５１が形成されている。導電構造５１は、第１の絶縁体層１３を通って延び、チャネル材料３６を導電層１６に直接電気的に結合する。一実施形態では、導電性材料４６は、材料２８および１７の一方または両方と同じ組成である（例えば、導電性にドープされたポリシリコンなどの導電性にドープされた半導電性材料）。このようなものはまた、一実施形態では、犠牲側壁ライナ４４が存在する場合、犠牲側壁ライナ４４と同じ組成であってよい。これにかかわらず、図示の一実施形態では、導電構造５１は環４７（図１３）を含む。また、これにもかかわらず、図示の一実施形態では、導電構造５１は、導電性にドープされた半導電性材料層２７内で、（ａ）導電性にドープされた半導電性材料層２７内のチャネル材料３６と（ｂ）導電性にドープされた半導電性材料層２７の導電性にドープされた半導電性材料２８との横方向の間にあることができる。一実施形態では、導電性にドープされた半導電性材料２８内にある導電率増加ドーパントは、横方向には（例えば、専用アニール工程によって、または単に、加工中の固有の熱加工によって）導電構造５１を貫通してチャネル材料３６内に、かつ、上方向に導電性にドープされた半導電性材料層２７の上方に（そして、おそらく、その下方にも）あるチャネル材料３６内に、拡散される。そのような一実施形態では、導電構造５１は、このような拡散行為の前後に導電率増加ドーパントを含む導電性にドープされた半導電性材料（例えば４６）を含む。
図１５を参照すると、導電性材料４６（図示せず）および犠牲側壁ライナ４４（図示せず）が存在する場合、例えば図示のように、導電性材料４６および犠牲側壁ライナ４４は、トレンチ４０を通して、少なくとも（導電性にドープされた半導電性材料層２７が存在する場合）導電性にドープされた半導電性材料層２７の下まで除去される。
図１６を参照すると、ワード線層２２の第１の材料２６（図示せず）が、（例えば、材料２６が窒化シリコンであり、材料２４が二酸化シリコンである場合に液相もしくは気相Ｈ３ＰＯ４または１０００：１［量で］超希釈ＨＦを主要エッチャントとして使用して）第２の材料２４に対して選択的にエッチングされている。
図１７を参照すると、トレンチ４０を通ってワード線層２２内に導電性材料４８が形成されており、これは、形成される個々のワード線の導電性材料を含むことになる。しかし、例示的な一実施形態では、導電性材料４８は、最初に堆積されるコンフォーマルな窒化チタンライナ（図示せず）と、それに続く別の組成金属材料（例えばタングステン元素）の堆積を含む。
図１８から図２０を参照すると、個々のトレンチ４０から導電性材料４８が除去されている。この結果として、ワード線２９と、個々のトランジスタおよび／またはメモリセル５６の高さ方向に延びるストリング４９とが形成されている。トランジスタおよび／またメモリセル５６の近似位置が、図２０のブラケットで示され、一部が図１８および図１９の破線輪郭線で示されており、図示されている例ではトランジスタおよび／またはメモリセル５６が基本的にリング状または環状である。導電性材料４８は、個々のトランジスタおよび／またはメモリセル５６の制御ゲート領域５２に対応する終端５０（図２０）を有すると見なすことができる。図示されている実施形態における制御ゲート領域５２は、個々のワード線２９の個々の部分を含む。材料３０、３２および３４は、制御ゲート領域５２とチャネル材料３６との間に横方向に存在するメモリ構造６５と見なすことができる。
蓄積材料３２と個々の制御ゲート領域５２との間には電荷遮断領域（例えば、電荷遮断材料３０）がある。電荷遮断は、メモリセルにおいて以下の機能を有し得る。すなわち、プログラムモードでは、電荷遮断は電荷担体が蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料など）から制御ゲートに向かって通過するのを防ぐことができ、消去モードでは、電荷遮断は電荷担体が制御ゲートから電荷蓄積材料に流入するのを防ぐことができる。したがって、電荷遮断は、個々のメモリセルの制御ゲート領域と蓄積材料との間の電荷移動を遮断するように機能することができる。図のような電荷遮断領域の一例は、絶縁体材料３０を含む。他の例として、電荷遮断領域は、蓄積材料（例えば材料３２）の横方向（例えば半径方向）外側の部分を含んでよく、そのような蓄積材料は絶縁性（例えば、絶縁蓄積材料３２と導電性材料４８との間にいかなる異なる組成の材料もない状態で）である。これとはかかわりなく、さらに別の例では、蓄積材料と制御ゲートの導電性材料との界面は、いかなる分離組成絶縁体材料３０もない状態で電荷遮断領域として機能するのに十分であり得る。また、材料３０（存在する場合）との導電性材料４８の界面は、絶縁体材料３０と組み合わさって、電荷遮蔽領域として共に機能することができ、これに代えて、またはこれに加えて、絶縁蓄積材料（例えば窒化シリコン材料３２）の横方向外側の領域であってもよい。例示の材料３０は、酸化ハフニウムシリコンおよび二酸化シリコンのうちの１つまたは複数である。
図２１を参照すると、材料５７（誘電性および／または非ドープポリシリコンなどのシリコン含有）が、個々のトレンチ４０内に形成されている。
一実施形態では、上述したように、ワード線層２２は犠牲材料２６を含み、方法は、導電構造５１を形成した後でワード線層２２の犠牲材料２６を導電性ワード線材料４８に置き換えることを含む。そのような一実施形態では、犠牲側壁ライナ４４がトレンチ４０内に形成された場合、犠牲側壁ライナ４４は、犠牲材料層１４内の犠牲材料２１のエッチングの後で除去され、このような一実施形態では、導電構造５１を形成した後で除去される。
他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も、上述の実施形態に対して使用可能である。
本発明の実施形態は、製造方法とは独立してメモリアレイを包含する。ただし、そのようなメモリアレイは、方法の実施形態において本明細書に記載されている属性のいずれでも有し得る。同様に、上述の方法の実施形態は、デバイス実施形態に関して記載されている属性のいずれでも組み込むことができ、形成することができる。
一実施形態では、メモリアレイ（例えば１２）は、導電層（例えば１６）と、この導電層の上方の絶縁体層（例えば１３）と、導体層（例えば図２１の１４）とを含む、垂直積層（例えば１００）を含む。垂直積層は、垂直方向に交互になった絶縁層（例えば２０）とワード線層（例えば２２）とを導体層の上方に含む。ワード線層は、個々のメモリセル（例えば５６）のゲート領域（例えば５２）を含む。ゲート線は個々に、ワード線層の各個におけるワード線（例えば２９）の一部を含む。チャネル材料（例えば３６）は、絶縁層およびワード線層を通って高さ方向に延びる。個々のメモリセルは、ゲート領域とチャネル材料との間にメモリ構造（例えば６５）を含む。このメモリ構造は、個々のゲート領域の横方向内側の電荷遮断領域（例えば３０）と、電荷遮断領域の各個の横方向内側の蓄積領域（例えば３２）と、個々の蓄積領域の横方向内側の絶縁電荷通過材料（例えば３４）とを含む。導電構造５１は、絶縁体層を通って延び、チャネル材料を導電層に直接電気的に結合する。一実施形態では、メモリアレイは、絶縁層およびワード線層を通って高さ方向に延びる水平方向に細長い絶縁体構造（例えば５７）を含み、このような構造は、ワード線層の各個における個々のワード線を横方向に分離する。水平方向に細長い絶縁体構造は、絶縁体層の底部（例えば４１）の上方にある底部（例えば、図２１の３９）を個々に有する。そのような一実施形態では、水平方向に細長い構造の底部は、絶縁体層の最上部（例えば４２）の上方にあり、このような後者の一実施形態では、導体層の最上部（例えば図２１の４３）の下方にある。一実施形態では、別の絶縁体層（例えば１５）は、導体層の上方かつ導電性にドープされた半導電性材料層（例えば２７）の下方にある。一実施形態では、メモリアレイはＮＡＮＤを含む。他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
一実施形態では、メモリアレイ（例えば１２）は、導電層（例えば１６）と、この導電層の上方の絶縁体層（例えば１３）と、導体層（例えば図２１の１４）とを含む、垂直積層（例えば１００）を含む。垂直積層は、垂直方向に交互になった絶縁層（例えば２０）とワード線層（例えば２２）とを導体層の上方に含む。ワード線層は、個々のメモリセル（例えば５６）のゲート領域（例えば５２）を含む。ゲート線は個々に、ワード線層の各個におけるワード線（例えば２９）の一部を含む。チャネル材料（例えば３６）は、絶縁層およびワード線層を通って高さ方向に延びる。個々のメモリセルは、ゲート領域とチャネル材料との間にメモリ構造（例えば６５）を含む。このメモリ構造は、個々のゲート領域の横方向内側の電荷遮断領域（例えば３０）と、電荷遮断領域の各個の横方向内側の蓄積領域（例えば３２）と、個々の蓄積領域の横方向内側の絶縁電荷通過材料（例えば３４）とを含む。導電構造（例えば５１）は、チャネル材料を導電層に直接電気的に結合する。水平方向に細長い絶縁体構造（例えば５７）は、絶縁層およびワード線層を通って高さ方向に延び、ワード線の各個を横方向に分離し、絶縁体層の底部（例えば４１）の上方にある底部（例えば３９）を個々に有する。他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
本発明の一実施形態は、導電層（例えば１６）と、この導電層の上方の第１の絶縁体層（例えば１３）と、この絶縁体層の上方の導体層（例えば、図２１の１４）と、この導電層の上方の第２の絶縁体層（例えば１５）と、この第２の絶縁体層の上方の導電性にドープされた半導電性材料層（例えば２７）とを含む、垂直積層（例えば１００）を含む、メモリアレイ（例えば１２）を含む。垂直方向に交互になった絶縁層（例えば２０）およびワード線層（例えば２２）は、導電性にドープされた半導電性材料層の上方にある。ワード線は、個々のメモリセル（例えば５６）のゲート領域（例えば５２）を含む。ゲート領域の各個は、ワード線層の各個におけるワード線（例えば２９）の一部を含む。チャネル材料（例えば３６）は、絶縁層およびワード線層を通って高さ方向に延びる。個々のメモリセルは、個々のゲート領域とチャネル材料との間にメモリ構造（例えば６５）を含む。このメモリ構造は、個々のゲート領域の横方向内側の電荷遮断領域（例えば３０）と、電荷遮断領域の各個の横方向内側の蓄積領域（例えば３２）と、個々の蓄積領域の横方向内側の絶縁電荷通過材料（例えば３４）とを含む。導電構造（例えば５１）は、導電性にドープされた半導電性材料層と、第２の絶縁体層と、導体層と、第１の絶縁体層とを通って延びる。導電構造は、チャネル材料を導電層に直接電気的に結合し、導電層の側壁に直接接している側壁（例えば４５）を含む。他の実施形態について図示および／または本明細書で説明している任意の他の属性または態様も使用可能である。
上記の加工または構造は、単一の積層もしくは上方のこのような構成要素の単一のデッキとしてまたはその中に形成された、または下にあるベース基板の一部として形成された、構成要素のアレイに対するものであると見なされてよい（にもかかわらず、単一の積層／デッキは、複数の層を有することができる）。アレイ内のこのような構成要素を動作させるまたはこれにアクセスするための制御および／または他の周辺回路も、完成構造の一部として任意の場所に形成されてよく、いくつかの実施形態では、アレイの下にあってもよい（例えばＣＭＯＳアンダーアレイ）。これにもかかわらず、１つまたは複数の追加のこのような積層／デッキが、図に示されるまたは上述された積層／デッキの上方および／またはその下方に設けられるまたは作製されてよい。さらに、構成要素のアレイは、異なる積層／デッキ内で互いに対して同じであってもよいし、異なってもよい。介在構造が、垂直方向に直接隣接する積層／デッキ（例えば、追加の回路および／または誘電層）の間に設けられてよい。また、異なる積層／デッキは、互いに電気的に結合されてよい。複数の積層／デッキが別々に順次（例えば、上へ上へと）作製されてもよいし、２つ以上の積層／デッキが基本的に同時に作製されてもよい。
上述のアセンブリおよび構造は、集積回路／回路で使用することができ、電子システムに組み込むことができる。そのような電子システムは、例えば、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、および特定用途向けモジュールで使用することができ、多層マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機など、広範囲なシステムのいずれであってもよい。
本明細書では、特に記載のない限り、「高さ方向」、「より高い」、「上部」、「下部」、「最上部」、「～の上」、「底部」、「上方」、「下方」、「下」、「真下」、「上方に」、および「下方に」は、一般に、垂直方向を基準にしている。「水平方向」は、主基板面に沿った概ねの方向（すなわち１０度以内）を指し、製造時にはその方向を基準として基板が加工される方向となり得、垂直方向は、この方向に対して概ね直角の方向である。「厳密に水平」と言う場合は、主基板面に沿った方向（すなわち主基板面からの角度がない）であり、製造時にその方向を基準にして基板が加工される方向となり得る。また、本明細書で使用する「垂直方向」および「水平方向」は、互いに概ね直角な方向であり、３次元空間における基板の向きとは独立している。さらに、「高さ方向に延びた」および「高さ方向に延び（てい）る」とは、厳密に水平な方向から少なくとも４５°だけ角度がついた方向を指す。また電界効果トランジスタに関して、「高さ方向に延び（てい）る」、「高さ方向に延びた」、「水平方向に延び（てい）る」、および「水平方向に延びた」などは、動作時にソース／ドレイン領域間に電流が流れるトランジスタのチャネル長の向きを基準にしている。バイポーラ接合トランジスタの場合、「高さ方向に延び（てい）る」、「高さ方向に延びた」、「水平方向に延び（てい）る」、および「水平方向に延びた」などは、動作時にエミッタとコレクタとの間で電流が流れるベース長の向きを基準にしている。実施形態によっては、高さ方向に延びる任意のコンポーネント、フィーチャ、および／または領域は、垂直方向に延びるか、または垂直の１０°以内に延びる。
また、「直上」、「直下方」、および「直下」は、記載されている２つの領域／材料／コンポーネントの互いに対する少なくともいくらかの横方向（すなわち水平方向）の重なりを必要とする。また、前に「直」が付いていない「上方」の使用は、他方の領域／材料／コンポーネントの上方にある記載されている領域／材料／コンポーネントの一部が、他方の高さ方向外側にあることのみを必要としている（すなわち、記載されている２つの領域／材料／コンポーネントの横方向の重なりがあるか否かには関係がない）。したがって、前に「直」が付いていない「下方」および「下」の使用は、他方の領域／材料／コンポーネントの下方／下にある記載されている領域／材料／コンポーネントの一部が、他方の高さ方向内側にあることのみを必要としている（すなわち、記載されている２つの領域／材料／コンポーネントの横方向の重なりがあるか否かには関係がない）。
本明細書に記載の材料、領域および構造のいずれも同種または非同種であってよく、それにかかわらず、上にある任意の材料にわたって連続であっても不連続であってもよい。任意の材料について１つまたは複数の例示の組成が与えられている場合、その材料はそのような１つまたは複数の組成を含むか、実質的にそのような組成からなるか、またはそのような組成からなってよい。また、特に明記されていない限り、各材料は任意の適切な技術または既存のもしくは将来開発される技術を使用して形成することができ、原子層堆積、化学気相堆積、物理気相堆積、エピタキシャル成長、拡散ドーピング、およびイオン注入がそのような技術の例である。
さらに、「厚さ」は単独（先行する方向形容詞がない）では、異なる組成の直接隣接する材料の、または直接隣接する領域の、最も近接した表面から垂直の所与の材料または領域を通る平均直線距離と定義される。さらに、本明細書に記載の様々な材料または領域は、実質的に一定した厚さまたは一定しない厚さのものとすることができる。一定しない厚さの場合、厚さは、特に明記されていない限り平均厚さを指し、そのような材料または領域は、厚さが一定していないため何らかの最小厚さと何らかの最大厚さとを有することになる。本明細書で使用する「異なる組成」は、互いに直接接し得る２つの記載されている材料または領域が、例えばそのような材料または領域が同質ではない場合に、化学的および／または物理的に異なっていることのみを必要とする。２つの記載されている材料または領域が互いに直接接していない場合、「異なる組成」とは、記載されている２つの材料または領域の互いに最も近接している部分が、そのような材料または領域が同質でない場合に化学的および／または物理的に異なっていることのみを必要とする。本明細書では、材料、領域、または構造は、記載されている材料、領域または構造の少なくとも一部の互いに対して物理的に接触している接触部がある場合に、別の材料、領域、または構造に「直接接して」いる。それに対して、前に「直接」が付いていない、「上方に」、「上に」、「隣接して」、「沿って」、および「接触して」は、「直接接して」いることの他に、介在する材料、領域、または構造の結果として、記載されている材料、領域、または構造の互いに対する物理的接触がない構造も包含する。
本明細書では、領域－材料－コンポーネントは、正常動作時に、一方から他方に電流が連続して流れることができ、電荷が十分に生成される場合に原子よりも小さい正および／または負の電荷の移動によって主として流れる場合に、互いに対して「電気的に結合され」ている。領域－材料－コンポーネント間に別の電子コンポーネントがあってよく、電気的に結合されていてもよい。それに対して、領域－材料－コンポーネントが「直接電気的に結合されて」いると言う場合、直接電気的に結合されている領域－材料－コンポーネント間には介在する電子コンポーネントがない（例えば、ダイオード、トランジスタ、抵抗器、変換器、スイッチ、ヒューズなどがない）。
本明細書における導電性／導体／導電材料のいずれの組成も、金属材料および／または導電性にドープされた半導電性／半導体／半導電材料であってよい。「金属材料」は、元素金属、２つ以上の元素金属の混合物または合金、および１つまたは複数の導電性金属化合物のうちの任意の１つまたは組み合わせである。
本明細書では、エッチングする、エッチング、除去する、除去、堆積させる、形成する、および／または形成に関して「選択的」であるとは、量で少なくとも２：１の比率で作用を受けるような、１つの記載されている材料の別の記載されている材料に対する作用である。また、選択的に堆積させる、選択的に成長させる、または選択的に形成するとは、少なくとも最初の７５オングストロームの堆積、成長または形成について、１つの材料を記載されている別の１つまたは複数の材料に対して、量で少なくとも２：１の比率で堆積、成長または形成することである。
特に明記しない限り、本明細書では「または」の使用は、いずれか一方と両方とを包含する。
［結び］
いくつかの実施形態では、メモリアレイの形成において使用される方法は、導電層と、導電層の上方の第１の絶縁体層と、第１の絶縁体層の上方の犠牲材料層、犠牲材料層の上方の第２の絶縁体層とを含む、基板を形成することを含む。垂直方向に交互になった絶縁層とワード線層とを含む積層が、第２の絶縁体層の上方に形成される。チャネル材料が、絶縁層およびワード線層を通って形成される。水平方向に細長いトレンチが、積層を貫通して犠牲材料層まで形成される。犠牲材料が、水平方向に細長いトレンチを通って、第１の絶縁体層の材料に対して選択的に、および第２の絶縁体層の材料に対して選択的に、エッチングされる。チャネル材料の横方向外側の側壁が、犠牲材料層内に露出される。導電構造が、犠牲材料層内のチャネル材料の横方向外側の側壁に直接接して形成される。導電構造は、第１の絶縁体層を通って延び、チャネル材料を導電層に直接電気的に結合する。
いくつかの実施形態では、メモリアレイの形成において使用される方法は、導電層と、この導電層の上方の絶縁性金属酸化物を含む第１の絶縁体層と、この第１の絶縁体層の上方の窒化シリコン層と、この窒化シリコン層の上方の絶縁性金属酸化物を含む第２の絶縁体層とを含む基板を形成することを含む。垂直方向に交互になった絶縁層とワード線層とを含む積層が、第２の絶縁体金属酸化物層の上方に形成される。チャネル材料は、絶縁層およびワード線層を貫通して導電層内に形成される。水平方向に細長いトレンチが、積層を貫通して窒化シリコン層まで形成される。窒化シリコン層が、第１の絶縁体層の絶縁性金属酸化物および第２の絶縁体層の絶縁性金属酸化物に対して選択的に、水平方向に細長いトレンチを通ってウェットエッチングされる。チャネル材料の横方向外側の側壁が、犠牲材料層内に露出される。導電構造が、犠牲材料層内のチャネル材料の横方向外側の側壁に直接接して形成される。導電構造は、第１の絶縁体層を通って延び、チャネル材料を導電層に直接電気的に結合する。
いくつかの実施形態では、メモリアレイは、導電層と、この導電層の上方の絶縁体層と、この絶縁体層の上方の導体層と、この導体層の上方の垂直方向に交互になった絶縁層およびワード線層とを含む垂直積層を含む。ワード線層は、個々のメモリセルのゲート領域を含む。ゲート領域の各個は、ワード線層の各個におけるワード線の一部を含む。チャネル材料は、絶縁層およびワード線層を通って高さ方向に延びる。個々のメモリセルは、個々のゲート領域とチャネル材料との間にメモリ構造を含む。メモリ構造は、個々のゲート領域の横方向内側の電荷遮断領域と、電荷遮断領域の各個の横方向内側の蓄積領域と、個々の蓄積領域の横方向内側の絶縁電荷通過材料とを含む。導電構造は、絶縁体層を通って延び、チャネル材料を導電層に直接電気的に結合する。
いくつかの実施形態では、メモリアレイは、導電層と、この導電層の上方の絶縁体層と、この絶縁体層の上方の導体層と、この導体層の上方の垂直方向に交互になった絶縁層およびワード線層とを含む垂直積層を含む。ワード線層は、個々のメモリセルのゲート領域を含む。ゲート領域の各個は、ワード線層の各個におけるワード線の一部を含む。チャネル材料は、絶縁層およびワード線層を通って高さ方向に延びる。個々のメモリセルは、個々のゲート領域とチャネル材料との間にメモリ構造を含む。メモリ構造は、個々のゲート領域の横方向内側の電荷遮断領域と、電荷遮断領域の各個の横方向内側の蓄積領域と、個々の蓄積領域の横方向内側の絶縁電荷通過材料とを含む。導電構造は、チャネル材料を導電層に直接電気的に結合する。水平方向に細長い絶縁体構造は、絶縁層およびワード線層を通って高さ方向に延びる。水平方向に細長い絶縁体構造は、ワード線の各個を横方向に分離し、絶縁体層の底部の上方にある底部を個々に有する。
いくつかの実施形態では、メモリアレイは、導電層と、この導電層上方の第１の絶縁体層と、この絶縁体層の上方の導体層と、この導電層の上方の第２の絶縁体層と、この第２の絶縁体層の上方の導電性にドープされた半導電性材料層と、この導電性にドープされた半導電性材料層の上方の垂直方向に交互になった絶縁層およびワード線層とを含む垂直積層を含む。ワード線層は、個々のメモリセルのゲート領域を含む。ゲート領域の各個は、ワード線層の各個におけるワード線の一部を含む。チャネル材料は、絶縁層およびワード線層を通って高さ方向に延びる。個々のメモリセルは、個々のゲート領域とチャネル材料との間にメモリ構造を含む。メモリ構造は、個々のゲート領域の横方向内側の電荷遮断領域と、電荷遮断領域の各個の横方向内側の蓄積領域と、個々の蓄積領域の横方向内側の絶縁電荷通過材料とを含む。導電構造は、導電性にドープされた半導電性材料層、第２の絶縁体層、導体層、および第１の絶縁体層を通って延びる。導電構造は、チャネル材料を導電層に直接電気的に結合し、導電層の側壁に直接接している側壁を含む。

Claims (10)

  1. メモリアレイの形成に使用される方法であって、
    導電層と、前記導電層の上方の第１の絶縁体層と、前記第１の絶縁体層の上方の犠牲材料層と、前記犠牲材料層の上方の第２の絶縁体層と、前記第２の絶縁体層の上方に垂直方向に交互になった絶縁層及びワード線層を含む積層と、を含む基板を形成することと、
    前記垂直方向に交互になった絶縁層及びワード線層を通るチャネル材料を形成することと、
    前記積層を通って前記犠牲材料層まで、水平方向に細長いトレンチを形成することと、
    前記第１の絶縁体層の材料に対して選択的に且つ前記第２の絶縁体層の材料に対して選択的に、前記水平方向に細長いトレンチを通って前記犠牲材料層の犠牲材料をエッチングし、かつ、前記犠牲材料層内の前記チャネル材料の横方向外側の側壁を露出させることと、
    前記犠牲材料層内の前記チャネル材料の前記横方向外側の側壁に直接接触する導電構造を形成することであって、前記導電構造が、前記第１の絶縁体層を通って延び、かつ、前記チャネル材料を前記導電層に直接電気的に結合する、ことと、
    を含む方法。
  2. 前記第２の絶縁体層と前記絶縁層のうちの最下層との垂直方向の間にある、導電性にドープされた半導電性材料層を形成すること、を含む請求項１に記載の方法。
  3. 前記導電性にドープされた半導電性材料層を通って前記チャネル材料を形成することを含み、前記導電構造は、前記導電性にドープされた半導電性材料層内にある前記チャネル材料と、前記導電性にドープされた半導電性材料層の導電性にドープされた半導電性材料との横方向の間の、前記導電性にドープされた半導電性材料層内にある、請求項２に記載の方法。
  4. 前記エッチングの前に、前記水平方向に細長いトレンチ内に、前記導電性にドープされた半導電性材料層の前記導電性にドープされた半導電性材料と同じ組成を有する犠牲側壁ライナを形成することと、前記エッチングの後に前記犠牲側壁ライナを除去することと、を含む請求項３に記載の方法。
  5. 前記導電性にドープされた半導電性材料内にある導電率増加ドーパントを、前記導電構造を通って前記チャネル材料内へ横方向に、及び、前記導電性にドープされた半導電性材料層の上方にある前記チャネル材料内へ上方向に、拡散させること、を含む請求項３に記載の方法。
  6. 垂直積層であって、
    第１の導電層と、
    前記導電層の上方の第１の絶縁体層と、
    前記第１の絶縁体層の上方の犠牲材料層と、
    前記犠牲材料層の上方の第２の導電体層と、
    前記第２の導電体層の上方の、垂直方向に交互になった絶縁層及びワード線層と、
    を含む垂直積層と、
    前記垂直方向に交互になった絶縁層及びワード線層を通って高さ方向に延びるチャネル材料と、
    前記犠牲材料層まで前記垂直積層を通る水平方向に細長いトレンチであって、前記犠牲材料層内の前記チャネル材料の横方向外側の側壁が露出されている、水平方向に細長いトレンチと、
    前記犠牲材料層内の前記チャネル材料の前記横方向外側の側壁に直接接触している導電構造であって、前記第１の絶縁体層を通って延び且つ前記チャネル材料を前記導電層に直接電気的に結合する導電構造と、
    を含むメモリアレイ。
  7. 前記第１の絶縁体層は絶縁性金属酸化物を含む、請求項６に記載のメモリアレイ。
  8. 前記水平方向に細長いトレンチは、前記第１の絶縁体層の底部よりも上方にあるそれぞれの底部を有する、請求項６に記載のメモリアレイ。
  9. 前記水平方向に細長いトレンチの底部は、前記第１の絶縁体層の最上部よりも上方にある、請求項８に記載のメモリアレイ。
  10. 前記水平方向に細長いトレンチの底部は、前記犠牲材料層の最上部よりも下方にある、請求項８に記載のメモリアレイ。

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