KR20240038795A - 메모리 셀들의 스트링들을 포함하는 메모리 어레이들 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법들 - Google Patents

메모리 셀들의 스트링들을 포함하는 메모리 어레이들 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법들 Download PDF

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엠. 재러드 바클레이
존 디. 홉킨스
리차드 제이. 힐
인드라 브이. 차리
카 위 통
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마이크론 테크놀로지, 인크
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Abstract

메모리 셀들의 스트링들을 포함하는 메모리 어레이는 전도체 티어 위의 교번하는 절연 티어들 및 전도성 티어들을 포함하는 수직 스택을 개별적으로 포함하는 측방향으로 이격된 메모리 블록들을 포함한다. 메모리 셀들의 스트링들은 절연 티어들 및 전도성 티어들을 통해 연장되는 채널 재료 스트링들을 포함한다. 채널 재료 스트링들은 전도성 티어들 중 최하부 티어에 있고 채널 재료 스트링들 중 다수에 직접 맞닿는 전도성 재료에 의해 전도체 티어의 전도체 재료와 직접 전기적으로 결합된다. 측방향으로 이격된 메모리 블록들 내의 채널 재료 스트링들은 메모리 평면의 일부를 포함한다. 최하부 전도성 티어의 벽은 전도성 재료의 일측(aside)에 있다. 벽은 메모리 평면에 대해 평면의 에지인 영역에 있다. 평면 에지 영역은 TAV 영역을 포함한다. 벽은 평면 에지 영역에 있는 TAV 영역의 에지에 대해 수평으로 세장형이다. 다른 메모리 어레이들 및 방법들이 개시된다.

Description

메모리 셀들의 스트링들을 포함하는 메모리 어레이들 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법들
본 명세서에 개시된 실시예들은 메모리 셀들의 스트링들을 포함하는 메모리 어레이들 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법들에 관한 것이다.
메모리는 집적 회로부의 한 유형이며, 데이터를 저장하기 위한 컴퓨터 시스템들에서 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이들에서 제조될 수 있다. 메모리 셀들은 디지트라인(비트라인, 데이터 라인 또는 감지 라인이라고도 함)과 액세스 라인(워드라인이라고도 함)을 사용하여 기록되거나 판독될 수 있다. 감지 라인들은 어레이의 컬럼(column)들을 따라 메모리 셀들을 전도성으로 상호연결(interconnect)할 수 있고, 액세스 라인들은 어레이의 로우(row)들을 따라 메모리 셀들을 전도성으로 상호연결할 수 있다. 각각의 메모리 셀은 감지 라인 및 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성, 반휘발성, 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 전력이 없는 상태에서 장기간 데이터를 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10년의 보유 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소실되므로 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리는 밀리초 이하의 보유 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀들은 적어도 2개의 상이한 선택 가능한 상태들로 메모리를 유지 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1"로 간주된다. 다른 시스템들에서, 적어도 일부 개별 메모리 셀들은 정보의 2개 초과의 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 컴포넌트의 한 유형이다. 이들 트랜지스터들은 그 사이에 반전도성(semiconductive) 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 채널 영역으로부터 분리된다. 게이트에 적절한 전압의 인가는 전류가 채널 영역을 통해 소스/드레인 영역들 중 하나로부터 다른 하나로 흐를 수 있게 한다. 게이트에서 전압이 제거되면, 전류가 채널 영역을 통해 흐르는 것이 크게 방지된다. 전계 효과 트랜지스터들은 또한 추가적인 구조, 예를 들어 게이트 절연체와 전도성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그래밍가능한 전하 저장 영역을 포함할 수 있다.
플래시 메모리는 메모리의 한 유형이며, 최신 컴퓨터 및 디바이스에서 많은 용도를 가지고 있다. 예를 들어, 최신 개인용 컴퓨터들은 플래시 메모리 칩 상에 저장된 BIOS를 가질 수 있다. 다른 예로서, 컴퓨터들 및 다른 디바이스들이 종래의 하드 드라이브들을 대체하기 위해 솔리드 스테이트 드라이브들에서 플래시 메모리를 이용하는 것이 점점 더 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 제조업체가 표준화된 새로운 통신 프로토콜들을 지원하고, 향상된 특징들을 위해 디바이스들을 원격으로 업그레이드하는 능력을 제공할 수 있게 하기 때문에 무선 전자 디바이스들에서 인기가 있다.
NAND는 통합 플래시 메모리의 기본 아키텍처일 수 있다. NAND 셀 유닛은 메모리 셀들의 직렬 조합(직렬 조합은 일반적으로 NAND 스트링으로서 지칭됨)에 직렬로 결합되는 적어도 하나의 선택 디바이스를 포함한다. NAND 아키텍처는, 가역적으로 프로그래밍가능한 수직 트랜지스터를 개별적으로 포함하는 수직으로 적층된 메모리 셀들을 포함하는 삼차원 배열로 구성될 수도 있다. 수직으로 적층된 메모리 셀 아래에 제어 또는 다른 회로부(circuitry)가 형성될 수도 있다. 다른 휘발성 또는 불휘발성 메모리 어레이 아키텍처들은 트랜지스터를 개별적으로 포함하는 수직으로 적층된 메모리 셀들을 또한 포함할 수도 있다.
메모리 어레이들은 메모리 페이지들, 메모리 블록들 및 부분 블록들(예를 들어, 서브블록들), 메모리 평면들로 배열될 수 있으며, 예를 들어, 이는 미국 특허 출원 공개 번호 제2015/0228651호, 제2016/0267984호, 및 제2017/0140833호에 도시되고 설명된 바와 같다. 메모리 블록들은 수직으로 적층된 메모리 셀들의 개별 워드라인 티어들에서 개별 워드라인들의 종방향의 윤곽들을 적어도 부분적으로 정의할 수 있다. 이러한 워드라인들에 대한 연결들은 수직으로 적층된 메모리 셀들의 어레이의 단부 또는 에지에서 소위 "계단 스텝 구조(stair-step structure)"에서 발생할 수 있다. 계단 스텝 구조는 워드라인들에 대한 전기적 액세스를 제공하기 위해 높이 방향으로 연장되는 전도성 비아들이 접촉하는 개별 워드라인들의 접촉 영역을 정의하는 개별 "계단들"(대안적으로 "스텝들" 또는 "계단-스텝들"이라고 함)을 포함한다.
도 1은 더 큰 기판(예를 들어, 반도체 웨이퍼, 도시되지 않음)의 일부일 수 있는 다이 또는 다이 영역의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 프로세스에서 도 1의 일부의 확대 개략적 단면도이고, 도 3의 라인 2-2를 통해 취해진다.
도 3은 도 2의 라인 3-3을 통한 개략적인 단면도이다.
도 4 내지 도 66은 본 발명의 일부 실시예들에 따른 프로세스에서 도 1 내지 도 3의 구성 또는 이들의 일부, 또는 대안적인 및/또는 추가적인 실시예들의 개략적인 순차적 단면도 및/또는 확대도이다.
본 발명의 실시예들은 메모리 어레이, 예를 들어 어레이(예를 들어, CMOS-언더-어레이) 아래에 주변 제어 회로부를 갖는 NAND 또는 다른 메모리 셀들의 어레이를 형성하는데 사용되는 방법들을 포함한다. 본 발명의 실시예들은 소위 "게이트 라스트(gate-last)" 또는 "대체 게이트(replacement-gate)" 프로세싱, 소위 "게이트 퍼스트(gate-first)" 프로세싱, 및 트랜지스터 게이트들이 형성될 때와 무관하게 기존 또는 향후 개발될 다른 프로세싱을 포함한다. 본 발명의 실시예들은 또한 제조 방법에 독립적인 메모리 어레이(예를 들어, NAND 아키텍처)를 포함한다. "게이트 라스트" 또는 "대체 게이트" 프로세스로 간주될 수 있는 예시적인 방법 실시예는 도 1 내지 도 66을 참조하여 설명된다. 또한, 그럼에도 불구하고, 다음의 프로세싱 단계들의 시퀀스는 단지 하나의 예일 뿐이고, 예시적인 프로세싱 단계들의 다른 시퀀스들(다른 프로세싱 단계들을 갖거나 갖지 않음)은 "게이트 라스트/대체 게이트" 프로세싱을 사용하는지 여부에 관계없이 사용될 수 있다.
도 1은 더 큰 기판(예를 들어, 반도체 웨이퍼, 및 도시되지 않음)의 일부일 수 있고 메모리 어레이가 제조될 다이 또는 다이 영역(100)을 포함하는 예시적인 개략적인 실시예를 도시한다. 예시적인 다이 영역(100)은 적어도 하나의 메모리 평면 영역(105)(4개가 도시됨), 개별 메모리 평면 영역들(105) 내의 메모리 블록 영역들(58), 계단-스텝 영역(60)(2개가 메모리 평면들의 종방향 단부들에 도시됨), 및 주변 회로부 영역(PC)(2개가 도시됨)을 포함한다. 본 문서에서 “블록”은 “서브블록”을 포함하는 총칭이다. 영역들(105, 58, 60, 및/또는 PC)은 프로세싱의 이 시점에서 식별가능하지 않을 수 있다. 예를 들어, 바로 인접한 메모리 평면들(도시되지 않음) 사이에 계단-스텝 영역을 갖는 대안적인 배향들이 사용될 수 있다. 도 2 내지 도 7은 다이 영역(100)의 부분들의 개략적인 더 크고 다양한 축척 뷰들이다.
도 2 내지 도 7을 참조하면, 구성(10)은 (아직 제조되지 않은) 트랜지스터들 및/또는 메모리 셀들의 높이 연장 스트링들의 어레이 또는 어레이 영역(12)을 형성하는 방법으로 도시된다. 구성(10)은 전도성(conductive)/전도체(conductor)/전도성(conducting), 반전도성/반도체/반전도성, 또는 절연성/절연체/절연(즉, 본 명세서에서 전기적으로) 재료 중 임의의 하나 이상을 갖는 베이스 기판(11)을 포함한다. 다양한 재료들이 베이스 기판(11) 위에 높이 방향으로 형성되었다. 재료들은 도 2 내지 도 7 - 도시된 재료들 - 의 일측(aside), 높이 방향 안쪽으로(elevationally inward), 또는 높이 방향 바깥쪽(elevationally outward)으로 있을 수 있다. 예를 들어, 집적 회로부의 다른 부분적으로 또는 전체적으로 제조된 컴포넌트들이 베이스 기판(11) 위, 주위, 또는 내부 어딘가에 제공될 수 있다. 메모리 셀들의 높이 연장 스트링들의 어레이(예를 들어, 어레이(12) 또는 메모리 어레이 영역(12)) 내의 컴포넌트들을 동작시키기 위한 제어 및/또는 다른 주변 회로부가 또한 제조될 수 있고, 어레이 또는 서브어레이 내에 전체적으로 또는 부분적으로 있을 수 있거나 아닐 수 있다. 또한, 다수의 서브어레이들은 또한 독립적으로, 동시에(in tandem), 또는 그렇지 않으면 서로 상대적으로 제조 및 동작될 수도 있다. 본 문서에서 "서브어레이"도 어레이로 간주될 수 있다.
전도체 재료(17)를 포함하는 전도체 티어(16)가 기판(11) 위에 형성되었다. 도시된 바와 같은 전도체 재료(17)는 상부 전도체 재료(43)와는 상이한 조성의 하부 전도체 재료(44) 바로 위에 그리고 (예를 들어, 직접 맞닿아) 전기적으로 직접 결합된 상부 전도체 재료(43)를 포함한다. 일 실시예에서, 상부 전도체 재료(43)는 전도성으로 도핑된 반전도성 재료(예를 들어, n형 도핑된 또는 p형 도핑된 폴리실리콘)를 포함한다. 일 실시예에서, 하부 전도체 재료(44)는 금속 재료(예를 들어, WSix와 같은 금속 실리사이드)를 포함한다. 전도체 티어(16)는 어레이(12) 내에 형성될 트랜지스터들 및/또는 메모리 셀들에 대한 판독 및 기록 액세스를 제어하는 데 사용되는 제어 회로부(예를 들어, 주변 언더-어레이 회로부 및/또는 공통 소스 라인 또는 플레이트)의 일부를 포함할 수 있다.
스택(18*)의 하부 부분(18L)은 기판(11) 및 전도체 티어(16) 위에 형성되었다(*는 다른 서픽스(suffix)들을 가질 수 있거나 갖지 않을 수 있는 모든 동일한 수치적으로 지정된 컴포넌트들을 포함하는 서픽스로서 사용됨). 스택(18*)은 수직으로 교번하는 전도성 티어들(22*) 및 절연 티어들(20*)을 포함할 것이며, 티어들(22*)의 재료는 티어들(20*)의 재료와 상이한 조성이다(하나의 티어(22z) 및 2개의 티어들(20z 및 20x)은 이 프로세싱 시점에 도시됨). 스택(18*)은 메모리 평면 영역들(105) 중 하나의 일부로서 측방향으로 이격된 메모리 블록 영역들(58)을 포함하고, 이는 완성된 회로부 구성에서 측방향으로 이격된 메모리 블록들(58)을 포함할 것이다. 본 문서에서 달리 명시하지 않는 한, “블록”은 “서브블록”을 포함하는 총칭이다. 메모리 블록 영역들(58) 및 결과적인 메모리 블록들(58)(아직 도시되지 않음)은 종방향으로 세장형(elongated)이고 또한 예를 들어 방향(55)을 따라 서로에 대해 수평으로 평행하게 배향되는 것으로 간주될 수 있다. 메모리 블록 영역들(58)은 프로세싱의 이 시점에서 식별가능하지 않을 수 있다.
전도성 티어들(22*)(대안적으로 제1 티어들로 지칭됨)은 전도성 재료를 포함하지 않을 수 있고, 절연 티어들(20*)(대안적으로 제2 티어들로 지칭됨)은 "게이트 라스트" 또는 "대체 게이트"인 본 명세서에 의해 초기에 설명된 예시적인 방법 실시예와 함께 프로세싱의 이 시점에서 절연 재료를 포함하지 않거나 절연성일 수 있다. 일 실시예에서, 하부 부분(18L)은 전도체 재료(17) 바로 위에(예를 들어, 직접 맞닿는) 제2 티어들(20*)의 최하부(lowest) 티어(20z)를 포함한다. 예시적인 최하부 제2 티어(20z)는 절연성이고, (예를 들어, 재료(62), 예를 들어, 실리콘 이산화물 및/또는 실리콘 질화물을 포함하는) 희생(sacrificial)일 수 있다. 희생 재료(77)(예를 들어, 폴리실리콘 또는 실리콘 질화물)를 포함하는 제1 티어들(22*)의 최하부 티어(22z)는 최하부 제2 티어(20z) 위에 있다. 제2 티어들(20*)의 차하부(next-lowest) 제2 티어(20x)는 (예를 들어, 실리콘 이산화물 및/또는 실리콘 질화물과 같은 재료(63)를 포함하는) 최하부 제2 티어(20z) 및 최하부 제1 티어(22z) 바로 위에 있다. 추가적인 티어들이 존재할 수 있다.
스택(18*)은 관통-어레이-비아(through-array-via; TAV) 영역(예를 들어, 영역들(19, 21) 중 임의의 하나) 및 동작 메모리 셀 스트링 영역(23)을 포함한다. "동작 메모리 셀 스트링 영역"은 제조되었거나 제조되고 있는 집적 회로부의 완성된 구성에서 회로 동작 메모리 셀 스트링들을 포함한다. 더미 메모리 셀 스트링들(즉, 비동작(inoperative) 채널 재료를 포함하는 회로 비동작 메모리 셀 스트링들, 도시되지 않음)은 또한 궁극적으로 동작 메모리 셀 스트링 영역(23) 및/또는 TAV 영역(예를 들어, 측방향으로 인접한 회로 동작 메모리 셀 스트링들 주위에 흩어지거나 함께 그룹화됨)에 있을 수 있다. "TAV 영역"은 동작(operative) TAV들이 존재하거나 형성될 영역이다. "동작 TAV"는 제조되었거나 제조되고 있는 집적 회로부의 완성된 구성에서 상이한 높이(elevation)들에서 스택(18*)을 통해 그리고 전자 컴포넌트들 사이에서 연장되는 회로 동작 전도성 상호연결부이다. TAV 영역은 또한 하나 이상의 더미 TAV들(즉, 제조되었거나 제조되고 있는 집적 회로부의 완성된 구성에서 스택(18*)을 통해 연장되는 회로 비동작 구조)을 포함할 수 있다. 영역들(19/21)은 본질적으로 프로세싱의 이 시점에서 구성(10)에서 서로에 대해 정의되지 않거나 구별할 수 없을 수 있다. 예시적인 TAV 영역들(19)(도 4 및 도 5)은 개별 메모리 평면들(105)(도 1)에 있는 것으로 도시되어 있다. 예시적인 TAV 영역(21)(도 6 및 도 7)은 개별 메모리 평면 영역들(105)의 외부에 있는 것으로서 그리고 평면 에지(즉, 메모리 평면 영역의 외부; 예를 들어, 메모리 평면들 중 하나의 측방향 에지에 근접하게 인접한)인 것으로서 도시되어 있다. TAV 영역들은 또한 계단-스텝 영역(예를 들어, 60 및 도시되지 않음)에 있을 수 있다.
희생 재료 일측의 최하부 제1 티어에 벽이 형성된다. 벽은 희생 재료의 조성과 상이한 조성이며 수평으로 세장형이다. 벽은 (a) 또는 (b) 중 하나이며, 여기서:
(a):메모리 블록 영역들 중 하나를 종방향으로 따라 메모리 평면 영역에서, , 하나의 메모리 블록 영역은 메모리 평면 영역에 있는 관통-어레이-비아(TAV) 영역에 바로 인접하고(즉, 상기 하나의 메모리 블록 영역과 TAV 영역 사이에 다른 메모리 블록 영역이 존재하지 않음), 벽은 메모리 평면 영역에 있는 TAV 영역에 가장 가까운(즉, 하나의 메모리 블록 영역의 모든 다른 측방향 에지들과 비교하여) 하나의 메모리 블록 영역의 에지(즉, 측방향 에지)를 따라 있고; 및
(b):메모리 평면 영역에 대해 평면 에지인 영역에서, 평면 에지 영역은 TAV 영역을 포함하고, 벽은 평면 에지 영역에 있는 TAV 영역의 에지(즉, 측방향 에지)에 대해 수평으로 세장형이다.
일 실시예에서, 벽은 (a)를 포함하고, 일 실시예에서 벽은 (b)를 포함한다. 일 실시예에서, 상기 벽 중 다른 하나는 (a) 및 (b) 중 다른 하나에 있다(즉, 상기 벽 중 하나는 (a) 및 (b) 각각에 있고, 이는 서로에 대해 동일하거나 상이한 구성일 수 있다).
도 8 내지 도 16을 참조하면, 일 실시예에서, 마스킹 재료(71)(예를 들어, 포토레지스트)는 희생 재료(77)(예를 들어, 존재할 때 재료(63)) 바로 위에 형성되고, 마스크 개구(70)는 이를 통해 형성된다. 단지 예로서, 2개의 마스크 개구(70)가 TAV 영역(19)에 도시되어 있고, 2개의 마스크 개구(70)가 TAV 영역(21)에 도시되어 있다. 일 실시예에서, 마스크 개구(70)는 (a) 영역 또는 (b) 영역의 벽이 될 것과 동일하지만 더 넓은 수평 종방향 윤곽을 갖는다. 대안적으로, 그리고 단지 예로서, 마스크 개구(70)는 TAV 영역(19 및/또는 21) 모두를 바깥쪽으로(outwardly) 노출시킬 수 있다. 논의는 메모리 평면 영역(105) 내의 벽(적어도 하나) 및 평면 에지 영역 내의 벽(적어도 하나)의 제조로 진행된다. 물질은 마스크 개구(70)를 통해 그 아래의 희생 재료(77) 내로 이온 주입된, 플라즈마 도핑된, 또는 확산 도핑된 중 하나(즉, 적어도 하나)이고, 이에 의해 일 실시예에서 희생 재료(77) 일측에(aside) 재료(74)를 포함하는 초기 벽(73 및/또는 76)을 형성하고, 초기 벽(73 및/또는 76)은 희생 재료(77)의 조성과 상이한 조성이고, 수평으로 세장형이며, 하나의 이러한 후자의 실시예에서 수평으로 세장형인 평행 메모리 블록 영역(58)이다. 벽(73 및 76) 둘 모두가 존재할 때, 이는 서로에 대해 동일한 구성을 가질 필요가 없다. 마스크 개구(70) 및 벽(73 및/또는 76)은 각각 TAV 영역(19) 또는 TAV 영역(21)에 있을 수 있고, 각각 바로 측방향으로 인접한 영역(23 또는 105)(도시되지 않음) 내로 중첩될 수 있다. 그러나, 단일 벽(73) 및 단일 벽(76)에 대해 주로 진행되는 논의로 다수의 벽들(73 및/또는 76)이 형성될 것이다. 또한, 다수의 벽들이 있는 경우, 모든 벽(73)은 서로에 대해 동일한 조성(composition) 및/또는 구성(construction)을 갖지 않을 수 있고, 모든 벽(76)은 서로에 대해 동일한 조성 및/또는 구성을 갖지 않을 수 있다. 또한, 벽(73, 76)이 모두 존재하는 경우, 벽(73, 76)은 서로에 대해 동일한 조성 및/또는 구성을 갖지 않을 수 있다.
일 실시예에서, 벽(73 및/또는 76)(그 재료(74)) 및 희생 재료(77)는 동일한 1차 재료가 물질로 도핑되어 있는 동일한 1차 재료(예를 들어, 폴리실리콘)를 포함하고, 이에 의해 희생 재료(77)의 동일한 1차 재료가 벽(73 및/또는 76)의 동일한 1차 재료보다, 만약 있다면, 적은 물질을 포함하게 된다. 폴리실리콘인 1차 재료 및 다른 1차 재료에 대한 이러한 물질의 예는 B, C, O 또는 N 중 하나(적어도 하나)이다. 그럼에도 불구하고, 벽(73 및/또는 76)을 희생 재료(77) 일측에 제공할 때, 둘 다 서로에 대해 상이한 조성인 예시적인 목표는 아래에 설명된 바와 같이 벽(73 및/또는 76)에 대해 희생 재료(77)를 선택적으로 에칭할 때 에칭 선택도(selectivity)를 제공하는 것이다.
도 17 내지 도 22를 참조하고, 및 일 실시예에서, 마스킹 재료(71)(도시되지 않음)가 제거되었고, 전도성 재료 티어(72)가 차하부 제2 티어(20x) 바로 위에 형성되었다(예를 들어, 전도성 재료(47); 예를 들어, 전도성으로 도핑된 폴리실리콘을 포함함). 그 후, 그리고 이와 무관하게, 초기 벽(73 및/또는 76)은 그 폭(들)을 감소시키기 위해 이를 통해 완전히 에칭되었다. 이러한 일 실시예에서 그리고 단지 예로서, 이러한 것은 구성(10) 위에 마스킹 재료 및 이를 통해 마스크 개구(들)를 형성함으로써(도시되지 않음) 발생할 수 있으며, 이러한 마스킹 재료는 어레이 영역(12) 모두를 덮고, TAV 영역들(19 및 21)에서 감소된 폭 벽들(73 및/또는 76)을 덮고, TAV들이 궁극적으로 위치될 TAV 영역들(19 및 20)에서 아일랜드들/아일랜드 위치들(85)을 덮는다. 그 후, 궁극적으로 노출된(이에 의해 남아 있는 마스크 개구를 통해) 재료(47, 63, 77, 62 및 17)가 에칭되고, 마스킹 재료가 제거되고, 이에 의해 남겨진 보이드 공간(void space)이 절연체 재료(78)(예를 들어, 이러한 보이드 공간을 과충진하고 적어도 남아 있는 재료(47)의 상단 표면까지 다시 평탄화함으로써 실리콘 이산화물 및/또는 실리콘 질화물)로 충진된다.
벽들(73) 각각은 (a)에 있는 예시적인 벽이고, 하나의 이러한 실시예에서, 벽(73)은 메모리 평면 영역(105)에 있는 TAV 영역(19)에 가장 가까운 하나의 메모리 블록 영역(58)의 모든 에지를 따른다(예를 들어, 에지(79)를 모두 따르고, 도 17, 도 18에 도시된 바와 같이 벽(73) 또는 도 19, 도 20에 도시된 바와 같이 벽(73)을 고려하는지 여부에 관계없이 그리고 벽(73)이 에지(79)에 직접 맞닿는지 여부에 관계없이). 도 17, 도 18의 벽(73)은 도 19, 도 20의 벽(73)과 동일한 구성, 조성 및 위치(또는 미러링된 위치)일 수 있으며, 에지(79)가 없고 메모리 블록 영역(58)이 도 19, 도 20 내에 간결성과 축척 때문에 도시/지정되지 않는다. 벽들(76) 각각은 (b)에 있는 예시적인 벽이고, 그러한 일 실시예에서, 벽(76)은 평면 에지 영역에 있는 TAV 영역(21)의 모든 에지를 따라 있다(예를 들어, 모두 에지(80)를 따라)(예를 들어, 벽(76)이 에지(80)에 직접 맞닿는지 여부에 관계없이, 바로 측방향으로 인접한 메모리 평면들(105) 사이에).
일 실시예에서, 벽(73 및/또는 76)은 절연성이다. 일 실시예에서, 벽(73 및/또는 76)은 희생 재료(77)에 직접 맞닿고, 이러한 일 실시예에서 벽(73 및/또는 76)은 그 계면(예를 들어, I)에서 동일한 두께(예를 들어, T)를 갖는다.
위의 내용은 벽(73) 및/또는 벽(76)을 형성하는 예시적인 실시예일 뿐이다. 또한, 다른 하나를 형성하지 않고 형성될 수 있거나 또는 둘 모두가 형성될 수 있다(그럼에도 불구하고, 벽(73) 및/또는 벽(76) 중 하나 이상을 의미함). 그럼에도 불구하고, 벽(73) 및/또는 벽(76)을 형성하는 다른 예시적인 방법은 희생 재료 바로 위에 있는 마스킹 재료에 마스크 개구를 형성하는 단계를 포함한다. 그런 다음, 에칭이 마스크 개구를 통해 수행되어 희생 재료를 통해 수평으로 세장형인 벽 트렌치를 형성할 수 있다(예를 들어, 완성된 구성 벽(73 및/또는 76)과 동일한 크기 및 형상을 갖는 벽 트렌치). 그 후, 벽 트렌치는 벽의 재료로 과충진될 수 있고, 이어서 이러한 재료를 희생 재료의 적어도 상단 표면까지 다시 제거할 수 있다. 다른 실시예들과 관련하여 본 명세서에 도시되고 및/또는 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
도 23 내지 도 30을 참조하면, 스택(18*)의 상부 부분(18U)은 하부 부분(18L) 위에 형성되었다. 상부 부분(18U)은 수직으로 교번하는 상이한 조성의 제1 티어들(22) 및 제2 티어들(20)을 포함한다. 제1 티어들(22)은 전도성일 수 있고 제2 티어들(20)은 절연성일 수 있지만, "게이트 라스트" 또는 "대체 게이트"인 본 명세서에 초기에 설명된 예시적인 방법 실시예와 관련된 프로세싱의 이 시점에서는 반드시 그럴 필요는 없다. 예시적인 제1 티어들(22) 및 제2 티어들(20)은 각각 상이한 조성 재료들(26 및 24)(예를 들어, 실리콘 질화물 및 실리콘 이산화물)을 포함한다. 예시적인 상부 부분(18U)은 하부 부분(18L) 위에서 제2 티어(20)로 시작하는 것으로 도시되어 있지만, 이는 대안적으로 제1 티어(22)(도시되지 않음)로 시작할 수 있거나 전도성 재료 티어(72)는 상부 부분(18U)(그렇게 지정되지 않음)에 있는 것으로 간주될 수 있다. 또한, 예로서, 하부 부분(18L)은 그 상단으로서 하나 이상의 제1 및/또는 제2 티어를 갖도록 형성될 수 있다. 그럼에도 불구하고, 단지 적은 수의 티어들(20 및 22)이 도시되고, 상부 부분(18U)(및 이에 의해 스택(18*))은 수십,백개 또는 이상의 티어들(20 및 22)을 포함할 가능성이 더 높다. 또한, 주변 및/또는 제어 회로부의 일부일 수 있거나 아닐 수 있는 다른 회로부는 전도체 티어(16)와 스택(18*) 사이에 있을 수 있다. 단지 예로서, 전도성 재료 및 그러한 회로부의 절연 재료의 다수의 수직으로 교번하는 티어들은 전도성 티어들(22)의 최하부 티어 아래 및/또는 전도성 티어들(22)의 최상부(uppermost) 티어 위에 있을 수 있다. 예를 들어, 하나 이상의 선택 게이트 티어들(도시되지 않음)은 전도체 티어(16)와 최하부 전도성 티어(22) 사이에 있을 수 있고, 하나 이상의 선택 게이트 티어들은 전도성 티어들(22)의 최상부 티어 위에 있을 수 있다. 대안적으로 또는 추가적으로, 도시된 최상부 및 최하부 전도성 티어들(22) 중 적어도 하나는 선택 게이트 티어일 수 있다.
채널 개구들(25)은 상부 부분(18U)의 제2 티어들(20) 및 제1 티어들(22)을 통해 하부 부분(18L)의 (예를 들어, 적어도 최하부 제1 티어(22z)까지) 하부 부분(18L)의 전도체 티어(16)까지(예를 들어, 에칭에 의해) 형성되었다. 채널 개구들(25)은 스택(18)에서 더 깊게 이동하는 반경방향 안쪽으로(도시되지 않음) 테이퍼질 수 있다. 일부 실시예들에서, 채널 개구들(25)은 도시된 바와 같이 전도체 티어(16)의 전도체 재료(17) 내로 갈 수 있거나 그 정점(atop)(도시되지 않음)에서 정지할 수 있다. 대안적으로, 예로서, 채널 개구들(25)은 최하부 제2 티어(20z)의 정점에서 또는 내에서 정지할 수 있다. 채널 개구들(25)을 적어도 전도체 티어(16)의 전도체 재료(17)로 연장하는 이유는 채널 개구들(25) 내에 있는 재료에 앵커링 효과를 제공하기 위함이다. 에칭 정지 재료(도시되지 않음)는, 그것이 요구될 때 전도체 티어(16)에 대한 채널 개구들(25)의 에칭의 정지를 용이하게 하기 위해 전도체 티어(16)의 전도성 재료(17) 내에 또는 그 정점에 있을 수 있다. 이러한 에칭 정지 재료는 희생 또는 비-희생일 수 있다.
트랜지스터 채널 재료는 절연 티어들 및 전도성 티어들을 따라 높이 방향으로 개별 채널 개구들에 형성될 수 있고, 따라서, 전도체 티어 내의 전도성 재료와 직접 전기적으로 결합되는 개별 채널 재료 스트링들을 포함한다. 형성되는 예시적인 메모리 어레이의 개별 메모리 셀들은 게이트 영역(예를 들어, 제어 게이트 영역) 및 게이트 영역과 채널 재료 사이의 측방향으로 메모리 구조를 포함할 수 있다. 하나의 이러한 실시예에서, 메모리 구조는 전하 차단 영역, 저장 재료(예를 들어, 전하 저장 재료), 및 절연성 전하 통과 재료를 포함하도록 형성된다. 개별 메모리 셀들의 저장 재료(예를 들어, 도핑된 또는 도핑되지 않은 실리콘과 같은 플로팅 게이트 재료 또는 실리콘 질화물, 금속 도트들 등과 같은 전하 트랩핑 재료)는 개별 전하 차단 영역들을 따라 높이 위치한다. 절연성 전하 통과 재료(예를 들어, 2개의 절연체 산화물[예를 들어, 실리콘 이산화물] 사이에 샌드위치된 질소 함유 재료[예를 들어, 실리콘 질화물]를 갖는 밴드 갭 엔지니어링된 구조)는 채널 재료와 저장 재료 사이에 측방향으로 있다.
일 실시예에서 그리고 도시된 바와 같이, 전하 차단 재료(30), 저장 재료(32), 및 전하 통과 재료(34)는 절연 티어들(20) 및 전도성 티어들(22)을 따라 높이 방향으로 개별 채널 개구들(25) 내에 형성되었다. 트랜지스터 재료들(30, 32, 및 34)(예를 들어, 메모리 셀 재료들)은, 예를 들어, 스택(18*) 위에 그리고 개별 개구들(25) 내에 각각의 얇은 층들의 증착에 의해 형성된 후, 적어도 스택(18*)의 상단 표면까지 다시 평탄화함으로써 형성될 수 있다.
채널 재료 스트링(53)으로서의 채널 재료(36)는 또한 절연 티어들(20) 및 전도성 티어들(22)을 따라 높이 방향으로 채널 개구들(25) 내에 형성되었다. 재료들(30, 32, 34, 및 36)은 집합적으로 도시되고, 일부 도면들에서 축척으로 인해 재료(37)로만 지정된다. 예시적인 채널 재료(36)는 하나 이상의 실리콘, 게르마늄, 및 소위 III/V 반도체 재료(예를 들어, GaAs, InP, GaP, 및 GaN)와 같은 적절하게 도핑된 결정질 반도체 재료를 포함한다. 재료(30, 32, 34, 및 36) 각각에 대한 예시적인 두께는 25 내지 100 옹스트롬이다. 펀치 에칭(Punch etching)은 채널 재료(36)가 전도체 티어(16)의 전도체 재료(17)에 직접 맞닿도록 전도체 티어(16)을 노출시키기 위해 채널 개구들(25)(도시되지 않음)의 베이스들로부터 재료들(30, 32, 34)을 제거하기 위해 수행될 수 있다. 이러한 펀치 에칭은 (도시된 바와 같이) 재료들(30, 32, 34) 각각에 대해 별도로 발생할 수 있거나, 또는 일부(도시되지 않음)에 대해서만 발생할 수 있다. 대안적으로, 그리고 단지 예로서, 펀치 에칭이 수행되지 않을 수 있고, 채널 재료(36)는 단지 별도의 전도성 상호연결부(도시되지 않음)에 의해서만 전도체 티어(16)의 전도체 재료(17)에 직접 전기적으로 결합될 수 있다. 그럼에도 불구하고, 희생 에칭 정지 플러그들(도시되지 않음)은 채널 개구들(25)이 상부 부분(18U)을 형성하기 전에 있을 수평 위치들에서 하부 부분(18L)에 형성될 수 있다. 그런 다음 채널 개구들(25)은 희생 플러그들의 재료 상에 또는 재료 내에서 정지하도록 재료들(24 및 26)을 에칭한 후, 채널 개구들(25) 내에 재료를 형성하기 전에 이러한 플러그들의 남아 있는 재료를 발굴(exhuming)하는 것에 의해 형성될 수 있다. 반경 방향 중심 고체 유전체 재료(38)(예를 들어, 스핀 온-유전체(spin on-dielectric), 실리콘 이산화물, 및/또는 실리콘 질화물)가 채널 개구들(25) 내에 도시된다. 대안적으로, 그리고 단지 예로서, 채널 개구들(25) 내의 반경 방향 중심 부분은 보이드 공간(들)(도시되지 않음)을 포함할 수 있고 및/또는 고체 재료(도시되지 않음)가 없을 수 있다.
도 31 내지 도 34를 참조하면, 예시적인 TAV들(82)은 TAV 영역들(19 및 21)에 형성되어 전도체 티어(16)의 전도체 재료(17)까지(예를 들어, 도 28 및 도 30에 도시된 바와 같이 아일랜드들/아일랜드 위치들(85)의 재료들(47, 63, 77, 및 62)을 통해) 연장된다. TAV들(82)은 전도체 재료(43) 상에서 정지하도록 연장되는 것으로 도시되고, 대안적으로 전도체 재료(44)까지 연장될 수 있다. 예시적인 TAV들은 전도성 재료(83)(예를 들어, W 코어를 갖는 TiN 라이닝, 도시되지 않음) 및 절연체 라이닝(84)(예를 들어, 실리콘 이산화물 및/또는 실리콘 질화물)을 포함하는 것으로 도시된다.
도 35 내지 도 40을 참조하면, 수평으로 세장형인 트렌치들(40)이 상부 부분(18U)을 통해 스택(18*) 내로 (예를 들어, 이방성 에칭에 의해) 형성되고, 이는 차하부 제2 티어(20x)를 통해 최하부 제1 티어(22z)의 희생 재료(77)까지 연장된다. 트렌치들(40)은 바로 측방향으로 인접한 메모리 블록 영역들(58) 사이에 개별적으로 있다. 트렌치들(40)은 스택(18) 내로 더 깊이 이동하는 수직 단면에서 측방향으로 안쪽으로 테이퍼질 수 있다. 예를 들어, 간결성만을 위해, 채널 개구들(25)은 로우(row)당 4개 및 5개의 채널 개구들(25)의 스태거된 로우들의 그룹들 또는 컬럼들로 배열되는 것으로 도시된다. 트렌치들(40)은 전형적으로 채널 개구들(25)보다 더 넓을 것이다(예를 들어, 10 내지 20배 더 넓지만, 간결성을 위해 그러한 넓은 정도는 도시되지 않음). 임의의 대안적인 기존 또는 향후 개발된 배열 및 구성이 사용될 수 있다. 트렌치들(40) 및 채널 개구들(25)은 서로에 대해 임의의 순서로 또는 동시에 형성될 수 있다.
도시된 바와 같은 트렌치들(40)은 최하부 제1 티어(22z)의 재료(77)까지 연장되도록 형성된다. 일 예로서, 트렌치들(40)은 초기에 재료들(24, 26, 및 47)을 에칭함으로써(아마도 상이한 이방성 에칭 화학물질들을 사용함) 형성될 수 있고, 이는 차하부 제2 티어(20x)의 재료(63) 상에서 또는 그 내에서 정지한다. 그런 다음, 얇은 희생 라이너(81)(예를 들어, 하프늄 산화물, 알루미늄 산화물, 실리콘 이산화물 및 실리콘 질화물의 다수의 층들 등)가 형성될 수 있고, 이어서 이를 통해 펀치 에칭하여 재료(63)를 노출시키고, 이어서 재료(63)를 통해 펀치 에칭하여 재료(77)를 노출시킨다. 대안적으로, 그리고 단지 예로서, 상부 부분(18U)을 형성하기 전에 트렌치들(40)과 동일한 일반적인 수평 윤곽을 갖는 희생 에칭 정지 라인(도시되지 않음)이 차하부 제2 티어(20x)의 재료(63) 바로 위에서 그리고 이와 접촉하는 전도성 티어(72)(존재하는 경우) 내에 개별적으로 형성될 수 있다. 그런 다음 트렌치들(40)은 개별 희생 라인들의 재료 상에서 또는 재료 내에서 정지하도록 재료(24 및 26)를 에칭하고, 이어서 얇은 희생 라이너(81)를 형성하기 전에 이러한 희생 라인들의 남아 있는 재료를 발굴함으로써 형성될 수 있다. 하나 이상의 트렌치들(40)은 예를 들어, 부분적으로 그 내부(도시되지 않음)를 포함하는 TAV 영역들(19 및 21)(도시됨) 중 하나 또는 둘 모두에 직접 맞닿게 형성될 수 있다. 대안적으로, TAV 영역들(19 및/또는 21)에 가장 가까운 트렌치들(40)은 그로부터 측방향으로 이격될 수 있다(도시되지 않음).
궁극적으로, 수평으로 세장형인 트렌치들(40)을 통해, 최하부 제1 티어(22z) 내의 희생 재료(77)는 벽에 대해 선택적으로 등방성으로 에칭된다(예를 들어, 둘 다 존재할 때 벽들(73, 76) 중 적어도 하나, 그리고 이상적으로 존재할 때 벽들(73, 76) 모두에 대해). 희생 재료(77)는 채널 재료 스트링들(53)의 채널 재료(36)와 전도체 티어(16)의 전도체 재료(17)를 직접 전기적으로 함께 결합하는 전도성 재료로 대체된다. 그렇게 하는 예시적인 방법들이 도 41 내지 도 66을 참조하여 설명된다.
도 41 내지 도 47를 참조하면, 재료(77)(도시되지 않음)는 벽들(73, 76)에 대해 선택적으로 트렌치들(40)을 통해 최하부 제1 티어(22z)로부터 등방성으로 에칭되어, 최하부 제2 티어(20z)와 차하부 제2 티어(20x) 사이에 수직으로 보이드 공간(64)을 남기거나 형성한다. 이러한 것은, 예를 들어, 재료(62 및 63)에 대해 이상적으로 선택적으로 수행되는 등방성 에칭에 의해, 예를 들어, 재료(77)가 실리콘 질화물인 1차 에칭제로서 액체 또는 증기 H3PO4를 사용하거나 재료(77)가 폴리실리콘인 테트라메틸 암모늄 하이드록사이드[TMAH]를 사용하여 발생할 수 있다. 이러한 화학물질들은 또한 위에서 설명한 바와 같이 벽들(73, 76)의 예시적인 재료에 대해 희생 재료(77)을 선택적으로 에칭할 것이다. 기술자(artisan)는 다른 재료(77) 및/또는 벽(73, 76)에 대한 다른 화학물질을 선택할 수 있다. 일 실시예에서, 벽(73 및/또는 76)에 대한 희생 재료(77)의 등방성 에칭의 선택도는 적어도 10:1이다.
도 48 내지 도 51은 일 실시예에서, 재료(30)(예를 들어, 실리콘 이산화물), 재료(32)(예를 들어, 실리콘 질화물), 및 재료(34)(예를 들어, 실리콘 이산화물 또는 실리콘 이산화물 및 실리콘 질화물의 조합)가 최하부 제1 티어(22z)에서 채널 재료 스트링들(53)의 채널 재료(36)의 측벽(41)을 노출시키기 위해 티어(22z)에서 에칭된 예시적인 후속 프로세싱을 도시한다. 티어(22z) 내의 재료들(30, 32, 및 34) 중 임의의 것은 그 안에서 희생 재료인 것으로 간주될 수 있다. 예로서, 라이너(81)가 (실리콘 이산화물 이외의) 하나 이상의 절연성 산화물이고, 메모리 셀 재료(30, 32, 및 34)가 개별적으로 실리콘 이산화물 및 실리콘 질화물 층들 중 하나 이상인 실시예를 고려한다. 이러한 예에서, 도시된 구성은 다른 것에 대해 선택적으로 실리콘 이산화물 및 실리콘 질화물을 순차적으로 에칭하기 위해 수정된 또는 상이한 화학물질들을 사용함으로써 생성될 수 있다. 예로서, HF에 대한 100:1(부피기준)의 물의 용액은 실리콘 질화물에 대해 선택적으로 실리콘 이산화물을 에칭할 것인 반면, HF에 대한 1000:1(부피기준)의 물의 용액은 실리콘 이산화물에 대해 선택적으로 실리콘 질화물을 에칭할 것이다. 따라서, 그리고 이러한 예에서, 이러한 에칭 화학물질들은 예시적인 도시된 구성을 달성하는 것이 요구되는 대안적인 방식으로 사용될 수 있다. 일 실시예에서 그리고 도시된 바와 같이, 이러한 에칭은 라이너(81)(존재할 때)에 대해 선택적으로 수행되었다. 도 48 내지 도 51은 , 및 일 실시예에서, 또한 메모리 블록 영역들(58)로부터 제거된 것으로서 재료들(62 및 63)(도시되지 않음)을 도시한다. 그렇게 제거되면, 재료들(30, 32, 및 34)을 제거할 때, 예를 들어, 재료들(62 및 63)이 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 다를 포함하는 경우, 그러한 재료가 제거될 수 있다. 대안적으로, 그렇게 제거될 때, 그러한 것은 별도로(예를 들어, 등방성 에칭에 의해) 제거될 수 있다. 기술자는 도시된 바와 같은 구성이 요구되는 다른 상이한 재료를 에칭하기 위한 다른 화학물질을 선택할 수 있다.
도 52 내지 도 56을 참조하면, 전도성 재료(42)(예를 들어, 전도성으로 도핑된 폴리실리콘)는 최하부 제1 티어(22z)에서 그리고 일 실시예에서 채널 재료(36)의 측벽(41)에 직접 맞닿게 형성되었다. 일 실시예에서 그리고 도시된 바와 같이, 이는 전도성 티어(72)의 전도성 재료(47)의 바닥에 직접 맞닿게 그리고 전도체 티어(16)의 전도체 재료(43)의 상단에 직접 맞닿게 형성됨으로써, 개별 채널 재료 스트링들(53)의 채널 재료(36)를 전도체 티어(16)의 전도체 재료(43) 및 전도성 티어(72)의 전도성 재료(47)와 직접 전기적으로 결합시킨다. 후속하여, 그리고 예로서, 전도성 재료(42)는 희생 라이너(81)(도시되지 않음)와 마찬가지로 트렌치들(40)로부터 제거된다. 희생 라이너(81)는 전도성 재료(42)를 형성하기 전에 (도시된 바와 같이) 또는후에 제거될 수 있다(도시되지 않음). 일 실시예에서, 희생 재료(77)(도시되지 않음)를 전도성 재료(42)로 대체하는 동안, 벽은 (예를 들어, 절연체 재료(78)의 존재에 관계없이) 벽이 있는 (a) 및 (b) 중 하나의 TAV 영역에 있는 임의의 TAV(예를 들어, TAV들(82))에 임의의 전도성 재료(42)가 직접 맞닿는 것을 적어도 부분적으로 방지한다.
지금까지, 메모리 블록 영역들(58) 내의 채널 재료 측벽들(41)을 노출시키기 위해 최하부 제1 티어(22z) 내의 재료들을 제거하기 위해 트렌치들(40)을 통한 등방성 에칭은 또한 TAV 영역들(19 및 21) 내의 재료(예를 들어, 재료(78))를 치명적인 단락들을 초래할 수 있는 일부 에지 TAV들(82)을 노출시키는 지점까지 에칭할 수 있다. 벽(73 및/또는 76)의 존재는 이러한 위험을 제거하거나 적어도 감소시킬 수 있다.
도 57 내지 도 66을 참조하면, 전도성 티어들(22)의 재료(26)(도시되지 않음)는, 예를 들어, 다른 노출된 재료들에 대해 이상적으로 선택적으로 트렌치들(40)을 통해 등방성으로 에칭됨으로써(예를 들어, 재료(26)가 실리콘 질화물이고 다른 재료들이 하나 이상의 산화물들 또는 폴리실리콘을 포함하는 경우 1차 에칭제로서 액체 또는 증기 H3PO4를 사용하여) 제거되었다. 예시적인 실시예에서 전도성 티어들(22) 내의 재료(26)(도시되지 않음)는 희생이고 전도성 재료(48)로 대체되고, 그 후에 트렌치들(40)로부터 제거되어, 개별 트랜지스터들 및/또는 메모리 셀들(56)의 개별 전도성 라인들(29)(예를 들어, 워드라인들) 및 높이 방향으로 연장되는 스트링들(49)을 형성한다.
얇은 절연성 라이너(예를 들어, Al2O3 및 도시되지 않음)가 전도성 재료(48)를 형성하기 전에 형성될 수 있다. 일부 트랜지스터들 및/또는 일부 메모리 셀들(56)의 대략적인 위치들은 브래킷으로 또는 점선 윤곽들로 표시되며, 트랜지스터들 및/또는 메모리 셀들(56)은 도시된 예에서 본질적으로 링형 또는 환형이다. 대안적으로, 트랜지스터들 및/또는 메모리 셀들(56)은 각각의 채널 개구(25)가 2개 이상의 높이 방향으로 연장되는 스트링들(49)(예를 들어, 개별 전도성 티어들 내의 채널 개구당 아마도 다수의 워드라인들을 갖는 개별 전도성 티어들 내의 개별 채널 개구들에 대한 다수의 트랜지스터들 및/또는 메모리 셀들, 도시되지 않음)을 가질 수 있도록 개별 채널 개구들(25)에 대해 완전히 둘러싸이지 않을 수 있다. 전도성 재료(48)는 개별 트랜지스터들 및/또는 메모리 셀들(56)의 제어 게이트 영역들(52)에 대응하는 단자 단부들(50)을 갖는 것으로 간주될 수 있다. 도시된 실시예에서 제어 게이트 영역들(52)은 개별 전도성 라인들(29)의 개별 부분들을 포함한다. 재료들(30, 32, 및 34)은 제어 게이트 영역(52)과 채널 재료(36) 사이에 측방향으로 있는 메모리 구조(65)로서 간주될 수 있다. 일 실시예에서 그리고 예시적인 "게이트 라스트" 프로세싱과 관련하여 도시된 바와 같이, 전도성 티어들(22)의 전도성 재료(48)는 개구들(25) 및/또는 트렌치들(40)을 형성한 후에 형성된다. 대안적으로, 전도성 티어들의 전도성 재료는 예를 들어 "게이트 퍼스트" 프로세싱과 관련하여, 채널 개구들(25) 및/또는 트렌치들(40)(도시되지 않음)을 형성하기 전에 형성될 수 있다.
전하 차단 영역(예를 들어, 전하 차단 재료(30))은 저장 재료(32)와 개별 제어 게이트 영역들(52) 사이에 있다. 전하 차단(block)은 메모리 셀에서 다음의 기능들을 가질 수 있다: 프로그램 모드에서, 전하 차단은 전하 캐리어들이 저장 재료(예를 들어, 플로팅 게이트 재료, 전하 트랩핑 재료 등)로부터 제어 게이트를 향해 빠져나가는 것을 방지할 수 있고, 소거 모드에서, 전하 차단은 전하 캐리어들이 제어 게이트로부터 저장 재료로 흐르는 것을 방지할 수 있다. 따라서, 전하 차단은 제어 게이트 영역과 개별 메모리 셀들의 저장 재료 사이의 전하 이동(migration)을 차단하는 기능을 할 수 있다. 도시된 바와 같은 예시적인 전하 차단 영역은 절연체 재료(30)를 포함한다. 추가 예로서, 전하 차단 영역은 저장 재료(예를 들어, 재료(32))의 측방향으로(예를 들어, 반경방향으로) 외측 부분을 포함할 수 있고, 여기서 이러한 저장 재료는 (예를 들어, 절연성 저장 재료(32)와 전도성 재료(48) 사이에 임의의 상이한 조성 재료가 없는 경우) 절연성일 수 있다. 그럼에도 불구하고, 추가 예로서, 저장 재료 및 제어 게이트의 전도성 재료의 계면은 임의의 별도의 조성 절연체 재료(30)가 없는 경우 전하 차단 영역으로서 기능하기에 충분할 수 있다. 또한, 절연체 재료(30)와 조합하여 재료(30)(존재하는 경우)와 전도성 재료(48)의 계면은 함께 전하 차단 영역으로서 기능할 수 있고, 대안적으로 또는 추가적으로 절연성 저장 재료(예를 들어, 실리콘 질화물 재료(32))의 측방향으로 외측 영역으로서 기능할 수 있다. 예시적인 재료(30)는 실리콘 하프늄 산화물 및 실리콘 이산화물 중 하나 이상이다.
예를 들어, TAV 영역(19 및/또는 21)에 가장 가까운 트렌치들(40)의 근접성 및/또는 상부 부분(18U)(도시되지 않음)의 티어들(22) 내의 다른 에칭 차단 재료(들)/구조(들)의 존재 또는 결여에 따라, 재료(26)(모두 도시됨)의 일부, 전부는 TAV 영역(19 및/또는 21)으로부터 제거될 수 있거나 전혀 제거되지 않을 수 있다.
개재(Intervening) 재료(57)는 트렌치들(40) 내에 형성되어, 이에 의해 바로 측방향으로 인접한 메모리 블록들(58)의 측방향으로 사이에 그리고 종방향으로 따라 형성된다. 개재 재료(57)는 바로 측방향으로 인접한 메모리 블록들 사이에 측방향 전기 격리(절연)를 제공할 수 있다. 이는 절연성, 반전도성, 및 전도성 재료 중 하나 이상을 포함할 수 있고, 그럼에도 불구하고, 완성된 회로부 구성에서 전도성 티어들(22)이 서로에 대해 단락되는 것을 용이하게 할 수 있다. 예시적인 절연 재료는 SiO2, Si3N4, Al2O3 및 도핑되지 않은 폴리실리콘 중 하나 이상이다. 본 문서에서, "도핑되지 않은"은 상기 재료에서 원자 0 atoms/cm3 내지 1 x 1012 atoms/cm3의 전도도 증가 불순물을 갖는 재료이다. 본 문서에서, "도핑된"은 그 안에 원자 1 x 1012 atoms/cm3 이상의 전도도 증가 불순물을 갖는 재료이고, "전도성으로 도핑된"은 그 안에 적어도 원자 1 x 1018 atoms/cm3 이상의 전도도 증가 불순물을 갖는 재료이다. 개재 재료(57)는 관통 어레이 비아들(도시되지 않음)을 포함할 수 있다.
다른 실시예들에 관하여 본 명세서에 도시되고 및/또는 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)가 위의 실시예들을 참조하여 도시되고 설명된 실시예들에서 사용될 수 있다.
대안적인 실시예 구성들은 위에서 설명한 방법 실시예들로부터 발생할 수도 있고 그렇지 않을 수도 있다. 그럼에도 불구하고, 본 발명의 실시예들은 제조 방법에 독립적인 메모리 어레이들을 포함한다. 그럼에도 불구하고, 이러한 메모리 어레이들은 방법 실시예들에서 본 명세서에 설명된 바와 같은 속성들 중 임의의 것을 가질 수 있다. 마찬가지로, 위에서 설명된 방법 실시예들은 디바이스 실시예들과 관련하여 설명된 속성들 중 임의의 것을 통합, 형성 및/또는 가질 수 있다.
일 실시예에서, 메모리 셀들(예를 들어, 56)의 스트링들(예를 들어, 49)을 포함하는 메모리 어레이(예를 들어, 12)는 교번하는 절연 티어들(예를 들어, 20*) 및 전도성 티어(예를 들어, 16) 위의 전도성 티어들(예를 들어, 22*)을 포함하는 수직 스택(예를 들어, 18*)을 개별적으로 포함하는 측방향으로 이격된 메모리 블록들(예를 들어, 58)을 포함한다. 메모리 셀들의 스트링들은 절연 티어들 및 전도성 티어들을 통해 연장되는 채널 재료 스트링들(예를 들어, 53)을 포함한다. 채널 재료 스트링들은 전도성 티어들(예를 들어, 22z) 중 최하부에 있고 다수의 채널 재료 스트링들에 직접 맞닿는 전도성 재료(예를 들어, 42)에 의해 전도체 티어의 전도체 재료(예를 들어, 17)와 직접 전기적으로 결합된다. 측방향으로 이격된 메모리 블록들 내의 채널 재료 스트링들은 메모리 평면(예를 들어, 105)의 일부를 포함한다. 벽(예를 들어, 73)은 전도성 재료 일측의 최하부 전도성 티어에 있다. 벽은 메모리 블록들 중 하나를 따라 종방향으로 메모리 평면에서 수평으로 세장형이다. 하나의 메모리 블록은 메모리 평면에 있는 TAV 영역(예를 들어, 19)에 바로 인접한다. 벽은 메모리 평면에 있는 TAV 영역에 가장 가까운 하나의 메모리 블록의 에지(예를 들어, 79)를 따른다.
일 실시예에서, 벽은 최하부 전도성 티어 바로 위에 있는 차하부 전도성 티어의 바닥(예를 들어, 91)에 또는 아래에 있는 상단(예를 들어, 90)을 갖는다. 일 실시예에서, 벽은 전도체 티어의 상단(예를 들어, 94)에 또는 위에 있는 바닥(예를 들어, 93)을 갖는다. 일 실시예에서, 벽은 TAV 영역에 가장 가까운 하나의 메모리 블록 영역의 모든 에지를 따른다. 일 실시예에서, 메모리 블록들은 서로에 대해 수평으로 평행하게 세장형이고 벽은 메모리 블록들에 평행하게 수평으로 세장형이다. 일 실시예에서, 벽은 절연성이고, 그 일 측면은 다수의 채널 재료 스트링들을 전도체 티어의 전도체 재료와 직접 전기적으로 결합하는 최하부 전도성 티어 내의 전도성 재료에 직접 맞닿는다. 하나의 이러한 후자의 실시예에서, 일 측면과 측방향으로 대향하는 벽의 다른 측면은 TAV 영역에 있는 절연 재료에 직접 맞닿는다.
다른 실시예들과 관련하여 본 명세서에 도시되고 및/또는 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
일 실시예에서, 메모리 셀들(예를 들어, 56)의 스트링들(예를 들어, 49)을 포함하는 메모리 어레이(예를 들어, 12)는 교번하는 절연 티어들(예를 들어, 20*) 및 전도성 티어(예를 들어, 16) 위의 전도성 티어들(예를 들어, 22*)을 포함하는 수직 스택(예를 들어, 18*)을 개별적으로 포함하는 측방향으로 이격된 메모리 블록들(예를 들어, 58)을 포함한다. 메모리 셀들의 스트링들은 절연 티어들 및 전도성 티어들을 통해 연장되는 채널 재료 스트링들(예를 들어, 53)을 포함한다. 채널 재료 스트링들은 전도성 티어들(예를 들어, 22z) 중 최하부에 있고 다수의 채널 재료 스트링들에 직접 맞닿는 전도성 재료(예를 들어, 42)에 의해 전도체 티어의 전도체 재료(예를 들어, 17)와 직접 전기적으로 결합된다. 측방향으로 이격된 메모리 블록들 내의 채널 재료 스트링들은 메모리 평면(예를 들어, 105)의 일부를 포함한다. 벽(예를 들어, 76)은 전도성 재료 일측의 최하부 전도성 티어에 있다. 벽은 메모리 평면에 대해 평면의 에지인 영역에 있다. 평면 에지 영역은 TAV 영역(예를 들어, 21)을 포함한다. 벽은 평면 에지 영역에 있는 TAV 영역의 에지에 대해 수평으로 세장형이다. 일 실시예에서, 벽은 TAV 영역의 모든 에지를 따라 있고, 하나의 이러한 실시예에서, 메모리 블록들은 서로에 대해 수평으로 평행하게 세장형이고 벽은 메모리 블록들에 평행하게 수평으로 세장형이다. 다른 실시예들과 관련하여 본 명세서에 도시되고 및/또는 설명된 바와 같은 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
위의 프로세싱(들) 또는 구성(들)은 위의 이러한 컴포넌트들의 단일 스택 또는 단일 데크로서 또는 그 내에 형성된 컴포넌트들의 어레이에 상대적인 것으로 또는 아래에 놓인 베이스 기판의 일부로 간주될 수 있다(단, 단일 스택/데크는 다수의 티어들을 가질 수 있음). 어레이 내의 이러한 컴포넌트들을 동작시키거나 액세스하기 위한 제어 및/또는 다른 주변 회로부도 또한 완성된 구성의 일부로서 임의의 곳에 형성될 수 있고, 일부 실시예들에서 어레이 아래에 있을 수 있다(예를 들어, CMOS 언더 어레이). 그럼에도 불구하고, 하나 이상의 추가적인 이러한 스택(들)/데크(들)가 도면에 도시되거나 위에서 설명된 것 위 및/또는 아래에 제공되거나 제조될 수 있다. 또한, 컴포넌트들의 어레이(들)는 상이한 스택들/데크들에서 서로에 대해 동일하거나 상이할 수 있고, 상이한 스택들/데크들은 서로에 대해 동일한 두께 또는 상이한 두께들일 수 있다. 바로 수직으로 인접한 스택들/데크들(예를 들어, 추가 회로부 및/또는 유전체 층들) 사이에 개재 구조가 제공될 수 있다. 또한, 상이한 스택들/데크들이 서로에 대해 전기적으로 결합될 수 있다. 다수의 스택들/데크들은 별도로 그리고 순차적으로(예를 들어, 하나가 다른 것 위에) 제조될 수 있거나, 또는 둘 이상의 스택들/데크들이 본질적으로 동시에 제조될 수 있다.
위에서 논의된 어셈블리들 및 구조들은 집적 회로들/회로부에서 사용될 수 있고, 전자 시스템들에 통합될 수 있다. 이러한 전자 시스템들은, 예를 들어, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 애플리케이션 특정 모듈들에 사용될 수 있고, 다층, 멀티칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어, 카메라들, 무선 디바이스들, 디스플레이들, 칩 세트들, 셋톱 박스들, 게임들, 조명, 차량들, 시계들, 텔레비전들, 셀 폰들, 개인용 컴퓨터들, 자동차들, 산업 제어 시스템들, 항공기 등과 같은 광범위한 시스템들 중 임의의 것일 수 있다.
본 문서에서, 달리 명시되지 않는 한, "높이 방향(elevational)", "더 높은", "상부", "하부", "상단", "정점(atop)", "바닥", "위의", "아래", "아래에", "밑에", "위로" 및 "아래로"는 일반적으로 수직 방향을 참조한다. "수평"은 1차 기판 표면을 따른 일반적인 방향(즉, 10도 이내)을 지칭하고, 제조 동안 기판이 프로세싱되는 것에 대해 상대적일 수 있고, 수직은 일반적으로 그에 직교하는 방향이다. "정확히 수평"에 대한 참조는 1차 기판 표면을 따른 방향이고(즉, 그로부터 각도가 없음), 제조 동안 기판이 프로세싱되는 것에 대해 상대적일 수 있다. 또한, 본 명세서에서 사용되는 "수직" 및 "수평"은 일반적으로 서로에 대해 수직 방향이고 3차원 공간에서의 기판의 배향과 독립적이다. 또한, "높이 방향으로-연장" 및 "높이 방향으로 연장(하는)"은 정확히 수평으로부터 적어도 45° 만큼 기울어진 방향을 지칭한다. 또한, 전계 효과 트랜지스터에 대한 "수직으로 연장(하는)", "수직으로 연장하는", "수평으로 연장(하는)", "수평으로 연장하는" 등은 소스/드레인 영역들 사이에서 동작시 전류가 흐르는 트랜지스터의 채널 길이의 배향을 참조한다. 바이폴라 접합 트랜지스터들의 경우, "높이 방향으로 연장(하는)", "높이 방향으로-연장", "수평으로 연장(하는)", "수평으로 연장" 등은 이미터와 컬렉터 사이에서 동작시 전류가 흐르는 베이스 길이의 배향을 참조한다. 일부 실시예들에서, 높이 방향으로 연장되는 임의의 컴포넌트, 피처, 및/또는 영역은 수직으로 또는 수직의 10° 내에서 연장된다.
또한, "바로 위(directly above)", "바로 아래", 및 "바로 아래에"는 서로 관련된 2개의 언급된 영역들/재료들/컴포넌트들의 적어도 일부 측방향 중첩(즉, 수평으로)을 필요로 한다. 또한, "바로"에 선행되지 않는 "위"의 사용은 다른 것 위에 있는 언급된 영역/재료/컴포넌트의 일부 부분이 다른 것의 높이 방향으로 바깥쪽일 것을 (즉, 2개의 언급된 영역들/재료들/컴포넌트들의 임의의 측방향 중첩이 있는지 여부에 관계없이) 요구할 뿐이다. 유사하게, "바로"에 선행하지 않는 "아래" 및 "아래에"의 사용은 다른 것 아래/아래에 있는 언급된 영역/재료/컴포넌트의 일부 부분이 다른 것의 높이 방향으로 안쪽일 것을 (즉, 2개의 언급된 영역들/재료들/컴포넌트들의 임의의 측방향 중첩이 있는지 여부에 관계없이) 요구할 뿐이다.
본 명세서에 설명된 재료들, 영역들, 및 구조들 중 임의의 것은 균질하거나 또는 비균질할 수 있고, 그럼에도 불구하고 그러한 위에 놓이는 임의의 재료에 걸쳐 연속적이거나 불연속적일 수 있다. 하나 이상의 예시적인 조성(들)이 임의의 재료에 대해 제공되는 경우, 그 재료는 이러한 하나 이상의 조성(들)을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 원자층 증착, 화학 기상 증착, 물리적 기상 증착, 에피택셜 성장, 확산 도핑, 및 이온 주입이 예인 임의의 적절한 기존 또는 향후 개발된 기술을 사용하여 형성될 수 있다.
추가적으로, "두께" 자체(선행하는 방향성 형용사 없음)는 상이한 조성의 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통한 평균 직선 거리로서 정의된다. 추가적으로, 본 명세서에 설명된 다양한 재료들 또는 영역들은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 가변 두께의 경우, 두께는 달리 명시되지 않는 한 평균 두께를 지칭하고, 그러한 재료 또는 영역은 가변적인 두께로 인해 일부 최소 두께 및 일부 최대 두께를 가질 것이다. 본 명세서에서 사용되는 바와 같이, "상이한 조성"은, 예를 들어, 그러한 재료들 또는 영역들이 균질하지 않은 경우, 서로 직접 맞닿을 수 있는 2개의 언급된 재료들 또는 영역들의 부분들이 화학적으로 및/또는 물리적으로 상이할 것만을 요구한다. 2개의 언급된 재료들 또는 영역들이 서로 직접 맞닿지 않는 경우, "상이한 조성"은, 그러한 재료들 또는 영역들이 균질하지 않는 다면, 단지 서로 가장 가까운 2개의 언급된 재료들 또는 영역들의 부분이 화학적으로 및/또는 물리적으로 상이할 것을 요구한다. 본 문서에서, 언급된 재료들, 영역들 또는 구조들이 서로에 대해 적어도 일부 물리적 터치 접촉이 있을 때 재료, 영역 또는 구조는 다른 것에 "직접 맞닿는" 것이다. 대조적으로, "바로(직접)"에 선행하지 않는 "위에", "상에", "인접한", "따라" 및 "맞닿는(against)"는 "직접 맞닿는" 것 뿐만 아니라, 개재 재료(들), 영역(들), 또는 구조(들)가 언급된 재료들, 영역들, 또는 구조들을 서로에 대해 물리적으로 터치 접촉하지 않는 결과를 가져오는 구성을 포함한다.
본 명세서에서, 정상 동작 시 전류가 하나로부터 다른 하나로 연속적으로 흐를 수 있고, 충분히 생성될 때 아원자(subatomic) 양 및/또는 음 전하의 이동에 의해 주로 그러한 경우, 영역들-재료들-컴포넌트들은 서로에 대해 "전기적으로 결합"된다. 다른 전자 컴포넌트가 영역들-재료들-컴포넌트들 사이에 있고 이에 전기적으로 결합될 수 있다. 대조적으로, 영역들-재료들-컴포넌트들이 "직접 전기적으로 결합된" 것으로 지칭될 때, 개재되는 전자 컴포넌트(예를 들어, 다이오드, 트랜지스터, 저항기, 트랜스듀서, 스위치, 퓨즈 등)는 직접 전기적으로 결합된 영역들-재료들-컴포넌트들 사이에 있지 않다.
본 문서에서 "로우" 및 "컬럼"의 임의의 사용은 피처들의 하나의 시리즈 또는 배향을 피처들의 다른 시리즈 또는 배향과 구별하고 그에 따라 컴포넌트들이 형성되었거나 형성될 수 있는 편의를 위한 것이다. "로우" 및 "컬럼"은 기능과 무관한 임의의 일련의 영역들, 컴포넌트들, 및/또는 피처들과 동의어로 사용된다. 그럼에도 불구하고, 로우들은 컬럼들일 수 있는 바와 같이, 직선 및/또는 곡선 및/또는 평행 및/또는 서로에 대해 평행하지 않을 수 있다. 또한, 로우들 및 컬럼들은 90°로 또는 하나 이상의 다른 각도들(즉, 직선 각도 이외의)에서 서로에 대해 교차할 수 있다.
본 명세서의 전도성/전도체/전도성 재료들 중 임의의 것의 조성은 금속 재료 및/또는 전도성으로 도핑된 반전도성/반도체/반전도성 재료일 수 있다. "금속 재료"는 원소 금속, 둘 이상의 원소 금속의 임의의 혼합물 또는 합금, 및 임의의 하나 이상의 전도성 금속 화합물(들) 중 임의의 하나 또는 조합이다.
본 명세서에서, 에칭, 에칭하는, 제거하는, 제거, 증착, 형성하는, 및/또는 형성에 대한 "선택적"의 임의의 사용은 다른 언급된 재료(들)에 대한 하나의 언급된 재료의 그러한 작용이어서 적어도 2:1 부피의 비율로 작용한다. 또한, 선택적으로 증착, 선택적으로 성장, 또는 선택적으로 형성하는 임의의 사용은 증착, 성장, 또는 형성의 적어도 제1의 75 옹스트롬에 대해 적어도 2:1 부피의 비율로 다른 언급된 재료 또는 재료들에 대해 하나의 재료를 증착, 성장, 또는 형성하는 것이다.
달리 명시되지 않는 한, 본 명세서에서 "또는"의 사용은 어느 하나 및 둘 모두를 포함한다.
결론
일부 실시예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법은 기판 상에 전도체 재료를 포함하는 전도체 티어를 형성하는 단계를 포함한다. 전도체 티어 위의 수직으로 교번하는 제1 티어들 및 제2 티어들을 포함할 스택의 하부 부분이 형성된다. 스택은 측방향으로 이격된 메모리 블록 영역들을 포함한다. 메모리 블록 영역들은 메모리 평면 영역의 일부를 포함한다. 하부 부분은 희생 재료를 포함하는 제1 티어들 중 최하부를 포함한다. 희생 재료 일측의 최하부 제1 티어에 벽이 형성된다. 벽은 희생 재료의 조성과 상이한 조성이며 수평으로 세장형이다. 벽은 (a) 또는 (b) 중 하나이고, 여기서 (a): 메모리 블록 영역들 중 하나를 종방향으로 따라 메모리 평면 영역에서, 하나의 메모리 블록 영역은 메모리 평면 영역에 있는 관통-어레이-비아(through-array-via;TAV) 영역에 바로 인접하고, 벽은 메모리 평면 영역에 있는 TAV 영역에 가장 가까운 하나의 메모리 블록 영역의 에지를 따라 있고; 및 (b): 메모리 평면 영역에 대해 평면 에지인 영역에서, 평면 에지 영역은 TAV 영역을 포함하고, 벽은 평면 에지 영역에 있는 TAV 영역의 에지에 대해 수평으로 세장형이다. 벽을 형성한 후, 스택의 상부 부분의 수직으로 교번하는 상이한 조성의 제1 티어들 및 제2 티어들이 하부 부분 위에 형성된다. 상부 부분의 제1 티어들 및 제2 티어들을 통해 하부 부분까지 연장되는 채널 재료 스트링들이 형성된다. 수평으로 세장형인 트렌치들이 상부 부분을 통해 형성되고, 메모리 블록 영역들의 바로 측방향으로 인접한 영역들 사이에 개별적으로 있다. 수평으로 세장형인 트렌치들을 통해, 희생 재료는 벽에 대해 선택적으로 등방성으로 에칭되고, 희생 재료는 채널 재료 스트링들의 채널 재료와 전도체 티어의 전도체 재료를 직접 전기적으로 함께 결합하는 전도성 재료로 대체된다.
일부 실시예들에서, 측방향으로 이격된 메모리 블록들을 포함하는 메모리 셀들의 스트링들을 포함하는 메모리 어레이는 전도체 티어 위의 교번하는 절연 티어들 및 전도성 티어들을 포함하는 수직 스택을 개별적으로 포함한다. 메모리 셀들의 스트링들은 절연 티어들 및 전도성 티어들을 통해 연장되는 채널 재료 스트링들을 포함한다. 채널 재료 스트링들은 전도성 티어들 중 최하부 티어에 있고 채널 재료 스트링들 중 다수에 직접 맞닿는 전도성 재료에 의해 전도체 티어의 전도체 재료와 직접 전기적으로 결합된다. 측방향으로 이격된 메모리 블록들 내의 채널 재료 스트링들은 메모리 평면의 일부를 포함한다. 최하부 전도성 티어의 벽은 전도성 재료의 일측(aside)에 있다. 벽은 메모리 블록들 중 하나를 따라 종방향으로 메모리 평면에서 수평으로 세장형이다. 하나의 메모리 블록은 메모리 평면에 있는 관통 어레이 비아(TAV) 영역에 바로 인접한다. 벽은 메모리 평면에 있는 TAV 영역에 가장 가까운 하나의 메모리 블록의 에지를 따른다.
일부 실시예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이는 전도체 티어 위의 교번하는 절연 티어들 및 전도성 티어들을 포함하는 수직 스택을 개별적으로 포함하는 측방향으로 이격된 메모리 블록들을 포함한다. 메모리 셀들의 스트링들은 절연 티어들 및 전도성 티어들을 통해 연장되는 채널 재료 스트링들을 포함한다. 채널 재료 스트링들은 전도성 티어들 중 최하부 티어에 있고 채널 재료 스트링들 중 다수에 직접 맞닿는 전도성 재료에 의해 전도체 티어의 전도체 재료와 직접 전기적으로 결합된다. 측방향으로 이격된 메모리 블록들 내의 채널 재료 스트링들은 메모리 평면의 일부를 포함한다. 최하부 전도성 티어의 벽은 전도성 재료의 일측(aside)에 있다. 벽은 메모리 평면에 대해 평면의 에지인 영역에 있다. 평면 에지 영역은 TAV 영역을 포함한다. 벽은 평면 에지 영역에 있는 TAV 영역의 에지에 대해 수평으로 세장형이다.

Claims (36)

  1. 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법으로서,
    기판 상에 전도체 재료를 포함하는 전도체 티어를 형성하는 단계;
    수직으로 교번하는 제1 티어들 및 상기 전도체 티어 위의 제2 티어들을 포함할 스택의 하부 부분을 형성하는 단계 - 상기 스택은 측방향으로 이격된 메모리 블록 영역들을 포함하고, 상기 메모리 블록 영역들은 메모리 평면 영역의 일부를 포함하고, 상기 하부 부분은 희생 재료를 포함하는 상기 제1 티어들 중 최하부 티어를 포함함 -;
    상기 희생 재료 일측(aside)의 최하부 제1 티어에 벽을 형성하는 단계 - 상기 벽은 상기 희생 재료의 조성과 상이한 조성을 갖고 수평으로 세장형이고(elongated), 상기 벽은 (a) 또는 (b) 중 하나이고, 여기서:
    (a):상기 메모리 블록 영역들 중 하나를 종방향으로 따라 상기 메모리 평면 영역에서, 상기 하나의 메모리 블록 영역은 상기 메모리 평면 영역에 있는 관통-어레이-비아(through-array-via;TAV) 영역에 바로 인접하고, 상기 벽은 상기 메모리 평면 영역에 있는 상기 TAV 영역에 가장 가까운 상기 하나의 메모리 블록 영역의 에지를 따라 있고; 및
    (b):상기 메모리 평면 영역에 대해 평면 에지인 영역에서, 상기 평면 에지 영역은 TAV 영역을 포함하고, 상기 벽은 상기 평면 에지 영역에 있는 상기 TAV 영역의 에지에 대해 수평으로 세장형임 -;
    상기 벽을 형성한 후, 상기 하부 부분 위에 상기 스택의 상부 부분의 상기 수직으로 교번하는 상이한 조성의 제1 티어들 및 제2 티어들을 형성하고, 상기 상부 부분의 상기 제1 티어들 및 상기 제2 티어들을 통해 상기 하부 부분까지 연장되는 채널 재료 스트링들을 형성하는 단계;
    상기 상부 부분을 통해 수평으로 세장형인 트렌치들을 형성하는 단계 - 상기 트렌치들은 상기 메모리 블록 영역들의 바로 측방향으로 인접한 영역들 사이에 개별적으로 있음 - ; 및
    상기 수평으로 세장형인 트렌치들을 통해, 상기 벽에 대해 선택적으로 상기 희생 재료를 등방성(isotropically)으로 에칭하고, 상기 채널 재료 스트링들의 채널 재료와 상기 전도체 티어의 전도체 재료를 직접 전기적으로 함께 결합하는 전도성 재료로 상기 희생 재료를 대체하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 (a)를 포함하는, 방법.
  3. 제2항에 있어서, 상기 벽은 상기 메모리 평면 영역에 있는 상기 TAV 영역에 가장 가까운 상기 하나의 메모리 블록 영역의 모든 에지를 따르는, 방법.
  4. 제1항에 있어서, 상기 (b)를 포함하는, 방법.
  5. 제4항에 있어서, 상기 벽은 상기 평면 에지 영역에 있는 상기 TAV 영역의 모든 에지를 따르는, 방법.
  6. 제1항에 있어서, 상기 (a) 또는 (b) 중 다른 하나에 상기 벽 중 다른 하나를 포함하는, 방법.
  7. 제1항에 있어서, 상기 벽은 절연성인, 방법.
  8. 제1항에 있어서, 상기 메모리 블록 영역들은 서로에 대해 수평으로 평행하게 세장형이고, 상기 벽은 상기 메모리 블록 영역들에 평행하게 수평으로 세장형인, 방법.
  9. 제1항에 있어서, 상기 벽은 상기 희생 재료에 직접 맞닿는, 방법.
  10. 제9항에 있어서, 상기 벽 및 희생 재료는 그 계면에서 동일한 두께를 갖는, 방법.
  11. 제1항에 있어서, 상기 벽 및 상기 희생 재료는 동일한 1차 재료를 포함하고, 상기 벽의 동일한 1차 재료는 물질로 도핑되고, 상기 희생 재료의 동일한 1차 재료는 상기 벽의 동일한 1차 재료보다, 만약 있다면, 더 적은 물질을 포함하는, 방법.
  12. 제11항에 있어서, 상기 1차 재료는 폴리실리콘이고, 상기 물질은 B, C, O, 또는 N 중 하나인, 방법.
  13. 제1항에 있어서, 상기 상부 부분을 형성하기 전에 그 폭을 감소시키기 위해 상기 벽을 완전히 에칭하는 단계를 포함하는, 방법.
  14. 제1항에 있어서, 상기 벽을 형성하는 단계는,
    상기 희생 재료 바로 위에 있는 마스킹 재료에 마스크 개구를 형성하는 단계; 및
    상기 마스크 개구를 통해 그 바로 아래의 상기 희생 재료 내로 물질을 이온 주입, 플라즈마 도핑, 또는 확산 도핑하는 단계 중 하나를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 마스크 개구는 완성된 회로부 구성에서의 벽이 될 것과 동일하지만 더 넓은 수평 종방향 윤곽을 가지며, 상기 이온 주입, 플라즈마 도핑, 또는 확산 도핑 중 하나는 상기 완성된 회로부 구성에서의 벽보다 더 넓은 초기 벽을 형성하고; 및
    상기 이온 주입, 플라즈마 도핑, 또는 확산 도핑 중 하나 이후에 그리고 상기 상부 부분을 형성하기 전에 폭을 감소시키기 위해 상기 초기 벽을 완전히 에칭하는 단계를 더 포함하는, 방법.
  16. 제1항에 있어서, 상기 벽을 형성하는 단계는,
    상기 희생 재료 바로 위에 있는 마스킹 재료에 마스크 개구를 형성하는 단계;
    상기 희생 재료를 통해 수평으로 세장형인 벽 트렌치를 형성하기 위해 상기 마스크 개구를 통해 에칭하는 단계;
    상기 벽 트렌치를 상기 벽의 재료로 과충진(overfill)하는 단계; 및
    상기 벽의 재료를 적어도 상기 희생 재료의 상단 표면까지 다시 제거하는 단계를 포함하는, 방법.
  17. 제1항에 있어서, 상기 벽에 대한 상기 희생 재료의 상기 등방성 에칭의 선택도(selectivity)는 적어도 10:1인, 방법.
  18. 제1항에 있어서, 상기 대체하는 동안, 상기 벽은 상기 전도성 재료 중 임의의 것이 상기 벽이 있는 상기 (a) 및 (b) 중 하나의 상기 TAV 영역에 있는 임의의 TAV에 직접 맞닿는 것을 적어도 부분적으로 방지하는, 방법.
  19. 제1항에 있어서, 완성된 구성에서, 상기 벽의 일 측면은 상기 전도성 재료에 직접 맞닿고, 상기 벽의 다른 측면은 상기 벽이 있는 상기 (a) 및 상기 (b) 중 하나의 상기 TAV 영역에 있는 절연체 재료에 직접 맞닿는, 방법.
  20. 메모리 셀들의 스트링들을 포함하는 메모리 어레이로서,
    전도체 티어 위의 교번하는 절연 티어들 및 전도성 티어들을 포함하는 수직 스택, 상기 절연 티어들 및 상기 전도성 티어들을 통해 연장되는 채널 재료 스트링들을 포함하는 메모리 셀들의 스트링들을 개별적으로 포함하는 측방향으로 이격된 메모리 블록들 - 상기 채널 재료 스트링들은 상기 전도성 티어들 중 최하부 곳에 있고 상기 채널 재료 스트링들 중 다수의 채널 재료 스트링들에 직접 맞닿는 전도성 재료에 의해 상기 전도체 티어의 전도체 재료와 직접 전기적으로 결합하고, 상기 측방향으로 이격된 메모리 블록들 내의 상기 채널 재료 스트링들은 메모리 평면의 일부를 포함함 -; 및
    상기 전도성 재료 일측의 최하부 전도성 티어의 벽 - 상기 벽은 상기 메모리 블록들 중 하나를 따라 종방향으로 상기 메모리 평면에서 수평으로 세장형이고, 상기 하나의 메모리 블록은 상기 메모리 평면에 있는 관통-어레이-비아(through-array-via; TAV) 영역에 바로 인접하고, 상기 벽은 상기 메모리 평면에 있는 상기 TAV 영역에 가장 가까운 상기 하나의 메모리 블록의 에지를 따름- 을 포함하는, 메모리 어레이.
  21. 제20항에 있어서, 상기 벽은 상기 최하부 전도성 티어 바로 위에 있는 차하부 전도성 티어의 바닥에 또는 아래에 있는 상단(top)을 갖는, 메모리 어레이.
  22. 제20항에 있어서, 상기 벽은 상기 전도체 티어의 상단에 또는 위에 있는 바닥을 갖는, 메모리 어레이.
  23. 제20항에 있어서,
    상기 벽은 상기 최하부 전도성 티어 바로 위에 있는 차하부 전도성 티어의 바닥에 또는 아래에 있는 상단(top)을 가지며; 및
    상기 벽은 상기 전도체 티어의 상단에 또는 위에 있는 바닥을 갖는, 메모리 어레이.
  24. 제20항에 있어서, 상기 벽은 상기 TAV 영역에 가장 가까운 상기 하나의 메모리 블록 영역의 모든 에지를 따르는, 메모리 어레이.
  25. 제20항에 있어서, 상기 메모리 블록들은 서로에 대해 수평으로 평행하게 세장형이고, 상기 벽은 상기 메모리 블록들에 평행하게 수평으로 세장형인, 메모리 어레이.
  26. 제20항에 있어서, 상기 벽은 절연성이고, 그 일 측면은 상기 다수의 채널 재료 스트링들을 상기 전도체 티어의 상기 전도체 재료와 직접 전기적으로 결합하는 상기 최하부 전도성 티어의 상기 전도성 재료에 직접 맞닿는, 메모리 어레이.
  27. 제26항에 있어서, 상기 일 측면과 측방향으로 대향하는 상기 벽의 다른 측면은 상기 TAV 영역에 있는 절연 재료에 직접 맞닿는, 메모리 어레이.
  28. 메모리 셀들의 스트링들을 포함하는 메모리 어레이로서,
    전도체 티어 위의 교번하는 절연 티어들 및 전도성 티어들을 포함하는 수직 스택, 상기 절연 티어들 및 상기 전도성 티어들을 통해 연장되는 채널 재료 스트링들을 포함하는 메모리 셀들의 스트링들을 개별적으로 포함하는 측방향으로 이격된 메모리 블록들 - 상기 채널 재료 스트링들은 상기 전도성 티어들 중 최하부 곳에 있고 상기 채널 재료 스트링들 중 다수의 채널 재료 스트링들에 직접 맞닿는 전도성 재료에 의해 상기 전도체 티어의 전도체 재료와 직접 전기적으로 결합하고, 상기 측방향으로 이격된 메모리 블록들 내의 상기 채널 재료 스트링들은 메모리 평면의 일부를 포함함 -; 및
    상기 전도성 재료 일측의 최하부 전도성 티어의 벽 - 상기 벽은 상기 메모리 평면에 대해 평면 에지인 영역에 있고, 상기 평면 에지 영역은 TAV 영역을 포함하고, 상기 벽은 상기 평면 에지 영역에 있는 상기 TAV 영역의 에지에 대해 수평으로 세장형임 -을 포함하는, 메모리 어레이.
  29. 제28항에 있어서, 상기 벽은 상기 최하부 전도성 티어 바로 위에 있는 차하부 전도성 티어의 바닥에 또는 아래에 있는 상단(top)을 갖는, 메모리 어레이.
  30. 제28항에 있어서, 상기 벽은 상기 전도체 티어의 상단에 또는 위에 있는 바닥을 갖는, 메모리 어레이.
  31. 제28항에 있어서,
    상기 벽은 상기 최하부 전도성 티어 바로 위에 있는 차하부 전도성 티어의 바닥에 또는 아래에 있는 상단(top)을 가지며; 및
    상기 벽은 상기 전도체 티어의 상단에 또는 위에 있는 바닥을 갖는, 메모리 어레이.
  32. 제28항에 있어서, 상기 벽은 상기 TAV 영역의 모든 에지를 따르는, 메모리 어레이.
  33. 제32항에 있어서, 상기 벽은 상기 메모리 평면의 모든 에지를 따르는, 메모리 어레이.
  34. 제28항에 있어서, 상기 메모리 블록들은 서로에 대해 수평으로 평행하게 세장형이고, 상기 벽은 상기 메모리 블록들에 평행하게 수평으로 세장형인, 메모리 어레이.
  35. 제28항에 있어서, 상기 벽은 절연성이고, 그 일 측면은 상기 다수의 채널 재료 스트링들을 상기 메모리 평면 내의 상기 전도체 티어의 상기 전도체 재료와 직접 전기적으로 결합하는 상기 최하부 전도성 티어의 상기 전도성 재료에 직접 맞닿는, 메모리 어레이.
  36. 제35항에 있어서, 상기 일 측면과 측방향으로 대향하는 상기 벽의 다른 측면은 상기 TAV 영역에 있는 절연 재료에 직접 맞닿는, 메모리 어레이.
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