CN117295328A - 半导体器件及其制造方法 - Google Patents

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李明东
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Abstract

一种半导体器件，包括：单元有源图案，包括彼此间隔开的第一部分和第二部分；在单元有源图案的第一部分和第二部分之间的栅极结构；在单元有源图案的第一部分上的位线接触；在单元有源图案的第二部分上的连接图案；以及与位线接触和连接图案接触的单元分离图案，其中单元分离图案包括与连接图案接触的第一侧壁和与位线接触接触的第二侧壁，单元分离图案的第二侧壁的上部与位线接触接触，并且单元分离图案的第二侧壁的下部与位线接触间隔开。

Description

半导体器件及其制造方法
技术领域
实施方式涉及半导体器件及其制造方法。
背景技术
半导体器件因其小尺寸、多功能性和/或低制造成本而在电子工业中是有益的。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件两者的混合半导体器件中的任何一种。
最近，随着对提供高速度和低功耗的电子产品的需求不断增长，越来越期望嵌入电子产品中的半导体器件应具有高运行速度和/或低运行电压。半导体器件集成的增加可导致半导体器件的电性能和产量的降低。因此，已经进行了许多研究来提高半导体器件的电性能和产量。
发明内容
实施方式可通过半导体器件实现，该半导体器件包括：包括彼此间隔开的第一部分和第二部分的单元有源图案、在单元有源图案的第一部分和第二部分之间的栅极结构、在单元有源图案的第一部分上的位线接触、在单元有源图案的第二部分上的连接图案、以及与位线接触和连接图案接触的单元分离图案。单元分离图案包括与连接图案接触的第一侧壁和与位线接触接触的第二侧壁，单元分离图案的第二侧壁的上部与位线接触接触，单元分离图案的第二侧壁的下部与位线接触间隔开。
实施方式可通过半导体器件实现，该半导体器件包括：单元有源图案，包括彼此间隔开的第一部分和第二部分；在单元有源图案的第一部分和第二部分之间的栅极结构；在单元有源图案的第一部分上的位线接触；在单元有源图案的第二部分上的连接图案；以及与位线接触和连接图案接触的单元分离图案，其中位线接触的最低部分处于比单元分离图案的最低部分的水平高的水平。
实施方式可通过提供半导体器件实现，该半导体器件包括：衬底，其包括单元区域、虚设区域和在单元区域上的单元有源图案，单元有源图案包括彼此间隔开的第一部分和第二部分；在单元有源图案的第一部分和第二部分之间的栅极结构；在单元有源图案的第一部分上的位线接触；在单元有源图案的第二部分上的连接图案；在单元区域上方并与位线接触和连接图案接触的单元分离图案；以及在虚设区域上方并与位线接触间隔开的虚设分离图案，其中单元分离图案包括与连接图案接触的第一侧壁和与位线接触接触的第二侧壁，虚设分离图案包括平行于单元分离图案的第一侧壁的第一侧壁和连接到虚设分离图案的第一侧壁的第二侧壁，单元分离图案的第二侧壁是弯曲的，虚设分离图案的第二侧壁是平坦的。
实施方式可通过提供制造半导体器件的方法来实现，该方法包括：在衬底上形成有源图案；在有源图案上形成沿第一方向延伸的初始线；在初始线上形成掩模结构；蚀刻掩模结构以形成暴露初始线的暴露的开口；使用暴露的开口蚀刻初始线以形成分离开口；以及在分离开口中形成分离图案，其中暴露的开口包括第一侧壁、第二侧壁和将第一侧壁连接到第二侧壁的第三侧壁，第一和第二侧壁彼此相对，并且其中暴露的开口的第一侧壁和第三侧壁之间的角度大于暴露的开口的第二侧壁和第三侧壁之间的角度。
附图说明
通过参照附图对示例性实施方式进行详细描述，特征对本领域技术人员而言将是明显的，附图中：
图1A示出了显示根据一些实施方式的半导体器件的平面图。
图1B示出了沿线A-A截取的截面图。
图1C示出了沿线B-B截取的截面图。
图1D示出了沿线C-C截取的截面图。
图1E示出了沿线D-D截取的截面图。
图1F示出了显示图1B的E部分的放大图。
图1G示出了显示图1C的F部分的放大图。
图1H示出了显示图1E的G部分的放大图。
图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8、9A、9B、10A、10B、11A、11B、12、13、14、15、16、17、18、19A、19B、20A、20B、20C、21、22、23、24、25、26和27示出了显示图1A至1H中描绘的半导体器件的制造方法的多个阶段。
图28示出了显示根据一些实施方式的半导体器件的平面图。
具体实施方式
下文将参照附图详细描述根据一些实现方式的半导体器件及其制造方法。
图1A示出了显示根据一些实施方式的半导体器件的平面图。图1B示出了沿着图1A的线A-A'截取的截面图。图1C示出了沿着图1A的线B-B'截取的截面图。图1D示出了沿着图1A的线C-C'截取的截面图。图1E示出了沿着图1A的线D-D'截取的截面图。图1F示出了显示图1B的E部分的放大图。图1G示出了显示图1C的F部分的放大图。图1H示出了显示图1E的G部分的放大图。
参照图1A、1B、1C、1D和1E，半导体器件可包括衬底100。在一些实施方式中，衬底100可以是半导体衬底。例如，衬底100可以包括硅、锗、硅锗、GaP或GaAs。在一些实现方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。衬底100可以具有沿着在第一方向D1和第二方向D2上伸长的平面延伸的板形。第一方向D1和第二方向D2可以彼此相交。例如，第一方向D1和第二方向D2可以是彼此正交的水平方向。
衬底100可包括单元区域CR、虚设区域DR和外围区域PR。单元区域CR、虚设区域DR和外围区域PR可以是在第一方向D1和第二方向D2上以平面方式划分的区域。外围区域PR可以围绕单元区域CR。虚设区域DR可以设置在单元区域CR和外围区域PR之间。
衬底100可包括有源图案AP。衬底100可以具有在第三方向D3上突出的上部。衬底100的上部可以被定义为有源图案AP。有源图案AP可以彼此间隔开。
有源图案AP可包括单元有源图案CAP和虚设有源图案DAP。单元有源图案CAP可以提供在单元区域CR上。虚设有源图案DAP可以提供在虚设区域DR上。
可在有源图案AP之间的空间中提供器件隔离层STI。器件隔离层STI可以提供在衬底100中。有源图案AP可以由器件隔离层STI限定。每个有源图案AP可以被器件隔离层STI围绕。器件隔离层STI可以包括电介质材料。例如，器件隔离层STI可以包括氧化物。
可在衬底100中提供电介质结构110。电介质结构110可以提供在衬底100的虚设区域DR和外围区域PR上。电介质结构110可以包括第一层111、第一层111上的第二层112和第二层112上的第三层113。电介质结构110的第一层111、第二层112和第三层113可以包括电介质材料。例如，第一层111和第三层113可以包括氧化物，第二层112可以包括氮化物。在一些实施方式中，包括在电介质结构110中的层数可以比所示的更多或更少。
可提供沿第一方向D1延伸的栅极结构150。栅极结构150可以在第二方向D2上排列。栅极结构150可以提供在器件隔离层STI和有源图案AP上。栅极结构150可以是掩埋在有源图案AP和器件隔离层STI中的掩埋栅极结构。有源图案AP可以包括杂质区域。栅极结构150和有源图案AP可以限定单元晶体管。
栅极结构150可包括有源图案AP上的栅极电介质层152、栅极电介质层152上的栅电极151和栅电极151上的栅极盖层153。栅极电介质层152和栅极盖层153可以包括电介质材料。例如，栅极电介质层152可以包括氧化物，栅极盖层153可以包括氮化物。栅电极151可以包括导电材料。
单元有源图案CAP可包括第一部分P1和两个第二部分P2。单元有源图案CAP的第一部分P1可以设置在单元有源图案CAP的两个第二部分P2之间。栅极结构150可以提供在单元有源图案CAP的第一部分P1和第二部分P2之间。栅极结构150可以将单元有源图案CAP的第一部分P1和第二部分P2彼此分开。
虚设有源图案DAP可包括第一部分P3和两个第二部分P4。虚设有源图案DAP的第一部分P3可以设置在虚设有源图案DAP的两个第二部分P4之间。栅极结构150可以提供在虚设有源图案DAP的第一部分P3和第二部分P4之间。栅极结构150可以将虚设有源图案DAP的第一部分P3和第二部分P4彼此分开。
可在有源图案AP上提供连接图案XP。连接图案XP可以包括提供在单元区域CR上或上方的连接图案XP、提供在虚设区域DR上或上方的连接图案XP、以及从单元区域CR延伸到虚设区域DR上的连接图案XP。提供在单元区域CR上的每个连接图案XP可以提供在单元有源图案CAP的第二部分P2上。提供在虚设区域DR上的每个连接图案XP可以提供在虚设有源图案DAP的第二部分P4上。从单元区域CR延伸到虚设区域DR上的每个连接图案XP可以从单元有源图案CAP的第二部分P2延伸到虚设有源图案DAP的第一部分P3上。连接图案XP可以包括导电材料。例如，连接图案XP可以包括多晶硅。
参照图1D，可提供沿第一方向D1延伸的电介质线230。电介质线230可以沿第二方向D2排列。连接图案XP可以设置在沿第二方向D2彼此相邻的两条电介质线230之间。电介质线230可以提供在栅极结构150上。电介质线230可以包括电介质材料。例如，电介质线230可以包括氮化物。在一些实施方式中，电介质线230和栅极盖层153可以连接成单个整体，其间没有边界。
可提供分离图案。分离图案可以包括设置在单元区域CR上方的单元分离图案210和设置在虚设区域DR上方的虚设分离图案220。单元分离图案210和虚设分离图案220中的每个可以提供在沿第一方向D1彼此相邻的两个连接图案XP之间。在第一方向D1上彼此相邻的两个连接图案XP可以通过单元分离图案210或虚设分离图案220在第一方向D1上彼此分离。
单元分离图案210和虚设分离图案220中的每个可提供在器件隔离层STI和栅极结构150上。在第二方向D2上彼此相邻的两个单元分离图案210可以在其间提供有单元有源图案CAP的第一部分P1和位线接触131，如下面将讨论的。在第二方向D2上彼此相邻的两个虚设分离图案220可以在其间提供有连接图案XP和虚设有源图案DAP的第一部分P3。单元分离图案210和虚设分离图案220可以包括电介质材料。例如，单元分离图案210和虚设分离图案220可以包括氮化物。
第一氧化物图案124可提供在电介质结构110的第三层113上。第二氧化物图案125可以提供在电介质结构110的第一层111上。第一电介质层122可以提供在电介质结构110上。第二电介质层123可以提供在第一电介质层122上。第三电介质层126可以提供在第二电介质层123、第一氧化物图案124和第二氧化物图案125上。第一、第二和第三电介质层122、123和126可以包括电介质材料。例如，第一和第三电介质层122和126可以包括氧化物，第二电介质层123可以包括氮化物。
电介质图案121可提供在单元分离图案210、虚设分离图案220和连接图案XP上。电介质图案121可以包括电介质材料。在一些实施方式中，电介质图案121可以包括多个电介质层。
可提供在第二方向D2上延伸的位线结构130。位线结构130可以沿第一方向D1排列。位线结构130可以提供在单元区域CR上方。位线结构130可以提供在电介质图案121和单元有源图案CAP上。位线结构130可以电连接到有源图案AP。
每个位线结构130可包括位线接触131、第一导电层132、第二导电层133、第三导电层134、第四导电层135、位线盖层136和位线间隔物137。
位线结构130的位线接触131可沿第二方向D2排列。位线结构130的第一导电层132可以沿第二方向D2排列。位线结构130的位线接触131和第一导电层132可以沿着第二方向D2彼此交替设置。位线接触131可以设置在单元有源图案CAP的第一部分P1上。位线接触131可以穿透电介质图案121。第一导电层132可以提供在电介质图案121上。位线接触131和第一导电层132可以包括导电材料。例如，位线接触131和第一导电层132可以包括多晶硅。在一些实施方式中，包括在一个位线结构130中的位线接触131和第一导电层132可以连接成单个整体，其间没有边界。
第二导电层133可提供在位线接触131和第一导电层132上。第三导电层134可以提供在第二导电层133上。第四导电层135可以提供在第三导电层134上。位线盖层136可以提供在第四导电层135上。第二、第三和第四导电层133、134和135可以包括导电材料。例如，第二导电层133可以包括多晶硅，第三导电层134和第四导电层135可以包括金属。位线盖层136可以包括电介质材料。例如，位线盖层136可以包括氮化物。在一些实施方式中，包括在一个位线结构130中的导电层的数量可以大于或小于所示的数量。
位线间隔物137可覆盖位线盖层136的顶表面和侧壁、第一、第二、第三和第四导电层132、133、134和135的侧壁以及位线接触131的侧壁。位线间隔物137可以包括电介质材料。在一些实施方式中，位线间隔物137可以包括多个电介质层。
可提供沿第二方向D2延伸的虚设线结构140。虚设线结构140可以位于虚设区域DR上方。虚设线结构140可以位于电介质图案121上。虚设分离图案220可以设置成比单元分离图案210更靠近虚设线结构140。虚设线结构140可以包括电介质图案121上的第一虚设导电层141、第一虚设导电层141上的第二虚设导电层143、第二虚设导电层143上的第三虚设导电层144、第三虚设导电层144上的第四虚设导电层145、第四虚设导电层145上的虚设盖层146、以及虚设间隔物147。
第一、第二、第三和第四虚设导电层141、143、144和145可包括导电材料。例如，第一和第二虚设导电层141和143可以包括多晶硅，第三和第四虚设导电层144和145可以包括金属。虚设盖层146可以包括电介质材料。例如，虚设盖层146可以包括氮化物。在一些实施方式中，包括在虚设线结构140中的导电层的数量可以大于或小于所示的数量。
虚设间隔物147可覆盖虚设盖层146的顶表面和侧壁、以及第一、第二、第三和第四虚设导电层141、143、144和145的侧壁。虚设间隔物147可以包括电介质材料。
可在相应的连接图案XP上提供掩埋接触BC。掩埋接触BC可以提供在相邻的位线结构130之间。掩埋接触BC可以包括导电材料。例如，掩埋接触BC可以包括多晶硅。
着陆焊盘LP可提供在掩埋接触BC上。着陆焊盘LP可以包括导电材料。例如，着陆焊盘LP可以包括金属。在一些实施方式中，金属硅化物层和阻挡层可以提供在掩埋接触BC和着陆焊盘LP之间。
电介质栅栏240可提供在电介质线230上。电介质栅栏240可以提供在沿第二方向D2彼此相邻的掩埋接触BC之间。电介质栅栏240可以包括电介质材料。填充图案250可以提供在电介质栅栏240上。填充图案250可以将着陆焊盘LP彼此分开。填充图案250可以包括电介质材料。
第四电介质层127可提供在虚设线结构140和第三电介质层126上。第四电介质层127可以提供在虚设区域DR和外围区域PR上方。第四电介质层127可以包括电介质材料。在一些实施方式中，第四电介质层127可以包括多个电介质层。
可提供数据存储图案DSP。数据存储图案DSP可以通过着陆焊盘LP、掩埋接触BC和连接图案XP电连接到单元有源图案CAP的第二部分P2。在一些实施方式中，每个数据存储图案DSP可以是包括底电极、电介质层和顶电极的电容器的形式。在这种情况下，包括数据存储图案DSP的半导体器件可以是动态随机存取存储器(DRAM)。在一些实施方式中，每个数据存储图案DSP可以包括磁性隧道结图案。在这种情况下，包括数据存储图案DSP的半导体器件可以是磁性随机存取存储器(MRAM)的形式。在一些实施方式中，数据存储图案DSP可以包括相变材料或可变电阻材料。在这种情况下，包括数据存储图案的半导体器件可以是相变随机存取存储器(PRAM)或电阻式随机存取存储器(ReRAM)的形式。在一些实施方式中，每个数据存储图案DSP可以包括能够存储数据的各种结构和材料。
参照图1A、图1F和图1G，位线接触131的最低部分131a可位于比单元分离图案210的最低部分210a的水平高的水平。单元分离图案210的最低部分210a可以是单元分离图案210的底表面210b的最低部分。单元有源图案CAP的第一部分P1的最高部分可以位于比单元分离图案210的最低部分210a的水平高的水平。
单元分离图案210可包括两个第一侧壁210e和两个第二侧壁210c。单元分离图案210的第一侧壁210e和第二侧壁210c可以彼此连接。单元分离图案210的第一侧壁210e可以平行于第二方向D2。单元分离图案210在第一侧壁210e处可以是平坦的。例如，当在如图1A所示的平面图和如图1F所示的截面图中观察时，单元分离图案210在第一侧壁210e处可以是平坦的。单元分离图案210的第一侧壁210e可以与连接图案XP接触。单元分离图案210的第一侧壁210e可以与电介质线230接触。
单元分离图案210的第二侧壁210c可与位线接触131和栅极结构150的栅极盖层153接触。单元分离图案210的第二侧壁210c可以具有与位线接触131接触的上部210c1。单元分离图案210的第二侧壁210c可以具有与栅极盖层153接触的下部210c2。单元分离图案210的第二侧壁210c的下部210c2可以与位线接触131隔开。
单元分离图案210可在第二侧壁210c的上部210c1处弯曲。例如，当在如图1A所示的平面图和如图1G所示的截面图中观察时，单元分离图案210可以在第二侧壁210c的上部210c1处弯曲。单元分离图案210在第二侧壁210c的下部210c2处可以是平坦的。例如，当在如图1G所示的截面中观察时，单元分离图案210在第二侧壁210c的下部210c2处可以是平坦的。
单元分离图案210的第二侧壁210c的下部210c2可平行于第四方向D4。第四方向D4可以与第一方向D1、第二方向D2和第三方向D3相交。例如，第四方向D4可以与第一方向D1和第二方向D2相交，并且可以垂直于第三方向D3。
单元分离图案210可被配置使得第二侧壁210c的上部210c1和下部210c2彼此连接。单元分离图案210的第二侧壁210c的上部210c1可以连接到单元分离图案210的顶表面210d。单元分离图案210的第二侧壁210c的下部210c2可以连接到单元分离图案210的底表面210b。单元分离图案210的第二侧壁210c可以将单元分离图案210的顶表面210d和底表面210b彼此连接。
位线接触131可包括与单元分离图案210的第二侧壁210c的上部210c1接触的第一接触表面131b。位线接触131可以包括与栅极盖层153接触的第二接触表面131c。位线接触131的第一和第二接触表面131b和131c可以彼此连接。位线接触131的第二接触表面131c可以与单元分离图案210的第二侧壁210c的下部210c2间隔开。
栅极盖层153可包括插设在栅极电介质层152和单元分离图案210的第二侧壁210c的下部210c2之间的插入物153a。栅极盖层153的插入物153a的至少一部分可以位于位线接触131的第二接触表面131c和单元分离图案210的第二侧壁210c的下部210c2之间。
栅极盖层153的插入物153a可包括与单元分离图案210的第二侧壁210c的下部210c2接触的第一侧壁153a1、与栅极电介质层152接触的第二侧壁153a3以及与位线接触131的第二接触表面131c接触的顶表面153a2。栅极盖层153的插入物153a的顶表面153a2可以将栅极盖层153的插入物153a的第一侧壁153a1和第二侧壁153a3彼此连接。
参照图1A和1H，虚设分离图案220可包括两个第一侧壁220b和两个第二侧壁220a。虚设分离图案220的第一侧壁220b和第二侧壁220a可以彼此连接。虚设分离图案220的第一侧壁220b可以平行于第二方向D2。虚设分离图案220的第一侧壁220b可以平行于单元分离图案210的第一侧壁210e。
虚设分离图案220在其第一侧壁220b处可以是平坦的。例如，当在如图1A所示的平面图中观察时，虚设分离图案220在第一侧壁220b处可以是平坦的。虚设分离图案220的第一侧壁220b可以与连接图案XP接触。虚设分离图案220的第一侧壁220b可以与电介质线230接触。
虚设分离图案220的第二侧壁220a可平行于第四方向D4。虚设分离图案220的第二侧壁220a可以平行于单元分离图案210的第二侧壁210c的下部210c2。虚设分离图案220可以与位线结构130的位线接触131间隔开。虚设分离图案220的第二侧壁220a可以与栅极盖层153和电介质线230接触。虚设分离图案220的第二侧壁220a可以具有与电介质线230接触的上部。虚设分离图案220的第二侧壁220a可以具有与栅极盖层153接触的下部。
虚设分离图案220在其第二侧壁220a处可以是平坦的。例如，当在如图1A所示的平面图和如图1H所示的截面图中观察时，虚设分离图案220在第二侧壁220a处可以是平坦的。
对于根据一些实施方式的半导体器件，由于单元分离图案210在第二方向D2上彼此间隔开，位线接触131的最下部131a可位于比单元分离图案210的最下部的水平高的水平。因此，可以在位线接触131和栅电极151之间提供相对大的距离，并且半导体器件可以具有改善的电特性。
图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8、9A、9B、10A、10B、11A、11B、12、13、14、15、16、17、18、19A、19B、20A、20B、20C、21、22、23、24、25、26和27示出了显示图1A至1H中描绘的半导体器件的制造方法的视图。图2A、3A、4A、5A、6A、7A、9A、10A、11A、19A和20A示出了对应于图1A的平面图。图2B、3B、4B、5B、6B、7B、8、9B、10B、11B、12、13、14、15、16、17、18、19B、20B、21、22、23、24和25示出了对应于图1B的截面图。图20C示出了对应于图1C的截面图。
参照图2A和2B，可在衬底100中形成器件隔离层STI和电介质结构110。衬底100可以包括单元区域CR、虚设区域DR和外围区域PR。电介质结构110可以包括第一层111、第二层112和第三层113。可以形成器件隔离层STI以产生有源图案AP。栅极结构(例如，参见图1C的附图标记150)可以形成为穿透有源图案AP。
初始线311和电介质线(例如，参见图1D和1E的附图标记230)可形成在有源图案AP上。初始线311和电介质线230可以在第一方向D1延伸。初始线311和电介质线230可以在第二方向D2上彼此交替设置。
初始线311可包括电介质材料。例如，初始线311可以包括氧化物。在一些实施方式中，初始线311可以包括与连接图案XP的材料相同的材料，这将在下面讨论。
参照图2B、3B和1H，第一掩模结构MS1可形成在初始线311和电介质线230上。第一掩模结构MS1可以包括基础掩模层312、第一掩模层319、第二掩模层318、第三掩模层317、第四掩模层316、第五掩模层315、第六掩模层314和第七掩模层313。在一些实施方式中，包括在第一掩模结构MS1中的掩模层的数量可以大于或小于所示的数量。
基础掩模层312和第一至第七掩模层319至313可包括适于执行蚀刻工艺的材料。例如，基础掩模层312和第一至第七掩模层319至313可以包括电介质材料。
第一光致抗蚀剂图案321可形成在第一掩模结构MS1上。第一光致抗蚀剂图案321可以沿第二方向D2延伸。第一光致抗蚀剂图案321可以沿第一方向D1排列。
参照图3A和3B，第一光致抗蚀剂图案321可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第一掩模层319和第二掩模层318。可以蚀刻第一掩模层319以形成第一掩模图案319a，并且可以蚀刻第二掩模层318以形成第二掩模图案318a。
第一掩模图案319a和第二掩模图案318a可沿第二方向D2延伸。第一掩模图案319a和第二掩模图案318a可以沿第一方向D1排列。
第一间隔物层331可形成为覆盖第一掩模图案319a和第二掩模图案318a的侧壁。第一间隔物层331可以包括电介质材料。
参照图4A和图4B，可蚀刻第一间隔物层331以形成设置在第一掩模图案319a和第二掩模图案318a的侧壁上的第一间隔物。第一间隔物可以用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第三掩模层317和第四掩模层316。第三掩模层317可以被蚀刻以形成第三掩模图案，第四掩模层316可以被蚀刻以形成第四掩模图案。
可形成第二间隔物层以覆盖第三掩模图案和第四掩模图案的侧壁。第二间隔物层可以包括电介质材料。可以蚀刻第二间隔物层以形成第二间隔物333。
参照图5A和5B，第二间隔物333可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第五掩模层315、第六掩模层314和第七掩模层313。可以蚀刻第五掩模层315以形成第五掩模图案，可以蚀刻第六掩模层314以形成第六掩模图案，以及可以蚀刻第七掩模层313以形成第七掩模图案313a。
第七掩模图案313a可沿第二方向D2延伸。第七掩模图案313a可以沿第一方向D1排列。
参照图6A和图6B，可在第一掩模结构MS1上形成第二掩模结构MS2。第二掩模结构MS2可以包括第八掩模层344、第九掩模层343、第十掩模层342和第十一掩模层341。在一些实施方式中，包括在第二掩模结构MS2中的掩模层的数量可以大于或小于所示的数量。
第八、第九、第十和第十一掩模层344、343、342和341可包括适于执行蚀刻工艺的材料。例如，第八、第九、第十和第十一掩模层344、343、342和341可以包括电介质材料。
第二光致抗蚀剂图案322可形成在第二掩模结构MS2上。第二光致抗蚀剂图案322可以在第四方向D4上延伸。第二光致抗蚀剂图案322可以与第一光致抗蚀剂图案321、第七掩模图案313a、初始线311和电介质线230交叉。第二光致抗蚀剂图案322可以相对于第一光致抗蚀剂图案321、第七掩模图案313a、初始线311和电介质线230倾斜延伸。
参照图7A和7B，第二光致抗蚀剂图案322可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第八掩模层344和第九掩模层343。第八掩模层344可以被蚀刻以形成第八掩模图案344a，第九掩模层343可以被蚀刻以形成第九掩模图案343a。第八掩模图案344a和第九掩模图案343a可以在第四方向D4上延伸。
可形成第三间隔物层332。第三间隔物层332可以覆盖第八掩模图案344a和第九掩模图案343a的侧壁。第三间隔物层332可以包括电介质材料。
第三光致抗蚀剂图案323可形成在第三间隔物层332上。第三光致抗蚀剂图案323可以形成在虚设区域DR和外围区域PR上方。第三间隔物层332可以具有设置在单元区域CR上方的部分，并且第三光致抗蚀剂图案323可以暴露第三间隔物层332的所述部分。
参照图8，第三光致抗蚀剂图案323可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第三间隔物层332、第八掩模图案344a、第九掩模图案343a和第十掩模层342。可以蚀刻第三间隔物层332以形成第三间隔物332a。第十掩模层342可以被蚀刻以形成第十掩模图案342a。第三间隔物332a和第十掩模图案342a可以在第四方向D4上延伸。第三间隔物332a和第十掩模图案342a可以相对于第一光致抗蚀剂图案321、第七掩模图案313a、初始线311和电介质线230倾斜延伸。
第九掩模图案343a可保留在虚设区域DR和外围区域PR上方。设置在外围区域PR上方的第十掩模图案342a可以覆盖设置在外围区域PR上方的第十一掩模层341。
参照图9A和9B，可蚀刻第十一掩模层341和基础掩模层312。第十一掩模层341可以被蚀刻以形成第十一掩模图案341a。第十一掩模图案341a可以在第四方向D4上延伸。第十一掩模图案341a可以相对于第一光致抗蚀剂图案321、第七掩模图案313a、初始线311和电介质线230倾斜延伸。
可蚀刻基础掩模层312以形成基础掩模图案312a。第一掩模结构MS1的基础掩模层312可以被蚀刻以形成暴露的开口312b。暴露的开口312b可以形成在单元区域CR和虚设区域DR上方。第一掩模结构MS1的基础掩模图案312a可以包括暴露的开口312b。暴露的开口312b可以暴露初始线311和电介质线230。在一些实施方式中，一个暴露的开口312b可以暴露一条初始线311和两条电介质线230。
由于沿第二方向D2延伸的第七掩模图案313a和沿第四方向D4延伸的第三间隔物332a用作蚀刻掩模以形成暴露的开口312b，所以每个暴露的开口312b可具有平行四边形形状。
参照图10A和10B，基础掩模图案312a的暴露的开口312b可包括第一侧壁312c、第二侧壁312d、第三侧壁312e和第四侧壁312f。暴露的开口312b的第一侧壁312c和第三侧壁312e可以平行于第二方向D2。暴露的开口312b的第一侧壁312c和第三侧壁312e可以彼此相对。暴露的开口312b的第二侧壁312d和第四侧壁312f可以平行于第四方向D4。暴露的开口312b的第二侧壁312d和第四侧壁312f可以彼此相对。暴露的开口312b可以被配置为使得第二侧壁312d和第四侧壁312f中的每个将第一侧壁312c和第三侧壁312e彼此连接。
暴露的开口312b的第一侧壁312c和第二侧壁312d之间的角度可小于暴露的开口312b的第二侧壁312d和第三侧壁312e之间的角度。暴露的开口312b的第一侧壁312c和第四侧壁312f之间的角度可以大于暴露的开口312b的第三侧壁312e和第四侧壁312f之间的角度。暴露的开口312b的第一侧壁312c和第二侧壁312d之间的角度可以与暴露的开口312b的第三侧壁312e和第四侧壁312f之间的角度相同。暴露的开口312b的第二侧壁312d和第三侧壁312e之间的角度可以与暴露的开口312b的第一侧壁312c和第四侧壁312f之间的角度相同。
基础掩模图案312a可用作蚀刻掩模以蚀刻初始线311和电介质线230。因此，分离开口311b可以形成在初始线311和电介质线230中。分离开口311b可以由初始线311和电介质线230限定。当在平面图中观察时，分离开口311b可以具有平行四边形形状。在一些实施方式中，可以通过一个暴露的开口312b蚀刻一条初始线311和两条电介质线230。初始线311可以被蚀刻成彼此间隔开的多个初始图案311a。
在一些实现方式中，当初始线311包括与连接图案XP的材料相同的材料时，通过蚀刻初始线311形成的初始图案311a可以与连接图案XP相同。
参照图11A和11B，可形成分离图案，其包括在分离开口311b中的单元分离图案210和虚设分离图案220。单元分离图案210可以具有与基础掩模图案312a的暴露的开口312b的第一侧壁312c和第三侧壁312e对应的第一侧壁210e。单元分离图案210可以具有平坦的第二侧壁210c。单元分离图案210的第二侧壁210c可以对应于基础掩模图案312a中暴露的开口312b的第二侧壁312d和第四侧壁312f。
参照图12，第一初始层351可形成在初始图案311a、单元分离图案210和虚设分离图案220上。第二初始层352可以形成在第一初始层351上。例如，第一初始层351可以包括氮化物，第二初始层352可以包括氧化物。
第四光致抗蚀剂图案324可形成在第二初始层352上。第四光致抗蚀剂图案324可以暴露外围区域PR上方的第二初始层352。
参照图13，第四光致抗蚀剂图案324可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第一初始层351、第二初始层352、初始图案311a以及电介质结构110的第一层111和第三层113。第一氧化物图案124可以形成在电介质结构110的第三层113上，第二氧化物图案125可以形成在电介质结构110的第一层111上。
金属层353可形成在第二初始层352、第一氧化物图案124和第二氧化物图案125上。第五光致抗蚀剂图案325可以形成在金属层353上。第五光致抗蚀剂图案325可以暴露单元区域CR上方的金属层353。
参照图14，第五光致抗蚀剂图案325可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻金属层353和第二初始层352。蚀刻的第二初始层352可以被定义为第三电介质层126。金属层353可以提供在第三电介质层126上。
参照图15，第三初始层354可形成在金属层353和第一初始层351上。第四初始层355可以形成在第三初始层354上。例如，第三初始层354可以包括多晶硅，第四初始层355可以包括氧化物。第六光致抗蚀剂图案326可以形成在第四初始层355上。第六光致抗蚀剂图案326可以形成在外围区域PR上方。
参照图16，第六光致抗蚀剂图案326可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第四初始层355和第三初始层354。可以形成第七光致抗蚀剂图案327。第七光致抗蚀剂图案327可以暴露单元区CR上方的第一初始层351。
参照图17，第七光致抗蚀剂图案327可用作蚀刻掩模以执行蚀刻工艺。蚀刻工艺可以蚀刻第一初始层351和初始图案311a。蚀刻的第一初始层351可以被定义为第二电介质层123。初始图案311a可以在单元区域CR上方被蚀刻。外围区域PR上方的蚀刻的初始图案311a可以被定义为第一电介质层122。
参照图18，可形成初始连接层356。初始连接层356可以形成在单元分离图案210、第二电介质层123、金属层353和第四初始层355上。例如，初始连接层356可以包括多晶硅。
参照图19A和19B，可蚀刻初始连接层356。可以通过蚀刻初始连接层356来形成连接图案XP。初始连接层356的蚀刻可以在金属层353和第三初始层354上形成缓冲图案357。
参照图20A、20B和20C，初始电介质层361可形成在连接图案XP、第二电介质层123、金属层353、缓冲图案357和第四初始层355上。在一些实施方式中，初始电介质层361可以包括多个电介质层。第一初始导电层362可以形成在初始电介质层361上。第一初始导电层362可以包括例如多晶硅。第五电介质层363可以形成在第一初始导电层362上。
可形成凹槽RE。凹槽RE可以穿透第五电介质层363、第一初始导电层362、初始电介质层361和连接图案XP。有源图案AP可以通过凹槽RE暴露。
在形成凹槽RE的工艺中，可蚀刻单元分离图案210。单元分离图案210的蚀刻可以限定单元分离图案210的第二侧壁210c的上部210c1和下部210c2。单元分离图案210的第二侧壁210c的上部210c1可以是在凹槽RE的形成中被蚀刻的部分，单元分离图案210的第二侧壁210c的下部210c2可以是在凹槽RE的形成中未被蚀刻的部分。单元分离图案210的第二侧壁210c的上部210c1可以在蚀刻工艺中变得弯曲。
参照图21，第一初始间隔物371和第二初始间隔物372可形成在凹槽RE中。第二初始间隔物372可以提供在第一初始间隔物371中。第一初始间隔物371可以包括例如氮化物。第二初始间隔物372可以包括例如氧化物。
参照图22，可形成初始接触层373。初始接触层373可以填充凹槽RE。初始接触层373可以包括例如多晶硅。
参照图23，可蚀刻初始接触层373。初始接触层373的蚀刻可以形成初始接触图案374。每个初始接触图案374可以填充凹槽RE。
参照图24，可形成第二初始导电层375。第八光致抗蚀剂图案328可以形成在第二初始导电层375上。第八光致抗蚀剂图案328可以用作蚀刻掩模，以蚀刻第二初始导电层375、第一初始导电层362和初始电介质层361。蚀刻的初始电介质层361可以被定义为电介质图案121。
参照图25，第三初始导电层381可形成在第二初始导电层375上。第四初始导电层382可以形成在第三初始导电层381上。例如，第三和第四初始导电层381和382可以包括金属。
参照图26，可在第四初始导电层382上形成初始盖层。可以对初始盖层、第四初始导电层382和第三初始导电层381施加蚀刻作用。可以蚀刻初始盖层以形成位线盖层136。第四初始导电层382可以被蚀刻以形成第四导电层135。第三初始导电层381可以被蚀刻以形成第三导电层134。
参照图27，可对第二初始导电层375、第一初始导电层362和初始接触图案374施加蚀刻作用。第二初始导电层375可以被蚀刻以形成第二导电层133。第一初始导电层362可以被蚀刻以形成第一导电层132。初始接触图案374可以被蚀刻以形成位线接触131。
参照图1B、1C、1D和1E，可形成位线间隔物137，并可形成位线结构130。类似于位线结构130，可以形成虚设线结构140。
可形成掩埋接触BC、着陆焊盘LP、电介质栅栏240、填充图案250和数据存储图案DSP。第四电介质层127可以形成在外围区域PR上方。
在根据一些实施方式的制造半导体器件的方法中，当在彼此间隔开的单元分离图案210之间形成凹槽RE时，凹槽RE的形成可不太困难。
图28示出了显示根据一些实施方式的半导体器件的平面图。
参照图28，单元分离图案210可包括与连接图案XP接触的第一侧壁210e和与位线接触131接触的第二侧壁210c。
单元分离图案210的第二侧壁210c可包括与位线接触131接触的第一部分210c3和远离位线接触131延伸的第二部分210c4。单元分离图案210的第二侧壁210c的第一部分210c3可以具有弯曲的上部和平坦的下部。包括在单元分离图案210中的第二侧壁210c的第一部分210c3的上部可以与位线接触131接触，包括在单元分离图案210中的第二侧壁210c的第一部分210c3的下部可以远离位线接触131延伸。单元分离图案210在第二侧壁210c的第二部分210c4处可以是平坦的。单元分离图案210的第二侧壁210c的第二部分210c4可以平行于第四方向D4。单元分离图案210的第二侧壁210c的第一部分210c3可以具有平行于第四方向D4的下部。包括在单元分离图案210中的第二侧壁210c的第一部分210c3的下部可以与单元分离图案210的第二侧壁210c的第二部分210c4共面。
根据一实施方式的半导体器件可在位线接触和栅电极之间具有相对较大的距离，这可提高半导体器件的电性能。
一个或更多个实施方式可提供具有改善的电气性能和增加的可靠性的半导体器件。
一个或更多个实施方式可提供包括分离图案的半导体器件。
本文已经公开了示例实施方式，尽管采用了特定术语，但仅在一般的和描述性的意义上使用和解释这些术语，并非出于限制目的。在一些情况下，如本申请提交时对于本领域普通技术人员来说明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以进行在形式和细节上的各种改变。
本申请要求享有2022年6月24日在韩国知识产权局提交的第10-2022-0077227号韩国专利申请的优先权，该申请的公开内容通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：
单元有源图案，包括彼此间隔开的第一部分和第二部分；
栅极结构，在所述单元有源图案的所述第一部分和所述第二部分之间；
位线接触，在所述单元有源图案的所述第一部分上；
连接图案，在所述单元有源图案的所述第二部分上；以及
单元分离图案，与所述位线接触和所述连接图案接触，
其中：
所述单元分离图案包括与所述连接图案接触的第一侧壁和与所述位线接触接触的第二侧壁，
所述单元分离图案的所述第二侧壁的上部与所述位线接触接触，以及
所述单元分离图案的所述第二侧壁的下部与所述位线接触间隔开。
2.根据权利要求1所述的半导体器件，其中所述位线接触的最低部分处于比所述单元分离图案的最低部分的水平高的水平。
3.根据权利要求1所述的半导体器件，其中：
所述单元分离图案的所述第二侧壁的所述上部是弯曲的，以及
所述单元分离图案的所述第二侧壁的所述下部是平坦的。
4.根据权利要求1所述的半导体器件，其中：
所述栅极结构在第一方向上延伸，
所述单元分离图案的所述第一侧壁平行于与所述第一方向相交的第二方向，以及
所述单元分离图案的所述第二侧壁的所述下部平行于与所述第一方向和所述第二方向相交的第三方向。
5.根据权利要求1所述的半导体器件，其中：
所述栅极结构包括栅极电介质层、所述栅极电介质层上的栅电极和所述栅电极上的栅极盖层，以及
所述栅极盖层包括在所述栅极电介质层与所述单元分离图案的所述第二侧壁的所述下部之间的插入物。
6.根据权利要求5所述的半导体器件，其中所述栅极盖层的所述插入物的顶表面与所述位线接触接触。
7.根据权利要求5所述的半导体器件，其中所述单元分离图案的所述第二侧壁的所述下部与所述栅极盖层的所述插入物的侧壁接触。
8.根据权利要求1所述的半导体器件，还包括在所述栅极结构上的电介质线，
其中所述单元分离图案的所述第一侧壁与所述电介质线接触。
9.根据权利要求1所述的半导体器件，还包括虚设区域和在所述虚设区域上方的虚设分离图案，
其中所述虚设分离图案包括：
第一侧壁，平行于所述单元分离图案的所述第一侧壁；以及
第二侧壁，平行于所述单元分离图案的所述第二侧壁的所述下部。
10.一种半导体器件，包括：
单元有源图案，包括彼此间隔开的第一部分和第二部分；
栅极结构，在所述单元有源图案的所述第一部分和所述第二部分之间；
位线接触，在所述单元有源图案的所述第一部分上；
连接图案，在所述单元有源图案的所述第二部分上；以及
单元分离图案，与所述位线接触和所述连接图案接触，
其中所述位线接触的最低部分处于比所述单元分离图案的最低部分的水平高的水平。
11.根据权利要求10所述的半导体器件，其中所述单元分离图案包括与所述连接图案接触的第一侧壁和与所述位线接触接触的第二侧壁。
12.根据权利要求11所述的半导体器件，其中：
所述单元分离图案的所述第二侧壁包括与所述位线接触接触的第一部分和与所述位线接触间隔开的第二部分，
所述单元分离图案的所述第二侧壁的所述第一部分的上部是弯曲的，以及
所述单元分离图案的所述第二侧壁的所述第一部分的下部是平坦的。
13.根据权利要求12所述的半导体器件，其中包括在所述单元分离图案中的所述第二侧壁的所述第二部分与包括在所述单元分离图案中的所述第二侧壁的所述第一部分的所述下部共面。
14.根据权利要求11所述的半导体器件，其中：
所述单元分离图案的所述第二侧壁的上部与所述位线接触接触，以及
所述单元分离图案的所述第二侧壁的下部与所述位线接触间隔开。
15.根据权利要求14所述的半导体器件，其中：
所述单元分离图案的所述第二侧壁的所述上部是弯曲的，以及
所述单元分离图案的所述第二侧壁的所述下部是平坦的。
16.根据权利要求11所述的半导体器件，其中：
所述栅极结构在第一方向上延伸，
所述单元分离图案的所述第一侧壁平行于与所述第一方向相交的第二方向，以及
所述单元分离图案的所述第二侧壁的下部平行于与所述第一方向和所述第二方向相交的第三方向。
17.根据权利要求11所述的半导体器件，还包括在所述栅极结构上的电介质线，
其中所述单元分离图案的所述第一侧壁与所述电介质线接触。
18.根据权利要求10所述的半导体器件，其中所述单元有源图案的所述第一部分的最高部分处于比所述单元分离图案的所述最低部分的所述水平高的水平。
19.一种半导体器件，包括：
衬底，包括单元区域、虚设区域和在所述单元区域上的单元有源图案，所述单元有源图案包括彼此间隔开的第一部分和第二部分；
栅极结构，在所述单元有源图案的所述第一部分和所述第二部分之间；
位线接触，在所述单元有源图案的所述第一部分上；
连接图案，在所述单元有源图案的所述第二部分上；
单元分离图案，在所述单元区域上方并与所述位线接触和所述连接图案接触；以及
虚设分离图案，在所述虚设区域上方并与所述位线接触间隔开，
其中：
所述单元分离图案包括与所述连接图案接触的第一侧壁和与所述位线接触接触的第二侧壁，
所述虚设分离图案包括平行于所述单元分离图案的所述第一侧壁的第一侧壁和连接到所述虚设分离图案的所述第一侧壁的第二侧壁，
所述单元分离图案的所述第二侧壁是弯曲的，以及
所述虚设分离图案的所述第二侧壁是平坦的。
20.根据权利要求19所述的半导体器件，还包括在所述虚设区域上方的虚设线结构，
其中所述虚设分离图案比所述单元分离图案更靠近所述虚设线结构。
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