JP2002094017A - 半導体記憶装置及び半導体記憶装置製造用マスク - Google Patents

半導体記憶装置及び半導体記憶装置製造用マスク

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JP2002094017A
JP2002094017A JP2000277822A JP2000277822A JP2002094017A JP 2002094017 A JP2002094017 A JP 2002094017A JP 2000277822 A JP2000277822 A JP 2000277822A JP 2000277822 A JP2000277822 A JP 2000277822A JP 2002094017 A JP2002094017 A JP 2002094017A
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ferroelectric
ferroelectric capacitor
memory
cell
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Daizaburo Takashima
大三郎 高島
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Abstract

(57)【要約】 【課題】 強誘電体キャパシタサイズが大きく、さらに
強誘電体キャパシタとコンタクト間距離が大きいことに
より、コンタクト間のデッドスペースが生まれてセルサ
イズが大きくなる問題を解決して、設計ルールを縮小す
ること無く、メモリセルサイズの縮小を図り、チップ面
積縮小を可能にして、製造の容易化、高速ランダムアク
セス機能を保つ強誘電体メモリを提供することを目的と
する。 【解決手段】 ＴＣ並列ユニット直列接続型強誘電体メ
モリを有し、強誘電体キャパシタの上部電極ＴＥと、上
部電極ＴＥとセルトランジスタのソース或いはドレイン
端子とを接続する第１のコンタクトｃＡＡ−Ｍ１，ｃＴ
Ｅ−Ｍ１とを有する半導体記憶装置において、第１のコ
ンタクトはその領域内に、隣接した４個の上部電極ＴＥ
から等距離である点が含まれる位置に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体膜を使用
した半導体記憶装置に係り、特に高集積化されたメモリ
セルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】今日、半導体メモリは、大型コンピュー
タの主記憶から、パーソナルコンピュータ、家電製品、
携帯電話等、至る所で利用されている。半導体メモリの
種類としては、揮発性のＤＲＡＭ（DynamicＲＡＭ）、
ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（Mask
ＲＯＭ）、フラッシュＥＥＰＲＯＭ等が市場に出まわっ
ている。
【０００３】特に、ＤＲＡＭは揮発性メモリであるにも
関らず、その低コスト性（ＳＲＡＭに比べてセル面積が
１／４）、高速性（ フラッシュＥＥＰＲＯＭに比べ
て）の点で優れており、市場の殆どを占めているのが現
状である。
【０００４】書き換え可能で不揮発性のフラッシュＥＥ
ＰＲＯＭは、不揮発性で、電源を切ることが可能ではあ
るが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度し
かなく、書き込む時間がマイクロ秒程度かかり、さらに
書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要が
ある等の欠点があるため、ＤＲＡＭ程は市場がひらけて
いない。
【０００５】これに対して、強誘電体キャパシタ（Ferr
oelectric Capacitor）を用いた不揮発性メモリ（Nonv
olatile Ferroelectric Memory）は、１９８０年に提案
されて以来、不揮発性で、しかも、書き換え回数が１０
の１２乗、読み出し書き込み時間がＤＲＡＭ程度、３Ｖ
〜５Ｖ動作等の長所があるため、全メモリ市場を置き換
える可能性があり、各メーカが開発を行っている。
【０００６】図１４（ａ）に、従来の強誘電体メモリの
１トランジスタと１キャパシタ構成のメモリセルと、そ
のセルアレイ構成を示す。従来の強誘電体メモリのメモ
リセル構成は、トランジスタ１００とキャパシタ１０１
を直列接続する構成である。セルアレイは、データを読
み出すビット線ＢＬ，／ＢＬと、メモリセルトランジス
タを選択するワード線ＷＬ０，ＷＬ１と、強誘電体キャ
パシタの一端を駆動するプレート線ＰＬ０，ＰＬ１が配
置された構成となる。
【０００７】しかしながらこの従来の強誘電体メモリに
おいては、図１４（ｂ）に示すように、ワード線とビッ
ト線の交点２個にメモリセル１０２が１個配置されるフ
ォールデッドビット線構成を取るため、配線幅、配線間
スペースをＦとすると、最小のセルサイズは２Ｆｘ４Ｆ
＝８Ｆ2となり、図１４（ｃ）に示されるような断面構
造のメモリセル構造になる。
【０００８】このように従来の強誘電体メモリはそのセ
ルサイズが８Ｆ2に限定され、その大きさが大きいとい
う問題があった。
【０００９】また、従来の強誘電体メモリにおいては、
非選択セルの強誘電体キャパシタの分極情報の破壊を防
ぐために、プレート線は、ワード線毎に分断され、個別
に駆動する必要がある。さらに、個々のプレート線に
は、ワード線方向に複数の強誘電体キャパシタが接続さ
れ負荷容量が重い上に、プレート線駆動回路のピッチが
ワード線毎と厳しいために、プレート線駆動回路のサイ
ズが大きくできない。このため、図１４（ｄ）に示す様
に、プレート線の電位レベルの上げ下げの遅延がワード
線の電位レベルの上げ下げの変化に比べて３０から１０
０ｎｓ程度と大きく、結果として動作が遅い問題があっ
た。
【００１０】上記問題を解決するため、発明者は、先願
である特開平１０−２５５４８３号公報、特開平１１−
１７７０３６号公報、特開２０００−２２０１０号公報
において、不揮発性の強誘電体メモリで、（１）小さい
４Ｆ2サイズのメモリセル、（２）製造が容易な平面ト
ランジスタ、（３）汎用性のある高速ランダムアクセス
機能、の３点が両立できる新しい強誘電体メモリを提案
している。
【００１１】図１５（ａ）に、この先願の強誘電体メモ
リの構成を示す。先願においては、セルトランジスタ
（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端
をそれぞれ接続し、これをユニットセルとし、このユニ
ットセルを複数直列に接続してメモリセルブロックを構
成している（以下ＴＣ並列ユニット直列接続型強誘電体
メモリと称する）。
【００１２】各メモリセルブロックは、一端は、ブロッ
ク選択トランジスタを介してビット線に接続され、他端
はプレート線に接続される。
【００１３】この構成により、平面トランジスタを用い
て、最小４Ｆ2サイズのメモリセルが実現できる。スタ
ンドバイ時には、全てのワード線ＷＬ０〜ＷＬ７を
“Ｈ”レベルにして、メモリセルトランジスタをオンに
しておき、ブロック選択信号ＢＳ０，ＢＳ１を“Ｌ”レ
ベルにして、ブロック選択トランジスタをオフにしてお
く。こうすることにより、強誘電体キャパシタの両端
は、オンしているセルトランジスタにより電気的に短絡
されるため、両端の電位差は発生せず、記憶分極は安定
に保持される。
【００１４】アクティブ時は、読み出したい強誘電体キ
ャパシタに並列に接続されるメモリセルトランジスタの
みオフにして、ブロック選択トランジスタをオンにす
る。例えば図１５（ａ）に示すように、強誘電体メモリ
セルキャパシタＣ１を選択する場合、図１５（ｂ）に示
されるようにワード線ＷＬ６を“Ｌ”レベルにする。
【００１５】その後、キャパシタＣ１側のプレート線／
ＰＬを“Ｈ”レベル、キャパシタＣ１側のブロック選択
信号ＢＳ０を“Ｈ”レベルにすることにより、プレート
線／ＰＬとビット線／ＢＬ間の電位差が、オフ状態のメ
モリセルトランジスタに並列接続した強誘電体キャパシ
タＣ１の両端にのみ印加され、強誘電体キャパシタの分
極情報がビット線／ＢＬに読み出される。
【００１６】よって、セルを直列接続しても、任意のワ
ード線を選択することにより、任意の強誘電体キャパシ
タのセル情報が読み出され、完全なランダムアクセスが
実現できる。またプレート線を複数のメモリセルで共有
化できるため、プレート線の配置領域を削減してチップ
サイズを縮小しつつ、プレート線駆動回路のピッチをワ
ード線毎という制約が無くなり、プレート線駆動回路
（ＰＬ Ｄｒｉｖｅｒ）の面積を大きくでき、高速動作
が実現できる。
【００１７】図１６（ａ）に先願の理想的な構造でのメ
モリセルの断面図を示す。ワード線ＷＬをゲート入力と
するメモリセルトランジスタの真上に下部電極ＢＥ、強
誘電体膜ＦＥ、及び上部電極ＴＥからなる強誘電体キャ
パシタを配置することにより、図１６（ｂ）に示す様
に、ワード線とビット線の交点１個毎にメモリセルが配
設できる。
【００１８】強誘電体上部電極（ＴＥ）はセル配線Ｍ１
に接続され、セル配線Ｍ１はコンタクト（ｃＡＡ−Ｍ
１）を介してソース、ドレイン端子ＡＡに接続される。
この時、コンタクト（ｃＡＡ−Ｍ１）と強誘電体キャパ
シタ間をセルフアラインで構成しつつ、強誘電体キャパ
シタを最小のＦ×Ｆ＝Ｆ2で構成できれば、最小の４Ｆ2
サイズのメモリセルが実現できる。この場合、コンタク
ト（ｃＡＡ−Ｍ１）と強誘電体キャパシタとの間はセル
フアラインで形成されているため、配線間スペースＦは
不要となっている。
【００１９】
【発明が解決しようとする課題】以上のような従来の半
導体記憶装置では、以下の課題が生じる。
【００２０】しかしながら先願においても、次のような
問題点があった。
【００２１】第１に前述したコンタクト（ｃＡＡ−Ｍ
１）と強誘電体キャパシタ間をセルフアラインで構成す
ることは技術的に難しく、結果として、図１６（ｃ）に
示す様に、コンタクト（ｃＡＡ−Ｍ１）と強誘電体キャ
パシタ間を最小デザインルールＦ程度離す必要が生じ
る。
【００２２】ＳｉＮ等のセルフアラインのためのストッ
パを形成するには、高温処理が必要である。しかし、強
誘電体キャパシタ形成後では、この高温処理では処理温
度が高すぎるため等の問題が生じる為に技術的にセルフ
アラインを用いることが困難である。
【００２３】第２に、前述した、Ｆ2サイズの強誘電体
キャパシタを形成することが現状困難である点が挙げら
れる。これはａ）強誘電体キャパシタサイズを縮小する
と、強誘電体キャパシタ加工等のダメージが入り易く、
結果として強誘電体キャパシタの分極量が劣化する点、
ｂ）強誘電体キャパシタはＰｔ、Ｉｒ、Ｓｒ、Ｒｕ等の
電極材料を用いるため加工が難しく、キャパシタサイズ
の縮小が難しい点、等の問題があるためである。
【００２４】このように、コンタクト（ｃＡＡ−Ｍ１）
と強誘電体キャパシタ間の距離が離れていて、しかも強
誘電体キャパシタの面積がＦ2より大きな場合（この場
合３Ｆ×３Ｆ＝９Ｆ2）のメモリセルの平面図を図１６
（ｄ）に示す。平面図中の左右方向で見ると、明らか
に、コンタクト（ｃＡＡ−Ｍ１）と強誘電体キャパシタ
間の距離が離れていてセルサイズが大きくなっている
が、平面図中の上下方向で見ても、キャパシタサイズが
大きくなったために、セルサイズが大きくなっている。
ここで、左右方向では、コンタクト（ｃＡＡ−Ｍ１）と
強誘電体キャパシタとの間の距離はコンタクトの幅Ｆと
コンタクトの左右それぞれのスペースＦとの和である３
Ｆになっている。
【００２５】この時、隣接するコンタクト（ｃＡＡ−Ｍ
１）間の距離Ｆ’も、図１６（ｂ）の最小距離Ｆに比べ
て長くなってしまい、デッドスペースが生じている。こ
の効果によりさらにセルサイズが大きくなっている。こ
の例ではＦ’＝３Ｆであり、図１６（ｂ）と比べると図
１６（ｄ）ではデッドスペースが２Ｆ×３Ｆ＝６Ｆ2も
存在することになる。
【００２６】以上述べたように、従来の強誘電体メモリ
に比べて、メモリセルサイズを縮小できる先願の強誘電
体メモリにおいても、強誘電体キャパシタサイズが理想
サイズよりも大きくなり、キャパシタとコンタクト間距
離が離れている場合、コンタクト間にデッドスペースが
生じ、セルサイズがさらに大きくなる問題が生じてい
た。
【００２７】本発明の目的は以上のような従来技術の課
題を解決することにある。特に本発明では、メモリセル
サイズが縮小された強誘電体メモリを備えた半導体記憶
装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】上記課題を解決するため
に、本発明によれば、セルトランジスタと、このセルト
ランジスタのソース、ドレイン端子間に並列接続され、
下部電極、強誘電体膜及び上部電極を有する強誘電体キ
ャパシタとを備えるメモリセルと、前記メモリセルが複
数個直列接続されたメモリセルブロックと、前記メモリ
セルブロックが複数個配設されたメモリセルアレイと、
前記強誘電体キャパシタの上部電極と前記セルトランジ
スタのソース或いはドレイン端子とを接続し、隣接した
４個の前記上部電極から等距離である点がその領域内に
含まれるコンタクトとを具備する半導体記憶装置として
いる。
【００２９】本発明の別の特徴によれば、セルトランジ
スタと、このセルトランジスタのソース、ドレイン端子
間に並列接続された強誘電体キャパシタとを有するメモ
リセルと、前記メモリセルを複数個直列接続して構成さ
れたメモリセルブロックと、前記メモリセルブロックを
複数個配設したメモリセルアレイと、前記メモリセルブ
ロック内の同一メモリセルブロック内で互いに隣接した
２個の下部電極と、隣接した他の前記メモリセルブロッ
ク内で互いに隣接した２個の下部電極とで囲まれる十字
路の中央部分に配置され、前記強誘電体キャパシタの上
部電極から直接或いは金属配線を介して前記セルトラン
ジスタのソース端子或いはドレイン端子とを接続するコ
ンタクトとを具備し、前記強誘電体キャパシタの下部電
極は、隣接した２個の前記強誘電体キャパシタによって
共有化されている半導体記憶装置としている。
【００３０】本発明の別の特徴によれば、セルトランジ
スタと、このセルトランジスタのソース、ドレイン端子
間に並列接続され、五角形以上の多角形の形状である上
部電極を備えた強誘電体キャパシタとを有するメモリセ
ルと、前記メモリセルが複数個直列接続されたメモリセ
ルブロックと、前記メモリセルブロックが複数個配設さ
れたメモリセルアレイとを具備する半導体記憶装置とし
ている。
【００３１】本発明の別の特徴によれば、セルトランジ
スタと、このセルトランジスタのソース、ドレイン端子
間に並列接続された強誘電体キャパシタとを有するメモ
リセルと、前記強誘電体キャパシタの下部電極は、隣接
した２個の強誘電体キャパシタで共有化され、前記メモ
リセルが複数個直列接続され、前記下部電極同士間の距
離は、前記メモリセルを複数個直列接続する方向におい
て、前記下部電極間２個に１個の割合で、他の下部電極
間よりも長くなるメモリセルブロックと、前記メモリセ
ルブロックを複数個配設したメモリセルアレイと、前記
上部電極と前記セルトランジスタのソース或いはドレイ
ン端子とを接続するコンタクトとを具備することを特徴
とする半導体記憶装置としている。
【００３２】本発明の別の特徴によれば、セルトランジ
スタと、このセルトランジスタのソース、ドレイン端子
間に並列接続され、下から上へ順に積層された下部電
極、強誘電体膜、及び上部電極を有する強誘電体キャパ
シタとを備えるメモリセルと、前記メモリセルを複数個
直列接続して構成されたメモリセルブロックと、前記メ
モリセルブロックが複数個配設されたメモリセルアレイ
と、前記強誘電体キャパシタの上部電極と前記セルトラ
ンジスタのソース或いはドレイン端子とを直接接続し、
隣接した４個の下部電極同士の間から離間してその中心
点が配置されたコンタクトとを具備し、前記強誘電体キ
ャパシタの下部電極が共有化されていない互いに隣接し
た２個のメモリセルの上部電極同士が接続されている半
導体記憶装置としている。
【００３３】本発明の別の特徴によれば、セルトランジ
スタと、このセルトランジスタのソース、ドレイン端子
間に並列接続され、下から上へ順に積層された下部電
極、強誘電体膜、及び上部電極を有する強誘電体キャパ
シタとを備えるメモリセルと、前記メモリセルを複数個
直列接続して構成されたメモリセルブロックと、前記メ
モリセルブロックが複数個配設されたメモリセルアレイ
と、前記強誘電体キャパシタの上部電極上に接続された
導電プラグと、前記２個の導電プラグに接続された配線
と、この配線と前記セルトランジスタのソース或いはド
レイン端子とを接続し、隣接した４個の下部電極同士の
間から、その中心点が離間して配置されたコンタクトと
を具備することを特徴とする半導体記憶装置としてい
る。
【００３４】本発明の別の特徴によれば、セルトランジ
スタと、このセルトランジスタのソース、ドレイン端子
間に並列接続され、下から上へ順に積層された下部電
極、強誘電体膜、及び上部電極を有する強誘電体キャパ
シタとを備えるメモリセルと、前記メモリセルを複数個
直列接続して構成されたメモリセルブロックと、前記メ
モリセルブロックが複数個配設されたメモリセルアレイ
と、前記強誘電体キャパシタの上部電極上に接続された
導電プラグと、前記２個の導電プラグに接続された配線
と、この配線と前記セルトランジスタのソース或いはド
レイン端子とを接続し、隣接した４個の上部電極同士の
間から、その中心点が離間して配置されたコンタクトと
を具備する半導体記憶装置といている。
【００３５】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。 （第１の実施の形態）以下、図面を参照として、本発明
の実施形態を示す。
【００３６】図１は本発明の第１の実施の形態を示す。
先願の発明に適用できつつ、先願に比べてメモリセルサ
イズを縮小できるメモリセル構成を示す。先願の一例は
図１５（ａ）に示した通りであり、１個のメモリセル
は、セルトランジスタと強誘電体キャパシタの並列接続
で構成される。１つのメモリセルブロックは、この並列
接続のメモリセルを複数直列接続して、一端は、ブロッ
ク選択トランジスタを介してビット線（図示せず）に接
続され、他端はプレート線（図示せず）に接続される。
図１（ａ）はこの構成の等価回路を実現しつつ、セルサ
イズを縮小できるメモリセルの平面図を示しており、図
１（ｂ）は図１（ａ）のＡ−Ａ` に沿って見た断面例を
示している。
【００３７】図１以下、各図において強誘電体膜がＦＥ
で示され、強誘電体キャパシタの上部電極がＴＥで示さ
れ、強誘電体キャパシタの下部電極がＢＥで示され、ア
ルミニウム又は銅などからなる金属配線がＭ１で示さ
れ、上部電極とＭ１配線を接続するコンタクトが（ｃＴ
Ｅ−Ｍ１）で示される。
【００３８】又、配線Ｍ１とメモリセルトランジスタの
ソース電極或いはドレイン電極間を接続するコンタクト
がコンタクト（ｃＡＡ−Ｍ１）で示され、下部電極とメ
モリセルトランジスタのソース電極或いはドレイン電極
間を接続するコンタクトがコンタクト（ｃＡＡ−ＢＥ）
で示される。
【００３９】即ち強誘電体キャパシタの一端である下部
電極ＢＥはコンタクト（ｃＡＡ−ＢＥ）を介して、セル
トランジスタのソース電極に接続され、強誘電体キャパ
シタの他端である上部電極ＴＥはコンタクト（ｃＴＥ−
Ｍ１）を介して配線Ｍ１に接続され、配線Ｍ１はコンタ
クト（ｃＡＡ−Ｍ１）を介して、セルトランジスタのド
レイン電極に接続され、結果として、セルトランジスタ
と強誘電体キャパシタの並列接続が実現でき、１個のメ
モリセルが構成できる。
【００４０】上部電極ＴＥと下部電極ＢＥが重なり合う
ところに強誘電体キャパシタＦＥがはさまれている。図
１（ａ）においては、計８個の強誘電体キャパシタの例
が示されている。ここでは、図中で左右方向に隣接する
２つの強誘電体キャパシタの下部電極が共有化されお
り、下部電極は４個配置された図である。図中、上側２
つの下部電極は、共通のセルブロックに属し、下側２つ
の下部電極は、隣接したビット線に接続される、セルブ
ロックに属している。
【００４１】上下各々の真中の２つの強誘電体キャパシ
タの上部電極は、コンタクト（ｃＴＥ−Ｍ１）を介して
配線Ｍ１に接続され、配線Ｍ１は、上下各々の真中の２
つの強誘電体キャパシタで共有化され、同様に、コンタ
クト（ｃＡＡ−Ｍ１）も上下各々の真中の２つの強誘電
体キャパシタで共有化されている。
【００４２】ここで、先願の発明では、図１１（ｄ）に
示すように、コンタクト（ｃＡＡ−Ｍ１）は、上下各々
の真中の２つの強誘電体キャパシタのちょうど真中に配
置されており、無駄なデッドスペースを生じていた。し
かし、本実施の形態においては、このコンタクト（ｃＡ
Ａ−Ｍ１）は、上下各々の真中の２つの強誘電体キャパ
シタ、計４個の強誘電体キャパシタから同じ距離、即
ち、４個の強誘電体キャパシタの真中、即ち、上の真中
の２つの強誘電体キャパシタの真中から、セルピッチの
半分だけ、下側に配置されている。こうして、コンタク
ト（ｃＡＡ−Ｍ１）はその周囲の上部電極から等距離の
点を有することになる。
【００４３】ここで、４個の強誘電体キャパシタの上部
電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥはそれぞれ
の一部分で角が切り落とされており、こうすることによ
り、４個の強誘電体キャパシタ間にはスペースが生じ、
ここに、十分なコンタクト（ｃＡＡ−Ｍ１）−下部電極
ＢＥ（又は上部電極ＴＥ）間距離を保ちつつ、セルサイ
ズをそれほど大きくすること無く、コンタクト（ｃＡＡ
−Ｍ１）が配置できる。
【００４４】リソグラフィや、加工精度により、自然に
この４個の強誘電体キャパシタで囲まれる十字路の領域
は、広がり、コンタクト（ｃＡＡ−Ｍ１）−下部電極Ｂ
Ｅ余裕が生じる。
【００４５】図１（ａ）ではさらに、コンタクト（ｃＡ
Ａ−Ｍ１）を４５度回転することにより、コンタクト
（ｃＡＡ−Ｍ１）と下部電極ＢＥ間距離を最大限広げて
いる。下部電極ＢＥの角の切り落とし量は、コンタクト
（ｃＡＡ−Ｍ１）と下部電極ＢＥ間距離に依存してい
て、距離を長くするには切り落とし量を増やせばよい。
【００４６】下部電極ＢＥの角の切り落としは、マスク
を用いてエッチング形成する際に、使用するマスクの形
状を所望の下部電極形状として角を切り落とした形状と
することで、形成できる。
【００４７】また、上部電極ＴＥの角の切り落としは、
マスクを用いてエッチング形成する際に、使用するマス
クの形状を所望の上部電極形状として角を切り落とした
形状とすることで、形成できる。
【００４８】また、強誘電体膜ＦＥの角の切り落とし
は、マスクを用いてエッチング形成する際に、使用する
マスクの形状を所望の強誘電体膜形状として角を切り落
とした形状とすることで、形成できる。
【００４９】また、コンタクト（ｃＡＡ−Ｍ１）はメモ
リセルを複数個直列に接続する方向に対して、４５度傾
いた方向に形成するには、コンタクト（ｃＡＡ−Ｍ１）
を形成するためのマスクをメモリセルが複数個直列に接
続される方向に対して、４５度傾いた方向に形成する。
このマスクを用いてエッチングすることで、所望形状の
コンタクト（ｃＡＡ−Ｍ１）が形成できる。
【００５０】このセルレイアウトにより、上下各々の真
中の２つの強誘電体キャパシタ間距離は、設計ルールの
最小まで縮小でき、セルサイズが縮小できる。また角を
切り落とすことにより、コンタクト（ｃＡＡ−Ｍ１）が
無く、下部電極ＢＥ間距離で決まる所、即ち上下各々の
２つ下部電極間のスペースや、左右各々の下部電極間の
スペースの長さは、先願よりも減り、この長さの部分
を、コンタクト（ｃＡＡ−Ｍ１）と、コンタクト（ｃＡ
Ａ−Ｍ１）−下部電極ＢＥ間のスペース部分に振り分け
ることにより、より無駄を排し、セルサイズを縮小でき
る。
【００５１】本実施の形態によれば、製造の容易化、高
速ランダムアクセス機能を保ちつつ、高集積化を実現し
つつ、さらに、設計ルールを縮小すること無く、メモリ
セルサイズの縮小を図り、チップ面積縮小を可能にする
ことができる。また、強誘電体キャパシタとコンタクト
（ｃＡＡ−Ｍ１）間をセルフアライン技術を用いること
なく、微細に形成することができ、高集積化された半導
体記憶装置を提供できる。
【００５２】このように、先願の強誘電体メモリの等価
回路を実現するメモリセル構造において、２個のセルで
共有化された、強誘電体キャパシタの下部電極ＢＥ４個
で囲まれる十字路部分の中央に、上部電極からメモリセ
ルトランジスタのソース或いはドレイン電極へのコンタ
クト（ｃＡＡ−ＴＥ）が配置されることになる。
【００５３】即ち、これは例えば、４個の下部電極ＢＥ
で囲まれる十字路部分の中央に、コンタクト（ｃＡＡ−
Ｍ１）が配置されることになり、４個の上部電極ＴＥの
角を少し丸めれば、或いはリソグラフィや加工工程で自
動的に丸まれば、そこの部分にスペースが生まれ、コン
タクト（ｃＡＡ−ＴＥ）と上部電極ＴＥ間の距離を保ち
つつ、セルサイズをあまり増加させること無く、メモリ
セルを実現できる。
【００５４】この時、コンタクト（ｃＡＡ−ＴＥ）を４
５度回転した四角形を用いれば、コンタクト（ｃＡＡ−
ＴＥ）と上部電極ＴＥ間の距離を最小にできる。
【００５５】さらに先願の強誘電体メモリの等価回路を
実現するメモリセル構造において、強誘電体キャパシタ
の上部電極４個で囲まれる十字路部分の中央に、上部電
極からメモリセルトランジスタのソース或いはドレイン
電極へのコンタクト（ｃＡＡ−ＴＥ）を設けている。
【００５６】即ち、これは例えば、４個の上部電極ＴＥ
で囲まれる十字路部分の中央に、コンタクト（ｃＡＡ−
Ｍ１）が配置されることになる。４個の上部電極ＴＥを
五角形以上の多角形にして少し丸めれば、そこの部分に
スペースが生まれ、コンタクト（ｃＡＡ−ＴＥ）と上部
電極ＴＥ間の距離を保ちつつ、セルサイズをあまり増加
させること無く、メモリセルを実現できる。
【００５７】この時、コンタクト（ｃＡＡ−ＴＥ）を４
５度回転した四角形形状とすれば、コンタクト（ｃＡＡ
−ＴＥ）と上部電極ＴＥ間の距離を最小にできる。（第
１の実施の形態の変形例）図２（ａ）、（ｂ）は第１の
実施の形態の変形例である。
【００５８】図２（ａ）に示された変形例においては、
メモリセルが直列に一定方向に直線的に配置されている
セルブロックにおいて、同じセルブロック内のコンタク
トｃＡＡ−Ｍ１は常に、同じセルブロック内の強誘電体
キャパシタの下部電極ＢＥや上部電極ＴＥの位置から、
一方方向に配置された隣接するビット線側に配置された
構成になっている。
【００５９】ここで、メモリセルはセルブロック内に設
けられたメモリセルの個数分、図中左右方向に連続して
設けられているが、図では左右に４個分、図中上下方向
にセルブロック２個分のみを図示し、全体構成は省略さ
れている。また、ビット線は各セルブロックの長手方向
である図２（ａ）中で、左右方向に位置するが図示は省
略されている。
【００６０】これに対して、図２（ｂ）に示される変形
例においては、同じセルブロック内のコンタクトｃＡＡ
−Ｍ１は、同じセルブロック内の強誘電体キャパシタの
下部電極ＢＥや上部電極ＴＥの位置より、両側の隣接ビ
ット線側に交互に上または下側に配置された構成になっ
ている。また、図示されないが、コンタクトｃＡＡ−Ｍ
１は、同じセルブロック内の強誘電体キャパシタの下部
電極ＢＥや上部電極ＴＥの位置から、両側の隣接ビット
線側に複数セルごとに上または下側に配置された構成に
なっている。
【００６１】この変形例においては、どちらも図１
（ａ），（ｂ）に示された第１の実施の形態と同様の効
果を有している。 （第２の実施の形態）図３及び図４に本発明の第２の実
施の形態が示される。先願の発明に適用できつつ、先願
に比べてメモリセルサイズを縮小できるメモリセル構成
を示す。図３または図４においては、図２（ａ）のタイ
プのメモリセルサイズを縮小できるセルを用いた場合の
メモリセルブロック全体の構成例であり、メモリセルブ
ロックの等価回路は、先願の一例の図１５（ａ）に対応
している。図３（ａ）は、本実施の形態のセルブロック
を構成する全てのレイアウト層のデータを示し、図３
（ｂ）、図４（ａ）及び図４（ｂ）はその内の一部のレ
イアウトを示す。
【００６２】ここで、全てのレイアウト図では複数の層
が重ね合わされて個々の層の位置が分かり難いため、同
じレイアウトをいくつかの層ごとに分けて図３（ｂ）、
図４（ａ）及び図４（ｂ）において表示している。図３
（ｂ）及び図４（ａ）、（ｂ）において、信号名とし
て、ワード線（ＷｏｒｄＬｉｎｅ）がＷＬ、ＷＬｉとし
て示され、ビット線（Ｂｉｔｌｉｎｅ）が／ＢＬとして
示される。メインブロック選択線（Ｍａｉｎ―Ｂｌｏｃ
ｋ Ｓｅｌｅｃｔｉｎｇ Ｓｉｎｇａｌ）がＭＢＳで示
される。ブロック選択線（Ｂｌｏｃｋ Ｓｅｌｅｃｔｉ
ｎｇ Ｓｉｇｎａｌ）がＢＳｉで示される。プレート線
（Ｐｌａｔｅｌｉｎｅ）は／ＰＬ、ＰＬで示される。
【００６３】また各レイアウト層として図３（ｂ）にお
いては、セルトランジスタのソース・ドレイン電極の拡
散層ＡＡ（ＡｃｔｉｖｅＡｒｅａ）、拡散層ＡＡと第１
の金属配線Ｍｅｔａｌ１（Ｍ１）との間のコンタクト
（ｃＡＡ−Ｍ１）、強誘電体キャパシタの下部電極ＢＥ
と拡散層ＡＡとのコンタクト（ｃＡＡ−ＢＥ）、トラン
ジスタのゲート層ＧＣ（Ｇａｔｅ Ｃｏｎｄｕｃｔｏ
ｒ）が示される。
【００６４】図４（ａ）においては、第１の金属配線Ｍ
１（Ｍｅｔａｌ１）、強誘電体キャパシタの上部電極Ｔ
Ｅ（Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ）、強誘電体キャパシ
タの下部電極ＢＥ（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄ
ｅ）、強誘電体キャパシタの上部電極−第１の金属配線
間コンタクト（ｃＴＥ−Ｍ１）、強誘電体キャパシタの
下部電極−拡散層間コンタクト（ｃＡＡ―ＢＥ）、拡散
層−第１の金属配線Ｍ１間コンタクト（ｃＡＡ−Ｍ１）
が示される。なお、プレート線／ＰＬ、ＰＬ、メインブ
ロック選択線ＭＢＳも第１の金属配線Ｍ１で形成されて
いる。
【００６５】図４（ｂ）においては、第１の金属配線Ｍ
１（Ｍｅｔａｌ１）、第２の金属配線Ｍ２（Ｍｅｔａｌ
２）、第１の金属配線−第２の金属配線間コンタクト
（ｃＭ１−Ｍ２）を示している。第１の実施の形態と同
様に、強誘電体キャパシタの一端である下部電極ＢＥは
コンタクトｃＡＡ−ＢＥを介して、セルトランジスタの
ソース電極に接続され、強誘電体キャパシタの他端であ
る上部電極ＴＥはコンタクトｃＴＥ−Ｍ１を介して第１
の金属配線Ｍ１に接続され、第１の金属配線Ｍ１はコン
タクトｃＡＡ−Ｍ１を介して、セルトランジスタのドレ
イン電極に接続され、結果として、セルトランジスタと
強誘電体キャパシタの並列接続が実現でき、１個のメモ
リセルが構成できる。
【００６６】このメモリセルを８個直列接続して、右端
は、ブロック選択トランジスタを介してビット線／ＢＬ
に接続され、左端は、プレート線／ＰＬ，ＰＬに接続さ
れている。右端の２本のブロック選択線ＢＳ０，ＢＳ１
で制御される２種類のブロック選択トランジスタの形成
は、下部電極や、第１の金属配線Ｍ１を用いてフィール
ドトランジスタを跨ぐように構成することにより実現し
ている。
【００６７】ここで、フィールドトランジスタとは、半
導体基板上に厚い酸化膜を形成し、その側辺下の半導体
基板中に不純物拡散領域を設け、厚い酸化膜下にも不純
物拡散層を形成して、酸化膜両側の不純物拡散層同士を
電気的に連結した構造である。ここでは、酸化膜はその
厚さが大きくなっているため、トランジスタとしては動
作しない。
【００６８】なおメインブロック選択線（ＭＢＳ）は第
１の金属配線Ｍ１を用いて階層メインブロック線ＭＢＳ
を形成する場合に用い、これは有っても無くても良い。
メインブロック選択線（ＭＢＳ）が有った場合、配線層
の増加が無く、階層メインブロック選択線ＭＢＳを実現
でき、チップサイズを縮小できる。
【００６９】本実施の形態においては、第１の実施の形
態と同様に、コンタクトｃＡＡ−Ｍ１は、上下各々の真
中の２つの強誘電体キャパシタ、計４個の強誘電体キャ
パシタから同じ距離、即ち、４個の強誘電体キャパシタ
の真中、即ち、上の真中の２つの強誘電体キャパシタの
真中から、セルピッチの半分だけ、下側に配置されてい
る。
【００７０】ここで、４個の強誘電体キャパシタの上部
電極、下部電極は角が切り落とされており、こうするこ
とにより、４個の強誘電体キャパシタ間にはスペースが
生じ、ここに、コンタクトｃＡＡ−Ｍ１と下部電極ＢＥ
（または上部電極ＴＥ）との間の距離を十分に保ちつ
つ、セルサイズをそれほど大きくすること無く、コンタ
クトｃＡＡ−Ｍ１が配置できる。
【００７１】本実施の形態においては、各ワード線やプ
レート線が規則的に直線的に配置されているため、回路
構成を設計することが比較的容易である。
【００７２】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。 （第３の実施の形態）図５及び図６は本発明の第３の実
施の形態を示す。先願の発明に適用できつつ、先願に比
べてメモリセルサイズを縮小できるメモリセル構成を示
す。図５（ａ）は、図２（ａ）に示された実施形態のメ
モリセルサイズを縮小できるセルを用いた場合のメモリ
セルブロック全体の構成例であり、メモリセルブロック
の等価回路は、先願の一例の図１５（ａ）に対応してい
る。構成及びレイアウトはほぼ図３及び図４と同様であ
り、図５（ｂ）、図６（ａ）及び図６（ｂ）のレイアウ
ト構成も図３（ｂ）、図４（ａ）及び図４（ｂ）とほぼ
同様であり、効果も同様である。
【００７３】図３及び図４に示された実施の形態と異な
る点は、右端の２種類のブロック選択トランジスタの形
成を閾値電圧が負のデプレッション型トランジスタを用
いて実現している点であり、図５（ｂ）ではデプレッシ
ョン型トランジスタを形成するためのデプレッションイ
オン注入用マスクＤＩｍｐ（ＤｔｙｐｅＩｍｐｌａｎｔ
ａｔｉｏｎＭＡＳＫ）を表示してある。デプレッション
型トランジスタを用いることによりブロック選択トラン
ジスタ部分の面積を削減でき、長手方向に隣接するメモ
リセルブロック間の距離を縮小し、高集積化が得られる
効果がある。
【００７４】本実施の形態においては、各ワード線やプ
レート線が規則的に直線的に配置されているため、回路
構成を設計することが比較的容易である。
【００７５】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。 （第４の実施の形態）図７は本発明の第４の実施の形態
を示す。先願の発明に適用できつつ、先願に比べてメモ
リセルサイズを縮小できるメモリセル構成を示す。先願
の一例は、図１５（ａ）に示した通りであり、１個のメ
モリセルは、セルトランジスタと強誘電体キャパシタの
並列接続で構成され、１つのメモリセルブロックは、こ
の並列接続のメモリセルを複数直列接続して、一端は、
ブロック選択トランジスタ（図示せず）を介してビット
線（図示せず）に接続され、他端はプレート線（図示せ
ず）に接続される。
【００７６】図７（ａ）はこの構成の等価回路を実現し
つつ、セルサイズを縮小できるメモリセルの平面図を示
しており、図７（ｂ）は図７（ａ）のＡ−Ａ‘に沿って
見た断面例を示している。
【００７７】強誘電体膜はＦＥで示され、強誘電体キャ
パシタの上部電極はＴＥで示され、強誘電体キャパシタ
の下部電極はＢＥで示され、金属配線はＭ１で示され、
上部電極とＭ１配線を接続するコンタクトはｃＴＥ−Ｍ
１で示される。又、Ｍ１配線とメモリセルトランジスタ
のソース電極或いはドレイン電極間を接続するコンタク
トはｃＡＡ−Ｍ１を示され、下部電極とメモリセルトラ
ンジスタのソース電極或いはドレイン電極間を接続する
コンタクトはｃＡＡ−ＢＥで示される。
【００７８】即ち強誘電体キャパシタの一端である下部
電極ＢＥはコンタクト（ｃＡＡ−ＢＥ）を介して、セル
トランジスタのソース電極に接続され、強誘電体キャパ
シタの他端である上部電極ＴＥはコンタクト（ｃＴＥ−
Ｍ１）を介して金属配線Ｍ１に接続され、金属配線Ｍ１
はｃＡＡ−Ｍ１を介して、セルトランジスタのドレイン
電極に接続され、結果として、セルトランジスタと強誘
電体キャパシタの並列接続が実現でき、１個のメモリセ
ルが構成できる。
【００７９】上部電極ＴＥと下部電極ＢＥが重なり合う
ところに強誘電体キャパシタがはさまれており、図７
（ａ）においては、計１２個の強誘電体キャパシタの例
であり、２つの強誘電体キャパシタの下部電極ＢＥが共
有化されおり、下部電極ＢＥは６個配置された図であ
る。図７（ａ）中で最上部の２つの下部電極ＢＥは、共
通のセルブロックに属し、中央、最下部における各々の
２つの下部電極ＢＥは、各々共通のセルブロックに属
し、各セルブロックは隣接したビット線に接続される。
【００８０】上中下各々のセルブロック中の左右方向に
おける真中の２つの強誘電体キャパシタの上部電極ＴＥ
は、コンタクト（ｃＴＥ−Ｍ１）を介して金属配線Ｍ１
に接続され、金属配線Ｍ１は、上中下各々のセルブロッ
ク中の左右方向における真中の２つの強誘電体キャパシ
タで共有化され、同様に、コンタクト（ｃＡＡ−Ｍ１）
も上中下各々の真中の２つの強誘電体キャパシタで共有
化されている。
【００８１】ここで、先願の発明では、図１６（ｄ）に
示すように、ｃＡＡ−Ｍ１コンタクトは、上下各々の真
中の２つの強誘電体キャパシタのちょうど真中に配置さ
れており、無駄なデッドスペースを生じていた。
【００８２】これに対して、本実施の形態においては、
２個の強誘電体キャパシタで共有化した下部電極ＢＥ
を、均等な間隔をあけて配置するのでは無く、図中左右
方向に、下部電極ＢＥ２個毎にこの間隔を広げ、この広
げた部分に、上部電極ＴＥからメモリセルトランジスタ
のソース或いはドレイン電極へのコンタクト（ｃＡＡ−
ＴＥ）を２個まとめて配置する。このことにより、強誘
電体キャパシタサイズが大きくデッドスペースが広がる
問題に対して、先願のデッドスペースを無くし、メモリ
セルサイズを縮小できる。
【００８３】この実施の形態においては、平面図上で上
下に隣接する２つのセルブロックを１組として、上側の
セルブロック中の２つの下部電極ＢＥ間距離は最小ルー
ルにして、下側のセルブロック中の２つの下部電極ＢＥ
間の距離を広げ、上側と下側のセルブロック中のコンタ
クト（ｃＡＡ−Ｍ１）を２つこのスペースに配置してい
る。
【００８４】この方法は、強誘電体キャパシタサイズが
最小設計ルールＦより大きいため、コンタクト（ｃＡＡ
−Ｍ１）１個だけを同一セルブロック中の隣接する下部
電極ＢＥ間に配置した場合には、平面図上で上下方向に
無駄なスペースができるが、コンタクトを２個落とす余
裕が生じため、コンタクトを２個落とした場合、無駄な
スペースなく配置できるためである。この結果先願に比
べてセルサイズを縮小できる。
【００８５】なお、第１の実施の形態同様に、４個の強
誘電体キャパシタの上部電極ＴＥ、強誘電体膜ＦＥ及び
下部電極ＢＥはそれぞれの一部分で角が切り落とされて
いてもよい。こうすることにより、４個の強誘電体キャ
パシタ間にはスペースが生じ、ここに、十分なコンタク
ト（ｃＡＡ−Ｍ１）−下部電極ＢＥ（又は上部電極Ｔ
Ｅ）間距離を保ちつつ、セルサイズをそれほど大きくす
ること無く、コンタクト（ｃＡＡ−Ｍ１）が配置でき
る。
【００８６】また、第１の実施の形態同様にコンタクト
（ｃＡＡ−Ｍ１）を４５度回転することにより、コンタ
クト（ｃＡＡ−Ｍ１）と下部電極ＢＥ間距離を最大限広
げている。コンタクト（ｃＡＡ−ＴＥ）を４５度回転し
た四角形形状とすれば、コンタクト（ｃＡＡ−ＴＥ）と
上部電極ＴＥ間の距離を最小にできる。
【００８７】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。 （第５の実施の形態）図８及び図９は本発明の第５の実
施の形態を示す。先願の発明に適用できつつ、先願に比
べてメモリセルサイズを縮小できるメモリセル構成を示
す。図８及び図９においては、図７（ａ）のタイプのメ
モリセルサイズを縮小できるセルを用いた場合のメモリ
セルブロック全体の構成例であり、メモリセルブロック
に等価回路は、先願の一例の図１５（ａ）に対応してい
る。
【００８８】図８（ａ）は、本実施の形態のセルブロッ
クを構成する全てのレイアウト層のデータを示し、図８
（ｂ）、図９（ａ）及び図９（ｂ）はその内の一部のレ
イアウトを示す。図８（ｂ）、図９（ａ）及び図９
（ｂ）において、信号名として、ワード線（ＷｏｒｄＬ
ｉｎｅ）としてＷＬ，ＷＬｉ、ビット線（Ｂｉｔｌｉｎ
ｅ）としてＢＬ，／ＢＬ、ブロック選択線（Ｂｌｏｃｋ
Ｓｅｌｅｃｔｉｎｇ Ｓｉｇｎａｌ）としてＢＳｉ、
プレート線（Ｐｌａｔｅｌｉｎｅ）として／ＰＬ、ＰＬ
が示される。
【００８９】また各レイアウト層として図８（ｂ）にお
いては、セルトランジスタのソース、ドレイン電極の拡
散層ＡＡ（ＡｃｔｉｖｅＡｒｅａ）、拡散層と第１の金
属配線（Ｍｅｔａｌ１）間のコンタクト（ｃＡＡ−Ｍ
１）、強誘電体キャパシタの下部電極ＢＥとＡＡとのコ
ンタクト（ｃＡＡ−ＢＥ）、トランジスタのゲート層Ｇ
Ｃ（Ｇａｔｅ Ｃｏｎｄｕｃｔｏｒ）が示される。
【００９０】図９（ａ）においては、第１の金属配線：
Ｍｅｔａｌ１（Ｍ１）、強誘電体キャパシタの上部電極
ＴＥ（Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ）、強誘電体キャパ
シタの下部電極ＢＥ（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄ
ｅ）、強誘電体キャパシタの上部電極−第１の金属配線
間コンタクト（ｃＴＥ−Ｍ１）、強誘電体キャパシタの
下部電極−拡散層間コンタクト（ｃＡＡ―ＢＥ）、拡散
層−第１の金属配線Ｍ１間コンタクト（ｃＡＡ−Ｍ１）
を示す。
【００９１】図９（ｂ）においては、第１の金属配線Ｍ
１（Ｍｅｔａｌ１）、第２の金属配線Ｍ２（Ｍｅｔａｌ
２）、第１の金属配線−第２の金属配線間コンタクト
（ｃＭ１−Ｍ２）を示している。
【００９２】第１の実施の形態と同様に、強誘電体キャ
パシタの一端である下部電極ＢＥはコンタクト（ｃＡＡ
−ＢＥ）を介して、セルトランジスタのソース電極に接
続され、強誘電体キャパシタの他端である上部電極ＴＥ
はコンタクト（ｃＴＥ−Ｍ１）を介して第１の金属配線
Ｍ１に接続され、第１の金属配線Ｍ１はコンタクト（ｃ
ＡＡ−Ｍ１）を介して、セルトランジスタのドレイン電
極に接続され、結果として、セルトランジスタと強誘電
体キャパシタの並列接続が実現でき、１個のメモリセル
が構成できる。
【００９３】これを８個直列接続して、右端は、ブロッ
ク選択トランジスタを介してビット線／ＢＬに接続さ
れ、左端は、プレート線／ＰＬ，ＰＬに接続されてい
る。右端の２種類のブロック選択トランジスタの形成
は、下部電極や、Ｍ１配線を用いてフィールドトランジ
スタを跨がせることにより実現している。ここで、フィ
ールドトランジスタは、第２の実施の形態と同様な構成
となっている。
【００９４】本実施の形態においては、第１の実施の形
態のように２個の強誘電体キャパシタで共有化した下部
電極を、均等な間隔をあけて配置するのでは無く、第４
の実施の形態同様に図中左右方向に、下部電極ＢＥ２個
毎にこの間隔を広げ、この広げた部分に、上部電極から
メモリセルトランジスタのソース或いはドレイン電極へ
のコンタクト（ｃＡＡ−ＴＥ）を２個まとめて配置して
いる。
【００９５】この構成により、強誘電体キャパシタサイ
ズが大きくデッドスペースが広がる問題に対して、２個
配置することにより、先願のデッドスペースを無くし、
メモリセルサイズを縮小出来る。また、図９（ａ）中
で、上下方向に複数配置されたメモリセルブロックはひ
とつおきにその端部が左右方向に張り出しているため、
プレート線ＰＬ，／ＰＬは図中で上下方向に直線的に配
置されず、蛇行した形状となっている。
【００９６】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。 （第６の実施の形態）図１０及び図１１は本発明の第６
の実施の形態を示す。先願の発明に適用できつつ、先願
に比べてメモリセルサイズを縮小できるメモリセル構成
を示す。図１０（ａ）においては、第４の実施の形態の
構成を採った場合のメモリセルサイズを縮小できるセル
を用いた場合のメモリセルブロック全体の構成例であ
り、メモリセルブロックの等価回路は、先願の一例の図
１５（ａ）に対応している。構成及び、レイアウトはほ
ぼ図９（ａ）と同様であり、図１０（ｂ）、図１１
（ａ）及び図１１（ｂ）のレイアウト構成もほぼ同様で
あり、効果も同様である。
【００９７】第５の実施の形態と異なる点は、図中の右
端の２種類のブロック選択トランジスタを閾値電圧が負
のデプレッション型トランジスタを用いて構成している
点である。
【００９８】図１０（ｂ）ではデプレッション型トラン
ジスタを形成するためのデプレッションイオン注入マス
クＤＩｍｐ（ＤｔｙｐｅＩｍｐｌａｎｔａｔｉｏｎＭＡ
ＳＫ）を表示してある。デプレッション型トランジスタ
を用いることによりブロック選択トランジスタ部分の面
積を削減できる効果がある。
【００９９】また、図１１（ａ）中で、上下方向に複数
配置されたメモリセルブロックはひとつおきにその端部
が左右方向に張り出しているため、プレート線ＰＬ，／
ＰＬは図中で上下方向に直線的に配置されず、蛇行した
形状となっている。
【０１００】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。 （第７の実施の形態）図１２は本発明の第７の実施の形
態を示す。先願の発明に適用できつつ、先願に比べてメ
モリセルサイズを縮小できるメモリセル構成を示す。先
願の一例は、図１５（ａ）に示した通りであり、１個の
メモリセルは、セルトランジスタと強誘電体キャパシタ
の並列接続で構成され、１つのメモリセルブロックは、
この並列接続のメモリセルを複数直列接続して、一端
は、ブロック選択トランジスタを介してビット線に接続
され、他端はプレート線（図示せず）に接続される。
【０１０１】図１２（ａ）はこの構成の等価回路を実現
しつつ、セルサイズを縮小出来るメモリセルの平面図を
示しており、図１２（ｂ）は図１２（ａ）のＡ−Ａ‘に
沿って見た断面例を示している。
【０１０２】強誘電体膜がＦＥで示され、強誘電体キャ
パシタの上部電極がＴＥで示し、強誘電体キャパシタの
下部電極がＢＥで示され、第１の金属配線がＭ１で示さ
れ、上部電極とＭ１配線を接続するコンタクトがｃＴＥ
−Ｍ１で示される。又、第１の金属配線Ｍ１とメモリセ
ルトランジスタのソース電極或いはドレイン電極間を接
続するコンタクトがｃＡＡ−Ｍ１で示され、下部電極と
メモリセルトランジスタのソース電極或いはドレイン電
極間を接続するコンタクトがｃＡＡ−ＢＥで示されてい
る。
【０１０３】即ち強誘電体キャパシタの一端である下部
電極ＢＥはコンタクト（ｃＡＡ−ＢＥ）を介して、セル
トランジスタのソース電極に接続され、強誘電体キャパ
シタの他端である上部電極ＴＥはコンタクト（ｃＴＥ−
Ｍ１）を介して第１の金属配線Ｍ１に接続され、第１の
金属配線Ｍ１はコンタクト（ｃＡＡ−Ｍ１）を介して、
セルトランジスタのドレイン電極に接続される。
【０１０４】結果として、セルトランジスタと強誘電体
キャパシタの並列接続が実現でき、１個のメモリセルが
構成できる。
【０１０５】上部電極ＴＥと下部電極ＢＥが重なり合う
ところに強誘電体キャパシタがはさまれており、図１２
（ａ）においては、計８個の強誘電体キャパシタの例で
あり、２つの強誘電体キャパシタの下部電極が共有化さ
れおり、下部電極は４個配置された図である。図中右
上、左上の２つの下部電極は、共通のセルブロックに属
し、左下、右下の各々の２つの下部電極は、各々隣接し
たビット線（図示せず）に接続されるセルブロックに属
している。
【０１０６】右上、左上の２つの強誘電体キャパシタの
上部電極と、左下、右下の各々の２つの強誘電体キャパ
シタの上部電極は、コンタクト（ｃＴＥ−Ｍ１）を介し
て第１金属配線Ｍ１に接続され、第１金属配線Ｍ１は２
つの強誘電体キャパシタで共有化され、同様に、コンタ
クト（ｃＡＡ−Ｍ１）も２つの強誘電体キャパシタで共
有化されている。
【０１０７】ここで、先願の発明では、図１６（ｄ）に
示すように、コンタクト（ｃＡＡ−Ｍ１）は、上下各々
の真中の２つの強誘電体キャパシタのちょうど真中に配
置されており、無駄なデッドスペースを生じていた。
【０１０８】これに対して、本実施の形態においては、
前記コンタクトの各辺に対して、平行であるが図１２中
で少し上下方向に対してずらして、上部電極を配置すれ
ば、４個の上部電極からほぼ等しい距離にコンタクト
（ｃＡＡ−Ｍ１）が配置される。
【０１０９】このようにコンタクトと上部電極間の距離
を一定に保ちつつ、上部電極間が詰まるように、上記ず
らしの量を変化させれば、デッドスペースは無くなり、
前記コンタクトと上部電極間の距離を保ちつつ、セルサ
イズをあまり増加させること無く、メモリセルを実現で
きる。この場合、複数個直列接続する方向と、ワード線
の方向が垂直では無くなるような構成となる。
【０１１０】なお、第１の実施の形態同様に、４個の強
誘電体キャパシタの上部電極ＴＥ、強誘電体膜ＦＥ及び
下部電極ＢＥはそれぞれの一部分で角が切り落とされて
いてもよい。こうすることにより、４個の強誘電体キャ
パシタ間にはスペースが生じ、ここに、十分なコンタク
ト（ｃＡＡ−Ｍ１）−下部電極ＢＥ（又は上部電極Ｔ
Ｅ）間距離を保ちつつ、セルサイズをそれほど大きくす
ること無く、コンタクト（ｃＡＡ−Ｍ１）が配置でき
る。
【０１１１】また、第１の実施の形態同様にコンタクト
（ｃＡＡ−Ｍ１）を４５度回転することにより、コンタ
クト（ｃＡＡ−Ｍ１）と下部電極ＢＥ間距離を最大限広
げている。コンタクト（ｃＡＡ−ＴＥ）を４５度回転し
た四角形形状とすれば、コンタクト（ｃＡＡ−ＴＥ）と
上部電極ＴＥ間の距離を最小にできる。
【０１１２】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。 （第８の実施の形態）図１３は本発明の第８の実施の形
態を示す。先願の発明に適用できつつ、先願に比べてメ
モリセルサイズを縮小できるメモリセル構成を示す。図
１３においては、第７の実施の形態におけるメモリセル
サイズを縮小できるセルを用いて、複数配置した場合の
メモリセルアレイの構成例である。図１３（ａ）は、本
実施の形態のセルブロックを構成する全てのレイアウト
層のデータを示し、図１３（ｂ）及び図１３（ｃ）はそ
の内の一部のレイアウトを示す。
【０１１３】図１３（ｂ）のレイアウト層としては、セ
ルトランジスタのソース、ドレイン電極の拡散層がＡＡ
（ＡｃｔｉｖｅＡｒｅａ）、拡散層ＡＡと第１の金属配
線Ｍｅｔａｌ１間のコンタクトがｃＡＡ−Ｍ１、強誘電
体キャパシタの下部電極ＢＥと拡散層ＡＡとのコンタク
トがｃＡＡ−ＢＥ、トランジスタのゲート層がＧＣ（Ｇ
ａｔｅ Ｃｏｎｄｕｃｔｏｒ），ワード線がＷＬｉとし
て示される。
【０１１４】図１３（ｃ）においては、第１の金属配線
がＭ１（Ｍｅｔａｌ１）、強誘電体キャパシタの上部電
極がＴＥ（Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ）、強誘電体キ
ャパシタの下部電極がＢＥ（Ｂｏｔｔｏｍ Ｅｌｅｃｔ
ｒｏｄｅ）、強誘電体キャパシタの上部電極−第１の金
属配線間コンタクトがｃＴＥ−Ｍ１、強誘電体キャパシ
タの下部電極−拡散層間コンタクトがｃＡＡ―ＢＥ、拡
散層−第１の金属配線Ｍ１間コンタクトがｃＡＡ−Ｍ１
として示される。
【０１１５】第７の実施の形態と同様に、強誘電体キャ
パシタの一端である下部電極ＢＥはコンタクト（ｃＡＡ
−ＢＥ）を介して、セルトランジスタのソース電極に接
続され、強誘電体キャパシタの他端である上部電極ＴＥ
はコンタクト（ｃＴＥ−Ｍ１）を介して第１の金属配線
Ｍ１に接続され、第１の金属配線Ｍ１はコンタクト（ｃ
ＡＡ−Ｍ１）を介して、セルトランジスタのドレイン電
極に接続され、結果として、セルトランジスタと強誘電
体キャパシタの並列接続が実現でき、１個のメモリセル
が構成できる。これを複数個直列接続して、セルブロッ
クを構成する。
【０１１６】本実施の形態においては、第７の実施の形
態と同様に、コンタクト（ｃＡＡ−Ｍ１）の各辺に対し
て、図中で平行であるが少し上下方向に対してずらし
て、上部電極を配置すれば、４個の上部電極からほぼ等
しい距離に上部電極が配置される。さらに、コンタクト
（ｃＡＡ−Ｍ１）と上部電極間ＴＥの距離を一定に保ち
つつ、上部電極間が詰まるように、上記ずらしの量を変
化させれば、デッドスペースは無くなり、前記コンタク
トと上部電極間の距離を保ちつつ、セルサイズをあまり
増加させること無く、メモリセルを実現できる。この場
合、複数個直列接続する方向と、ワード線の方向が垂直
では無くなるような構成となる。
【０１１７】また、図１３（ｂ）中で、上下方向に複数
配置されたメモリセルブロックは階段状にその端部が上
方から下方にかけて、右方向に張り出しているため、ワ
ード線ＷＬｉは図中で上下方向に直線的に配置されず、
蛇行した形状となっている。
【０１１８】なお、本実施の形態においても第１の実施
の形態同様の効果を有する。
【０１１９】なお、本発明は上述した各実施の形態に限
定されるものではなく、その要旨を逸脱しない範囲で、
種々変形して実施することができる。
【０１２０】
【発明の効果】本発明によれば、メモリセルサイズの縮
小が図られた強誘電体メモリを有する半導体記憶装置を
提供することができる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の第１の実施の形態を示す、
強誘電体メモリのメモリセルの平面構成図であり、
（ｂ）は本発明の第１の実施の形態を示す、強誘電体メ
モリのメモリセルの断面構成図である。
【図２】 （ａ）は本発明の第１の実施の形態の変形例
を示す、強誘電体メモリのメモリセルの平面構成図であ
り、（ｂ）は本発明の第１の実施の形態の変形例の他の
例を示す、強誘電体メモリのメモリセルの平面構成図で
ある。
【図３】 （ａ）は本発明の第２の実施の形態を示す、
強誘電体メモリの全てのレイアウト層を表したセルブロ
ックレイアウト図であり、（ｂ）は本発明の第２の実施
の形態の強誘電体メモリの一部のレイアウト層を表した
セルブロックレイアウト図である。
【図４】 （ａ）は本発明の第２の実施の形態を示す、
強誘電体メモリの一部のレイアウト層を表したセルブロ
ックレイアウト図であり、（ｂ）は本発明の第２の実施
の形態の強誘電体メモリの一部のレイアウト層を表した
セルブロックレイアウト図である。
【図５】 （ａ）は本発明の第３の実施の形態を示す、
強誘電体メモリの全てのレイアウト層を表したセルブロ
ックレイアウト図であり、（ｂ）は本発明の第３の実施
の形態の強誘電体メモリの一部のレイアウト層を表した
セルブロックレイアウト図である。
【図６】 （ａ）は本発明の第３の実施の形態を示す、
強誘電体メモリの一部のレイアウト層を表したセルブロ
ックレイアウト図であり、（ｂ）は本発明の第３の実施
の形態の強誘電体メモリの一部のレイアウト層を表した
セルブロックレイアウト図である。
【図７】 （ａ）は本発明の第４の実施の形態を示す、
強誘電体メモリのメモリセルの平面構成図であり、
（ｂ）は本発明の第４の実施の形態を示す、強誘電体メ
モリのメモリセルの断面構成図である。
【図８】 （ａ）は本発明の第５の実施の形態を示す、
強誘電体メモリの全てのレイアウト層を表したセルブロ
ックレイアウト図であり、（ｂ）は本発明の第５の実施
の形態の強誘電体メモリの一部のレイアウト層を表した
セルブロックレイアウト図である。
【図９】 （ａ）は本発明の第５の実施の形態を示す、
強誘電体メモリの一部のレイアウト層を表したセルブロ
ックレイアウト図であり、（ｂ）は本発明の第５の実施
の形態の強誘電体メモリの一部のレイアウト層を表した
セルブロックレイアウト図である。
【図１０】 （ａ）は本発明の第６の実施の形態を示
す、強誘電体メモリの全てのレイアウト層を表したセル
ブロックレイアウト図であり、（ｂ）は本発明の第６の
実施の形態の強誘電体メモリの一部のレイアウト層を表
したセルブロックレイアウト図である。
【図１１】 （ａ）は本発明の第７の実施の形態を示
す、強誘電体メモリの一部のレイアウト層を表したセル
ブロックレイアウト図であり、（ｂ）は本発明の第７の
実施の形態の強誘電体メモリの一部のレイアウト層を表
したセルブロックレイアウト図である。
【図１２】 （ａ）は本発明の第８の実施の形態を示
す、強誘電体メモリのメモリセルの平面構成図であり、
（ｂ）は本発明の第８の実施の形態を示す、強誘電体メ
モリのメモリセルの断面構成図である。
【図１３】 （ａ）は本発明の第９の実施の形態を示
す、強誘電体メモリの全てのレイアウト層を表したセル
ブロックレイアウト図であり、（ｂ）は本発明の第９の
実施の形態の強誘電体メモリの一部のレイアウト層を表
したセルブロックレイアウト図であり、（ｃ）は本発明
の第９の実施の形態の強誘電体メモリの一部のレイアウ
ト層を表したセルブロックレイアウト図である
【図１４】 （ａ）は従来の強誘電体メモリの構成を示
す回路図であり、（ｂ）は従来の強誘電体メモリの構成
を示す概念図であり、（ｃ）は従来の強誘電体メモリの
構成を示す断面図であり、（ｄ）は従来の強誘電体メモ
リの動作タイミングを表すタイミングチャートである。
【図１５】 （ａ）は先願の強誘電体メモリの等価回路
図であり、（ｂ）先願の強誘電体メモリの動作タイミン
グを表すタイミングチャートである。
【図１６】 （ａ）は先願の強誘電体メモリの理想的な
構造を表す断面図であり、（ｂ）は先願の強誘電体メモ
リの理想的な構造を表す平面図であり、（ｃ）は先願の
強誘電体メモリの実際の構造を表す断面図であり、
（ｄ）は先願の強誘電体メモリの実際の構造を表す断面
図である。
【符号の説明】
ＢＬ，／ＢＬ ビット線 ＰＬ、／ＰＬ プレート電極 ＷＬ、ＷＬｉ ワード線、サブワード線 ＢＳｉ ブロック選択線 ＭＢＳ メインブロック選択線 ＡＡ 拡散層 Ｍ１ 第１の金属配線 Ｍ２ 第２の金属配線 ＦＥ 強誘電体膜 ＴＥ 上部電極 ＢＥ 下部電極 ＧＣ ゲート配線 ｃＡＡ−ＢＥ ＡＡ−ＢＥ間コンタクト ｃＡＡ−Ｍ１ ＡＡ−Ｍ１間コンタクト ｃＴＥ−Ｍ１ ＴＥ−Ｍ１間コンタクト

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】セルトランジスタと、このセルトランジス
    タのソース、ドレイン端子間に並列接続され、下部電
    極、強誘電体膜及び上部電極を有する強誘電体キャパシ
    タとを備えるメモリセルと、 前記メモリセルが複数個直列接続されたメモリセルブロ
    ックと、 前記メモリセルブロックが複数個配設されたメモリセル
    アレイと、 前記強誘電体キャパシタの上部電極と前記セルトランジ
    スタのソース或いはドレイン端子とを接続し、隣接した
    ４個の前記上部電極から等距離である点がその領域内に
    含まれるコンタクトとを具備することを特徴とする半導
    体記憶装置。
  2. 【請求項２】前記メモリセルのゲート電極にはワード線
    が接続され、前記メモリセルを複数個直列接続する方向
    に対して、前記ワード線の延伸方向が、９０度以外の値
    であることを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】セルトランジスタと、このセルトランジス
    タのソース、ドレイン端子間に並列接続された強誘電体
    キャパシタとを有するメモリセルと、 前記メモリセルを複数個直列接続して構成されたメモリ
    セルブロックと、 前記メモリセルブロックを複数個配設したメモリセルア
    レイと、 前記メモリセルブロック内の同一メモリセルブロック内
    で互いに隣接した２個の下部電極と、隣接した他の前記
    メモリセルブロック内で互いに隣接した２個の下部電極
    とで囲まれる十字路の中央部分に配置され、前記強誘電
    体キャパシタの上部電極から直接或いは金属配線を介し
    て前記セルトランジスタのソース端子或いはドレイン端
    子とを接続するコンタクトとを具備し、前記強誘電体キ
    ャパシタの下部電極は、隣接した２個の前記強誘電体キ
    ャパシタによって共有化されていることを特徴とする半
    導体記憶装置。
  4. 【請求項４】前記下部電極の形状は、長方形の４隅が一
    部切り落とされた形状であることを特徴とする請求項３
    記載の半導体記憶装置。
  5. 【請求項５】セルトランジスタと、このセルトランジス
    タのソース、ドレイン端子間に並列接続され、五角形以
    上の多角形の形状である上部電極を備えた強誘電体キャ
    パシタとを有するメモリセルと、 前記メモリセルが複数個直列接続されたメモリセルブロ
    ックと、 前記メモリセルブロックが複数個配設されたメモリセル
    アレイとを具備することを特徴とする半導体記憶装置。
  6. 【請求項６】セルトランジスタと、このセルトランジス
    タのソース、ドレイン端子間に並列接続された強誘電体
    キャパシタとを有するメモリセルと、 前記強誘電体キャパシタの下部電極は、隣接した２個の
    強誘電体キャパシタで共有化され、前記メモリセルが複
    数個直列接続され、前記下部電極同士間の距離は、前記
    メモリセルを複数個直列接続する方向において、前記下
    部電極間２個に１個の割合で、他の下部電極間よりも長
    くなるメモリセルブロックと、 前記メモリセルブロックを複数個配設したメモリセルア
    レイと、 前記上部電極と前記セルトランジスタのソース或いはド
    レイン端子とを接続するコンタクトとを具備することを
    特徴とする半導体記憶装置。
  7. 【請求項７】前記下部電極間距離が長い部分の下部電極
    の間に、２個の前記コンタクトが配設されることを特徴
    とする請求項６記載の半導体記憶装置。
  8. 【請求項８】セルトランジスタと、このセルトランジス
    タのソース、ドレイン端子間に並列接続され、下から上
    へ順に積層された下部電極、強誘電体膜、及び上部電極
    を有する強誘電体キャパシタとを備えるメモリセルと、 前記メモリセルを複数個直列接続して構成されたメモリ
    セルブロックと、 前記メモリセルブロックが複数個配設されたメモリセル
    アレイと、 前記強誘電体キャパシタの上部電極と前記セルトランジ
    スタのソース或いはドレイン端子とを直接接続し、隣接
    した４個の下部電極同士の間から離間してその中心点が
    配置されたコンタクトとを具備し、前記強誘電体キャパ
    シタの下部電極が共有化されていない互いに隣接した２
    個のメモリセルの上部電極同士が接続されていることを
    特徴とする半導体記憶装置。
  9. 【請求項９】前記強誘電体膜の形状は、五角形以上の多
    角形であることを特徴とする請求項８記載の半導体記憶
    装置。
  10. 【請求項１０】セルトランジスタと、このセルトランジ
    スタのソース、ドレイン端子間に並列接続され、下から
    上へ順に積層された下部電極、強誘電体膜、及び上部電
    極を有する強誘電体キャパシタとを備えるメモリセル
    と、 前記メモリセルを複数個直列接続して構成されたメモリ
    セルブロックと、 前記メモリセルブロックが複数個配設されたメモリセル
    アレイと、 前記強誘電体キャパシタの上部電極上に接続された導電
    プラグと、 前記２個の導電プラグに接続された配線と、 この配線と前記セルトランジスタのソース或いはドレイ
    ン端子とを接続し、隣接した４個の下部電極同士の間か
    ら、その中心点が離間して配置されたコンタクトとを具
    備することを特徴とする半導体記憶装置。
  11. 【請求項１１】セルトランジスタと、このセルトランジ
    スタのソース、ドレイン端子間に並列接続され、下から
    上へ順に積層された下部電極、強誘電体膜、及び上部電
    極を有する強誘電体キャパシタとを備えるメモリセル
    と、 前記メモリセルを複数個直列接続して構成されたメモリ
    セルブロックと、 前記メモリセルブロックが複数個配設されたメモリセル
    アレイと、 前記強誘電体キャパシタの上部電極上に接続された導電
    プラグと、 前記２個の導電プラグに接続された配線と、 この配線と前記セルトランジスタのソース或いはドレイ
    ン端子とを接続し、隣接した４個の上部電極同士の間か
    ら、その中心点が離間して配置されたコンタクトとを具
    備することを特徴とする半導体記憶装置。
  12. 【請求項１２】前記強誘電体キャパシタの上部電極は、
    前記コンタクトに面した方向で、その角部が丸みを帯び
    ていることを特徴とする請求項１、３、１０，又は１１
    のいずれか１項記載の半導体記憶装置。
  13. 【請求項１３】前記強誘電体キャパシタの上部電極を形
    成するマスクの形状は５角形以上であることを特徴とす
    る請求項５記載の半導体記憶装置製造用マスク。
  14. 【請求項１４】前記強誘電体キャパシタの上部電極を形
    成するマスクの形状は前記コンタクトに近接した角部が
    ９０度以上の角度となっている部分を有することを特徴
    とする請求項５記載の半導体記憶装置製造用マスク。
  15. 【請求項１５】前記コンタクトを形成するマスクの形状
    は四角形であり、前記四角形の各辺の方向は前記メモリ
    セルを複数個直列接続する方向に対して４５度傾いた方
    向であることを特徴とする請求項１、３、８、１０又は
    １１いずれか１項記載の半導体記憶装置製造用マスク。
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TW (1) TW504835B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129766B2 (en) 2009-07-22 2012-03-06 Kabushiki Kaisha Toshiba Semiconductor memory device comprising shifted contact plugs

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170935A (ja) * 2000-11-30 2002-06-14 Matsushita Electric Ind Co Ltd 強誘電体メモリ
DE10155023B4 (de) * 2001-11-05 2008-11-06 Qimonda Ag Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle und Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen
US20030235089A1 (en) * 2002-04-02 2003-12-25 Gerhard Mueller Memory array with diagonal bitlines
US6867447B2 (en) * 2003-05-20 2005-03-15 Texas Instruments Incorporated Ferroelectric memory cell and methods for fabricating the same
JP4068585B2 (ja) * 2004-03-25 2008-03-26 株式会社東芝 強誘電体メモリ装置
US7561458B2 (en) * 2006-12-26 2009-07-14 Texas Instruments Incorporated Ferroelectric memory array for implementing a zero cancellation scheme to reduce plateline voltage in ferroelectric memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026278A (ja) * 2000-07-07 2002-01-25 Toshiba Corp 強誘電体メモリ装置およびその製造方法
JP2002157877A (ja) * 2000-09-05 2002-05-31 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその駆動方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959319A (en) 1995-04-18 1999-09-28 Nippon Steel Corporation Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same
JPH098252A (ja) 1995-04-18 1997-01-10 Nippon Steel Corp 半導体記憶装置及びその製造方法
US6094370A (en) * 1996-06-10 2000-07-25 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
JP3766181B2 (ja) 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
JPH10173147A (ja) 1996-12-13 1998-06-26 Hitachi Ltd 半導体記憶装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026278A (ja) * 2000-07-07 2002-01-25 Toshiba Corp 強誘電体メモリ装置およびその製造方法
JP2002157877A (ja) * 2000-09-05 2002-05-31 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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