JP2002157877A - 半導体記憶装置及びその駆動方法 - Google Patents
半導体記憶装置及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタと読み出しトランジスタ
との間に存在する寄生容量値がアドレス毎に異なるにも
拘わらず、読み出しトランジスタの動作を安定にする。 【解決手段】 複数個の強誘電体キャパシタＣＦ１、Ｃ
Ｆ２、ＣＦ３、ＣＦ４が直列に接続されてなる直列回路
の上端側は、読み出し電圧が印加されるセット線ＳＥＴ
側に接続され、直列回路の下端側は読み出しトランジス
タＱ６に接続されている。第１行の強誘電体キャパシタ
ＣＦ１の容量値は第２行の強誘電体キャパシタＣＦ２の
容量値よりも大きく、第２行の強誘電体キャパシタＣＦ
２の容量値は第３行の強誘電体キャパシタＣＦ３の容量
値よりも大きく、第３行の強誘電体キャパシタＣＦ３の
容量値は第４行の強誘電体キャパシタＣＦ４の容量値よ
りも大きい。
との間に存在する寄生容量値がアドレス毎に異なるにも
拘わらず、読み出しトランジスタの動作を安定にする。 【解決手段】 複数個の強誘電体キャパシタＣＦ１、Ｃ
Ｆ２、ＣＦ３、ＣＦ４が直列に接続されてなる直列回路
の上端側は、読み出し電圧が印加されるセット線ＳＥＴ
側に接続され、直列回路の下端側は読み出しトランジス
タＱ６に接続されている。第１行の強誘電体キャパシタ
ＣＦ１の容量値は第２行の強誘電体キャパシタＣＦ２の
容量値よりも大きく、第２行の強誘電体キャパシタＣＦ
２の容量値は第３行の強誘電体キャパシタＣＦ３の容量
値よりも大きく、第３行の強誘電体キャパシタＣＦ３の
容量値は第４行の強誘電体キャパシタＣＦ４の容量値よ
りも大きい。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体記憶装置及びその駆動方法に関する。
タを有する半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】強誘電体キャパシタを有する半導体記憶
装置の第１の従来例としては、図７に示すように、電界
効果型トランジスタ（以下、ＦＥＴという）１と強誘電
体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａ
にビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに
強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲ
ート電極１ｃにワード線ＷＬを接続してなるものが知ら
れている。
装置の第１の従来例としては、図７に示すように、電界
効果型トランジスタ（以下、ＦＥＴという）１と強誘電
体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａ
にビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに
強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲ
ート電極１ｃにワード線ＷＬを接続してなるものが知ら
れている。
【０００３】この第１の従来例に係る半導体記憶装置
は、データの読み出し時に、記録されていたデータが消
える破壊読み出し方式である。このため、データの読み
出し後に再書き込み動作が必要になるため、データの読
み出し動作毎に強誘電体膜の分極の向きを変える動作
（分極反転動作）が必要になる。
は、データの読み出し時に、記録されていたデータが消
える破壊読み出し方式である。このため、データの読み
出し後に再書き込み動作が必要になるため、データの読
み出し動作毎に強誘電体膜の分極の向きを変える動作
（分極反転動作）が必要になる。
【０００４】ところで、強誘電体膜には分極疲労劣化と
いう現象が発生するので、分極反転動作を繰り返し行な
うと、強誘電体膜の分極発現特性が著しく劣化するとい
う問題がある。
いう現象が発生するので、分極反転動作を繰り返し行な
うと、強誘電体膜の分極発現特性が著しく劣化するとい
う問題がある。
【０００５】そこで、図８に示すような第２の従来例に
係る半導体記憶装置が提案されている。すなわち、第２
の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャ
パシタ２の下電極１ｂを接続して、強誘電体キャパシタ
２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出
し方式である。尚、図８において、３は基板を示してい
る。
係る半導体記憶装置が提案されている。すなわち、第２
の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャ
パシタ２の下電極１ｂを接続して、強誘電体キャパシタ
２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出
し方式である。尚、図８において、３は基板を示してい
る。
【０００６】この第２の従来例に係る半導体記憶装置に
データを書き込む際には、制御電極となる強誘電体キャ
パシタ２の上電極２ａと、基板３との間に書き込み電圧
を印加する。
データを書き込む際には、制御電極となる強誘電体キャ
パシタ２の上電極２ａと、基板３との間に書き込み電圧
を印加する。
【０００７】例えば、上電極２ａに、基板３に対して正
となる電圧（制御電圧）を印加してデータを書き込む
と、強誘電体キャパシタ２の強誘電体膜２ｃには下向き
の分極が発生する。その後、上電極２ａを接地しても、
ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲ
ート電極１ｃの電位は正となる。
となる電圧（制御電圧）を印加してデータを書き込む
と、強誘電体キャパシタ２の強誘電体膜２ｃには下向き
の分極が発生する。その後、上電極２ａを接地しても、
ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲ
ート電極１ｃの電位は正となる。
【０００８】ゲート電極１ｃの電位がＦＥＴ１のしきい
値電圧を超えていれば、ＦＥＴ１はオン状態であるか
ら、ドレイン領域１ａとソース領域１ｂとの間に電位差
を与えると、ドレイン領域１ａとソース領域１ｂとの間
に電流が流れる。このような強誘電体メモリの論理状態
を例えば”１”と定義する。
値電圧を超えていれば、ＦＥＴ１はオン状態であるか
ら、ドレイン領域１ａとソース領域１ｂとの間に電位差
を与えると、ドレイン領域１ａとソース領域１ｂとの間
に電流が流れる。このような強誘電体メモリの論理状態
を例えば”１”と定義する。
【０００９】一方、強誘電体キャパシタ２の上電極２ａ
に、基板３に対して負となる電圧を印加すると、強誘電
体キャパシタ２の強誘電体膜２ｃには上向きの分極が発
生する。その後、上電極２ａを接地しても、ＦＥＴ１の
ゲート電極１ｃには負の電荷が残るので、ゲート電極１
ｃの電位は負となる。この場合、ゲート電極１ｃの電位
は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥ
Ｔ１はオフ状態であるから、ドレイン領域１ａとソース
領域１ｂとの間に電位差を与えても、ドレイン領域１ａ
とソース領域１ｂとの間に電流は流れない。このような
強誘電体メモリの論理状態を例えば”０”と定義する。
に、基板３に対して負となる電圧を印加すると、強誘電
体キャパシタ２の強誘電体膜２ｃには上向きの分極が発
生する。その後、上電極２ａを接地しても、ＦＥＴ１の
ゲート電極１ｃには負の電荷が残るので、ゲート電極１
ｃの電位は負となる。この場合、ゲート電極１ｃの電位
は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥ
Ｔ１はオフ状態であるから、ドレイン領域１ａとソース
領域１ｂとの間に電位差を与えても、ドレイン領域１ａ
とソース領域１ｂとの間に電流は流れない。このような
強誘電体メモリの論理状態を例えば”０”と定義する。
【００１０】強誘電体キャパシタ２への供給電源が切断
されても、つまり、強誘電体キャパシタ２の上電極２ａ
に電圧が印加されなくなっても、前述の各論理状態は保
存されるので、不揮発性の記憶装置が実現される。すな
わち、ある期間供給電源を切断した後、再び電源を供給
してドレイン領域１ａとソース領域１ｂとの間に電圧を
印加すると、論理状態が”１”のときにはドレイン領域
１ａとソース領域１ｂとの間に電流が流れるので、デー
タ”１”を読み出すことができる一方、論理状態が”
０”のときにはドレイン領域１ａとソース領域１ｂとの
間に電流が流れないので、データ”０”を読み出すこと
ができる。
されても、つまり、強誘電体キャパシタ２の上電極２ａ
に電圧が印加されなくなっても、前述の各論理状態は保
存されるので、不揮発性の記憶装置が実現される。すな
わち、ある期間供給電源を切断した後、再び電源を供給
してドレイン領域１ａとソース領域１ｂとの間に電圧を
印加すると、論理状態が”１”のときにはドレイン領域
１ａとソース領域１ｂとの間に電流が流れるので、デー
タ”１”を読み出すことができる一方、論理状態が”
０”のときにはドレイン領域１ａとソース領域１ｂとの
間に電流が流れないので、データ”０”を読み出すこと
ができる。
【００１１】
【発明が解決しようとする課題】電源切断期間中におい
てもデータを正しく保持しておく（このようにデータを
保持しておく特性をリテンションという）ためには、電
源切断期間中においても、データ”１”のときにはＦＥ
Ｔ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値
電圧よりも高く維持されていると共に、データ”０”の
ときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧
になるように維持されていることが必要になる。
てもデータを正しく保持しておく（このようにデータを
保持しておく特性をリテンションという）ためには、電
源切断期間中においても、データ”１”のときにはＦＥ
Ｔ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値
電圧よりも高く維持されていると共に、データ”０”の
ときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧
になるように維持されていることが必要になる。
【００１２】ところで、電源切断期間中においては、強
誘電体キャパシタ２の上電極２ａ及び基板３は接地電位
となるので、ゲート電極１ｃの電位は孤立している。こ
のため、理想的には図９に示すように、強誘電体キャパ
シタ２へのデータの書き込み時のヒステリシスループ４
と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート
容量負荷線７との第１の交点ｄが、データ”１”に対す
るゲート電極１ｃの電位になると共に、ヒステリシスル
ープ４とゲート容量負荷線７との第２の交点ｃが、デー
タ”０”に対するゲート電極１ｃの電位になる。尚、図
９において、縦軸は上電極２ａ（又はゲート電極１ｃ）
に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
誘電体キャパシタ２の上電極２ａ及び基板３は接地電位
となるので、ゲート電極１ｃの電位は孤立している。こ
のため、理想的には図９に示すように、強誘電体キャパ
シタ２へのデータの書き込み時のヒステリシスループ４
と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート
容量負荷線７との第１の交点ｄが、データ”１”に対す
るゲート電極１ｃの電位になると共に、ヒステリシスル
ープ４とゲート容量負荷線７との第２の交点ｃが、デー
タ”０”に対するゲート電極１ｃの電位になる。尚、図
９において、縦軸は上電極２ａ（又はゲート電極１ｃ）
に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１３】ところが、実際には、強誘電体キャパシタ
２は理想的な絶縁体ではなくて抵抗成分を持っているの
で、この抵抗成分を通してゲート電極１ｃの電位は降下
していく。この電位降下は、指数関数的であって、ＦＥ
Ｔ１のゲート容量と強誘電体キャパシタ２の容量との並
列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛
け合わせて得られる時定数を持ち、この時定数は高々１
０4 秒程度である。従って、ゲート電極１ｃの電位は数
時間で半減することになる。
２は理想的な絶縁体ではなくて抵抗成分を持っているの
で、この抵抗成分を通してゲート電極１ｃの電位は降下
していく。この電位降下は、指数関数的であって、ＦＥ
Ｔ１のゲート容量と強誘電体キャパシタ２の容量との並
列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛
け合わせて得られる時定数を持ち、この時定数は高々１
０4 秒程度である。従って、ゲート電極１ｃの電位は数
時間で半減することになる。
【００１４】図９に示すように、ゲート電極１ｃの電位
は第１の交点ｃで１Ｖ程度であるから、この電位が半減
すると、ゲート電極１ｃの電位は、０．５Ｖ程度になっ
てＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度
である。）よりも低くなるので、オン状態であるべきＦ
ＥＴ１は短時間でオフ状態になる。
は第１の交点ｃで１Ｖ程度であるから、この電位が半減
すると、ゲート電極１ｃの電位は、０．５Ｖ程度になっ
てＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度
である。）よりも低くなるので、オン状態であるべきＦ
ＥＴ１は短時間でオフ状態になる。
【００１５】このように、強誘電体キャパシタをＦＥＴ
のゲート電位の制御に用いる方式の強誘電体メモリにお
いては、データの読み出し後に再書き込み動作が不要で
あるという利点を有しているが、以下のような問題点を
有している。すなわち、データの書き込み後にＦＥＴの
ゲート電極に電位が発生しており、該ゲート電位を保持
する能力がリテンション特性を決定するが、強誘電体キ
ャパシタの抵抗成分により、強誘電体キャパシタが放電
するまでの時定数が短いため、データ保持能力が短いつ
まりリテンション特性が良くないという問題を有してい
る。
のゲート電位の制御に用いる方式の強誘電体メモリにお
いては、データの読み出し後に再書き込み動作が不要で
あるという利点を有しているが、以下のような問題点を
有している。すなわち、データの書き込み後にＦＥＴの
ゲート電極に電位が発生しており、該ゲート電位を保持
する能力がリテンション特性を決定するが、強誘電体キ
ャパシタの抵抗成分により、強誘電体キャパシタが放電
するまでの時定数が短いため、データ保持能力が短いつ
まりリテンション特性が良くないという問題を有してい
る。
【００１６】そこで、我々は、図１０に示すような半導
体記憶装置を考慮した。以下、図１０に示す半導体記憶
装置を本発明の前提となる半導体記憶装置と称する。
体記憶装置を考慮した。以下、図１０に示す半導体記憶
装置を本発明の前提となる半導体記憶装置と称する。
【００１７】本発明の前提となる半導体記憶装置を構成
する第１列のメモリセルブロックにおいては、複数個例
えば４個の強誘電体キャパシタＣＦ１１、ＣＦ２１、Ｃ
Ｆ３１、ＣＦ４１がビット線方向に直列に接続されてい
ると共に、各強誘電体キャパシタＣＦ１１、ＣＦ２１、
ＣＦ３１、ＣＦ４１には並列にセル選択電界効果型トラ
ンジスタ（以下、単にセル選択トランジスタと称す
る。）Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１が接続されてお
り、各強誘電体キャパシタと各セル選択トランジスタと
によってメモリセルが構成されている。複数個の強誘電
体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１
が直列に接続されてなる第１列の直列回路の下端側に
は、複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、
ＣＦ３１、ＣＦ４１のうち選択された強誘電体キャパシ
タの強誘電体膜の分極の偏位を検知することによりデー
タを読み出す第１の読み出し電界効果型トランジスタ
（以下、単に読み出しトランジスタと称する。）Ｑ５１
が接続されている。
する第１列のメモリセルブロックにおいては、複数個例
えば４個の強誘電体キャパシタＣＦ１１、ＣＦ２１、Ｃ
Ｆ３１、ＣＦ４１がビット線方向に直列に接続されてい
ると共に、各強誘電体キャパシタＣＦ１１、ＣＦ２１、
ＣＦ３１、ＣＦ４１には並列にセル選択電界効果型トラ
ンジスタ（以下、単にセル選択トランジスタと称す
る。）Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１が接続されてお
り、各強誘電体キャパシタと各セル選択トランジスタと
によってメモリセルが構成されている。複数個の強誘電
体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１
が直列に接続されてなる第１列の直列回路の下端側に
は、複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、
ＣＦ３１、ＣＦ４１のうち選択された強誘電体キャパシ
タの強誘電体膜の分極の偏位を検知することによりデー
タを読み出す第１の読み出し電界効果型トランジスタ
（以下、単に読み出しトランジスタと称する。）Ｑ５１
が接続されている。
【００１８】また、第２列のメモリセルブロックにおい
ても、第１のメモリセルブロックと同様、複数個の強誘
電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４
２がビット線方向に直列に接続されていると共に、各強
誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ
４２に並列にセル選択トランジスタＱ１２、Ｑ２２、Ｑ
３２、Ｑ４２が接続されており、複数個の強誘電体キャ
パシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２が直列
に接続されてなる第２列の直列回路の下端側には、選択
された強誘電体キャパシタの強誘電体膜の分極の偏位を
検知することによりデータを読み出す第２の読み出しト
ランジスタＱ５２が接続されている。
ても、第１のメモリセルブロックと同様、複数個の強誘
電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４
２がビット線方向に直列に接続されていると共に、各強
誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ
４２に並列にセル選択トランジスタＱ１２、Ｑ２２、Ｑ
３２、Ｑ４２が接続されており、複数個の強誘電体キャ
パシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２が直列
に接続されてなる第２列の直列回路の下端側には、選択
された強誘電体キャパシタの強誘電体膜の分極の偏位を
検知することによりデータを読み出す第２の読み出しト
ランジスタＱ５２が接続されている。
【００１９】第１行のメモリセルを構成するセル選択ト
ランジスタＱ１１、Ｑ１２のゲート電極は第１のワード
線ＷＬ１に共通に接続され、第２行のメモリセルを構成
するセル選択トランジスタＱ２１、Ｑ２２のゲート電極
は第２のワード線ＷＬ２に共通に接続され、第３行のメ
モリセルを構成するセル選択トランジスタＱ３１、Ｑ３
２のゲート電極は第３のワード線ＷＬ３に共通に接続さ
れ、第４行のメモリセルを構成するセル選択トランジス
タＱ４１、Ｑ４２のゲート電極は第４のワード線ＷＬ４
に共通に接続されている。
ランジスタＱ１１、Ｑ１２のゲート電極は第１のワード
線ＷＬ１に共通に接続され、第２行のメモリセルを構成
するセル選択トランジスタＱ２１、Ｑ２２のゲート電極
は第２のワード線ＷＬ２に共通に接続され、第３行のメ
モリセルを構成するセル選択トランジスタＱ３１、Ｑ３
２のゲート電極は第３のワード線ＷＬ３に共通に接続さ
れ、第４行のメモリセルを構成するセル選択トランジス
タＱ４１、Ｑ４２のゲート電極は第４のワード線ＷＬ４
に共通に接続されている。
【００２０】第１列の直列回路の上端部、つまり第１行
の強誘電体キャパシタＣＦ１１の上電極は第１の制御線
（第１のセット線）ＢＳ１に接続されていると共に、第
１列の直列回路の下端部、つまり第４行の強誘電体キャ
パシタＣＦ４１の下電極は第１の読み出しトランジスタ
Ｑ５１のゲート電極に接続され、第１の読み出しトラン
ジスタＱ５１のドレイン領域は第１のビット線ＢＬ１に
接続されている。
の強誘電体キャパシタＣＦ１１の上電極は第１の制御線
（第１のセット線）ＢＳ１に接続されていると共に、第
１列の直列回路の下端部、つまり第４行の強誘電体キャ
パシタＣＦ４１の下電極は第１の読み出しトランジスタ
Ｑ５１のゲート電極に接続され、第１の読み出しトラン
ジスタＱ５１のドレイン領域は第１のビット線ＢＬ１に
接続されている。
【００２１】第２列の直列回路の上端部、つまり第１行
の強誘電体キャパシタＣＦ１２の上電極は第２の制御線
（第２のセット線）ＢＳ２に接続されていると共に、第
２列の直列回路の下端部、つまり第４行の強誘電体キャ
パシタＣＦ４２の下電極は第１の読み出しトランジスタ
Ｑ５２のゲート電極に接続され、第２の読み出しトラン
ジスタＱ５２のドレイン領域は第２のビット線ＢＬ２に
接続されている。
の強誘電体キャパシタＣＦ１２の上電極は第２の制御線
（第２のセット線）ＢＳ２に接続されていると共に、第
２列の直列回路の下端部、つまり第４行の強誘電体キャ
パシタＣＦ４２の下電極は第１の読み出しトランジスタ
Ｑ５２のゲート電極に接続され、第２の読み出しトラン
ジスタＱ５２のドレイン領域は第２のビット線ＢＬ２に
接続されている。
【００２２】第１の読み出しトランジスタＱ５１のソー
ス領域と第２の読み出しトランジスタＱ５２のソース領
域はプレート線（リセット線）ＣＰに共通に接続されて
いる。
ス領域と第２の読み出しトランジスタＱ５２のソース領
域はプレート線（リセット線）ＣＰに共通に接続されて
いる。
【００２３】本発明の前提となる半導体記憶装置におけ
る書き込み動作は以下の通りである。ここでは、第１列
の第２行のメモリセルを構成する強誘電体キャパシタＣ
Ｆ２１にデータを書き込む場合について説明する。
る書き込み動作は以下の通りである。ここでは、第１列
の第２行のメモリセルを構成する強誘電体キャパシタＣ
Ｆ２１にデータを書き込む場合について説明する。
【００２４】まず、ワード線ＷＬ１、ＷＬ３、ＷＬ４に
高電圧を印加してセル選択トランジスタＱ１１、Ｑ３
１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接
地電圧を印加してセル選択トランジスタＱ２１をオフ状
態にする。このようにすると、強誘電体キャパシタＣＦ
２１が選択されると共に、強誘電体キャパシタＣＦ２１
の容量と第１の読み出しトランジスタＱ５１のゲート容
量とが直列に接続されたことになり、直列容量回路の一
端が第１の読み出しトランジスタＱ５１のウェル領域に
なると共に直列容量回路の他端が第１の制御線ＢＳ１に
なる。
高電圧を印加してセル選択トランジスタＱ１１、Ｑ３
１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接
地電圧を印加してセル選択トランジスタＱ２１をオフ状
態にする。このようにすると、強誘電体キャパシタＣＦ
２１が選択されると共に、強誘電体キャパシタＣＦ２１
の容量と第１の読み出しトランジスタＱ５１のゲート容
量とが直列に接続されたことになり、直列容量回路の一
端が第１の読み出しトランジスタＱ５１のウェル領域に
なると共に直列容量回路の他端が第１の制御線ＢＳ１に
なる。
【００２５】次に、第１の読み出しトランジスタＱ５１
のウェル領域を接地すると共に、第１の制御線ＢＳ１に
書き込み電圧を印加すると、該書き込み電圧の極性に応
じて強誘電体キャパシタＣＦ２１の分極の方向が変化す
る。その後、ワード線ＷＬ２に高電圧を印加して、セル
選択トランジスタＱ２１をオン状態にすると、強誘電体
キャパシタＣＦ２１の上電極と下電極とが短絡するの
で、強誘電体キャパシタＣＦ２１はリセット状態にな
る。
のウェル領域を接地すると共に、第１の制御線ＢＳ１に
書き込み電圧を印加すると、該書き込み電圧の極性に応
じて強誘電体キャパシタＣＦ２１の分極の方向が変化す
る。その後、ワード線ＷＬ２に高電圧を印加して、セル
選択トランジスタＱ２１をオン状態にすると、強誘電体
キャパシタＣＦ２１の上電極と下電極とが短絡するの
で、強誘電体キャパシタＣＦ２１はリセット状態にな
る。
【００２６】第１行の第２列のメモリセルを構成する強
誘電体キャパシタＣＦ２１からデータを読み出す動作は
次の通りである。
誘電体キャパシタＣＦ２１からデータを読み出す動作は
次の通りである。
【００２７】まず、書き込み動作時と同様、ワード線Ｗ
Ｌ１、ＷＬ３、ＷＬ４に高電圧を印加してセル選択トラ
ンジスタＱ１１、Ｑ２１、Ｑ４１をオン状態にする一
方、ワード線ＷＬ２に接地電圧を印加してセル選択トラ
ンジスタＱ３１をオフ状態にする。このようにすると、
強誘電体キャパシタＣＦ２１が選択されると共に、強誘
電体キャパシタＣＦ２１の容量と第１の読み出しトラン
ジスタＱ５１のゲート容量とが直列に接続されたことに
なり、直列容量回路の一端が第１の読み出しトランジス
タＱ５１のウェル領域になると共に他端が第１の制御線
ＢＳ１になる。
Ｌ１、ＷＬ３、ＷＬ４に高電圧を印加してセル選択トラ
ンジスタＱ１１、Ｑ２１、Ｑ４１をオン状態にする一
方、ワード線ＷＬ２に接地電圧を印加してセル選択トラ
ンジスタＱ３１をオフ状態にする。このようにすると、
強誘電体キャパシタＣＦ２１が選択されると共に、強誘
電体キャパシタＣＦ２１の容量と第１の読み出しトラン
ジスタＱ５１のゲート容量とが直列に接続されたことに
なり、直列容量回路の一端が第１の読み出しトランジス
タＱ５１のウェル領域になると共に他端が第１の制御線
ＢＳ１になる。
【００２８】次に、第１の読み出しトランジスタＱ５１
のウェル領域を接地すると共に、第１の制御線ＢＳ１に
読み出し電圧を印加すると、該読み出し電圧が、強誘電
体キャパシタＣＦ２１の容量値と第１の読み出しトラン
ジスタＱ５１のゲート容量値とに応じて分割されてなる
電圧が第１の読み出しトランジスタＱ５１のゲート電極
に印加され、該ゲート電極の電位に応じて第１の読み出
しトランジスタＱ５１のドレイン領域とソース領域との
間に電流が流れ、該電流がプレート線ＣＰと第１のビッ
ト線ＢＬ１との間に流れる。
のウェル領域を接地すると共に、第１の制御線ＢＳ１に
読み出し電圧を印加すると、該読み出し電圧が、強誘電
体キャパシタＣＦ２１の容量値と第１の読み出しトラン
ジスタＱ５１のゲート容量値とに応じて分割されてなる
電圧が第１の読み出しトランジスタＱ５１のゲート電極
に印加され、該ゲート電極の電位に応じて第１の読み出
しトランジスタＱ５１のドレイン領域とソース領域との
間に電流が流れ、該電流がプレート線ＣＰと第１のビッ
ト線ＢＬ１との間に流れる。
【００２９】本発明の前提となる半導体記憶装置におい
ては、強誘電体キャパシタに書き込まれているデータに
応じて強誘電体膜の分極値が異なるため、読み出し電圧
を印加したときの強誘電体膜の分極値の変化も異なる。
電圧の変化に対する分極値の変化の比が容量値であるか
ら、強誘電体キャパシタの容量値は、書き込まれている
データと対応する強誘電体膜の分極値によって異なるこ
とになる。つまり、選択された強誘電体キャパシタＣＦ
２１の容量値は、該強誘電体キャパシタＣＦ２１の強誘
電体膜の分極値によって異なる値を持つ。
ては、強誘電体キャパシタに書き込まれているデータに
応じて強誘電体膜の分極値が異なるため、読み出し電圧
を印加したときの強誘電体膜の分極値の変化も異なる。
電圧の変化に対する分極値の変化の比が容量値であるか
ら、強誘電体キャパシタの容量値は、書き込まれている
データと対応する強誘電体膜の分極値によって異なるこ
とになる。つまり、選択された強誘電体キャパシタＣＦ
２１の容量値は、該強誘電体キャパシタＣＦ２１の強誘
電体膜の分極値によって異なる値を持つ。
【００３０】ところで、第１の読み出しトランジスタＱ
５１のゲート電圧は、強誘電体キャパシタＣＦ２１の容
量値と第１の読み出しトランジスタＱ５１のゲート容量
値との容量分割により決まるため、強誘電体キャパシタ
ＣＦ２１の強誘電体膜の分極値に応じて、第１の読み出
しトランジスタＱ５１のゲート容量値が変化する。
５１のゲート電圧は、強誘電体キャパシタＣＦ２１の容
量値と第１の読み出しトランジスタＱ５１のゲート容量
値との容量分割により決まるため、強誘電体キャパシタ
ＣＦ２１の強誘電体膜の分極値に応じて、第１の読み出
しトランジスタＱ５１のゲート容量値が変化する。
【００３１】このため、強誘電体キャパシタＣＦ２１に
書き込まれているデータに応じて、第１の読み出しトラ
ンジスタＱ５１のソース領域とドレイン領域との間に流
れる電流値が変化するので、この電流値の変化を検出す
ることによって、強誘電体キャパシタＣＦ２１に書き込
まれているデータを読み出すことができる。
書き込まれているデータに応じて、第１の読み出しトラ
ンジスタＱ５１のソース領域とドレイン領域との間に流
れる電流値が変化するので、この電流値の変化を検出す
ることによって、強誘電体キャパシタＣＦ２１に書き込
まれているデータを読み出すことができる。
【００３２】前述のように、本発明の前提となる半導体
記憶装置においては、データの書き込み後に、強誘電体
キャパシタをリセット状態にするため、データ保持期間
中においては強誘電体キャパシタには電圧は印加されて
いないので、リテンション特性に優れている。すなわ
ち、強誘電体キャパシタの電位差を保持するのではなく
て、強誘電体膜の分極状態を保持するので、リテンショ
ン特性に優れている。
記憶装置においては、データの書き込み後に、強誘電体
キャパシタをリセット状態にするため、データ保持期間
中においては強誘電体キャパシタには電圧は印加されて
いないので、リテンション特性に優れている。すなわ
ち、強誘電体キャパシタの電位差を保持するのではなく
て、強誘電体膜の分極状態を保持するので、リテンショ
ン特性に優れている。
【００３３】しかしながら、本発明の前提となる半導体
記憶装置においては、強誘電体キャパシタと読み出しト
ランジスタとの間に存在する寄生容量値がアドレス毎に
異なる。例えば、第４列の強誘電体キャパシタＣＦ４１
と第１の読み出しトランジスタＱ５１との間の寄生容量
値をｑ1 とし、セル選択トランジスタＱ１１、Ｑ２１、
Ｑ３１、Ｑ４１毎の寄生容量値をｑ2 とすると、第４列
の強誘電体キャパシタＣＦ４１に書き込まれているデー
タを読み出すときの寄生容量値はｑ1 であるのに対し
て、第１列の強誘電体キャパシタＣＦ１１に書き込まれ
ているデータを読み出すときの寄生容量値はｑ1＋３×
ｑ2となる。
記憶装置においては、強誘電体キャパシタと読み出しト
ランジスタとの間に存在する寄生容量値がアドレス毎に
異なる。例えば、第４列の強誘電体キャパシタＣＦ４１
と第１の読み出しトランジスタＱ５１との間の寄生容量
値をｑ1 とし、セル選択トランジスタＱ１１、Ｑ２１、
Ｑ３１、Ｑ４１毎の寄生容量値をｑ2 とすると、第４列
の強誘電体キャパシタＣＦ４１に書き込まれているデー
タを読み出すときの寄生容量値はｑ1 であるのに対し
て、第１列の強誘電体キャパシタＣＦ１１に書き込まれ
ているデータを読み出すときの寄生容量値はｑ1＋３×
ｑ2となる。
【００３４】このように、強誘電体キャパシタと読み出
しトランジスタとの間に存在する寄生容量値がアドレス
毎に異なるため、読み出し動作時における読み出しトラ
ンジスタのゲート電圧がアドレス毎に異なることにな
り、読み出しトランジスタの動作が不安定になるという
問題がある。
しトランジスタとの間に存在する寄生容量値がアドレス
毎に異なるため、読み出し動作時における読み出しトラ
ンジスタのゲート電圧がアドレス毎に異なることにな
り、読み出しトランジスタの動作が不安定になるという
問題がある。
【００３５】前記に鑑み、本発明は、強誘電体キャパシ
タと読み出しトランジスタとの間に存在する寄生容量値
がアドレス毎に異なるにも拘わらず、読み出しトランジ
スタの動作を安定にすることを目的とする。
タと読み出しトランジスタとの間に存在する寄生容量値
がアドレス毎に異なるにも拘わらず、読み出しトランジ
スタの動作を安定にすることを目的とする。
【００３６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置は、それぞれが強誘電
体膜の分極の偏位によってデータを記憶し、ビット線方
向に連続に接続された複数個の強誘電体キャパシタと、
複数個の強誘電体キャパシタのそれぞれと並列に接続さ
れ、複数個の強誘電体キャパシタのうちから１つの強誘
電体キャパシタを選択する複数個の選択トランジスタ
と、連続に接続された複数個の強誘電体キャパシタより
なる直列回路の一端側に接続され、読み出し電圧が印加
されるセット線と、直列回路の他端側に接続され、複数
個の強誘電体キャパシタのうち選択された強誘電体キャ
パシタの強誘電体膜の分極の偏位を検知する容量性負荷
とを備えた半導体記憶装置を対象とし、直列回路の一端
側に相対的に近い位置に配置された強誘電体キャパシタ
の容量値は、直列回路の一端側から相対的に遠い位置に
配置された強誘電体キャパシタの容量値よりも大きく設
定する。
め、本発明に係る半導体記憶装置は、それぞれが強誘電
体膜の分極の偏位によってデータを記憶し、ビット線方
向に連続に接続された複数個の強誘電体キャパシタと、
複数個の強誘電体キャパシタのそれぞれと並列に接続さ
れ、複数個の強誘電体キャパシタのうちから１つの強誘
電体キャパシタを選択する複数個の選択トランジスタ
と、連続に接続された複数個の強誘電体キャパシタより
なる直列回路の一端側に接続され、読み出し電圧が印加
されるセット線と、直列回路の他端側に接続され、複数
個の強誘電体キャパシタのうち選択された強誘電体キャ
パシタの強誘電体膜の分極の偏位を検知する容量性負荷
とを備えた半導体記憶装置を対象とし、直列回路の一端
側に相対的に近い位置に配置された強誘電体キャパシタ
の容量値は、直列回路の一端側から相対的に遠い位置に
配置された強誘電体キャパシタの容量値よりも大きく設
定する。
【００３７】本発明に係る半導体記憶装置によると、複
数個の強誘電体キャパシタよりなる直列回路における読
み出し電圧が印加される側に相対的に近い位置に配置さ
れた強誘電体キャパシタの容量値は、直列回路における
読み出し電圧が印加される側から相対的に遠い位置に配
置された強誘電体キャパシタの容量値よりも大きく設定
されているため、強誘電体キャパシタと読み出しトラン
ジスタとの間に存在する寄生容量値がアドレス毎に異な
っても、読み出し動作時に容量性負荷に印加される電圧
値の差が低減するので、強誘電体キャパシタの強誘電体
膜の分極の偏位の検知が安定する。
数個の強誘電体キャパシタよりなる直列回路における読
み出し電圧が印加される側に相対的に近い位置に配置さ
れた強誘電体キャパシタの容量値は、直列回路における
読み出し電圧が印加される側から相対的に遠い位置に配
置された強誘電体キャパシタの容量値よりも大きく設定
されているため、強誘電体キャパシタと読み出しトラン
ジスタとの間に存在する寄生容量値がアドレス毎に異な
っても、読み出し動作時に容量性負荷に印加される電圧
値の差が低減するので、強誘電体キャパシタの強誘電体
膜の分極の偏位の検知が安定する。
【００３８】本発明に係る半導体記憶装置において、強
誘電体キャパシタの容量値は、該強誘電体キャパシタと
容量性負荷との間に存在する寄生容量値と容量性負荷の
容量値との和に比例するように設定されていることが好
ましい。例えば、一の強誘電体キャパシタの容量値をＱ
1Aとし、他の強誘電体キャパシタの容量値をＱ1Bとし、
一の強誘電体キャパシタと容量性負荷との間に存在する
寄生容量値をＱ2Aとし、他の強誘電体キャパシタと容量
性負荷との間に存在する寄生容量値をＱ2Bとし、容量性
負荷の容量値をＱ3 とすると、Ｑ1A／Ｑ1B＝（Ｑ2A＋Ｑ
3 ）／（Ｑ2B＋Ｑ3 ）の関係が成り立つように、Ｑ1A及
びＱ1Bを設定することが好ましい。
誘電体キャパシタの容量値は、該強誘電体キャパシタと
容量性負荷との間に存在する寄生容量値と容量性負荷の
容量値との和に比例するように設定されていることが好
ましい。例えば、一の強誘電体キャパシタの容量値をＱ
1Aとし、他の強誘電体キャパシタの容量値をＱ1Bとし、
一の強誘電体キャパシタと容量性負荷との間に存在する
寄生容量値をＱ2Aとし、他の強誘電体キャパシタと容量
性負荷との間に存在する寄生容量値をＱ2Bとし、容量性
負荷の容量値をＱ3 とすると、Ｑ1A／Ｑ1B＝（Ｑ2A＋Ｑ
3 ）／（Ｑ2B＋Ｑ3 ）の関係が成り立つように、Ｑ1A及
びＱ1Bを設定することが好ましい。
【００３９】このようにすると、強誘電体キャパシタと
読み出しトランジスタとの間に存在する寄生容量値がア
ドレス毎に異なっても、読み出し動作時に容量性負荷に
印加される電圧値が等しくなるので、強誘電体キャパシ
タの強誘電体膜の分極の偏位の検知が極めて安定にな
る。
読み出しトランジスタとの間に存在する寄生容量値がア
ドレス毎に異なっても、読み出し動作時に容量性負荷に
印加される電圧値が等しくなるので、強誘電体キャパシ
タの強誘電体膜の分極の偏位の検知が極めて安定にな
る。
【００４０】本発明に係る半導体記憶装置において、直
列回路の一端側に相対的に近い位置に配置された強誘電
体キャパシタの２つの電極のうち面積が小さい方の電極
の面積は、直列回路の一端側から相対的に遠い位置に配
置された強誘電体キャパシタの２つの電極のうち面積が
小さい方の電極の面積よりも大きいことが好ましい。
列回路の一端側に相対的に近い位置に配置された強誘電
体キャパシタの２つの電極のうち面積が小さい方の電極
の面積は、直列回路の一端側から相対的に遠い位置に配
置された強誘電体キャパシタの２つの電極のうち面積が
小さい方の電極の面積よりも大きいことが好ましい。
【００４１】このようにすると、複数個の強誘電体キャ
パシタよりなる直列回路における読み出し電圧が印加さ
れる側に相対的に近い位置に配置された強誘電体キャパ
シタの容量値を、直列回路における読み出し電圧が印加
される側から相対的に遠い位置に配置された強誘電体キ
ャパシタの容量値よりも大きくすることが容易且つ確実
になる。
パシタよりなる直列回路における読み出し電圧が印加さ
れる側に相対的に近い位置に配置された強誘電体キャパ
シタの容量値を、直列回路における読み出し電圧が印加
される側から相対的に遠い位置に配置された強誘電体キ
ャパシタの容量値よりも大きくすることが容易且つ確実
になる。
【００４２】本発明に係る半導体記憶装置において、直
列回路の一端側に相対的に近い位置に配置された強誘電
体キャパシタの強誘電体膜の厚さは、直列回路の一端側
から相対的に遠い位置に配置された強誘電体キャパシタ
の強誘電体膜の厚さよりも小さいことが好ましい。
列回路の一端側に相対的に近い位置に配置された強誘電
体キャパシタの強誘電体膜の厚さは、直列回路の一端側
から相対的に遠い位置に配置された強誘電体キャパシタ
の強誘電体膜の厚さよりも小さいことが好ましい。
【００４３】このようにすると、複数個の強誘電体キャ
パシタよりなる直列回路における読み出し電圧が印加さ
れる側に相対的に近い位置に配置された強誘電体キャパ
シタの容量値を、直列回路における読み出し電圧が印加
される側から相対的に遠い位置に配置された強誘電体キ
ャパシタの容量値よりも大きくすることが容易且つ確実
になる。
パシタよりなる直列回路における読み出し電圧が印加さ
れる側に相対的に近い位置に配置された強誘電体キャパ
シタの容量値を、直列回路における読み出し電圧が印加
される側から相対的に遠い位置に配置された強誘電体キ
ャパシタの容量値よりも大きくすることが容易且つ確実
になる。
【００４４】本発明に係る半導体記憶装置において、直
列回路の一端側に相対的に近い位置に配置された強誘電
体キャパシタの強誘電体膜に添加されている不純物の量
は、直列回路の一端側から相対的に遠い位置に配置され
た強誘電体キャパシタの強誘電体膜に添加されている不
純物の量よりも多いことが好ましい。
列回路の一端側に相対的に近い位置に配置された強誘電
体キャパシタの強誘電体膜に添加されている不純物の量
は、直列回路の一端側から相対的に遠い位置に配置され
た強誘電体キャパシタの強誘電体膜に添加されている不
純物の量よりも多いことが好ましい。
【００４５】このようにすると、複数個の強誘電体キャ
パシタよりなる直列回路における読み出し電圧が印加さ
れる側に相対的に近い位置に配置された強誘電体キャパ
シタの容量値を、直列回路における読み出し電圧が印加
される側から相対的に遠い位置に配置された強誘電体キ
ャパシタの容量値よりも大きくすることが容易且つ確実
になる。
パシタよりなる直列回路における読み出し電圧が印加さ
れる側に相対的に近い位置に配置された強誘電体キャパ
シタの容量値を、直列回路における読み出し電圧が印加
される側から相対的に遠い位置に配置された強誘電体キ
ャパシタの容量値よりも大きくすることが容易且つ確実
になる。
【００４６】本発明に係る半導体記憶装置において、セ
ット線に印加される読み出し電圧は、該読み出し電圧が
印加されたときに強誘電体キャパシタの２つの電極同士
の間に印加される電圧が該強誘電体キャパシタの抗電圧
以下になるような大きさに設定されていることが好まし
い。
ット線に印加される読み出し電圧は、該読み出し電圧が
印加されたときに強誘電体キャパシタの２つの電極同士
の間に印加される電圧が該強誘電体キャパシタの抗電圧
以下になるような大きさに設定されていることが好まし
い。
【００４７】このようにすると、強誘電体膜の分極の偏
位をデータの読み出し前の偏位に戻すことができるた
め、データの再書き込み動作が不要になるので、強誘電
体キャパシタのファティーグ特性を改善することができ
る。
位をデータの読み出し前の偏位に戻すことができるた
め、データの再書き込み動作が不要になるので、強誘電
体キャパシタのファティーグ特性を改善することができ
る。
【００４８】本発明に係る半導体記憶装置において、容
量性負荷は、ゲート電極が直列回路の他端側に接続され
た電界効果型トランジスタであることが好ましい。
量性負荷は、ゲート電極が直列回路の他端側に接続され
た電界効果型トランジスタであることが好ましい。
【００４９】このようにすると、電界効果型トランジス
タのドレイン領域とソース領域との間に流れる電流を検
出することにより、強誘電体膜の分極の偏位を確実に検
知することができる。
タのドレイン領域とソース領域との間に流れる電流を検
出することにより、強誘電体膜の分極の偏位を確実に検
知することができる。
【００５０】本発明に係る半導体記憶装置の駆動方法
は、それぞれが強誘電体膜の分極の偏位によってデータ
を記憶し、ビット線方向に連続に接続された複数個の強
誘電体キャパシタと、複数個の強誘電体キャパシタのそ
れぞれと並列に接続され、複数個の強誘電体キャパシタ
のうちから１つの強誘電体キャパシタを選択する複数個
の選択トランジスタと、連続に接続された複数個の強誘
電体キャパシタよりなる直列回路の一端側に接続され、
読み出し電圧が印加されるセット線と、直列回路の他端
側に接続され、複数個の強誘電体キャパシタのうち選択
された強誘電体キャパシタの強誘電体膜の分極の偏位を
検知する容量性負荷とを備え、複数の強誘電体キャパシ
タの各容量値が互いに等しく設定されている半導体記憶
装置の駆動方法を対象とし、直列回路の一端側に相対的
に近い位置に配置された強誘電体キャパシタに書き込ま
れているデータを読み出すときにセット線に印加される
読み出し電圧は、直列回路の一端側から相対的に遠い位
置に配置された強誘電体キャパシタに書き込まれている
データを読み出すときにセット線に印加される読み出し
電圧よりも小さく設定する。
は、それぞれが強誘電体膜の分極の偏位によってデータ
を記憶し、ビット線方向に連続に接続された複数個の強
誘電体キャパシタと、複数個の強誘電体キャパシタのそ
れぞれと並列に接続され、複数個の強誘電体キャパシタ
のうちから１つの強誘電体キャパシタを選択する複数個
の選択トランジスタと、連続に接続された複数個の強誘
電体キャパシタよりなる直列回路の一端側に接続され、
読み出し電圧が印加されるセット線と、直列回路の他端
側に接続され、複数個の強誘電体キャパシタのうち選択
された強誘電体キャパシタの強誘電体膜の分極の偏位を
検知する容量性負荷とを備え、複数の強誘電体キャパシ
タの各容量値が互いに等しく設定されている半導体記憶
装置の駆動方法を対象とし、直列回路の一端側に相対的
に近い位置に配置された強誘電体キャパシタに書き込ま
れているデータを読み出すときにセット線に印加される
読み出し電圧は、直列回路の一端側から相対的に遠い位
置に配置された強誘電体キャパシタに書き込まれている
データを読み出すときにセット線に印加される読み出し
電圧よりも小さく設定する。
【００５１】本発明に係る半導体記憶装置の駆動方法に
よると、複数個の強誘電体キャパシタよりなる直列回路
における読み出し電圧が印加される側に相対的に近い位
置に配置された強誘電体キャパシタのデータを読み出す
ときの読み出し電圧は、直列回路における読み出し電圧
が印加される側から相対的に遠い位置に配置された強誘
電体キャパシタのデータを読み出すときの読み出し電圧
よりも小さく設定されているため、強誘電体キャパシタ
と読み出しトランジスタとの間に存在する寄生容量値が
アドレス毎に異なっても、読み出し動作時に容量性負荷
に印加される電圧値の差が低減するので、強誘電体キャ
パシタの強誘電体膜の分極の偏位の検知が安定する。
よると、複数個の強誘電体キャパシタよりなる直列回路
における読み出し電圧が印加される側に相対的に近い位
置に配置された強誘電体キャパシタのデータを読み出す
ときの読み出し電圧は、直列回路における読み出し電圧
が印加される側から相対的に遠い位置に配置された強誘
電体キャパシタのデータを読み出すときの読み出し電圧
よりも小さく設定されているため、強誘電体キャパシタ
と読み出しトランジスタとの間に存在する寄生容量値が
アドレス毎に異なっても、読み出し動作時に容量性負荷
に印加される電圧値の差が低減するので、強誘電体キャ
パシタの強誘電体膜の分極の偏位の検知が安定する。
【００５２】本発明に係る半導体記憶装置の駆動方法に
おいて、読み出し電圧の大きさは、データを読み出そう
とする強誘電体キャパシタと容量性負荷との間に存在す
る寄生容量値と容量性負荷の容量値との和に反比例する
ように設定されていることが好ましい。例えば、一の強
誘電体キャパシタのデータを読み出すときの読み出し電
圧をＶRAとし、他の強誘電体キャパシタのデータを読み
出すときの読み出し電圧をＶRBとし、一の強誘電体キャ
パシタと容量性負荷との間に存在する寄生容量値をＱ2A
とし、他の強誘電体キャパシタと容量性負荷との間に存
在する寄生容量値をＱ2Bとし、容量性負荷の容量値をＱ
3 とすると、ＶRA／ＶRB＝（Ｑ2B＋Ｑ3）／（Ｑ2A＋Ｑ
3 ）の関係が成り立つように、ＶRA及びＶRBを設定する
ことが好ましい。
おいて、読み出し電圧の大きさは、データを読み出そう
とする強誘電体キャパシタと容量性負荷との間に存在す
る寄生容量値と容量性負荷の容量値との和に反比例する
ように設定されていることが好ましい。例えば、一の強
誘電体キャパシタのデータを読み出すときの読み出し電
圧をＶRAとし、他の強誘電体キャパシタのデータを読み
出すときの読み出し電圧をＶRBとし、一の強誘電体キャ
パシタと容量性負荷との間に存在する寄生容量値をＱ2A
とし、他の強誘電体キャパシタと容量性負荷との間に存
在する寄生容量値をＱ2Bとし、容量性負荷の容量値をＱ
3 とすると、ＶRA／ＶRB＝（Ｑ2B＋Ｑ3）／（Ｑ2A＋Ｑ
3 ）の関係が成り立つように、ＶRA及びＶRBを設定する
ことが好ましい。
【００５３】このようにすると、強誘電体キャパシタと
読み出しトランジスタとの間に存在する寄生容量値がア
ドレス毎に異なっても、読み出し動作時に容量性負荷に
印加される電圧値が等しくなるので、強誘電体キャパシ
タの強誘電体膜の分極の偏位の検知が極めて安定にな
る。
読み出しトランジスタとの間に存在する寄生容量値がア
ドレス毎に異なっても、読み出し動作時に容量性負荷に
印加される電圧値が等しくなるので、強誘電体キャパシ
タの強誘電体膜の分極の偏位の検知が極めて安定にな
る。
【００５４】本発明に係る半導体記憶装置の駆動方法に
おいて、セット線に印加される読み出し電圧は、該読み
出し電圧が印加されたときに強誘電体キャパシタの２つ
の電極同士の間に印加される電圧が該強誘電体キャパシ
タの抗電圧以下になるような大きさに設定されているこ
とが好ましい。
おいて、セット線に印加される読み出し電圧は、該読み
出し電圧が印加されたときに強誘電体キャパシタの２つ
の電極同士の間に印加される電圧が該強誘電体キャパシ
タの抗電圧以下になるような大きさに設定されているこ
とが好ましい。
【００５５】このようにすると、強誘電体膜の分極の偏
位をデータの読み出し前の偏位に戻すことができるた
め、データの再書き込み動作が不要になるので、強誘電
体キャパシタのファティーグ特性を改善することができ
る。
位をデータの読み出し前の偏位に戻すことができるた
め、データの再書き込み動作が不要になるので、強誘電
体キャパシタのファティーグ特性を改善することができ
る。
【００５６】本発明に係る半導体記憶装置の駆動方法に
おいて、容量性負荷は、ゲート電極が直列回路の他端側
に接続された電界効果型トランジスタであることが好ま
しい。
おいて、容量性負荷は、ゲート電極が直列回路の他端側
に接続された電界効果型トランジスタであることが好ま
しい。
【００５７】このようにすると、電界効果型トランジス
タのドレイン領域とソース領域との間に流れる電流を検
出することにより、強誘電体膜の分極の偏位を確実に検
知することができる。
タのドレイン領域とソース領域との間に流れる電流を検
出することにより、強誘電体膜の分極の偏位を確実に検
知することができる。
【００５８】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体記憶装置及びその駆動方
法について、図１〜図４を参照しながら説明する。
の第１の実施形態に係る半導体記憶装置及びその駆動方
法について、図１〜図４を参照しながら説明する。
【００５９】図１は、第１の実施形態に係る半導体記憶
装置を構成する１つのメモリセルブロックの等価回路を
示しており、複数個例えば４個の強誘電体キャパシタＣ
Ｆ１、ＣＦ２、ＣＦ３、ＣＦ４がビット線方向に直列に
接続されていると共に、各強誘電体キャパシタＣＦ１、
ＣＦ２、ＣＦ３、ＣＦ４にはセル選択トランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４がそれぞれ並列に接続されてお
り、各強誘電体キャパシタと各セル選択トランジスタと
によってメモリセルが構成されている。
装置を構成する１つのメモリセルブロックの等価回路を
示しており、複数個例えば４個の強誘電体キャパシタＣ
Ｆ１、ＣＦ２、ＣＦ３、ＣＦ４がビット線方向に直列に
接続されていると共に、各強誘電体キャパシタＣＦ１、
ＣＦ２、ＣＦ３、ＣＦ４にはセル選択トランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４がそれぞれ並列に接続されてお
り、各強誘電体キャパシタと各セル選択トランジスタと
によってメモリセルが構成されている。
【００６０】複数個の強誘電体キャパシタＣＦ１、ＣＦ
２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列
回路の上端側と、複数個のセル選択トランジスタＱ１、
Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回
路の上端側とは、ブロック選択電界効果型トランジスタ
（以下、単にブロック選択トランジスタと称する。）Ｑ
０を介してセット線ＳＥＴに接続されており、ブロック
選択トランジスタＱ０のゲート電極はブロック選択線Ｂ
Ｓに接続されている。
２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列
回路の上端側と、複数個のセル選択トランジスタＱ１、
Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回
路の上端側とは、ブロック選択電界効果型トランジスタ
（以下、単にブロック選択トランジスタと称する。）Ｑ
０を介してセット線ＳＥＴに接続されており、ブロック
選択トランジスタＱ０のゲート電極はブロック選択線Ｂ
Ｓに接続されている。
【００６１】複数個の強誘電体キャパシタＣＦ１、ＣＦ
２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列
回路の下端側と、複数個のセル選択トランジスタＱ１、
Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回
路の下端側とは書き込み電界効果型トランジスタ（以
下、単に書き込みトランジスタと称する。）Ｑ５を介し
てリセット線ＲＳＴに共通に接続されており、書き込み
トランジスタＱ５のゲート電極は書き込みトランジスタ
制御線ＲＥに接続されている。
２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列
回路の下端側と、複数個のセル選択トランジスタＱ１、
Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回
路の下端側とは書き込み電界効果型トランジスタ（以
下、単に書き込みトランジスタと称する。）Ｑ５を介し
てリセット線ＲＳＴに共通に接続されており、書き込み
トランジスタＱ５のゲート電極は書き込みトランジスタ
制御線ＲＥに接続されている。
【００６２】また、複数個の強誘電体キャパシタＣＦ
１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第
１の直列回路の下端側は、複数個の強誘電体キャパシタ
ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４のうち選択された強誘
電体キャパシタの強誘電体膜の分極の偏位を検知するこ
とによりデータを読み出す読み出しトランジスタＱ６の
ゲート電極に接続されている。読み出しトランジスタＱ
６のドレイン領域はビット線ＢＬに接続されていると共
に、読み出しトランジスタＱ６のソース領域はリセット
線ＲＳＴに接続されている。
１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第
１の直列回路の下端側は、複数個の強誘電体キャパシタ
ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４のうち選択された強誘
電体キャパシタの強誘電体膜の分極の偏位を検知するこ
とによりデータを読み出す読み出しトランジスタＱ６の
ゲート電極に接続されている。読み出しトランジスタＱ
６のドレイン領域はビット線ＢＬに接続されていると共
に、読み出しトランジスタＱ６のソース領域はリセット
線ＲＳＴに接続されている。
【００６３】第１行のメモリセルを構成するセル選択ト
ランジスタＱ１のゲート電極は第１のワード線ＷＬ１に
接続され、第２行のメモリセルを構成するセル選択トラ
ンジスタＱ２のゲート電極は第２のワード線ＷＬ２に接
続され、第３行のメモリセルを構成するセル選択トラン
ジスタＱ３のゲート電極は第３のワード線ＷＬ３に接続
され、第４行のメモリセルを構成するセル選択トランジ
スタＱ４のゲート電極は第４のワード線ＷＬ４に接続さ
れている。
ランジスタＱ１のゲート電極は第１のワード線ＷＬ１に
接続され、第２行のメモリセルを構成するセル選択トラ
ンジスタＱ２のゲート電極は第２のワード線ＷＬ２に接
続され、第３行のメモリセルを構成するセル選択トラン
ジスタＱ３のゲート電極は第３のワード線ＷＬ３に接続
され、第４行のメモリセルを構成するセル選択トランジ
スタＱ４のゲート電極は第４のワード線ＷＬ４に接続さ
れている。
【００６４】（データの書き込み動作）以下、第１の実
施形態に係る半導体記憶装置におけるデータの書き込み
動作について説明する。ここでは、第２行のメモリセル
を構成する強誘電体キャパシタＣＦ２にデータを書き込
む場合について説明する。
施形態に係る半導体記憶装置におけるデータの書き込み
動作について説明する。ここでは、第２行のメモリセル
を構成する強誘電体キャパシタＣＦ２にデータを書き込
む場合について説明する。
【００６５】まず、ブロック選択線ＢＳ、書き込みトラ
ンジスタ制御線ＲＥ、及び選択されないメモリセルを構
成するセル選択トランジスタＱ１、Ｑ３、Ｑ４の各ゲー
ト電極に接続されているワード線ＷＬ１、ＷＬ３、ＷＬ
４にハイ信号を印加して、ブロック選択トランジスタＱ
０、書き込みトランジスタＱ５及びセル選択トランジス
タＱ１、Ｑ３、Ｑ４をオン状態にする。このようにする
と、図１に示すメモリセルブロックの第２行のメモリセ
ルが選択される。
ンジスタ制御線ＲＥ、及び選択されないメモリセルを構
成するセル選択トランジスタＱ１、Ｑ３、Ｑ４の各ゲー
ト電極に接続されているワード線ＷＬ１、ＷＬ３、ＷＬ
４にハイ信号を印加して、ブロック選択トランジスタＱ
０、書き込みトランジスタＱ５及びセル選択トランジス
タＱ１、Ｑ３、Ｑ４をオン状態にする。このようにする
と、図１に示すメモリセルブロックの第２行のメモリセ
ルが選択される。
【００６６】次に、データ”１”を書き込む場合には、
セット線ＳＥＴにハイ信号を印加すると共にリセット線
ＲＳＴにロー信号を印加する一方、データ”０”を書き
込む場合には、セット線ＳＥＴにロー信号を印加すると
共にリセット線ＲＳＴにハイ信号を印加する。
セット線ＳＥＴにハイ信号を印加すると共にリセット線
ＲＳＴにロー信号を印加する一方、データ”０”を書き
込む場合には、セット線ＳＥＴにロー信号を印加すると
共にリセット線ＲＳＴにハイ信号を印加する。
【００６７】このようにすると、セット線ＳＥＴに印加
された信号が強誘電体キャパシタＣＦ２の上電極に印加
されると共に、リセット線ＲＳＴに印加された信号が強
誘電体キャパシタＣＦ２の下電極に印加される。このた
め、データ”１”を書き込む場合には強誘電体キャパシ
タＣＦ２の強誘電体膜の分極は下向きになる一方、デー
タ”０”を書き込む場合には強誘電体キャパシタＣＦ２
の強誘電体膜の分極は上向きになる。
された信号が強誘電体キャパシタＣＦ２の上電極に印加
されると共に、リセット線ＲＳＴに印加された信号が強
誘電体キャパシタＣＦ２の下電極に印加される。このた
め、データ”１”を書き込む場合には強誘電体キャパシ
タＣＦ２の強誘電体膜の分極は下向きになる一方、デー
タ”０”を書き込む場合には強誘電体キャパシタＣＦ２
の強誘電体膜の分極は上向きになる。
【００６８】書き込み動作が完了すると、すべての信号
線の電位をロー電位に設定した後、選択されたメモリセ
ルを構成するセル選択トランジスタＱ２のゲート電極に
接続されているワード線ＷＬ２にハイ信号を印加する。
線の電位をロー電位に設定した後、選択されたメモリセ
ルを構成するセル選択トランジスタＱ２のゲート電極に
接続されているワード線ＷＬ２にハイ信号を印加する。
【００６９】このようにすると、セル選択トランジスタ
Ｑ２がオン状態になって、強誘電体キャパシタＣＦ２の
上電極と下電極とが導通するので、上電極と下電極との
間の電位差が零になる。
Ｑ２がオン状態になって、強誘電体キャパシタＣＦ２の
上電極と下電極とが導通するので、上電極と下電極との
間の電位差が零になる。
【００７０】その後、ワード線ＷＬ２の電位をロー電位
に復帰させる。このようにすると、電源がオフになって
も、強誘電体キャパシタＣＦ２の強誘電体膜の分極の方
向は保持されるので、強誘電体キャパシタＣＦ２に書き
込まれているデータは保持される。
に復帰させる。このようにすると、電源がオフになって
も、強誘電体キャパシタＣＦ２の強誘電体膜の分極の方
向は保持されるので、強誘電体キャパシタＣＦ２に書き
込まれているデータは保持される。
【００７１】（データの読み出し動作）次に、第２行の
メモリセルを構成する強誘電体キャパシタＣＦ２からデ
ータを読み出す動作について説明する。
メモリセルを構成する強誘電体キャパシタＣＦ２からデ
ータを読み出す動作について説明する。
【００７２】まず、ブロック選択線ＢＳ、及び選択され
ないメモリセルを構成するセル選択トランジスタＱ１、
Ｑ３、Ｑ４の各ゲート電極に接続されているワード線Ｗ
Ｌ１、ＷＬ３、ＷＬ４にハイ信号を印加して、ブロック
選択トランジスタＱ０及びセル選択トランジスタＱ１、
Ｑ３、Ｑ４をオン状態にする。このようにすると、セッ
ト線ＳＥＴと強誘電体キャパシタＣＦ２の上電極とが接
続されると共に、強誘電体キャパシタＣＦ２の下電極と
読み出しトランジスタＱ６のゲート電極とが接続され
る。
ないメモリセルを構成するセル選択トランジスタＱ１、
Ｑ３、Ｑ４の各ゲート電極に接続されているワード線Ｗ
Ｌ１、ＷＬ３、ＷＬ４にハイ信号を印加して、ブロック
選択トランジスタＱ０及びセル選択トランジスタＱ１、
Ｑ３、Ｑ４をオン状態にする。このようにすると、セッ
ト線ＳＥＴと強誘電体キャパシタＣＦ２の上電極とが接
続されると共に、強誘電体キャパシタＣＦ２の下電極と
読み出しトランジスタＱ６のゲート電極とが接続され
る。
【００７３】次に、セット線ＳＥＴに読み出し電圧（例
えば２Ｖ）を印加すると、読み出しトランジスタＱ６の
ゲート電極には、読み出し電圧が強誘電体キャパシタＣ
Ｆ２の容量値と読み出しトランジスタＱ６のゲート容量
値との容量比で分割されてなる電圧が印加される。
えば２Ｖ）を印加すると、読み出しトランジスタＱ６の
ゲート電極には、読み出し電圧が強誘電体キャパシタＣ
Ｆ２の容量値と読み出しトランジスタＱ６のゲート容量
値との容量比で分割されてなる電圧が印加される。
【００７４】強誘電体キャパシタＣＦ２にデータ”１”
が保存されている場合とデータ”０”が保存されている
場合とでは、強誘電体キャパシタＣＦ２の強誘電体膜の
分極の方向が異なるため、ヒステリシス線の形状が異な
るので、読み出しトランジスタＱ６のゲート電極に印加
される電圧の大きさが異なる。従って、保存されている
データによって、読み出しトランジスタＱ６のゲート電
位が異なる。
が保存されている場合とデータ”０”が保存されている
場合とでは、強誘電体キャパシタＣＦ２の強誘電体膜の
分極の方向が異なるため、ヒステリシス線の形状が異な
るので、読み出しトランジスタＱ６のゲート電極に印加
される電圧の大きさが異なる。従って、保存されている
データによって、読み出しトランジスタＱ６のゲート電
位が異なる。
【００７５】この状態で、ビット線ＢＬとリセット線Ｒ
ＳＴとの間に電圧を印加すると、読み出しトランジスタ
Ｑ６のゲート電位に応じた電流が読み出しトランジスタ
Ｑ６のドレイン領域とソース領域とに間に流れるので、
この電流に基づいて、ビット線ＢＬに接続された抵抗性
負荷に発生する電圧変化を検知すると、強誘電体キャパ
シタＣＦ２に保存されているデータを読み出すことがで
きる。
ＳＴとの間に電圧を印加すると、読み出しトランジスタ
Ｑ６のゲート電位に応じた電流が読み出しトランジスタ
Ｑ６のドレイン領域とソース領域とに間に流れるので、
この電流に基づいて、ビット線ＢＬに接続された抵抗性
負荷に発生する電圧変化を検知すると、強誘電体キャパ
シタＣＦ２に保存されているデータを読み出すことがで
きる。
【００７６】データの読み出し動作が完了すると、すべ
ての信号線の電位をロー電位に設定した後、選択された
メモリセルを構成するセル選択トランジスタＱ２のゲー
ト電極に接続されているワード線ＷＬ２にハイ信号を印
加する。
ての信号線の電位をロー電位に設定した後、選択された
メモリセルを構成するセル選択トランジスタＱ２のゲー
ト電極に接続されているワード線ＷＬ２にハイ信号を印
加する。
【００７７】読み出し動作中においては、強誘電体キャ
パシタＣＦ２及びセル選択トランジスタＱ２のリーク電
流により、フローティングノードである読み出しトラン
ジスタＱ６のゲート電位が変動しているが、この動作に
よってフローティングノード電位がリセットされる。
パシタＣＦ２及びセル選択トランジスタＱ２のリーク電
流により、フローティングノードである読み出しトラン
ジスタＱ６のゲート電位が変動しているが、この動作に
よってフローティングノード電位がリセットされる。
【００７８】図２は、第１の実施形態に係る半導体記憶
装置の平面構造を示しており、図２に示す半導体記憶装
置は、電界効果型トランジスタと強誘電体キャパシタと
をローカル配線で接続した、いわゆるプレーナ構造を有
しており、ローカル配線は２層構造のメタル配線により
実現されている。尚、図２における強誘電体キャパシタ
ＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａは、図１にお
ける強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ
４とそれぞれ対応する。
装置の平面構造を示しており、図２に示す半導体記憶装
置は、電界効果型トランジスタと強誘電体キャパシタと
をローカル配線で接続した、いわゆるプレーナ構造を有
しており、ローカル配線は２層構造のメタル配線により
実現されている。尚、図２における強誘電体キャパシタ
ＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａは、図１にお
ける強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ
４とそれぞれ対応する。
【００７９】第１の実施形態に係る半導体記憶装置の特
徴として、複数個の強誘電体キャパシタＣＦ１Ａ、ＣＦ
２Ａ、ＣＦ３Ａ、ＣＦ４Ａが直列に接続されてなる第１
の直列回路の上端側に相対的に近い位置に配置された強
誘電体キャパシタの容量値は、第１の直列回路の上端側
から相対的に遠い位置に配置された強誘電体キャパシタ
の容量値よりも大きくなるように設定されている。つま
り、第１行の強誘電体キャパシタＣＦ１Ａの容量値は第
２行の強誘電体キャパシタＣＦ２Ａの容量値よりも大き
く、第２行の強誘電体キャパシタＣＦ２Ａの容量値は第
３行の強誘電体キャパシタＣＦ３Ａの容量値よりも大き
く、第３行の強誘電体キャパシタＣＦ３Ａの容量値は第
４行の強誘電体キャパシタＣＦ４Ａの容量値よりも大き
い。
徴として、複数個の強誘電体キャパシタＣＦ１Ａ、ＣＦ
２Ａ、ＣＦ３Ａ、ＣＦ４Ａが直列に接続されてなる第１
の直列回路の上端側に相対的に近い位置に配置された強
誘電体キャパシタの容量値は、第１の直列回路の上端側
から相対的に遠い位置に配置された強誘電体キャパシタ
の容量値よりも大きくなるように設定されている。つま
り、第１行の強誘電体キャパシタＣＦ１Ａの容量値は第
２行の強誘電体キャパシタＣＦ２Ａの容量値よりも大き
く、第２行の強誘電体キャパシタＣＦ２Ａの容量値は第
３行の強誘電体キャパシタＣＦ３Ａの容量値よりも大き
く、第３行の強誘電体キャパシタＣＦ３Ａの容量値は第
４行の強誘電体キャパシタＣＦ４Ａの容量値よりも大き
い。
【００８０】図２において、セット線ＳＥＴ及びリセッ
ト線ＲＳＴは上層のメタル配線よりなり、ブロック選択
線ＢＳ及びビット線ＢＬは下層のメタル配線よりなる。
ト線ＲＳＴは上層のメタル配線よりなり、ブロック選択
線ＢＳ及びビット線ＢＬは下層のメタル配線よりなる。
【００８１】図２において、１０ａ、１０ｂ、１０ｃは
活性領域であり、１１ａはブロック選択線ＢＳに接続さ
れたブロック選択トランジスタＱ０のポリシリコンゲー
トであり、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａは
ワード線であると共にセル選択トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４のポリシリコンゲートであり、ＲＥａは
書き込みトランジスタ制御線であると共に書き込みトラ
ンジスタＱ５のポリシリコンゲートであり、１１ｂは読
み出しトランジスタのポリシリコンゲートである。
活性領域であり、１１ａはブロック選択線ＢＳに接続さ
れたブロック選択トランジスタＱ０のポリシリコンゲー
トであり、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａは
ワード線であると共にセル選択トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４のポリシリコンゲートであり、ＲＥａは
書き込みトランジスタ制御線であると共に書き込みトラ
ンジスタＱ５のポリシリコンゲートであり、１１ｂは読
み出しトランジスタのポリシリコンゲートである。
【００８２】図２において、１２ａは強誘電体キャパシ
タＣＦ１Ａ、ＣＦ２Ａの下電極であり、１２ｂは強誘電
体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極であり、１３
ａ、１３ｂ、１３ｃ、１３ｄは強誘電体キャパシタＣＦ
１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの各上電極であ
る。従って、下電極１２ａと上電極１３ａとの重なり領
域が強誘電体キャパシタＣＦ１Ａであり、下電極１２ａ
と上電極１３ｂとの重なり領域が強誘電体キャパシタＣ
Ｆ２Ａであり、下電極１２ｂと上電極１３ｃとの重なり
領域が強誘電体キャパシタＣＦ３Ａであり、下電極１２
ｂと上電極１３ｄとの重なり領域が強誘電体キャパシタ
ＣＦ４Ａである。また、図２において、１４ａ、１４
ｂ、１４ｃ、１４ｄは上電極１３ａ、１３ｂ、１３ｃ、
１３ｄのコンタクトであり、１５ａ、１５ｂは下電極１
２ａ、１２ｂのコンタクトである。
タＣＦ１Ａ、ＣＦ２Ａの下電極であり、１２ｂは強誘電
体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極であり、１３
ａ、１３ｂ、１３ｃ、１３ｄは強誘電体キャパシタＣＦ
１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの各上電極であ
る。従って、下電極１２ａと上電極１３ａとの重なり領
域が強誘電体キャパシタＣＦ１Ａであり、下電極１２ａ
と上電極１３ｂとの重なり領域が強誘電体キャパシタＣ
Ｆ２Ａであり、下電極１２ｂと上電極１３ｃとの重なり
領域が強誘電体キャパシタＣＦ３Ａであり、下電極１２
ｂと上電極１３ｄとの重なり領域が強誘電体キャパシタ
ＣＦ４Ａである。また、図２において、１４ａ、１４
ｂ、１４ｃ、１４ｄは上電極１３ａ、１３ｂ、１３ｃ、
１３ｄのコンタクトであり、１５ａ、１５ｂは下電極１
２ａ、１２ｂのコンタクトである。
【００８３】図２において、活性領域１０ａ、１０ｂ、
１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１ａ、
ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと重な
っている領域がゲートであり、活性領域１０ａ、１０
ｂ、１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１
ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと
重なっていない領域がソース領域又はドレイン領域であ
る。
１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１ａ、
ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと重な
っている領域がゲートであり、活性領域１０ａ、１０
ｂ、１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１
ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと
重なっていない領域がソース領域又はドレイン領域であ
る。
【００８４】図２に示すように、ブロック選択トランジ
スタＱ０のソース領域はコンタクトホール１７ａ、下層
のメタル配線１６ａ及びヴィアホール１８ａを介してセ
ット線ＳＥＴに接続され、ポリシリコンゲート１１ａは
コンタクトホール１７ｂを介してブロック選択線ＢＳに
接続されている。また、強誘電体キャパシタＣＦ１Ａの
上電極１３ａとセル選択トランジスタＱ１の活性領域１
０ａとは下層のメタル配線１６ｂを介して接続され、強
誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極１２ａと
セル選択トランジスタＱ１、Ｑ２の活性領域１０ａとは
下層のメタル配線１６ｃを介して接続され、強誘電体キ
ャパシタＣＦ２Ａの上電極１３ｂとセル選択トランジス
タＱ２の活性領域１０ａとは下層のメタル配線１６ｄを
介して接続され、強誘電体キャパシタＣＦ３Ａの上電極
１３ｃとセル選択トランジスタＱ３の活性領域１０ｂと
は下層のメタル配線１６ｅを介して接続され、強誘電体
キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極１２ｂとセル選
択トランジスタＱ３、Ｑ４の活性領域１０ｂとは下層の
メタル配線１６ｆを介して接続され、強誘電体キャパシ
タＣＦ４Ａの上電極１３ｄと、書き込みトランジスタＱ
５の活性領域１０ｂ及び読み出しトランジスタＱ６のポ
リシリコンゲート１１ｂとは下層のメタル配線１６ｇを
介して接続され、リセット線ＲＳＴと書き込みトランジ
スタＱ５の活性領域１０ｂとは下層のメタル配線１６ｈ
を介して接続され、リセット線ＲＳＴと読み出しトラン
ジスタＱ６の活性領域１０ｃとは下層のメタル配線１６
ｉを介して接続されている。
スタＱ０のソース領域はコンタクトホール１７ａ、下層
のメタル配線１６ａ及びヴィアホール１８ａを介してセ
ット線ＳＥＴに接続され、ポリシリコンゲート１１ａは
コンタクトホール１７ｂを介してブロック選択線ＢＳに
接続されている。また、強誘電体キャパシタＣＦ１Ａの
上電極１３ａとセル選択トランジスタＱ１の活性領域１
０ａとは下層のメタル配線１６ｂを介して接続され、強
誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極１２ａと
セル選択トランジスタＱ１、Ｑ２の活性領域１０ａとは
下層のメタル配線１６ｃを介して接続され、強誘電体キ
ャパシタＣＦ２Ａの上電極１３ｂとセル選択トランジス
タＱ２の活性領域１０ａとは下層のメタル配線１６ｄを
介して接続され、強誘電体キャパシタＣＦ３Ａの上電極
１３ｃとセル選択トランジスタＱ３の活性領域１０ｂと
は下層のメタル配線１６ｅを介して接続され、強誘電体
キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極１２ｂとセル選
択トランジスタＱ３、Ｑ４の活性領域１０ｂとは下層の
メタル配線１６ｆを介して接続され、強誘電体キャパシ
タＣＦ４Ａの上電極１３ｄと、書き込みトランジスタＱ
５の活性領域１０ｂ及び読み出しトランジスタＱ６のポ
リシリコンゲート１１ｂとは下層のメタル配線１６ｇを
介して接続され、リセット線ＲＳＴと書き込みトランジ
スタＱ５の活性領域１０ｂとは下層のメタル配線１６ｈ
を介して接続され、リセット線ＲＳＴと読み出しトラン
ジスタＱ６の活性領域１０ｃとは下層のメタル配線１６
ｉを介して接続されている。
【００８５】図２に示す半導体記憶装置においては、ブ
ロック選択トランジスタＱ０、セル選択トランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５の
各ゲート幅は２．２μｍに設定され、各ゲート長は０．
８μｍに設定され、読み出しトランジスタＱ６のゲート
幅は２４．０μｍに設定され、ゲート長は３．０μｍに
設定されている。各トランジスタＱ０、Ｑ１、Ｑ２、Ｑ
３、Ｑ４、Ｑ５、Ｑ６のゲート絶縁膜は、１５ｎｍの厚
さを有する二酸化シリコン膜よりなり、その比誘電率は
３．９である。
ロック選択トランジスタＱ０、セル選択トランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５の
各ゲート幅は２．２μｍに設定され、各ゲート長は０．
８μｍに設定され、読み出しトランジスタＱ６のゲート
幅は２４．０μｍに設定され、ゲート長は３．０μｍに
設定されている。各トランジスタＱ０、Ｑ１、Ｑ２、Ｑ
３、Ｑ４、Ｑ５、Ｑ６のゲート絶縁膜は、１５ｎｍの厚
さを有する二酸化シリコン膜よりなり、その比誘電率は
３．９である。
【００８６】従って、ブロック選択トランジスタＱ０、
セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き
込みトランジスタＱ５のゲート容量値は４ｆＦ（フェム
トファラッド）と見積もられ、読み出しトランジスタＱ
６のゲート容量値は１６６ｆＦと見積もられる。
セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き
込みトランジスタＱ５のゲート容量値は４ｆＦ（フェム
トファラッド）と見積もられ、読み出しトランジスタＱ
６のゲート容量値は１６６ｆＦと見積もられる。
【００８７】また、ブロック選択トランジスタＱ０、セ
ル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込
みトランジスタＱ５においては、ソース領域及びドレイ
ン領域となる高濃度不純物層の面積は５．３μｍ2 であ
り、基板との接合容量等からなる寄生容量値は５ｆＦで
ある。これらの寄生容量値を考慮して、強誘電体キャパ
シタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａのサイズ
が決定される。
ル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込
みトランジスタＱ５においては、ソース領域及びドレイ
ン領域となる高濃度不純物層の面積は５．３μｍ2 であ
り、基板との接合容量等からなる寄生容量値は５ｆＦで
ある。これらの寄生容量値を考慮して、強誘電体キャパ
シタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａのサイズ
が決定される。
【００８８】図２に示すように、第１行の強誘電体キャ
パシタＣＦ１Ａの上電極１３ａの面積は第２行の強誘電
体キャパシタＣＦ２Ａの上電極１３ｂの面積よりも大き
く、第２行の強誘電体キャパシタＣＦ２Ａの上電極１３
ｂの面積は第３行の強誘電体キャパシタＣＦ３Ａの上電
極１３ｃの面積よりも大きく、第３行の強誘電体キャパ
シタＣＦ３Ａの上電極１３ｃの面積は第４行の強誘電体
キャパシタＣＦ４Ａの上電極１３ｄの面積よりも大き
く、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３
ｄの面積は２５μｍ2 に設定されている。また、上電極
１３ａ、１３ｂ、１３ｃ、１３ｄの各面積は、各強誘電
体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａ
と読み出しトランジスタＱ６との間に存在する寄生容量
値に基づき決定される。
パシタＣＦ１Ａの上電極１３ａの面積は第２行の強誘電
体キャパシタＣＦ２Ａの上電極１３ｂの面積よりも大き
く、第２行の強誘電体キャパシタＣＦ２Ａの上電極１３
ｂの面積は第３行の強誘電体キャパシタＣＦ３Ａの上電
極１３ｃの面積よりも大きく、第３行の強誘電体キャパ
シタＣＦ３Ａの上電極１３ｃの面積は第４行の強誘電体
キャパシタＣＦ４Ａの上電極１３ｄの面積よりも大き
く、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３
ｄの面積は２５μｍ2 に設定されている。また、上電極
１３ａ、１３ｂ、１３ｃ、１３ｄの各面積は、各強誘電
体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａ
と読み出しトランジスタＱ６との間に存在する寄生容量
値に基づき決定される。
【００８９】電荷が第３行の強誘電体キャパシタＣＦ３
Ａの下電極１２ｂから読み出しトランジスタＱ６のゲー
ト電極に移動する経路には、セル選択トランジスタＱ４
及び書き込みトランジスタＱ５の２つのジャンクション
容量（２つのソース・ドレイン間容量：５ｆＦ×２）
と、セル選択トランジスタＱ４のゲート容量（４ｆＦ）
と、セル選択トランジスタＱ３及び書き込みトランジス
タＱ５における、２つのフリンジ電界容量（０．５ｆＦ
×２）及びオーバーラップ容量（１ｆＦ×２）とが存在
する。尚、配線容量は小さいので無視することができ
る。従って、第３行の強誘電体キャパシタＣＦ３Ａと読
み出しトランジスタＱ６のゲート電極との間に存在する
寄生容量値は１７ｆＦである。また、読み出しトランジ
スタＱ６のゲート容量値は１６６ｆＦである。
Ａの下電極１２ｂから読み出しトランジスタＱ６のゲー
ト電極に移動する経路には、セル選択トランジスタＱ４
及び書き込みトランジスタＱ５の２つのジャンクション
容量（２つのソース・ドレイン間容量：５ｆＦ×２）
と、セル選択トランジスタＱ４のゲート容量（４ｆＦ）
と、セル選択トランジスタＱ３及び書き込みトランジス
タＱ５における、２つのフリンジ電界容量（０．５ｆＦ
×２）及びオーバーラップ容量（１ｆＦ×２）とが存在
する。尚、配線容量は小さいので無視することができ
る。従って、第３行の強誘電体キャパシタＣＦ３Ａと読
み出しトランジスタＱ６のゲート電極との間に存在する
寄生容量値は１７ｆＦである。また、読み出しトランジ
スタＱ６のゲート容量値は１６６ｆＦである。
【００９０】従って、第３行の強誘電体キャパシタＣＦ
３Ａの上電極１３ｃの面積は、第４行の強誘電体キャパ
シタＣＦ４Ａの上電極１３ｄの面積（２５μｍ2 ）×
（１＋１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝２７．
３μｍ2 に設定する。
３Ａの上電極１３ｃの面積は、第４行の強誘電体キャパ
シタＣＦ４Ａの上電極１３ｄの面積（２５μｍ2 ）×
（１＋１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝２７．
３μｍ2 に設定する。
【００９１】同様にして、第２行の強誘電体キャパシタ
ＣＦ２Ａの面積は、第４行の強誘電体キャパシタＣＦ４
Ａの上電極１３ｄの面積（２５μｍ2 ）×（１＋３１ｆ
Ｆ／（１６６ｆＦ＋３１ｆＦ））＝２８．９μｍ2 に設
定し、第１行の強誘電体キャパシタＣＦ１Ａの面積は、
第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの
面積（２５μｍ2 ）×（１＋４４ｆＦ／（１６６ｆＦ＋
４４ｆＦ））＝３０．２μｍ2 に設定する。
ＣＦ２Ａの面積は、第４行の強誘電体キャパシタＣＦ４
Ａの上電極１３ｄの面積（２５μｍ2 ）×（１＋３１ｆ
Ｆ／（１６６ｆＦ＋３１ｆＦ））＝２８．９μｍ2 に設
定し、第１行の強誘電体キャパシタＣＦ１Ａの面積は、
第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの
面積（２５μｍ2 ）×（１＋４４ｆＦ／（１６６ｆＦ＋
４４ｆＦ））＝３０．２μｍ2 に設定する。
【００９２】以下、データ”１”を読み出すときの動作
について、図３及び図４に示すヒステリシス線及び負荷
容量線を用いて説明する。尚、図３は第１の実施形態の
場合（上電極の面積が異なる場合）を示し、図４は従来
の場合（上電極の面積が等しい場合）を示している。ま
た、図３及び図４においては、アドレス毎の動作点の差
異が分かるように、すべてのアドレスの負荷容量線を描
いている。
について、図３及び図４に示すヒステリシス線及び負荷
容量線を用いて説明する。尚、図３は第１の実施形態の
場合（上電極の面積が異なる場合）を示し、図４は従来
の場合（上電極の面積が等しい場合）を示している。ま
た、図３及び図４においては、アドレス毎の動作点の差
異が分かるように、すべてのアドレスの負荷容量線を描
いている。
【００９３】図４において、Ａは飽和ヒステリシスルー
プを示し、Ｂ１、Ｂ２、Ｂ３、Ｂ４は強誘電体キャパシ
タＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に保存されたデータ
を読み出すときの容量負荷線を示し、Ｃは強誘電体キャ
パシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に正電圧を印加
したときに保持動作点ａを出発点として描くヒステリシ
ス線を示し、ｂ１、ｂ２、ｂ３、ｂ４は読み出し動作点
を示し、ｃは読み出し動作時にブロック選択線ＢＳに印
加される読み出し電圧を示す。読み出し動作点ｂ１、ｂ
２、ｂ３、ｂ４と保持動作点ａとの電位差は強誘電体キ
ャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の両電極間に
発生する電位差であり、読み出し電圧ｄと読み出し動作
点ｂ１、ｂ２、ｂ３、ｂ４との電位差は、強誘電体キャ
パシタＣＦ４、ＣＦ３、ＣＦ２、ＣＦ１にアクセスした
ときに読み出しトランジスタＱ６のゲート電極に発生す
る電圧である。
プを示し、Ｂ１、Ｂ２、Ｂ３、Ｂ４は強誘電体キャパシ
タＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に保存されたデータ
を読み出すときの容量負荷線を示し、Ｃは強誘電体キャ
パシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に正電圧を印加
したときに保持動作点ａを出発点として描くヒステリシ
ス線を示し、ｂ１、ｂ２、ｂ３、ｂ４は読み出し動作点
を示し、ｃは読み出し動作時にブロック選択線ＢＳに印
加される読み出し電圧を示す。読み出し動作点ｂ１、ｂ
２、ｂ３、ｂ４と保持動作点ａとの電位差は強誘電体キ
ャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の両電極間に
発生する電位差であり、読み出し電圧ｄと読み出し動作
点ｂ１、ｂ２、ｂ３、ｂ４との電位差は、強誘電体キャ
パシタＣＦ４、ＣＦ３、ＣＦ２、ＣＦ１にアクセスした
ときに読み出しトランジスタＱ６のゲート電極に発生す
る電圧である。
【００９４】強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ
３、ＣＦ４のアドレスによって容量負荷線Ｂ１、Ｂ２、
Ｂ３、Ｂ４が異なる理由は、読み出しトランジスタＱ６
のゲート容量値は等しいが、寄生容量値が異なるためで
ある。このため、ヒステリシス線Ｃと容量負荷線Ｂ１、
Ｂ２、Ｂ３、Ｂ４との交点で決まる読み出し動作点ｂ
１、ｂ２、ｂ３、ｂ４はアドレス毎に異なり、これによ
って、読み出しトランジスタＱ６のドレイン電流がばら
つくこととなる。
３、ＣＦ４のアドレスによって容量負荷線Ｂ１、Ｂ２、
Ｂ３、Ｂ４が異なる理由は、読み出しトランジスタＱ６
のゲート容量値は等しいが、寄生容量値が異なるためで
ある。このため、ヒステリシス線Ｃと容量負荷線Ｂ１、
Ｂ２、Ｂ３、Ｂ４との交点で決まる読み出し動作点ｂ
１、ｂ２、ｂ３、ｂ４はアドレス毎に異なり、これによ
って、読み出しトランジスタＱ６のドレイン電流がばら
つくこととなる。
【００９５】図３において、ｅ１、ｅ２、ｅ３、ｅ４は
強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、Ｃ
Ｆ４Ａの保持動作点であり、Ｅ１、Ｅ２、Ｅ３、Ｅ４は
強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、Ｃ
Ｆ４Ａに正電圧を印加したときに保持動作点ｅ１、ｅ
２、ｅ３、ｅ４を出発点として描くヒステリシス線を示
し、Ｆ１、Ｆ２、Ｆ３、Ｆ４は強誘電体キャパシタＣＦ
１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの容量負荷線を示
し、ｆ１、ｆ２、ｆ３、ｆ４は強誘電体キャパシタＣＦ
１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し電圧を
示し、ｇ１、ｇ２、ｇ３、ｇ４は強誘電体キャパシタＣ
Ｆ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し動作
点を示している。
強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、Ｃ
Ｆ４Ａの保持動作点であり、Ｅ１、Ｅ２、Ｅ３、Ｅ４は
強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、Ｃ
Ｆ４Ａに正電圧を印加したときに保持動作点ｅ１、ｅ
２、ｅ３、ｅ４を出発点として描くヒステリシス線を示
し、Ｆ１、Ｆ２、Ｆ３、Ｆ４は強誘電体キャパシタＣＦ
１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの容量負荷線を示
し、ｆ１、ｆ２、ｆ３、ｆ４は強誘電体キャパシタＣＦ
１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し電圧を
示し、ｇ１、ｇ２、ｇ３、ｇ４は強誘電体キャパシタＣ
Ｆ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し動作
点を示している。
【００９６】ここで、読み出し動作点ｇ１、ｇ２、ｇ
３、ｇ４と保持動作点ｅ１、ｅ２、ｅ３、ｅ４との間の
電位差が強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ
３Ａ、ＣＦ４Ａの両電極間に発生する電位差であり、読
み出し電圧ｆ１、ｆ２、ｆ３、ｆ４と読み出し動作点ｇ
１、ｇ２、ｇ３、ｇ４との間の電位差が強誘電体キャパ
シタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに保持さ
れているデータ”１”を読み出したときに読み出しトラ
ンジスタＱ６のゲート電極に発生する電圧である。
３、ｇ４と保持動作点ｅ１、ｅ２、ｅ３、ｅ４との間の
電位差が強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ
３Ａ、ＣＦ４Ａの両電極間に発生する電位差であり、読
み出し電圧ｆ１、ｆ２、ｆ３、ｆ４と読み出し動作点ｇ
１、ｇ２、ｇ３、ｇ４との間の電位差が強誘電体キャパ
シタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに保持さ
れているデータ”１”を読み出したときに読み出しトラ
ンジスタＱ６のゲート電極に発生する電圧である。
【００９７】容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４の傾き
は、読み出しトランジスタＱ６のゲート容量値と、寄生
容量値との和であって、強誘電体キャパシタＣＦ４Ａ、
ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順に大きくなる。ま
た、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３
Ａ、ＣＦ４Ａの強誘電体膜の分極値は上電極１３ａ、１
３ｂ、１３ｃ、１３ｄの面積に比例する。
は、読み出しトランジスタＱ６のゲート容量値と、寄生
容量値との和であって、強誘電体キャパシタＣＦ４Ａ、
ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順に大きくなる。ま
た、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３
Ａ、ＣＦ４Ａの強誘電体膜の分極値は上電極１３ａ、１
３ｂ、１３ｃ、１３ｄの面積に比例する。
【００９８】従って、第１の実施形態においては、上電
極１３ａ、１３ｂ、１３ｃ、１３ｄの面積が強誘電体キ
ャパシタＣＦ４Ａ、ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順
に大きくなっているため、強誘電体膜の分極値（保持動
作点）も、ｅ４、ｅ３、ｅ２、ｅ１の順に大きくなって
いる。
極１３ａ、１３ｂ、１３ｃ、１３ｄの面積が強誘電体キ
ャパシタＣＦ４Ａ、ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順
に大きくなっているため、強誘電体膜の分極値（保持動
作点）も、ｅ４、ｅ３、ｅ２、ｅ１の順に大きくなって
いる。
【００９９】また、保持動作点ｅ１、ｅ２、ｅ３、ｅ４
にある強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３
Ａ、ＣＦ４Ａに正電圧を印加したときのヒステリシス線
Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも、上電極１３ａ、１３
ｂ、１３ｃ、１３ｄの面積に比例するので、ヒステリシ
ス線の傾きは、Ｅ４、Ｅ３、Ｅ２、Ｅ１の順に大きくな
る。尚、読み出し電圧ｆ１、ｆ２、ｆ３、ｆ４は、各ア
ドレスに対して共通であるから、互いに等しい。
にある強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３
Ａ、ＣＦ４Ａに正電圧を印加したときのヒステリシス線
Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも、上電極１３ａ、１３
ｂ、１３ｃ、１３ｄの面積に比例するので、ヒステリシ
ス線の傾きは、Ｅ４、Ｅ３、Ｅ２、Ｅ１の順に大きくな
る。尚、読み出し電圧ｆ１、ｆ２、ｆ３、ｆ４は、各ア
ドレスに対して共通であるから、互いに等しい。
【０１００】第１の実施形態においては、寄生容量値の
差異に起因して、アドレス毎に容量負荷線Ｆ１、Ｆ２、
Ｆ３、Ｆ４の傾きが異なり、これに対応して、ヒステリ
シス線Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも異なるので、容
量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４とヒステリシス線Ｅ
１、Ｅ２、Ｅ３、Ｅ４との各交点である読み出し動作点
ｇ１、ｇ２、ｇ３、ｇ４の電圧値は等しくなる。このた
め、アドレス毎に読み出しトランジスタＱ６のゲート電
位がばらつくという問題が発生しない。
差異に起因して、アドレス毎に容量負荷線Ｆ１、Ｆ２、
Ｆ３、Ｆ４の傾きが異なり、これに対応して、ヒステリ
シス線Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも異なるので、容
量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４とヒステリシス線Ｅ
１、Ｅ２、Ｅ３、Ｅ４との各交点である読み出し動作点
ｇ１、ｇ２、ｇ３、ｇ４の電圧値は等しくなる。このた
め、アドレス毎に読み出しトランジスタＱ６のゲート電
位がばらつくという問題が発生しない。
【０１０１】尚、第１の実施形態においては、プレーナ
ー構造の強誘電体キャパシタの例を示したが、スタック
構造の強誘電体キャパシタにおいても、アドレス毎に強
誘電体キャパシタの電極の面積を異ならせることによ
り、第１の実施形態と同様の効果が得られる。
ー構造の強誘電体キャパシタの例を示したが、スタック
構造の強誘電体キャパシタにおいても、アドレス毎に強
誘電体キャパシタの電極の面積を異ならせることによ
り、第１の実施形態と同様の効果が得られる。
【０１０２】また、第１の実施形態においては、複数の
強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、Ｃ
Ｆ４Ａからなる第１の直列回路の上端側に相対的に近い
位置に配置された強誘電体キャパシタの上電極及び下電
極のうち面積が小さい方の電極の面積を、第１の直列回
路の上端側から相対的に遠い位置に配置された強誘電体
キャパシタの上電極及び下電極のうち面積が小さい方の
電極の面積よりも大きくしたが、これに代えて、第１の
直列回路の上端側に相対的に近い位置に配置された強誘
電体キャパシタの強誘電体膜の厚さを、第１の直列回路
の上端側から相対的に遠い位置に配置された強誘電体キ
ャパシタの強誘電体膜の厚さよりも小さくしてもよい。
強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、Ｃ
Ｆ４Ａからなる第１の直列回路の上端側に相対的に近い
位置に配置された強誘電体キャパシタの上電極及び下電
極のうち面積が小さい方の電極の面積を、第１の直列回
路の上端側から相対的に遠い位置に配置された強誘電体
キャパシタの上電極及び下電極のうち面積が小さい方の
電極の面積よりも大きくしたが、これに代えて、第１の
直列回路の上端側に相対的に近い位置に配置された強誘
電体キャパシタの強誘電体膜の厚さを、第１の直列回路
の上端側から相対的に遠い位置に配置された強誘電体キ
ャパシタの強誘電体膜の厚さよりも小さくしてもよい。
【０１０３】具体的には、強誘電体キャパシタＣＦ１
Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａと読み出しトランジ
スタＱ６との間に存在する寄生容量値と、読み出しトラ
ンジスタＱ６のゲート容量値との和に比例して、アドレ
ス毎に強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３
Ａ、ＣＦ４Ａの強誘電体膜の膜厚を異ならせてもよい。
Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａと読み出しトランジ
スタＱ６との間に存在する寄生容量値と、読み出しトラ
ンジスタＱ６のゲート容量値との和に比例して、アドレ
ス毎に強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３
Ａ、ＣＦ４Ａの強誘電体膜の膜厚を異ならせてもよい。
【０１０４】例えば、強誘電体キャパシタＣＦ１Ａ、Ｃ
Ｆ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの電極の面積を等しく設定
しておき、第４行の強誘電体キャパシタＣＦ４Ａの強誘
電体膜の厚さを２００ｎｍとすると、第３行の強誘電体
キャパシタＣＦ３Ａの強誘電体膜の厚さを、２００ｎｍ
×（１−１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝１８
１ｎｍに設定し、第２行の強誘電体キャパシタＣＦ２Ａ
の強誘電体膜の厚さを、２００ｎｍ×（１−３１ｆＦ／
（１６６ｆＦ＋３１ｆＦ））＝１６９ｎｍに設定し、第
１行の強誘電体キャパシタＣＦ１Ａの強誘電体膜の厚さ
を、２００ｎｍ×（１−４４ｆＦ／（１６６ｆＦ＋４４
ｆＦ））＝１５８ｎｍに設定してもよい。
Ｆ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの電極の面積を等しく設定
しておき、第４行の強誘電体キャパシタＣＦ４Ａの強誘
電体膜の厚さを２００ｎｍとすると、第３行の強誘電体
キャパシタＣＦ３Ａの強誘電体膜の厚さを、２００ｎｍ
×（１−１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝１８
１ｎｍに設定し、第２行の強誘電体キャパシタＣＦ２Ａ
の強誘電体膜の厚さを、２００ｎｍ×（１−３１ｆＦ／
（１６６ｆＦ＋３１ｆＦ））＝１６９ｎｍに設定し、第
１行の強誘電体キャパシタＣＦ１Ａの強誘電体膜の厚さ
を、２００ｎｍ×（１−４４ｆＦ／（１６６ｆＦ＋４４
ｆＦ））＝１５８ｎｍに設定してもよい。
【０１０５】また、第１の実施形態に代えて、複数の強
誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ
４Ａからなる第１の直列回路の上端側に相対的に近い位
置に配置された強誘電体キャパシタの強誘電体膜に添加
されている不純物の量を、第１の直列回路の上端側から
相対的に遠い位置に配置された強誘電体キャパシタの強
誘電体膜に添加されている不純物の量よりも多くしても
よい。
誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ
４Ａからなる第１の直列回路の上端側に相対的に近い位
置に配置された強誘電体キャパシタの強誘電体膜に添加
されている不純物の量を、第１の直列回路の上端側から
相対的に遠い位置に配置された強誘電体キャパシタの強
誘電体膜に添加されている不純物の量よりも多くしても
よい。
【０１０６】例えば、強誘電体膜がストロンチウム・ビ
スマス・タンタレート（ＳｒＢｉ2Ｔａ2Ｏ9）である場
合には、アドレス毎に、添加するニオブ（Ｎｂ）の元素
量を寄生容量比に応じて調整する。具体的には、メタル
・オーガニック・デコンポジション法（ＭＯＤ法）で成
膜される強誘電体膜をアドレス毎に異なるＭＯＤ原料液
を用いて成膜してパターニングする。この場合、ＭＯＤ
原料液に添加されるＮｂ元素の量をアドレス毎に異なら
せる。
スマス・タンタレート（ＳｒＢｉ2Ｔａ2Ｏ9）である場
合には、アドレス毎に、添加するニオブ（Ｎｂ）の元素
量を寄生容量比に応じて調整する。具体的には、メタル
・オーガニック・デコンポジション法（ＭＯＤ法）で成
膜される強誘電体膜をアドレス毎に異なるＭＯＤ原料液
を用いて成膜してパターニングする。この場合、ＭＯＤ
原料液に添加されるＮｂ元素の量をアドレス毎に異なら
せる。
【０１０７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図１、図５及び図６を参照しながら説明する。
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図１、図５及び図６を参照しながら説明する。
【０１０８】第２の実施形態は、第１の実施形態と同
様、図１に示した等価回路を有しているが、第１の実施
形態と異なり、複数個の強誘電体キャパシタＣＦ１、Ｃ
Ｆ２、ＣＦ３、ＣＦ４の容量値は互いに等しい。具体的
には、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、Ｃ
Ｆ３、ＣＦ４の上電極及び下電極の面積は互いに等し
い。
様、図１に示した等価回路を有しているが、第１の実施
形態と異なり、複数個の強誘電体キャパシタＣＦ１、Ｃ
Ｆ２、ＣＦ３、ＣＦ４の容量値は互いに等しい。具体的
には、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、Ｃ
Ｆ３、ＣＦ４の上電極及び下電極の面積は互いに等し
い。
【０１０９】図５は、第２の実施形態に係る半導体記憶
装置の平面構造を示している。尚、図５に示す半導体記
憶装置においては、図２に示した半導体記憶装置と同様
の部材については、同一の符号を付すことにより、説明
を省略する。また、図５における強誘電体キャパシタＣ
Ｆ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂは、図１におけ
る強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４
とそれぞれ対応している。
装置の平面構造を示している。尚、図５に示す半導体記
憶装置においては、図２に示した半導体記憶装置と同様
の部材については、同一の符号を付すことにより、説明
を省略する。また、図５における強誘電体キャパシタＣ
Ｆ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂは、図１におけ
る強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４
とそれぞれ対応している。
【０１１０】図５において、２２ａは強誘電体キャパシ
タＣＦ１Ｂ、ＣＦ２Ｂの下電極であり、２２ｂは強誘電
体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電極であり、２３
ａ、２３ｂ、２３ｃ、２３ｄは強誘電体キャパシタＣＦ
１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの各上電極であ
る。従って、下電極２２ａと上電極２３ａとの重なり領
域が強誘電体キャパシタＣＦ１Ｂであり、下電極２２ａ
と上電極２３ｂとの重なり領域が強誘電体キャパシタＣ
Ｆ２Ｂであり、下電極２２ｂと上電極２３ｃとの重なり
領域が強誘電体キャパシタＣＦ３Ｂであり、下電極２２
ｂと上電極２３ｄとの重なり領域が強誘電体キャパシタ
ＣＦ４Ｂである。
タＣＦ１Ｂ、ＣＦ２Ｂの下電極であり、２２ｂは強誘電
体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電極であり、２３
ａ、２３ｂ、２３ｃ、２３ｄは強誘電体キャパシタＣＦ
１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの各上電極であ
る。従って、下電極２２ａと上電極２３ａとの重なり領
域が強誘電体キャパシタＣＦ１Ｂであり、下電極２２ａ
と上電極２３ｂとの重なり領域が強誘電体キャパシタＣ
Ｆ２Ｂであり、下電極２２ｂと上電極２３ｃとの重なり
領域が強誘電体キャパシタＣＦ３Ｂであり、下電極２２
ｂと上電極２３ｄとの重なり領域が強誘電体キャパシタ
ＣＦ４Ｂである。
【０１１１】第２の実施形態においては、データの書き
込み動作及び読み出しについても第１の実施形態と同様
であるが、読み出し動作をする際の読み出し電圧がアド
レス毎に異なることが特徴である。
込み動作及び読み出しについても第１の実施形態と同様
であるが、読み出し動作をする際の読み出し電圧がアド
レス毎に異なることが特徴である。
【０１１２】第２の実施形態においては、複数個の強誘
電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４
Ｂが直列に接続されてなる第１の直列回路の上端側に相
対的に近い位置に配置された強誘電体キャパシタのデー
タを読み出すときの読み出し電圧は、第１の直列回路の
上端側から相対的に遠い位置に配置された強誘電体キャ
パシタのデータを読み出すときの読み出し電圧よりも小
さい。つまり、第１行の強誘電体キャパシタＣＦ１Ｂの
データを読み出すときの読み出し電圧は第２行の強誘電
体キャパシタＣＦ２Ｂのデータを読み出すときの読み出
し電圧よりも小さく、第２行の強誘電体キャパシタＣＦ
２Ｂのデータを読み出すときの読み出し電圧は第３行の
強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの
読み出し電圧よりも小さく、第３行の強誘電体キャパシ
タＣＦ３Ｂのデータを読み出すときの読み出し電圧は第
４行の強誘電体キャパシタＣＦ４Ｂのデータを読み出す
ときの読み出し電圧よりも小さい。この場合、第１の実
施形態において求めた各アドレスの強誘電体キャパシタ
の寄生容量値に応じて、読み出し電圧を異ならせる。
電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４
Ｂが直列に接続されてなる第１の直列回路の上端側に相
対的に近い位置に配置された強誘電体キャパシタのデー
タを読み出すときの読み出し電圧は、第１の直列回路の
上端側から相対的に遠い位置に配置された強誘電体キャ
パシタのデータを読み出すときの読み出し電圧よりも小
さい。つまり、第１行の強誘電体キャパシタＣＦ１Ｂの
データを読み出すときの読み出し電圧は第２行の強誘電
体キャパシタＣＦ２Ｂのデータを読み出すときの読み出
し電圧よりも小さく、第２行の強誘電体キャパシタＣＦ
２Ｂのデータを読み出すときの読み出し電圧は第３行の
強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの
読み出し電圧よりも小さく、第３行の強誘電体キャパシ
タＣＦ３Ｂのデータを読み出すときの読み出し電圧は第
４行の強誘電体キャパシタＣＦ４Ｂのデータを読み出す
ときの読み出し電圧よりも小さい。この場合、第１の実
施形態において求めた各アドレスの強誘電体キャパシタ
の寄生容量値に応じて、読み出し電圧を異ならせる。
【０１１３】以下、強誘電体キャパシタＣＦ１Ｂ、ＣＦ
２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂに保存されているデータを読
み出すときの読み出し電圧について具体的に説明する。
２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂに保存されているデータを読
み出すときの読み出し電圧について具体的に説明する。
【０１１４】例えば、第４行の強誘電体キャパシタＣＦ
４Ｂのデータを読み出すときの読み出し電圧を２Ｖとす
ると、第３行の強誘電体キャパシタＣＦ３Ｂのデータを
読み出すときの読み出し電圧は、２Ｖ×（１−１７ｆＦ
／（１６６ｆＦ＋１７ｆＦ））＝１．８１Ｖに設定し、
第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出
すときの読み出し電圧は、２Ｖ×（１−３１ｆＦ／（１
６６ｆＦ＋３１ｆＦ））＝１．６９Ｖに設定し、第１行
の強誘電体キャパシタＣＦ１Ｂのデータを読み出すとき
の読み出し電圧は、２Ｖ×（１−４４ｆＦ／（１６６ｆ
Ｆ＋４４ｆＦ））＝１．５８Ｖに設定する。
４Ｂのデータを読み出すときの読み出し電圧を２Ｖとす
ると、第３行の強誘電体キャパシタＣＦ３Ｂのデータを
読み出すときの読み出し電圧は、２Ｖ×（１−１７ｆＦ
／（１６６ｆＦ＋１７ｆＦ））＝１．８１Ｖに設定し、
第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出
すときの読み出し電圧は、２Ｖ×（１−３１ｆＦ／（１
６６ｆＦ＋３１ｆＦ））＝１．６９Ｖに設定し、第１行
の強誘電体キャパシタＣＦ１Ｂのデータを読み出すとき
の読み出し電圧は、２Ｖ×（１−４４ｆＦ／（１６６ｆ
Ｆ＋４４ｆＦ））＝１．５８Ｖに設定する。
【０１１５】以下、データ”１”を読み出すときの動作
について、図６に示すヒステリシス線及び容量負荷線を
用いて説明する。
について、図６に示すヒステリシス線及び容量負荷線を
用いて説明する。
【０１１６】図６において、ｊは保持動作点を示し、Ｊ
は強誘電体キャパシタに正電圧を印加したときに保持動
作点ｊを出発点として描くヒステリシス線を示し、Ｋ
１、Ｋ２、Ｋ３、Ｋ４は強誘電体キャパシタＣＦ１Ｂ、
ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの容量負荷線を示し、ｋ
１、ｋ２、ｋ３、ｋ４は強誘電体キャパシタＣＦ１Ｂ、
ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂのデータを読み出すとき
の読み出し電圧を示し、ｈは読み出し動作点を示す。
は強誘電体キャパシタに正電圧を印加したときに保持動
作点ｊを出発点として描くヒステリシス線を示し、Ｋ
１、Ｋ２、Ｋ３、Ｋ４は強誘電体キャパシタＣＦ１Ｂ、
ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの容量負荷線を示し、ｋ
１、ｋ２、ｋ３、ｋ４は強誘電体キャパシタＣＦ１Ｂ、
ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂのデータを読み出すとき
の読み出し電圧を示し、ｈは読み出し動作点を示す。
【０１１７】容量負荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４の傾き
は、読み出しトランジスタＱ６のゲート容量値と、寄生
容量値との和であって、強誘電体キャパシタＣＦ４Ｂ、
ＣＦ３Ｂ、ＣＦ２Ｂ、ＣＦ１Ｂの順に大きくなる。
は、読み出しトランジスタＱ６のゲート容量値と、寄生
容量値との和であって、強誘電体キャパシタＣＦ４Ｂ、
ＣＦ３Ｂ、ＣＦ２Ｂ、ＣＦ１Ｂの順に大きくなる。
【０１１８】第２の実施形態においては、読み出し電圧
をアドレス毎にｋ１、ｋ２、ｋ３、ｋ４のように異なら
せているため、保持動作点ｊにある強誘電体キャパシタ
に正電圧を印加したときのヒステリシス線Ｊと、容量負
荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４との交点ｈである読み出し
動作点はすべてのアドレスにおいて同一になる。このた
め、アドレス毎に読み出しトランジスタＱ６のゲート電
位がばらつくという問題が発生しない。
をアドレス毎にｋ１、ｋ２、ｋ３、ｋ４のように異なら
せているため、保持動作点ｊにある強誘電体キャパシタ
に正電圧を印加したときのヒステリシス線Ｊと、容量負
荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４との交点ｈである読み出し
動作点はすべてのアドレスにおいて同一になる。このた
め、アドレス毎に読み出しトランジスタＱ６のゲート電
位がばらつくという問題が発生しない。
【０１１９】尚、第１及び第２の実施形態においては、
容量性負荷として読み出しトランジスタＱ６を用い、読
み出し電圧が、強誘電体キャパシタの容量値と読み出し
トランジスタＱ６のゲート容量値とに基づいて分割され
てなる電圧が読み出しトランジスタＱ６のゲート電極に
印加され、該ゲート電極の電位に応じて読み出しトラン
ジスタＱ６のドレイン領域とソース領域との間に流れる
電流の差異を検知することにより、強誘電体キャパシタ
に保存されているデータを読み出したが、読み出しトラ
ンジスタＱ６に代えて、他の容量性負荷を用いてもよ
い。例えば、読み出しトランジスタＱ６に代えて配線を
用い、読み出し電圧が強誘電体キャパシタの容量値と配
線が有する配線容量値とに基づき分割されてなる電圧が
配線に印加されるときの電圧値をセンスアンプで検知し
てもよい。
容量性負荷として読み出しトランジスタＱ６を用い、読
み出し電圧が、強誘電体キャパシタの容量値と読み出し
トランジスタＱ６のゲート容量値とに基づいて分割され
てなる電圧が読み出しトランジスタＱ６のゲート電極に
印加され、該ゲート電極の電位に応じて読み出しトラン
ジスタＱ６のドレイン領域とソース領域との間に流れる
電流の差異を検知することにより、強誘電体キャパシタ
に保存されているデータを読み出したが、読み出しトラ
ンジスタＱ６に代えて、他の容量性負荷を用いてもよ
い。例えば、読み出しトランジスタＱ６に代えて配線を
用い、読み出し電圧が強誘電体キャパシタの容量値と配
線が有する配線容量値とに基づき分割されてなる電圧が
配線に印加されるときの電圧値をセンスアンプで検知し
てもよい。
【０１２０】また、容量性負荷として読み出しトランジ
スタＱ６を用いる場合には、読み出し電圧が、強誘電体
キャパシタの容量値と読み出しトランジスタＱ６のゲー
ト容量値とに基づいて分割されてなる電圧の大きさが、
強誘電体キャパシタの抗電圧以下になるように読み出し
電圧の大きさを設定することが好ましい。
スタＱ６を用いる場合には、読み出し電圧が、強誘電体
キャパシタの容量値と読み出しトランジスタＱ６のゲー
ト容量値とに基づいて分割されてなる電圧の大きさが、
強誘電体キャパシタの抗電圧以下になるように読み出し
電圧の大きさを設定することが好ましい。
【０１２１】このようにすると、強誘電体膜の分極の偏
位をデータの読み出し前の偏位に戻すことができるた
め、データの再書き込み動作が不要になるので、強誘電
体キャパシタのファティーグ特性を改善することがで
き、極めて有効である。
位をデータの読み出し前の偏位に戻すことができるた
め、データの再書き込み動作が不要になるので、強誘電
体キャパシタのファティーグ特性を改善することがで
き、極めて有効である。
【０１２２】
【発明の効果】本発明に係る半導体記憶装置又はその駆
動方法によると、強誘電体キャパシタと読み出しトラン
ジスタとの間に存在する寄生容量値がアドレス毎に異な
っても、読み出し動作時に容量性負荷に印加される電圧
値の差が低減するので、強誘電体キャパシタの強誘電体
膜の分極の偏位の検知が安定する。
動方法によると、強誘電体キャパシタと読み出しトラン
ジスタとの間に存在する寄生容量値がアドレス毎に異な
っても、読み出し動作時に容量性負荷に印加される電圧
値の差が低減するので、強誘電体キャパシタの強誘電体
膜の分極の偏位の検知が安定する。
【図１】第１及び第２の実施形態に係る半導体記憶装置
を構成するメモリセルブロックの等価回路図である。
を構成するメモリセルブロックの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置の平面構
造を示す図である。
造を示す図である。
【図３】第１の実施形態に係る半導体記憶装置におい
て、データ”１”を読み出すときの電圧と分極との関係
を説明する図である。
て、データ”１”を読み出すときの電圧と分極との関係
を説明する図である。
【図４】従来の半導体記憶装置において、データ”１”
を読み出すときの電圧と分極との関係を説明する図であ
る。
を読み出すときの電圧と分極との関係を説明する図であ
る。
【図５】第２の実施形態に係る半導体記憶装置の平面構
造を示す図である。
造を示す図である。
【図６】第２の実施形態に係る半導体記憶装置におい
て、データ”１”を読み出すときの電圧と分極との関係
を説明する図である。
て、データ”１”を読み出すときの電圧と分極との関係
を説明する図である。
【図７】第１の従来例に係る半導体記憶装置を構成する
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図８】第２の従来例に係る半導体記憶装置を構成する
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図９】第２の従来例に係る半導体記憶装置の読み出し
動作時の電荷と電圧との振る舞いを説明する図である。
動作時の電荷と電圧との振る舞いを説明する図である。
【図１０】本発明の前提となる半導体記憶装置の等価回
路図である。
路図である。
ＣＦ１、ＣＦ１Ａ、ＣＦ１Ｂ 第１行の強誘電体キャパ
シタ ＣＦ２、ＣＦ２Ａ、ＣＦ２Ｂ 第２行の強誘電体キャパ
シタ ＣＦ３、ＣＦ３Ａ、ＣＦ３Ｂ 第３行の強誘電体キャパ
シタ ＣＦ４、ＣＦ４Ａ、ＣＦ４Ｂ 第４行の強誘電体キャパ
シタ Ｑ０ ブロック選択トランジスタ Ｑ１ 第１行のセル選択トランジスタ Ｑ２ 第２行のセル選択トランジスタ Ｑ３ 第３行のセル選択トランジスタ Ｑ４ 第４行のセル選択トランジスタ Ｑ５ 書き込みトランジスタ Ｑ６ 読み出しトランジスタ ＳＥＴ セット線 ＲＳＴ リセット線 ＢＳ ブロック選択線 ＲＥ 書き込みトランジスタ制御線 ＢＬ ビット線 ＷＬ１ 第１行のワード線 ＷＬ２ 第２行のワード線 ＷＬ３ 第３行のワード線 ＷＬ４ 第４行のワード線 １２ａ 強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電
極 １２ｂ 強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電
極 １３ａ 強誘電体キャパシタＣＦ１Ａの上電極 １３ｂ 強誘電体キャパシタＣＦ２Ａの上電極 １３ｃ 強誘電体キャパシタＣＦ３Ａの上電極 １３ｄ 強誘電体キャパシタＣＦ４Ａの上電極 ２２ａ 強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂの下電
極 ２２ｂ 強誘電体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電
極 ２３ａ 強誘電体キャパシタＣＦ１Ｂの上電極 ２３ｂ 強誘電体キャパシタＣＦ２Ｂの上電極 ２３ｃ 強誘電体キャパシタＣＦ３Ｂの上電極 ２３ｄ 強誘電体キャパシタＣＦ４Ｂの上電極
シタ ＣＦ２、ＣＦ２Ａ、ＣＦ２Ｂ 第２行の強誘電体キャパ
シタ ＣＦ３、ＣＦ３Ａ、ＣＦ３Ｂ 第３行の強誘電体キャパ
シタ ＣＦ４、ＣＦ４Ａ、ＣＦ４Ｂ 第４行の強誘電体キャパ
シタ Ｑ０ ブロック選択トランジスタ Ｑ１ 第１行のセル選択トランジスタ Ｑ２ 第２行のセル選択トランジスタ Ｑ３ 第３行のセル選択トランジスタ Ｑ４ 第４行のセル選択トランジスタ Ｑ５ 書き込みトランジスタ Ｑ６ 読み出しトランジスタ ＳＥＴ セット線 ＲＳＴ リセット線 ＢＳ ブロック選択線 ＲＥ 書き込みトランジスタ制御線 ＢＬ ビット線 ＷＬ１ 第１行のワード線 ＷＬ２ 第２行のワード線 ＷＬ３ 第３行のワード線 ＷＬ４ 第４行のワード線 １２ａ 強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電
極 １２ｂ 強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電
極 １３ａ 強誘電体キャパシタＣＦ１Ａの上電極 １３ｂ 強誘電体キャパシタＣＦ２Ａの上電極 １３ｃ 強誘電体キャパシタＣＦ３Ａの上電極 １３ｄ 強誘電体キャパシタＣＦ４Ａの上電極 ２２ａ 強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂの下電
極 ２２ｂ 強誘電体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電
極 ２３ａ 強誘電体キャパシタＣＦ１Ｂの上電極 ２３ｂ 強誘電体キャパシタＣＦ２Ｂの上電極 ２３ｃ 強誘電体キャパシタＣＦ３Ｂの上電極 ２３ｄ 強誘電体キャパシタＣＦ４Ｂの上電極
Claims (11)
- 【請求項１】 それぞれが強誘電体膜の分極の偏位によ
ってデータを記憶し、ビット線方向に連続に接続された
複数個の強誘電体キャパシタと、 前記複数個の強誘電体キャパシタのそれぞれと並列に接
続され、前記複数個の強誘電体キャパシタのうちから１
つの強誘電体キャパシタを選択する複数個の選択トラン
ジスタと、 連続に接続された前記複数個の強誘電体キャパシタより
なる直列回路の一端側に接続され、読み出し電圧が印加
されるセット線と、 前記直列回路の他端側に接続され、前記複数個の強誘電
体キャパシタのうち選択された強誘電体キャパシタの強
誘電体膜の分極の偏位を検知する容量性負荷とを備えた
半導体記憶装置において、 前記直列回路の前記一端側に相対的に近い位置に配置さ
れた前記強誘電体キャパシタの容量値は、前記直列回路
の前記一端側から相対的に遠い位置に配置された前記強
誘電体キャパシタの容量値よりも大きいことを特徴とす
る半導体記憶装置。 - 【請求項２】 前記強誘電体キャパシタの容量値は、該
強誘電体キャパシタと前記容量性負荷との間に存在する
寄生容量値と前記容量性負荷の容量値との和に比例する
ように設定されていることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記直列回路の前記一端側に相対的に近
い位置に配置された前記強誘電体キャパシタの２つの電
極のうち面積が小さい方の電極の面積は、前記直列回路
の前記一端側から相対的に遠い位置に配置された前記強
誘電体キャパシタの２つの電極のうち面積が小さい方の
電極の面積よりも大きいことを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項４】 前記直列回路の前記一端側に相対的に近
い位置に配置された前記強誘電体キャパシタの強誘電体
膜の厚さは、前記直列回路の前記一端側から相対的に遠
い位置に配置された前記強誘電体キャパシタの強誘電体
膜の厚さよりも小さいことを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項５】 前記直列回路の前記一端側に相対的に近
い位置に配置された前記強誘電体キャパシタの強誘電体
膜に添加されている不純物の量は、前記直列回路の前記
一端側から相対的に遠い位置に配置された前記強誘電体
キャパシタの強誘電体膜に添加されている不純物の量よ
りも多いことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項６】 前記セット線に印加される前記読み出し
電圧は、該読み出し電圧が印加されたときに前記強誘電
体キャパシタの２つの電極同士の間に印加される電圧が
前記強誘電体キャパシタの抗電圧以下になるような大き
さに設定されていることを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項７】 前記容量性負荷は、ゲート電極が前記直
列回路の前記他端側に接続された電界効果型トランジス
タであることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項８】 それぞれが強誘電体膜の分極の偏位によ
ってデータを記憶し、ビット線方向に連続に接続された
複数個の強誘電体キャパシタと、前記複数個の強誘電体
キャパシタのそれぞれと並列に接続され、前記複数個の
強誘電体キャパシタのうちから１つの強誘電体キャパシ
タを選択する複数個の選択トランジスタと、連続に接続
された前記複数個の強誘電体キャパシタよりなる直列回
路の一端側に接続され、読み出し電圧が印加されるセッ
ト線と、前記直列回路の他端側に接続され、前記複数個
の強誘電体キャパシタのうち選択された強誘電体キャパ
シタの強誘電体膜の分極の偏位を検知する容量性負荷と
を備え、前記複数の強誘電体キャパシタの各容量値が互
いに等しく設定されている半導体記憶装置の駆動方法で
あって、 前記直列回路の前記一端側に相対的に近い位置に配置さ
れた前記強誘電体キャパシタに書き込まれているデータ
を読み出すときに前記セット線に印加される前記読み出
し電圧は、前記直列回路の前記一端側から相対的に遠い
位置に配置された前記強誘電体キャパシタに書き込まれ
ているデータを読み出すときに前記セット線に印加され
る前記読み出し電圧よりも小さいことを特徴とする半導
体記憶装置の駆動方法。 - 【請求項９】 前記読み出し電圧の大きさは、データを
読み出そうとする前記強誘電体キャパシタと前記容量性
負荷との間に存在する寄生容量値と前記容量性負荷の容
量値との和に反比例するように設定されていることを特
徴とする請求項８に記載の半導体記憶装置の駆動方法。 - 【請求項１０】 前記セット線に印加される前記読み出
し電圧は、該読み出し電圧が印加されたときに前記強誘
電体キャパシタの２つの電極同士の間に印加される電圧
が前記強誘電体キャパシタの抗電圧以下になるような大
きさに設定されていることを特徴とする請求項８に記載
の半導体記憶装置の駆動方法。 - 【請求項１１】 前記容量性負荷は、ゲート電極が前記
直列回路の前記他端側に接続された電界効果型トランジ
スタであることを特徴とする請求項８に記載の半導体記
憶装置の駆動方法。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP3603058B2 JP3603058B2 (ja) | 2004-12-15 |
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ID=26599250
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| JP2001229428A Expired - Fee Related JP3603058B2 (ja) | 2000-09-05 | 2001-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3603058B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094017A (ja) * | 2000-09-13 | 2002-03-29 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置製造用マスク |
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| JP2015159192A (ja) * | 2014-02-24 | 2015-09-03 | 株式会社リコー | 電気機械変換部材及びその製造方法、並びに、その電気機械変換部材を備える液滴吐出ヘッド及び画像形成装置 |
-
2001
- 2001-07-30 JP JP2001229428A patent/JP3603058B2/ja not_active Expired - Fee Related
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| US7428565B2 (en) | 2003-07-25 | 2008-09-23 | Rohm Co., Ltd. | Logical operation circuit and logical operation device |
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