KR20010053546A - 다수의 저항성 강유전 저장 셀로 이루어진 저장 장치 - Google Patents

다수의 저항성 강유전 저장 셀로 이루어진 저장 장치 Download PDF

Info

Publication number
KR20010053546A
KR20010053546A KR1020017000673A KR20017000673A KR20010053546A KR 20010053546 A KR20010053546 A KR 20010053546A KR 1020017000673 A KR1020017000673 A KR 1020017000673A KR 20017000673 A KR20017000673 A KR 20017000673A KR 20010053546 A KR20010053546 A KR 20010053546A
Authority
KR
South Korea
Prior art keywords
storage
mos transistor
transistor
capacitor
resistor
Prior art date
Application number
KR1020017000673A
Other languages
English (en)
Other versions
KR100443544B1 (ko
Inventor
오스카 코바릭
쿠르트 호프만
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20010053546A publication Critical patent/KR20010053546A/ko
Application granted granted Critical
Publication of KR100443544B1 publication Critical patent/KR100443544B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 각각 하나의 선택 트랜지스터(T) 및 하나의 저장 커패시터(Cferro)를 포함하는 다수의 저항성 강유전 저장 셀로 이루어진 저장 장치에 관한 것이다. 고정 셀 플레이트 전압이 상기 커패시터의 제 1 전극(PL)에 인가되고, 상기 커패시터의 제 2 전극(SN)은 선택 트랜지스터(T)의 제 1 도전형 영역(1)과 접속되고, 상기 선택 트랜지스터(T) 및 저장 커패시터(Cferro)는 제 1 도전형에 반대되는 제 2 도전형의 반도체 기판 내에 또는 위에 제공된다. 상기 저장 커패시터(Cferro)와 접속된 선택 트랜지스터(T)의 전극(1)은 적어도 2 개의 저장 셀에 걸쳐 연장된 채널 길이를 가진 MOS 트랜지스터(n+) 및 저항기(R)를 통해, 저장 커패시터의 제 1 전극(PL)과 접속된다.

Description

다수의 저항성 강유전 저장 셀로 이루어진 저장 장치 {STORAGE ASSEMBLY COMPRISED OF A PLURALITY OF RESISTIVE FERROELECTRIC STORAGE CELLS}
셀 플레이트 전압이 저장 장치의 1/2 공급 전압(Vcc/2)으로 고정되어 인가된 강유전 저장 장치는 신속한 저장 동작을 특징으로 한다. 몰론 상기 저장 장치에 있어서 저장 커패시터에 저장된 데이터가 손실될 수 있는 문제점이 발생된다 : 선택 트랜지스터가 차단되고, 상기 셀 노드가 반도체 기판에 대한 기생 pn-접합을 형성하는 동안, 저장 커패시터의 셀 노드가 플로우팅되기 때문에, 필연적으로 발생되는 누설 전류는 상기 pn-접합을 통해 셀 노드 전압이 접지 전압(Vss)으로 강하되도록 한다. 이 경우 강유전 저장 커패시터의 다른 노드는 고정 셀 플레이트 전압(Vcc/2)에 인가되어 있다. 이로 인해, 강유전 저장 커패시터의 내용은 재프로그래밍에 의해 파괴될 수 있다.
이러한 데이터 손실을 방지하기 위해, 그 내용이 파괴되기 전에 DRAM 에서와 유사하게 저장 셀의 리프레쉬가 이루어진다. 저장 장치의 비트라인이 1/2 공급 전압(Vcc/2)으로 예비 충전되고, 셀 노드도 워드라인의 활성화에 의해 마찬가지로 1/2 공급 전압(Vcc/2)으로 충전됨으로써 리프레쉬가 이루어지고, 따라서 리프레쉬를 통해 저장 커패시터가 O V 로 강하된다.
이러한 리프레쉬는 복잡하고, 가급적 방지되어야 할 추가 동작을 필요로 한다.
미국 특허 제 US 5 121 353 A 호에 정적으로 작동하면서 리프레쉬가 생략될 수 있는 강유전 저장 셀을 포함한 저장 장치가 공지되어 있다. 그러나 이를 위해 각 저장 커패시터에 각각 상이한 워드라인에 접속된 2 개의 선택 트랜지스터가 할당되어야 하고, 이것은 상기 공지된 저장 장치를 복잡하게 만든다.
본 발명은 청구항 제 1 항에 따른 다수의 저항성 강유전 저장 셀로 이루어진 저장 장치에 관한 것이다.
도 1 은 본 발명에 따른 저장 장치의 회로도이고,
도 2 는 본 발명에 따른 저장 장치의 제 1 실시예에 의한 개략적 단면도이고,
도 3 은 도 2 의 실시예에 대한 개략적 평면도이고,
도 4 는 본 발명에 따른 저장 장치의 제 2 실시예의 개략적 단면도이고.
도 5 는 도 4 의 저장 장치에 대한 평면도이다.
본 발명의 목적은 각각 셀 노드에서의 누설 전류가 더 이상 각 저장 셀의 재프로그래밍을 야기할 수 없음으로써, 저장 셀의 리프레쉬가 생략될 수 있도록 설계된, 다수의 저항성 강유전 저장 셀로 간단하게 구성된 저장 장치를 제공하는 데 있다.
상기 목적은 청구항 제 1 항의 서문에 따른 저장 장치에서, 본 발명에 따라 상기 청구항의 특징부에 포함된 특징에 의해 달성된다.
본 발명에 따른 저장 장치에 있어서, 저장 커패시터의 2 개의 전극, 즉 소위 커패시터 노드는 저항기 및 MOS 트랜지스터에 의해 형성된 접속 라인을 통해, 서로 접속된다. 채널 길이가 긴 MOS 트랜지스터로 이루어진 상기 접속 라인은 셀 플레이트 전압에 고정된다.
상기 저항기는 그의 저항 값이 실제로 드레인 또는 소오스와 반도체 기판 사이의 pn-접합에 의해 형성된 선택 트랜지스터의 차단 저항의 저항 값보다 작게 측정될 수 있고, 판독- 및 기록 과정은 상기 저항기에 의해 아주 적은 영향을 받아야만 한다.
이로 인해, 한편으로는 판독- 및 기록 과정이 저항기에 의해 거의 방해받지 않고, 다른 한편으로는 반도체 기판에 대한 기생 pn-접합의 누설 전류가 저항기에 의해 보상됨으로써, 강유전 저장 커패시터의 2 개의 커패시터 노드에 대략 셀 플레이트 전압이 인가되는 것이 보장된다. 따라서 의도하지 않은 저장 커패시터의 재프로그래밍이 더 이상 이루어지지 않음으로써, 리프레쉬가 생략될 수 있다.
따라서 본 발명에서, 고정 셀 플레이트 전압에 인가된 저장 커패시터의 전극과 접속될 수 있는 저항기의 단부 또는 노드가 다수의 저장 셀에 걸쳐 연장된 채널 길이를 가진 MOS 트랜지스터를 통해, 셀 플레이트 전압에 고정되는 것이 중요하다. 따라서 상기 MOS 트랜지스터의 드레인- 및 소오스 영역 위에 있는 예컨대 20 내지 100 개의 저장 셀은 콘택 및 예컨대 알루미늄으로 이루어진 라인을 통해 셀 플레이트 전압에 인가된다.
MOS 트랜지스터로 이루어진 접속 라인 및 저항기의 형성을 위한 2 개의 변형예가 존재한다.
제 1 변형예에서 저항기는 적합한 도핑에 의해 선택 트랜지스터 옆의 두꺼운 산화물층 하부에서 구현되고, 상기 저항기의 단부는 길이가 긴 채널을 가진 MOS 트랜지스터를 통해 셀 플레이트 전압에 고정되고, 상기 MOS 트랜지스터에 게이트 전압(VZ)이 인가되고, 반면에 상기 MOS 트랜지스터의 드레인 및 소오스에 셀 플레이트 전압이 공급된다. 이 경우 상기 게이트 전압(VZ)은 셀 플레이트 전압이 MOS 트랜지스터의 전체 채널에 걸쳐 적용되도록 세팅된다.
제 2 변형예에서 각 저장 셀의 저항기와 셀 플레이트 전압의 공급은 긴 채널을 가진 MOS 트랜지스터를 통해 구현되고, -제 1 변형예에서와 같이- 상기 MOS 트랜지스터의 드레인 및 소오스에 셀 플레이트 전압이 인가된다. MOS 트랜지스터의 게이트에 일정하게 하나의 값으로 고정된 전압(VS)이 공급됨으로써, pn-접합의 차단 저항 값 및 판독- 및 기록 과정에 관련된 저항기에 대한 서두에 언급된 조건에 상응하고, 상기 저항기(저항기 노드)의 상응하는 단부를 셀 플레이트 전압에 이르게 하는 전류가 각 저장 셀에 제공되고, , 또는 상기 저항기에 대한 상기 조건에 상응하고, 추가로 각 판독- 및/또는 기록과정 이후에, 및 저장 장치용 공급 전압이 인가되거나 및 차단될 경우 게이트 전압(VS)을 하나의 값에 제공하는 전류가 각 셀에 제공되고, 따라서 각 저장 셀 내의 저장 커패시터의 개별 전극은 신속하게 셀 플레이트 전압에 이르게 된다. 마지막에 언급된 방법에서 저장 커패시터의 전극이 즉시 셀 플레이트 전압에 제공되는 것이 바람직하다. 이 경우 긴 채널을 가진 모든 MOS 트랜지스터가 각각 접속될 수 있다 ; 그러나 또한 각 비트라인에 속하면서, 비트라인 디코더에 의해 선택되는 긴 채널을 가진 MOS 트랜지스터만 접속 가능하다.
본 발명에 따른 저장 장치에 있어서, 의도하지 않은 재프로그래밍이 기판에 대한 기생 pn-접합의 누설 전류에 의해 불가능해짐으로써, 리프레쉬는 필요하지 않게 된다. 표준 워드라인 디코더가 사용되는 것이 가능하다. 또한 워드라인의 용량은 증가하지 않는다. 공급 전압이 차단될 경우에도 마찬가지로 의도하지 않은 재프로그래밍이 불가능해진다. 예컨대 저항기의 n+-도전 영역과 고정 셀 플레이트 전압에 인가된 저장 커패시터의 전극 사이에 플러그가 필요하지 않고, 따라서 플러그용 추가 콘택 홀도 필요하지 않기 때문에, 이것은 저장 장치의 제조에 있어서 기술에 대한 요구를 감소시킨다. 또한 이로 인해, 반도체 기판상의 공간이 절약될 수 있다. 다른 말로 하면, 본 발명에 따른 저장 장치에서 저장 셀 표면은 표준 셀에 비해 증가되지 않는다. 최종적으로 또한 본 발명에 따른 저장 장치를 구현하기 위해 추가 기술- 및 프로세스 단계가 요구되지 않는다.
이어서 본 발명은 도면에 의해 더 자세히 설명된다.
도 1 은 폴디드 비트라인 아키텍쳐의 저장 셀 필드를 도시하고, 특히 소위 커패시터 노드인 저장 커패시터의 전극의 접속은 긴 채널을 가진 MOS 트랜지스터에 의해 구현되는 셀 플레이트 전압에 인가된 접속 라인, 및 적합한 저항기를 통해 도시된다. 상기 커패시터 노드의 접속은 물론 경우에 따라 소위 오픈 비트라인 아키텍쳐에서도 적용될 수 있다.
개별적으로 도 1에 워드라인(WL0, WL1, WL2 및 WL3) 및 커패시터(CB)를 포함하는 선택 트랜지스터(T) 및 강유전 저장 커패시터(Cferro)로 이루어진 원(one)트랜지스터-원(one)커패시터-(1T1C-)저장 셀용 비트라인(BL0,bBL0, BL1 및 bNL1)이 도시된다.
저장 커패시터(Cferro)의 제 1 전극에 고정 셀 플레이트 전압이 인가되고, 상기 전압은 소오스- 또는 드레인- 영역(n+) 및 저항기(R)를 가진 MOS 트랜지스터로 이루어진 접속 라인을 통해 저장 커패시터의 제 2 전극에도 공급된다. 즉, 2 개의 커패시터 노드는 상기 MOS 트랜지스터로 이루어진 접속 라인 및 상기 저항기(R)를 통해 서로 접속된다. 도 1 에 상기 MOS 트랜지스터가 그의 소오스- 또는 드레인-영역(n+)에 의해 개략적으로 표시되고, 긴 채널 길이를 가진 채널이 상기 영역(n+) 사이에 안내되고, 상기 영역(n+) 사이의 (도시되지 않은)게이트 전극에 게이트 전압(VZ(제 1 실시예) 또는 VS(제 2 실시예))이 인가된다. 상기 접속 라인은 셀 필드 전압(VPLATTE)에 고정된다.
상기 저항기(R)는
(a) 그 저항 값이 실제로 반도체 기판에 대한 pn-접합의 차단 저항기의 저항 값보다 작고,
(b) 판독- 및 기록 과정이 저항기(R)에 의해 아주 적은 영향을 받는 것을 특징으로 한다.
이로 인해, 판독- 및 기록 과정은 상기 저항기(R)에 의해 거의 방해받지 않으며, 기생 pn-접합의 누설 전류는 상기 저항기(R)에 의해 보상됨으로써, 강유전 저장 커패시터(Cferro)의 양 측면에 대략 셀 플레이트 전압(VPLATTE)이 인가된다. 따라서 저장 커패시터(Cferro)의 의도하지 않은 재프로그래밍은 더 이상 이루어질 수 없다.
셀 플레이트 전압(VPLATTE)과 접속되는 상기 저항기(R)의 노드 또는 단자는 각각 긴 채널을 가진 MOS 트랜지스터(영역 n+)를 통해 셀 플레이트 전압(VPLATTE)에 고정된다. 상기 긴 채널은 다수의 저장 셀, 예컨대 20 내지 100 개의 저장 셀에 걸쳐 연장될 수 있다. 예컨대 모든 20 내지 100 개의 저장 셀에 있어서, 상기 MOS 트랜지스터의 드레인- 또는 소오스 영역(n+)은 콘택 및 예컨대 알루미늄으로 이루어진 라인을 통해 셀 플레이트 전압(VPLATTE)에 고정된다.
도 2 는 도 3 에 그 평면도가 도시된, 본 발명의 제 1 실시예에 의한 개략적 단면도를 도시한다.
도 2 에서 예컨대 n+-도핑된 드레인 영역(1) 및 예컨대 마찬가지로 n+-도핑된 소오스 영역(2)이 p-도전되는 반도체 바디의 표면에 제공된다. 상기 소오스 영역(2)은 자세히 도시되지 않은 예컨대 실리콘 산화물로 이루어진 절연층에 의해 가이드되는, 예컨대 다결정 실리콘으로 이루어진 콘택-플러그(3)를 통해, 예컨대 알루미늄으로 이루어진 비트라인(AL-BL)과 접속된다.
상기 드레인- 또는 소오스 영역(1 또는 2) 사이의 채널 상부에서 워드라인(WL)이 절연층 내로 매립된다. 상기 드레인-영역(1)은 예컨대 다결정 실리콘으로 이루어진 플러그(4)를 통해 저장 커패시터의 저장 노드(SN)와 접속된다. 상기 저장 커패시터는 저장 노드(SN), 강유전 유전체(유전체) 및 공동 저장 노드(PL)(도 2 의 2 개의 저장 노드(PL)를 연결하는 점선 참조)로 이루어지고, 여기에 셀 플레이트 전압(VPLATTE)이 인가된다.
상기 저항기(R)는 적합한 도핑에 의해 두꺼운 산화물층(FOX) 하부에서 구현되고, 상기 저항기(R)의 노드 또는 단부는 상기 드레인-영역(1)에 접속되고, 상기 저항기(R)의 다른 단부는 긴 채널을 가진 MOS 트랜지스터로 안내되고, 상기 트랜지스터의 게이트에 게이트 전압(VZ)이 인가된다. 상기 MOS 트랜지스터는 도 2 에서 게이트("VZ") 및 단어 "채널"에 의해 개략적으로 표시된다. 상기 MOS 트랜지스터는 드레인-영역(1)의 반대편에 있는 저항기(R)의 단부와 저장 노드(PL)사이에 놓인다. 상기 MOS 트랜지스터의 n+-영역(드레인 또는 소오스)에 셀 플레이트 전압(VPLATTE)이 공급된다(도 3 참조). 긴 채널을 가진 상기 MOS 트랜지스터의 게이트 전압(VZ)은 셀 플레이트 전압(VPLATTE)이 전체 채널에 걸쳐 적용되도록 세팅된다.
도 2 및 도 3 의 실시예는 오픈 비트라인 아키텍쳐를 제공한다. 물론 본 발명은 폴디드 비트라인 아키텍쳐에도 적용될 수 있다.
도 4 및 도 5 는 본 발명의 제 2 실시예를 도시하고, 도 4 는 개략적인 단면도이고, 도 5 는 평면도를 도시한다. 도 4 및 도 5 에서 서로 상응하는 부품에 대해 도 2 및 도 3 와 동일한 부호가 사용된다.
도 4 및 도 5 의 실시예에서 각 셀의 저항기(R) 및 셀 플레이트 전압(VPLATTE)의 공급은 긴 채널을 가진 MOS 트랜지스터(n+)를 통해 구현되고, 상기 MOS 트랜지스터의 드레인- 또는 소오스 영역(부호 "n+" 참조)에 셀 플레이트 전압(VPLATTE)이 인가된다. 상기 MOS 트랜지스터의 게이트에 전압(VS)이 인가되고, 상기 전압은
(a) 일정하게 하나의 값에 고정됨으로써, 저항기(R)에 대한 상기 조건에 상응하고, 드레인-영역(1) 반대편에 있는 저항기(R)의 단부를 셀 플레이트 전압(VPLATTEN)에 고정시키는 전류가 각 저장 셀에 제공되고, 또는
(b) 일정하게 하나의 값에 고정됨으로써, 저항기(R)에 대한 상기 조건에 상응하고, 추가로 각 판독- 및/또는 기록과정 이후에, 및 저장 장치용 공급 전압이 인가되거나 및 차단될 경우 MOS 트랜지스터의 게이트 전압(VS)을 하나의 값에 제공하는 전류가 각 셀에 제공되고, , 따라서 저장 셀 내의 개별 저장 노드가 신속하게 셀 플레이트 전압(VPLATTE)에 이르게 된다.
특히, 마지막에 언급된 방법에 의해, 저장 노드에 즉시 셀 플레이트 전압(VPLATTE)이 인가될 수 있다. 긴 채널을 가진 모든 MOS 트랜지스터 또는 각 비트라인에 속하면서, 비트라인 디코더에 의해 선택된, 긴 채널을 가진 MOS 트랜지스터만 접속될 수 있다.

Claims (8)

  1. 각각 하나의 선택 트랜지스터(T) 및 하나의 저장 커패시터(Cferro)를 포함하는 다수의 저항성 강유전 저장 셀로 이루어지고,
    상기 커패시터의 제 1 전극(PL)에 고정 셀 플레이트 전압(VPLATTE)이 인가되고,
    상기 커패시터의 제 2 전극(SN)은 선택 트랜지스터의 제 1 도전형 영역(1)과 접속되고,
    상기 선택 트랜지스터(T) 및 상기 저장 커패시터(Cferro)는 제 1 도전형에 반대되는 제 2 도전형의 반도체 기판 내에 또는 위에 제공되는 저장 장치에 있어서,
    상기 저장 커패시터(Cferro)와 접속된 상기 선택 트랜지스터(T)의 영역(1)은 저항기(R)를 통해 MOS 트랜지스터(n+)의 채널에 접속되고,
    상기 트랜지스터의 채널 길이가 적어도 2 개의 저장 셀에 걸쳐 연장되고, 상기 트랜지스터의 드레인 및 소오스에, 고정 셀 플레이트 전압(VPLATTE)이 인가됨으로써, 상기 저장 커패시터(Cferro)와 접속되는 영역(1)은 상기 저항기(R) 및 상기 MOS 트랜지스터(n+)를 통해 상기 저장 커패시터(Cferro)의 제 1 전극(PL)과 도전 접속되는 것을 특징으로 하는 저장 장치.
  2. 제 1 항에 있어서,
    상기 저항기(R)가 알맞은 도핑에 의해 반도체 바디에 고정되고,
    상기 MOS 트랜지스터의 게이트 전압은 고정 셀 플레이트 전압(VPLATTE)이 상기 MOS 트랜지스터의 전체 채널에 걸쳐 인가될 수 있도록 세팅될 수 있는 것을 특징으로 하는 저장 장치.
  3. 제 1 항에 있어서,
    상기 MOS 트랜지스터의 드레인 및 소오스에 고정 셀 플레이트 전압(VPLATTE)이 인가되고, 상기 MOS 트랜지스터의 게이트에 전압(VS)이 공급되고, 상기 전압은 전류가 각 저장 셀에 대해 반도체 기판에 대한 기생 pn-접합의 누설 전류를 보상하게 하는 것을 특징으로 하는 저장 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    채널을 가진 상기 MOS 트랜지스터가 다수의 저장 셀에 걸쳐 연장되는 것을 특징으로 하는 저장 장치.
  5. 제 4 항에 있어서,
    상기 MOS 트랜지스터의 채널이 20 내지 100 개의 저장 셀에 걸쳐 연장되는 것을 특징으로 하는 저장 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 MOS 트랜지스터의 드레인 및 소오스가 상기 선택 트랜지스터(T)의 드레인(1) 및 소오스(2)와 동일한 도전형을 가지는 것을 특징으로 하는 저장 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 선택 트랜지스터(T)의 드레인(1)이 플러그(4)를 통해 상기 저장 커패시터(Cferro)의 제 2 전극(SN)과 접속되는 것을 특징으로 하는 저장 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 선택 트랜지스터(T)의 소오스(2)가 플러그(3)를 통해 비트라인(AL-BL)과 접속되는 것을 특징으로 하는 저장 장치.
KR10-2001-7000673A 1998-07-22 1999-07-01 다수의 저항성 강유전성 저장 셀로 이루어진 저장 장치 KR100443544B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19832991.1 1998-07-22
DE19832991A DE19832991C2 (de) 1998-07-22 1998-07-22 Speicheranordnung aus einer Vielzahl von resistiven ferroelektrischen Speicherzellen

Publications (2)

Publication Number Publication Date
KR20010053546A true KR20010053546A (ko) 2001-06-25
KR100443544B1 KR100443544B1 (ko) 2004-08-09

Family

ID=7874930

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7000673A KR100443544B1 (ko) 1998-07-22 1999-07-01 다수의 저항성 강유전성 저장 셀로 이루어진 저장 장치

Country Status (8)

Country Link
US (1) US6452830B2 (ko)
EP (1) EP1099223B1 (ko)
JP (1) JP3777303B2 (ko)
KR (1) KR100443544B1 (ko)
CN (1) CN1171313C (ko)
DE (2) DE19832991C2 (ko)
TW (1) TW426846B (ko)
WO (1) WO2000005719A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19854418C2 (de) * 1998-11-25 2002-04-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung
DE10016726A1 (de) 2000-04-04 2001-10-18 Infineon Technologies Ag Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung
US7180141B2 (en) * 2004-12-03 2007-02-20 Texas Instruments Incorporated Ferroelectric capacitor with parallel resistance for ferroelectric memory
JP4780616B2 (ja) * 2006-04-25 2011-09-28 パナソニック株式会社 半導体記憶装置
US11461620B2 (en) * 2017-07-05 2022-10-04 Samsung Electronics Co., Ltd. Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs
CN112509624B (zh) * 2020-12-14 2022-11-01 北京大学 用于设置阻变存储器的电路及其操作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6117127A (ja) * 1984-07-04 1986-01-25 Hitachi Ltd 光スイツチ素子の駆動方法
KR930002470B1 (ko) * 1989-03-28 1993-04-02 가부시키가이샤 도시바 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법
US5121353A (en) * 1989-07-06 1992-06-09 Kabushiki Kaisha Toshiba Ferroelectric capacitor memory circuit MOS setting and transmission transistor
US5335219A (en) * 1991-01-18 1994-08-02 Ovshinsky Stanford R Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
JP3171122B2 (ja) * 1995-11-27 2001-05-28 ソニー株式会社 半導体記憶装置および半導体記憶装置の情報読出方法
US5959878A (en) * 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
JPH11273360A (ja) * 1998-03-17 1999-10-08 Toshiba Corp 強誘電体記憶装置
DE19854418C2 (de) * 1998-11-25 2002-04-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
CN1171313C (zh) 2004-10-13
DE59903187D1 (de) 2002-11-28
WO2000005719A1 (de) 2000-02-03
DE19832991A1 (de) 2000-02-24
JP2002521812A (ja) 2002-07-16
US20010033516A1 (en) 2001-10-25
DE19832991C2 (de) 2000-06-15
KR100443544B1 (ko) 2004-08-09
US6452830B2 (en) 2002-09-17
EP1099223A1 (de) 2001-05-16
JP3777303B2 (ja) 2006-05-24
TW426846B (en) 2001-03-21
CN1309810A (zh) 2001-08-22
EP1099223B1 (de) 2002-10-23

Similar Documents

Publication Publication Date Title
US5689458A (en) Semiconductor memory device having negative resistance element operated stably with single low power source
US5241496A (en) Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5515311A (en) Method of driving ferroelectric memory
US6781867B2 (en) Embedded ROM device using substrate leakage
US5699294A (en) Semiconductor memory device having bidirectional potential barrier switching element
US20030235095A1 (en) Semiconductor memory device with an improved memory cell structure and method of operating the same
US7167386B2 (en) Ferroelectric memory and operating method therefor
KR100399265B1 (ko) 저항성 강유전체 메모리 셀로 구성된 메모리 장치
KR100554211B1 (ko) 강유전성 기억 장치
US4920513A (en) Semiconductor memory device using diode-capacitor combination
JP2000150670A (ja) キャパシタ負荷メモリセル
JPH07176184A (ja) 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法
KR100443544B1 (ko) 다수의 저항성 강유전성 저장 셀로 이루어진 저장 장치
KR100588388B1 (ko) 저항형 강유전성 메모리 셀
KR100258345B1 (ko) 파워라인의 배치구조를 개선한 반도체 메모리 장치
KR100428652B1 (ko) 인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자
US6172897B1 (en) Semiconductor memory and write and read methods of the same
EP0107921B1 (en) A dynamic semiconductor memory device
US5262988A (en) Dynamic memory cell and dynamic memory
US5563434A (en) Semiconductor memory device having capacitor of thin film transistor structure

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120723

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130718

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee