TW426846B - Memory device consisted of a plurality of resistive ferroelectric memory cells - Google Patents

Description

A7 B7

XT •經濟部膂慧咏產局員工消費合作社印製 五、發明說明（f ) 本發明是有關根據申請專利範圍第1項之前言之*由 棋數掴電阻性鐵電質記億醭單胞所構成之記億龌配置》 嫌®質8B億體配置•在其中單胞板電壓是設置固定於 此記億醴配置之轚源電磨的一半（Vcc/ 2)之上，它是以 快速的記億髏操作而突出》雖然在此記億釅配置中會出 現儲存在紀侓鳢電容器中的資料可能遣失的問題：由於 在記億髑電容器上的單胞節黏是浮動的，只要此選擇電 晶鑲阻障，且形成此單胞節黏對半導體基片的寄生pn_ 接面，造成此pn-接面上必然發生的漏雷，及在接地電® 上之單胞節K轚壓之下降。此嫌電質記德朦電容器之另 一節點是保持固定於單胞板電暖Vcc/2上❶因此，此雄 電質記億醱霣容器的内容可藉由程式轉換而破壤。 .為了避免此資料遣失在其内容被破壊之前•採取類似 如在DRAM(動態直接存取記億饋）中之記德龌箪胞之更新 (Refresh),致使得此記億髓配置的位元線被預充電至 電源電躔的一半Vcc/2e並且此單胞節黠經由啓動宇元 線同樣地被充電至轚濂霉壓的一半Vcc/2。致使得在記 慷體霣容器上轚壓下降為〇v。 此種更ff (Refresh)是昂贵的並須要額外的作業，逭 _該歉可能地避免> 在美國專利案號US5 121 353〆說明描述了一種具有 雄霣質記億醱單胞的記億髑配置·其靜態地操作並可以 放棄更新（Refresh)。可是為此必須毎一價記億饈電容 器配置阐傾遘擇電晶餞，其各自逋接不闻的宇元嫌，造 使得熟知的記億髑配置昂貴· 本紙張尺度適用中國國家標準（CNS>A4規格<210 X 297公餐） -------------裝-------訂---------線 (請先閱讀背面之注項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Λ7 B7__ 五、發明說明（> ) 因此本發明的目的，是由複數傾霣阻性鐵電質記憶體 單胞，而建立一掴簡單建进的記億醱配置，其各健如此 的S置，致使得在單胞節黏上的漏電不再會引起各侮記 憧醱單胞的程式轉換，致使可以放索記德醱單胞的更新 (Refresh)。 此目的是在根據本發明之申誚專利範園第1項之前言 的一錮記憧醴K置中•經由此在其待擻部份所包含的特 點而解決 在此根》本發明中的記億體配置是如此，此記億體霣 容器之兩籲轚極，所以此所腰的霣容器節黏，在一轚阻 器之上並且一铕經由MOS-霣晶體所形成之連接線輅彼此 連接。此達接線路是由HOS-霣晶醴所構成其具有大的通道 長度並保持在單胞板霣壓處β 此霣阻器是如此地安排，致使其霣阻值在本質上小於 經由ΡΙ1-接面所形成之介於汲極或源捶與半導《基Μ之 間選擇霣晶醱之阻障霣阻器之電阻值》對此，此讀與寫 的過程經由此霣阻器最多應只有微不足道的彩鬱。 借此可以確保，一方面此讀與寫的過程經由霣阻器幾 乎没有干擾，另一方面，此寄生Ρη-接面至半導體基片的 漏電經由此電阻器而抵供，以致於在雄電質記億體霣容 器之兩餾轚容器節點接近箪胞板轚壓》一餹非所欲之記 億體電容器的程式轉換可以因此不再發生，所以可以放 棄此更新（Refresh)。 因此對本發明是重要的，將霣阻器的靖黏或铕黏•與紀 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚〉 ---^-----------------訂 --------線--=---- (請先閱讀背面之注意事項再填寫本頁) r •經濟部¥慧財產局員工消費合作社印製 A7 _ B7_. 五、發明說明（4 ) 億體電容器的電棰相連接，其位於固定的單胞板電壓， 而在MOS-電晶體之上，其通道長度本身在幾傾記億體單 胞上延伸，而保持在單胞板電壓處。因此有例如20至100 偏記憶體單胞在此等M 0S-電晶體的汲極區域與源棰匾域 之上，其經由一痼接觸以及一值例如由鋁所構成的導線 而處於單胞板電壓， 而只産生兩個實施變化例用於轚阻器之配置以及由H0S -電晶體所構成的連接線路。 在第一但變化例中，此電阻器是經由一镇適當的摻雜 在厚的氣化物之下靠赶灌擇電晶體而實現。對此，此電 阻器的一端是在具有長的通道長度的M0S-電晶龌之上， 而保持在單胞板電壓處，並且在MOS-電晶體上施加閛掻 電壓VZ。在同時對M0S-電晶體的汲極舆源棰施加單胞板 電壓β因此，此閛掻電壓VZ如此的校準，致使得單胞板 電饜在H0S-電晶體的整宿通道延伸。 在第二値寅施例中，不但實現了在每一偁記德體單胞 上的電阻器，而且實現了對具有長的通道長度之MOS-電 晶體上的單胞板霣壓之供應β對如在第一變化例中在此 M0S-電晶醱之汲棰與源揮上施加單胞板霣壓。在MOS-電晶體的閘極施加轚磨VS,其保持恒定在一嶺值處，致 使得其本身對每一傾記億醱單胞産生一個電流，其相對 應於在開始時對於電阻器所謂的條件，此條件是有開於 ρη-接面以及讀寫過程之阻障罨阻值，並且此相對應之 電阻器的端點（電阻器節點）提升至此單胞板霣壓；或者 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） II—----------- ----I I I 訂·-------- *3^ (請先閱讀背面之注意事項再填寫本頁) 426846 A7 B7_ 五、發明說明（4 ) 對每一單胞産生一電流，其相對應於用於罨阻器的條件 ，並且此外根據每一脑讀及/或寫的過程以及當置放及 切斷用於記億體配置之電源電壓時，將閘極電壓V S帶至 一艏信上。因此在各値記億體單胞中之記億體電容器的 各阔電極快速地提升至單胞板電壓。有利的是此最後所 謂的方法，即此記憶體電容器的電極立刻被帶至單胞板 雷壓。因此所有具有長的通道長度的MOS-電晶體可以各 自被切換。可是它亦為可能.只遴澤具有長的通道長度 的MOS-電晶體切換，其屬於各自位元線，並且具有一痼 位元線解碼器。 在根據本發明的記億體配置中將意外的程式轉換經由 寄生的ΡΠ -接面至基K的漏電而排除，致使得不須要更 新（R e f r e s h )。其為可能，使用正規的字元線解碼器。 若此字元線的容量還未增加。當切斷電源電壓，則意外 的程式轉換同樣地被排除。例如在電阻器上一痼-導 電區域以及記億體電容器之電極之間，其在一固定的單 胞板電壓中不須要插塞（/’插塞此在記憶體配置製造 中在技術上的要求降低，由於不須要用於此插塞的額外 的接觸洞。因此還可節省在半導體基Η上的空間。換句 話說，此記億體單咆表面在根據本發明的記億體配置之 中相對於標準的單胞並未擴大。畢竟還不須要額外的技 術及製程步驟，以便實現根據本發明的記億體配置。 以下是本發明根據_示作更詳細的說明。其顯示： 第1圖是根據本發明記億體配裝之電路圖， _ 6 " 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) - — I 1 I I — — * 1 --------. 經濟部智慧財產局員工消費合作社印製 0 經濟部會慧时產局員工消費合作社印製 A7 _B7__ 五、發明說明（） '第2圖是經由稂據本發明記億髖配置的第一實施例之 一概略圖式横截面說明， 第3圖是第2圖賁施例之概略俯視圖， 第4圖是根據本發明之記億體配置之第二實施例之概 略圖式橫截面説明，以及 第5画是第4圖記億體配置之俯視圖。 第1圖顯示在折«位元線結構中之記億體單胞場。對 此持別是連接記億體電容器之電極，以及所謂的電容器 結點，於一適當的電阻器之上，並且說明一個於單胞板 雷壓中的連接線路，其藉由一傾具有長溝渠的一川卜電 晶體而實現。此電容器節點之連接可以無疑地也許可在 一個所諝的開放的位元線結構中使用。 在第1圖中所各自詳細説明的是字元線WLO，WL1, WL2 與WL3以及電容器CB所呈現的位元線BLO, bBLO, BL1, bBLl,其用於由選擇電晶體T以及鐵電質記憶體電容器 Cferro所構成的一個電晶體一痼電容器- (1T1C)之記億體 單胞。 在記億體電容器Cferro的一値電極施加固定的單胞板 電壓。它是在一個連接線路上，其由一値具有源極或汲 極區域之Μ 0 S -電晶體與一®電阻器所構成，還通向 此記億體電容器之另一値電極。這即是説，此兩値電容 器節點是在電阻器R以及由Μ 0 S -電晶體所構成的連接線 路上彼此互相連接。在第1 _中此種MO S -電晶體是藉由 其源極或汲極η+區域以圖示的方式來表示。對此，在 -7 - 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） --I ----------裝------- 訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 42684 6 a7 _B7_ 五、發明說明（士） 眈等η +區域之間具有大的長度的通道被導引，並在此 等η +區域之間的閘極電極（未圖示）上施加閘極電壓V Ζ (第1窨施例）或V S (第2實施例）。此連接線路因此保持 存蜀胞板雷壓VPLATTE處。 雷|!目器R具有以下的特性，即： 、(a )其電阻值基本上是小於ρ η -接面至半導體基Η之阻障 雷Ρ且之電阻值，以及 'tb)此讀寫過程經由此電阻器R最多僅有徹不足道的影 響。 因此保證，此讀與寫過程藉由電阻器R幾乎保持没有 千優，以及寄生的pn -接面的漏電經由此電阻器R而抵 僂，致使得在鐵電質記億體電容器C f e r r 〇的兩側施加單 胞板電壓VPUTTE。記億體電容器Cferro的意外程式轉 換可以因此不再發生。 此具有單胞板電壓VPL ATT E可連接之電阻器R的聯結 或節點是如此地各自在具有長通道的M0S-電晶體U+區 域）之上，而保持在單胞板電壓VPLATTE處。此長通道可 以在多傾記億體單胞之上，例如20至100痼記憶體單胞 上延伸。例如所有的2 0至1 0 0記億體單_是如此，致使 M0S -電晶體之汲極或源極區域n+ ,是在一値接觸以及 一値例如由鋁所構成的線路之上，而保持在單胞板電壓 V P L A T T E 〇 萝2圖只顯示一個藉由本發明第1實施例之一概略橫 截而圖示，在第3圖中説明其俯視圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） -I.----------! I I 訂！ - - (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（ A7 B7 極例多由成 間ί 汲其由如構 之塞 有，如例所 2 插 設®2例明鋁 或在 ,^ 一説由 1是 中-£由細如 域\ 面捶經詳例 匾域 表源是未一 S 區 的一 2 一與 源棰 體及域由 * 舆汲 導以區經向 域Ifc 半，®-其通 區。 電雜Η ，而 極層 導摻 w 了層 汲緣 -it塞緣 於绝 ie插絶h介Λ 雜 接 H ig的Hie埋 I接成LM上其 中Ri+η的構T之-層 是成所AL道WL 2 1’地構矽線通線 第域樣所化元此元 在區同矽氧位在宇 一如晶二的 是 在 Π 是 經濟部智慧財產局員工消費合作杜印製 插塞Μ之上是由例如多晶矽所構成其與記億醱霄容器 的記億體節酤SN連接。此記億體電容器是由記億體節黏 SN所構成是一種鐵電質的電介質之絶線且共有的記憶髑 節點£1(參考在笫2圖中，連接兩梅記憶醸節點PL之虛 線），在其上施加單胞板電壓V P L A Τ ϊ E。 此電阻器R是藉由在厚的氣化物FOX之下一個適當的 接雜而實現。對此，此電阻器β的一値端點或節點連接 至汲掻區域1,並且此霜阻器R的S —端黏通向具有長 的通道長度之H0S-電晶齷，在其閘棰上施加閘棰電壓VZ 。此M0S-電晶體是在第2園中以其閛棰（'_VZ")以及字” 通道"概括表示。它是位在介於電阻器R遠離汲搔區域 1的端點以記億體節點PL之間e ftMOS-®晶醴之n+ -區 域（汲棰或源極 >,施加單胞板電壓（參考第3圖）。此具 有大的通道長度的M0S -電晶體的閘極電壓VS可如此的校 準，致使得它可將單胞板電靨VPLATTE在整镅通道上延 伸。 -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^1 —^1 ^^1 ^^1 ^^1 ^^1 f IV ·1« n ] ^^1 I ^^1 n n 1^1 ^^1 ^^1 4 1 1 n n I— ftL »tl 1 (請先閲讀背面之注意事項再填寫本頁) 426846 A7 B7_ 五、發明說明（/ ) 在第2爾與第3圖的實施例設有一値開放的位元線結 構無疑地，本發明可以還在一値祈壘的位元線結構中 使用。 _ 第4 I與第5圖顯示本發明的第2實施例。第4圖是 一概活的椹截而説明，第5圖是一俯視圖説明。在第 4圖駔第5圖中是使用如同在第2, 3画中具有相同參考 符號之彼此對應的構件，在第4與第5圖的實施例中實 現了在毎一單胞上的電阻器R以及在具有長通道的MOS-電晶體U+ 1之上供應單胞板霄壓VPLATTE。對於此，在 Μ 0 S -電晶體之汲極區域或源極區域上（參考符號” η + ”） 是施加單胞板電壓VPLATTE。在MOS-電晶體閛極上是施 加電壓V S。它執行以下二者之一： (a )恆定保持在一値值，致使它對每一橱記憶體單胞産 生一個電流，其對應於以上所提到用於電阻器的條件 並Μ此電阻器R遠離汲極區域1的端點，是保持在單 咆板電壓VPLATTE ,或者 (b)保持侑定的在一値！值中，致使其對毎一値1記億體單 胞産生一電流，其對應於以上所提到用於電阻器的條 件..此外根據每一個讀及/或寫過程，以及在當安置 及切斷在記憶體配置上之電源電壓時，將MOS-電晶體 的閛極電歷V S帶至一 _值。因此各痼記億體單胞中的 記億體節W很快地被提升至單胞板雷壓VP LATTE。恃 別以最後所提到的方法可以將記億體節點立刻帶入至 單胞板電壓。它可将各傾具有長通道的所有MOS -電晶 -1 0 - 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) * ----1 丨 I 訂 — ---I I _ 經濟部智慧財產局員工消费合作杜印製 A7 B7 五、發明說明（9 ) 髏或只有屬於各傾位元線者，以位元線解碼器將被選 出的具有長通道的Μ 0 S -電晶體切換。 符號之説明 1 .......汲極 2 .......源極 3.4. ......插塞 A L〜B L ....位元線

Cferro.....記億體電容器 R.......電m器 PL , SH......電極 T.......選擇電晶體 V S，V Z......閘極電壓 VPLATTE......單_板電壓 字兀線 η + .....M0S-電晶體 --------------裝--- (請先閱讀背面之注意事項再填寫本頁) , Γ 線· .經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 426846六、申請專利範圍 A8 B8 C8 D8 修正 煩請委員^-，本槳修.(後是否變更原實質内容 經濟部智慧財產局員工消費合作社印製 第8811088 8號「由禊數痼電阻性鐵爾質記慊體單胞所 構成之記楢髏配Sj (88年11月修正） 1. 一種由衩數値霣姐性鐵霄質記億醱單胞所構成之記億 體配置，其由各一個遘擇霣晶體（τ),以及一個記慊 體轚容器（Cferro)所構成，其一值霣揮（PL)是位於固 定的單胞板霣壓（VPLATTE)處，而其另一掴霣棰（SN> 與選擇電晶體之一锢第一型猱路顯示堪U)連接，對 此，在半導鼸基Η上或之中之選揮霣晶《(T)及記憶體 電容器（Cferro),設有與第一型線路完全不同線路型 式的第二型線路，其待撖為： 其與記僚脹霣容器（Cferro)相連接的趣擇霣晶_ (!〇 之區（1)是在一霍阻器（R)之上，而連接至M0S-電晶儺 (n+ )之通道，其通道長度本身延伸至少兩镧記镣體 單胞以上，並且在其汲棰與源棰上施加此固定的單胞 板電壓UPLATTE),致使與記憶體爾容器（Cferro)相 連接之匾（1)是在1阻器（R)之上，並且H〇S-電晶體 (n+ )與記憶體電容器（Cferro)之一櫥霣棰（PL)電氣 連接。 2 .如申請專利範園第1項之記徳體配置，其中此電阻器 (R)是經由在半導醮中相對應的摻雜而確定，且此 電晶釀的閘棰霣壓是可如此的安置，致使得固定的單 胞板電皤（VPLATTE)可以置放於MOS-霣晶濉所有的通 道之上。 -1 ί - 本紙張尺度適用中國國家棵準（CNS)A4規格<210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 如申請專利範圉第1項之記慷臞配置，其中在M〇s-m 晶體的汲極與源極上是施加此固定的單胞板電壓 (VPLATTE),並且此M0S -電晶體閘極施加電壓（VS)。 其導致流至每一記億體單胞的電流，補償了寄生Pn-接面至半導體基片的漏電。 4 .如申請專利範圍第1-3項中任一項之記憶體配置，其 中其本身具有通道的M0S -轚晶體，在多痼記憶髓單胞 上延伸。 务.如申誧專利範圍第4項之記億體配置，其中此H0S -電 晶賭的通道本身是在2 β至1D0個記憶醱單胞上延伸。 6 .如申請專利範圔第1-3項中任一項之記億體配置，其 中此M0S-電晶體的汲極與源極具有如選擇電晶體（Τ) 之汲極（1)與源極（2)相同的導線型式。 7.如申讅專利範圍第1-3項中任一項之記憶體配置，其 中選擇電晶腥（Τ)的汲棰（1>與記憶體電容器（Cferro) 由 1 經第 S)圍 (S範 極利 電專 1 請 另申 之如 置 配 體 〇 憶 接記 連之 而項 4}-/{ 塞 *1ί 据 個 任 中 項 -------- --------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 極 源 的 T /i 體 晶 電BL 擇L-選U 中線 其元 位 與 \/ 3 /i 塞 指 由 經 是 經濟部智慧財產局員工消費合作社印製 接 連 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）