KR880002269A - 다층 도전층을 갖는 스테이틱 랜덤 엑세스 메모리 - Google Patents

다층 도전층을 갖는 스테이틱 랜덤 엑세스 메모리 Download PDF

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노리오 스즈기
요시오 사가이
요시후미 가와모도
오사무 미나도
고우이지로우 이시마시
노후유기 모리와기
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미다 가쓰시게
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Abstract

내용 없음

Description

다층 도전층을 갖는 스테이틱 랜덤 엑세스 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도~제5b도는, 본 발명의 제1실시예를 도시한 도면.
제6a도~제6f도는, 본 발명이 제1실시예의 제조공정을 도시한 단면도.

Claims (7)

  1. 반도체 기판에 형성된 2개의 구동 MOS 트랜지스터와, 그 드레인에 접속된 2개이 전송 MOS 트랜지스터 및 2개의 부하 저항 소자로 되는 스테이틱 셀 군을 가지며, 구동 MOS 트랜지스터의 소오스를 접지 전위에 고정하는 도전막이 반도체 기판의 주면보다 상면에 형성하고 있으며, 이 도전막이 반도체 기판상에 형성되는 용량소자의 한쪽이 전극을 구성하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 도전막은 반도체 기판상에 형성된 상기 부하 저항 소자상에 형성되어 상기 부하 저항의 전계 차례를 구성하고 있는 것을 특징으로 하는 반도체 기억장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 도전막은, 기억장치에 전원전압을 공급하는 도전막과 동일한 층에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 도전막은, 상기 전송 MOS 트랜지스터의 드레인 및 기억장치의 데이타 선과 접속되는 도전막과 동일한 층에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제1, 제2 구동 MOS 트랜지스터와, 제1, 제2의 전송 트랜지스터와, 제1, 제2의 부하 저항을 가지며, 상기 제1의 구동 MOS 트랜지스터의 게이트 전극과 상기 제2의 부하 저항의 한쪽의 단자와, 상기 제2의 전송 트랜지스터의 소오스 또는 드레인과, 상기 제2의 구동 MOS 트랜지스터의 드레인 또는 소오스가 전기적으로 접속되며, 상기 제2의 구동 MOS 트랜지스터의 게이트 전극과 상기 제1의 부하저항의 한쪽의 단자와 상기 제1의 전송 트렌지스터의 소오스 또는 드레인과, 상기 제 1의 구동 MOS 트랜지스터의 드레인 또는 소오스가 전기적으로 접속되며, 상기 제1, 제2의 부하 저항의, 다른쪽 단자는 제1의 일정 전원선에 접속되며, 상기 제1, 제2의 전송 트랜지스터의 게이트 전극은, 제1층의 다결정 실리콘을 포함하는 도전층에 의해서 공통으로 마련되어, 워드선으로서 작동하며, 상기 제1, 제2의 구동 트랜지스터의 소오스 또는 드레이은 공통으로 제2의 일정 전원선에 접속되며, 상기 제1, 제2의 전송 MOS 트랜지스터의 드레인 또는 소오스는, 각각 제1, 제2의 데이타선에 접속되며, 상기 제1, 제2의 부하 저항은 제2층의 다결정 실리콘을 포함하는 도전층에 의해서 공통으로 마련되며, 상기 제1, 제2의 부하 저항은, 제3층의 다결정 실리콘을 포함하는 도전층에 의해서 마련되며, 상기 제2층과 제3층의 다결정 실리콘을 포함하는 도전층에 의해서 용량이 형성되는 것을 포함하는 반도체 메모리.
  6. 제1, 제2의 구동 MOS 트랜지스터와, 제1, 제2의 전송 트랜지스터와, 제1, 제2의 부하 저항을 가지며, 상기 제1의 구동 MOS 트랜지스터의 게이트 전극과 상기 제2의 부하저항의 한쪽의 단자와, 상기 제2의 전송 트랜지스터의 소오스 또는 드레인과, 상기 제2의 구동 MOS 트랜지스터의 드레인 또는 소오스가 전기적으로 접속되며, 상기 제2의 구동 MOS 트랜지스터의 게이트 전극과 상기 제1의 부하저항의 한쪽의 단자와 상기 제1의 전송 트랜지스터의 소오스 또는 드레인과, 상기 제1의 구동 MOS 트랜지스터의 드레인 또는 소오스가 전기적으로 접속되며, 상기 제1, 제2의 부하저항의 다른쪽의 단자는 제1의 일정전원선에 접속되며, 상기 제1, 제2의 전송 트랜지스터의 게이트 전극은 제1층의 다결정 실리콘을 포함하는 도전층에 의해서 공통으로 마련되어, 워드선으로서 작동하며, 상기 제1, 제2의 구동 트랜지스터의 소오스 또는 드레인은 공통으로 제2의 일정 전원선에 접속되며, 상기 제1, 제2의 전송 MOS 트랜지스터의 드레인 또는 소오스는, 각각, 제1, 제2의 데이타선에 접속되며, 상기 제1, 제2의 부하 저항 및 제2의 일정 전원선은 제2층의 다결정 실리콘을 포함하는 도전층에 의해서 마련되며, 상기 제1의 일정 전원선은 제3층의 다결정 실리콘을 포함하는 도전츠엥 의해서 마련되며, 상기 제2층과 제3층의 다결정 실리콘을 포함하느 도전층에 의해서 용량이 형성되는 것을 포함하는 반도체 메모리.
  7. 제1, 제2의 구동 MOS 트랜지스터와, 제1, 제2의 전송 트랜지스터와, 제1, 제2의 부하 저항을 가지며, 상기 제1의 구동 MOS 트랜지스터의 게이트 전극과 상기 제2의 부하 저항의 한쪽의 단자와, 상기 제2의 전송 트랜지스터의 소오스 또는 드레인과, 상기 제2의 구동 MOS 트랜지스터의 드레인 또는 소오스가 전기적으로 접속되며, 상기 제2의 구동 MOS 트랜지스터의 게이트 전극과 상기 제1의 부하 저항의 한쪽의 단자와 상기 제1의 전송 트랜지스터의 소오스 또는 드레인과, 상기 제1의 구동 MOS 트랜지스터의 드레인 또는 소오스가 전기적으로 접속되며, 상기 제1, 제2의 부하 저항의 다른쪽의 단자는 제1의 일정 전원선에 접속되며, 상기 제1, 제2의 전송 트랜지스터의 게이트 전극은, 제1층의 다결정 실리콘을 포함하는 도전층에 의해서 공통으로 마련되어, 워드선으로서 작동하며, 상기 제1, 제2의 구동 트랜지스터의 소오스 또는 드레인은 공통으로 제2의 일정 전원선에 접속되며, 상기 제1, 제2의 전송 MOS 트랜지스터의 드레인 또는 소오스는, 각각 제1, 제2의 데이타선에 접속되며, 상기 제1, 제2의 부하 저항은, 제3층의 다결정 실리콘을 포함하는 도전층에 의해서 마련되며, 상기 제1 또는 제2의 일정 전원선은 제2층의 다결정 실리콘을 포함하는 도전층에 의해서 마련되며, 상기 제2층과 제3층의 다결정 실리콘을 포함하는 도전층에 의해서 용량이 형성되는 것을 포함하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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