KR920005327A - 반도체 기억소자 및 그 제조방법 - Google Patents

반도체 기억소자 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

반도체 기억소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 회로도.
제2도는 제1도의 동작원리 설명도.
제3도는 제1도의 Tr2의 게이트 전압대 드레인 전류의 관계를 나타낸 도면.

Claims (3)

  1. 반도체 기억소자의 회로구성으로서, 제1 MOSFET의 드레인 전극과 제2 MOSFET의 소오스 전극을 판독과 기록을 공통으로한 판독기록 비트선에 접ㅈ속하고, 그 제1 MOSFET의 소오스전극과 제2 MOSFET의 게이트 전극과 접속하여 전하 축적영역으로 하고, 상기 제1의 MOSFET의 게이트 전극을 기록 워어드선으로 하고, 제2의 MOSFET의 기판 바이어스를 절연막에 의한 용량 결합으로 판독 워드선과 접속한 것을 특징으로 하는 반도체 기억소자.
  2. 반도체 기억소자의 구조로서, 기판상에 제1의 절연체층을 거쳐 저저항체층(7)을 배치하고, 제2의 절연체(6)을 거쳐 제1의 반도체층(3)과 저저항 반도체층(확산층)(10,10')을 가지며, 상기 반도체층 위에 얇은 절연막(8)을 개재시켜 저저항 다결정 반도체(9)를 배치하고, 상기 저저항 반도체층(10,10')을 제2 MOSFET의 소오스 드레인 영역으로 하고, 상기 저저항 다결정 반도체(9)를 제2MOSFET의 게이트로 하고, 상기 저저항 다결정 반도체(9)위에 두꺼운 절연막(11)을 거쳐 다결정 반도체(12) 및, 상기 저저항 다결정 반도체(9)와 상기 저저항 반도체(10')에 접하는 제2의 저저항 다결정 반도체(확산층)(15,15')를 가지며, 상기 다결정 반도체상(12)에 제2의 얇은 절연막(13)을 거쳐 제3의 저저항 다결정 반도체(14)가 형성되어 있으며, 상기 제2의 저저항 다결정 반도체(15,15')를 제1 MOSFET의 소오스 드레인 영역으로 하고, 상기 제3의 저저항 다결정 반도체(14)를 제1 MOSFET의 게이트 전극으로 하고, 상기 제1 MOSFET의 게이트 전극을 기록워어드선으로 하고, 상기 제1 MOSFET의 소오스 전극을 판독기록 비트선으로 하고, 상기 제2 MOSFET의 드레인 전극을 전원선으로 하고, 상기 저저항체층(7)을 판독 워어드선으로 하는 것을 특징으로 하는 반도체 기억소자.
  3. 반도체 기억소자의 제조방법으로서, (a)반도체 기판상에 절연막을 개재시켜 제1의 반도체층을 갖는 기판상에, 제1의 홈을 반도체 기판에 달할때 까지 형성하고, 제2의 절연막을 상기 제1의 홈내에 형성하고, 제1의 저저항 다결정 Si막을 제1의 홈내에 매입하는 공정. (b) 상기 제1의 홈 이외의 일부에 제2의 홈을 제1의 절연막에 달할때까지 형성하고, 이 제2의 홈에서 제1절연막을 제거하고, 반도체 기판 및 제1의 반도체층의 하면에 제1의 산화막을 형성하고, 제2의 저저항 다결정 Si층을 형성하는 공정. (c) 제1의 반도체층의 표면의 일부에 얇은 SiO2층을 개재시켜 제3의 저저항 다결정 Si층을 형성하고, 제1의 반도체층의 제3의 저저항 다결정 Si층에 덮혀져 있지 않은 부분에 저저항 반도체층을 형성하는 공정, (d) 기판전면에 제3의 절연막을 형성하고, 제3의 절연막의 제3의 저저항 다결정 Si 및 제1의 반도체층의 저저항층위의 일부를 제거하고, 제3의 저저항 다결정 Si상 및 제1의 반도체층의 저저항층 상에 다결정 반도체층을 형성하는 공정, (e) 상기한 다결정 반도체층상의 일부에 제2의 얇은 SiO2층을 개재시켜 제4의 저저항 다결정 Si를 형성하고, 그 이외의 반도체층을 저저항체층으로 하는 공정을 구비한 것을 특징으로 하는 반도체 기억소자의 제조방법.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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