KR930006949A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR930006949A
KR930006949A KR1019920015984A KR920015984A KR930006949A KR 930006949 A KR930006949 A KR 930006949A KR 1019920015984 A KR1019920015984 A KR 1019920015984A KR 920015984 A KR920015984 A KR 920015984A KR 930006949 A KR930006949 A KR 930006949A
Authority
KR
South Korea
Prior art keywords
film
mosfet
gate electrode
semiconductor device
gate
Prior art date
Application number
KR1019920015984A
Other languages
English (en)
Other versions
KR960012301B1 (ko
Inventor
나가야마 타케오
Original Assignee
사또오 후미오
가부시기가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도시바 filed Critical 사또오 후미오
Publication of KR930006949A publication Critical patent/KR930006949A/ko
Application granted granted Critical
Publication of KR960012301B1 publication Critical patent/KR960012301B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

플립플릅 회로를 구성하는 MOSFET와 제어용 MOSFET의 게이트 전극의 패턴을 개량하는 것에 의하여 스태틱 RAM의 집적도를 향상시킨다.
반도체 기판(21)상에는 플립플릅 회로를 구성하는 MOSFET(11) 및 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET(12)가 각각 형성되어 있다. MOSFET(11)의 게이트 전극(14)과 게이트 전극(15)을 겹쳐서 형성할 수 있으므로 게이트 전극의 분리 영역에 필요없게 된다. 따라서 스태틱 RAM의 집적도를 향상시킬 수 있다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도, 제9도는 스태틱 RAM의 메모리 셀을 나타내는 회로도.

Claims (10)

  1. 반도체 기판(21)과 상기 반도체 기판상에 형성되고, 정보를 기억하는 플립플립 회로를 구성하는 제1의 MOSFET(11)와, 상기 반도체 기판상에 형성되고 상기 정보의 독출 또는 기입을 제어하는 제2의 MOSFET(12)를 구비하고, 적어도 상기 제1의 MOSFET의 제1의 게이트 전극(14)과 상기 제2의 MOSFET의 제2의 게이트 전극(15)이 상이한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1의 MOSFET의 제1의 게이트 절연막과 상기 제2의 MOSFET의 제2의 게이트 절연막이 상이한 층에 형성되고, 상기 제1 및 제2의 게이트 절연막의 막두께를 상이하게 하고, 상기 제1의 MOSFET와 상기 제2의 MOSFET의 실효 게이트 용량을 바꾸는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1의 MOSFET는 상기 제2의 MOSFET에 비하여 단위 면적당 실효 게이트 용량이 큰 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제1의 게이트 절연막과 상기 제2의 게이트 절연막은 서로 다른 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1의 게이트 전극은 폴리실리콘막, 또는 폴리실리콘막과 고융점 금속막의 적층막, 또는 폴리실리콘막과 고융점 금속 실리사이드막의 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2의 게이트 전극은 폴리실리콘막, 또는 폴리실리콘막과 고융점 금속막의 적층막, 또는 폴리실리콘막과 고융점 금속 실리사이드막의 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항 또는 제4항에 있어서, 상기 제1의 게이트 절연막은 SiO2막, 또는 SiN막, 또는 TaO막, 또는 SiO2/SiN/SiO2의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제2항 또는 제4항에 있어서, 상기 제2의 게이트 절연막은 SiO2막, 또는 SiN막, 또는 TaO막, 또는 SiO2/SiN/SiO2의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 및 제2의 게이트 전극의 패턴은 어느 한 점(P)을 중심으로 하여 점대칭이 되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1의 게이트 전극과 상기 제2의 게이트 전극은 서로 겹치는 부분을 가지고 있는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920015984A 1991-09-06 1992-09-03 반도체 장치 KR960012301B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3226848A JP2916306B2 (ja) 1991-09-06 1991-09-06 半導体装置
JP91-226848 1991-09-06

Publications (2)

Publication Number Publication Date
KR930006949A true KR930006949A (ko) 1993-04-22
KR960012301B1 KR960012301B1 (ko) 1996-09-18

Family

ID=16851514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920015984A KR960012301B1 (ko) 1991-09-06 1992-09-03 반도체 장치

Country Status (5)

Country Link
US (1) US5396105A (ko)
EP (1) EP0534203B1 (ko)
JP (1) JP2916306B2 (ko)
KR (1) KR960012301B1 (ko)
DE (1) DE69227663T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050018300A (ko) * 2003-08-09 2005-02-23 최호진 니코틴 감소 필터구멍 형성방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176633A (ja) * 1993-12-20 1995-07-14 Nec Corp Ｃｍｏｓ型スタティックメモリ
JP3686144B2 (ja) * 1995-12-07 2005-08-24 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
KR100249156B1 (ko) * 1997-05-13 2000-03-15 김영환 에스램(sram)셀및그제조방법
DE19839272B4 (de) * 1997-09-11 2007-02-01 Iro Sweden Ab Steuerbare Fadenbremse
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0032608A1 (en) * 1980-01-22 1981-07-29 Mostek Corporation Column line powered static ram cell
GB8700347D0 (en) * 1987-01-08 1987-02-11 Inmos Ltd Memory cell
US4951112A (en) * 1987-01-28 1990-08-21 Advanced Micro Devices, Inc. Triple-poly 4T static ram cell with two independent transistor gates
JPH01152662A (ja) * 1987-12-09 1989-06-15 Fujitsu Ltd 半導体記憶装置
KR910010741A (ko) * 1989-11-02 1991-06-29 야마무라 가쯔미 반도체 집적 회로 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050018300A (ko) * 2003-08-09 2005-02-23 최호진 니코틴 감소 필터구멍 형성방법

Also Published As

Publication number Publication date
KR960012301B1 (ko) 1996-09-18
DE69227663T2 (de) 1999-05-12
EP0534203B1 (en) 1998-11-25
DE69227663D1 (de) 1999-01-07
JP2916306B2 (ja) 1999-07-05
EP0534203A3 (en) 1993-08-25
JPH0567744A (ja) 1993-03-19
US5396105A (en) 1995-03-07
EP0534203A2 (en) 1993-03-31

Similar Documents

Publication Publication Date Title
KR910020904A (ko) 반도체기억장치 및 그 제조 방법
KR920005327A (ko) 반도체 기억소자 및 그 제조방법
KR910019237A (ko) 커패시터 dram 셀의 제조방법
KR850005160A (ko) 적층형 반도체 기억장치
KR960002855A (ko) 강유전체 메모리장치
KR900017196A (ko) 동적 메모리 셀을 구비한 반도체 메모리 장치
KR840007312A (ko) 적층 캐패시터형 메모리셀을 갖춘 반도체 기억장치
KR920018943A (ko) 반도체 기억장치
KR910019235A (ko) 반도체기억장치
KR890015417A (ko) 불휘발성 반도체기억장치와 그 동작방법 및 제조방법
KR920010975A (ko) 반도체장치 및 그의 제조방법
KR840000083A (ko) 반도체 기억장치
KR930006949A (ko) 반도체 장치
KR900005463A (ko) 반도체 기억장치 및 그 제조방법
KR930018737A (ko) 티에프티(tft) 부하형 에스알에이엠(sram)
KR940006270A (ko) 박막트랜지스터 부하를 가지는 반도체 메모리장치
US5410165A (en) Thin film transistor with conductive layer and static RAM with thin film transistor
KR880011808A (ko) 불휘발성 반도체기억장치
KR900002321A (ko) 고저항층을 가지는 반도체장치
KR950021667A (ko) Tft부하를 갖는 반도체 스태틱 메모리장치
KR930024188A (ko) 스태틱램(sram)장치
KR910010750A (ko) 반도체 기억장치
KR910019240A (ko) 반도체기억장치 및 그 제조방법
KR930015014A (ko) 반도체메모리장치 및 그 제법
KR930014994A (ko) 반도체 집적 회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070828

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee