KR930006949A - 반도체 장치 - Google Patents

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Abstract

플립플릅 회로를 구성하는 MOSFET와 제어용 MOSFET의 게이트 전극의 패턴을 개량하는 것에 의하여 스태틱 RAM의 집적도를 향상시킨다.
반도체 기판(21)상에는 플립플릅 회로를 구성하는 MOSFET(11) 및 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET(12)가 각각 형성되어 있다. MOSFET(11)의 게이트 전극(14)과 게이트 전극(15)을 겹쳐서 형성할 수 있으므로 게이트 전극의 분리 영역에 필요없게 된다. 따라서 스태틱 RAM의 집적도를 향상시킬 수 있다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도, 제9도는 스태틱 RAM의 메모리 셀을 나타내는 회로도.

Claims (10)

  1. 반도체 기판(21)과 상기 반도체 기판상에 형성되고, 정보를 기억하는 플립플립 회로를 구성하는 제1의 MOSFET(11)와, 상기 반도체 기판상에 형성되고 상기 정보의 독출 또는 기입을 제어하는 제2의 MOSFET(12)를 구비하고, 적어도 상기 제1의 MOSFET의 제1의 게이트 전극(14)과 상기 제2의 MOSFET의 제2의 게이트 전극(15)이 상이한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1의 MOSFET의 제1의 게이트 절연막과 상기 제2의 MOSFET의 제2의 게이트 절연막이 상이한 층에 형성되고, 상기 제1 및 제2의 게이트 절연막의 막두께를 상이하게 하고, 상기 제1의 MOSFET와 상기 제2의 MOSFET의 실효 게이트 용량을 바꾸는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1의 MOSFET는 상기 제2의 MOSFET에 비하여 단위 면적당 실효 게이트 용량이 큰 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제1의 게이트 절연막과 상기 제2의 게이트 절연막은 서로 다른 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1의 게이트 전극은 폴리실리콘막, 또는 폴리실리콘막과 고융점 금속막의 적층막, 또는 폴리실리콘막과 고융점 금속 실리사이드막의 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2의 게이트 전극은 폴리실리콘막, 또는 폴리실리콘막과 고융점 금속막의 적층막, 또는 폴리실리콘막과 고융점 금속 실리사이드막의 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항 또는 제4항에 있어서, 상기 제1의 게이트 절연막은 SiO2막, 또는 SiN막, 또는 TaO막, 또는 SiO2/SiN/SiO2의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제2항 또는 제4항에 있어서, 상기 제2의 게이트 절연막은 SiO2막, 또는 SiN막, 또는 TaO막, 또는 SiO2/SiN/SiO2의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 및 제2의 게이트 전극의 패턴은 어느 한 점(P)을 중심으로 하여 점대칭이 되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1의 게이트 전극과 상기 제2의 게이트 전극은 서로 겹치는 부분을 가지고 있는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920015984A 1991-09-06 1992-09-03 반도체 장치 KR960012301B1 (ko)

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