KR960012301B1 - 반도체 장치 - Google Patents

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Abstract

내용없음.

Description

반도체 장치
제1도는 본 발명의 일실시예에 관한 반도체 장치를 나타내는 평면도.
제2도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제3도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제4도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제5도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제6도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제7도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제8도는 본 발명의 반도체 장치의 제조 방법을 나타내는 단면도.
제9도는 스태틱 RAM의 메모리 셀을 나타내는 회로도.
제10도는 종래의 반도체 장치를 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 플립플롭 회로를 구성하는 MOSFET
12 : 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET
13 : 소자 영역 14 : MOSFET(11)의 게이트 전극
15 : MOSFET(12)의 게이트 전극 21 : P형 실리콘 다결정 기판
22 : 소자 분리 산화막(SiO2) 23, 28 : 실리콘 산화막(SiO2)
24 : 콘택트홀 25, 29 : 폴리실리콘막
26, 31 : 확산층(소스 또는 드레인) 27, 30 : 저저항막
본 발명은 스태틱 RAM의 메모리 셀에 사용하는 플립플롭 회로를 구성하는 개선된 반도체 장치에 관한 것이다.
종래 스태틱 RAM의 메모리 셀에 사용되는 플립플롭 회로는 예컨대 제9도에 도시된 바와같은 구성을 가지고 있었다. 제9도 있어서, (1)은 플립플롭 회로를 구성하는 MOSFET이고, (2)는 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET이다. 또한, (3)은 부하 저항, (4)는 워드선, (5)는 비트선을 나타내고 있다.
또, 상기 스태틱 RAM이 반도체 기판상에 형성되면 개략 제10도에 도시한 바와같은 패턴으로 된다. 즉(6)은 소자 영역이고 이 소작 영역(6)에는 상기 MOSFET(1), (2)가 형성된다. (7)은 플립플롭 회로를 구성하는 MOSFET(1)의 게이트 전극의 패턴이고, (8)은 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET(2)의 게이트 전극의 패턴이다.
그러나, 제10도에 도시한 바와같은 패턴을 가지는 반도체 장치에는 MOSFET(1)의 게이트 전극(7)과 MOSFET(2)의 게이트 전극(8)이 동일한 층에 형성되어 있다. 즉, 게이트 전극(7, 8)은 예컨대 폴리실리콘층의 패턴 처리에 의하여 동시에 형성된다. 이 때문에 게이트 전극(7)과 게이트 전극(8)사이에는 게이트 전극의 분리 영역(예컨대 제10도에 있어서 S로 표시)이 필요하고 소자의 집적도의 향상에 방해 요인이 되고 있었다. 또 상기 패턴에 있어서는 MOSFET(1, 2)의 게이트 산화막은 게이트 전극과 같이 동시에 형성된다. 즉, MOSFET(1, 2)의 게이트 산화막의 막두께는 동일하다. 따라서 MOSFET(1)와 MOSFET(2)의 구동력 비는 주로 MOSFET(1, 2)의 채널 길이와 채널 폭에 의하여 조정되고 있다. 즉 당해 구동력 비를 크게하기 위하여는 예컨대 MOSFET(1)의 채널 폭을 크게할 필요가 있기 때문에 MOSFET(1)에 점유하는 영역이 넓어지고 그 위에다 고집적화하기란 매우 어려웠다. 이와같이 종래는 플립플롭 회로를 구성하는 MOSFET의 게이트 전극과 메모리셀의 정보의 독출 또는 기입을 제어하는 MOSFET의 게이트 전극이 동일한 층에 형성되어 있기 때문에 소자를 고집적화 하기가 불리하다는 결점이 있었다.
본 발명은 상기한 결점을 해결코자 하는 것으로서 그 목적을 플립플롭 회로를 구성하는 MOSFET와 제어용 MOSFET의 게이트 전극의 패턴을 개량하는 것에 의하여 스태틱 RAM의 집적도를 향상시키는 것이다.
상기 목적을 달성하기 위하여 본 발명의 반도체 장치는 반도체 기판과 상기 반도체 기판상에 형성되고, 플립플롭 회로를 구성하는 제1의 MOSFET와 상기 반도체 기판상에 형성되고, 메모리 셀의 정보의 독출 또는 기입을 제어하는 제2의 MOSFET를 지니고, 적어도 상기 제1의 MOSFET의 제1의 게이트 전극과 상기 제2의 MOSFET의 제2의 게이트 전극이 서로 다른 층에 형성되어 있다.
또 상기 제1의 MOSFET의 제1의 게이트 절연막과 상기 제2의 MOSFET의 제2의 게이트 절연막이 상이한 층에 형성되고, 이것에 의하여 상기 제1 및 제2의 게이트 절연막의 막두께를 다르게 하고 상기 제1의 MOSFET와 상기 제2의 MOSFET의 실효 게이트 용량을 변화시키고 있다. 또, 상기 제1의 MOSFET는 상기 제2의 MOSFET에 비하여 단위 면적당 실효 게이트 용량이 크게 되도록 설정된다.
그리고 상기 제1의 게이트 절연막과 상기 제2의 게이트 절연막은 서로 다른 재료 예컨대 SiO2막, SiN막, TaO막, SiO2/SiNO2의 복합막으로 구성되어 있다.
또 상기 제1및 제2의 게이트 전극의 패턴은 어느 한 점을 중심으로하여 점대칭이 되도록 배치되어 있다. 또 상기 제1의 게이트 전극과 상기 제2의 게이트 전극은 서로 중첩되는 부분을 지니고 있다.
상기 구성에 의하면, 제1의 MOSFET의 제1의 게이트 전극과 제2의 MOSFET의 제2의 게이트 전극이 다른 층에 형성되어 있다. 이것에 의하여 제1의 게이트 전극과 제2의 게이트 전극을 겹쳐서 형성할 수 있으므로 게이트 전극의 분리 영역이 필요없게 된다.
또 제1의 MOSFET의 제1의 게이트 절연막과 제2의 MOSFET의 제2의 게이트 절연막을 상이한 두께로 형성할 수 있으므로 MOSFET의 구동력 비를 채널길이 및 채널 폭 뿐만 아니라 게이트 절연막으로 조정할 수도 있다.
또 상기 제1의 게이트 절연막과 상기 제2의 게이트 절연막은 서로 상이한 재료로 구성할 수도 있는바, 예컨대 SiO2막, SiN막, TaO2/SiN/SiO2으로된 복합막이 효과적이다.
또 상기 제1및 제2의 MOSFET는 어느 한 점을 중심으로 점대칭이 되도록 배치되어 있으면 메모리 셀의 안정성이 향상하고 스태틱 RAM의 고집적화에 있어서 더욱 효과적이다.
이하 도면을 참조하면서 본 발명의 일실시예를 대하여 설명한다.
제1도는 본 발명의 일실시예에 관한 반도체 장치의 평면도를 도시하고 있다. 제1도에 있어서, (11)은 플립플롭 회로를 구성하는 MOSFET이고, (12)는 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET 이다. 또(13)은 소자 영역, (14)는 MOSFET(11)의 게이트 전극, (15)는 MOSFET(12)의 게이트 전극을 표시하고 있다.
본 발명의 반도체 장치는 MOSFET(11)의 게이트 전극(14)과 MOSFET(12)의 게이트 전극(15)이 다른층에 형성되고 있다는 점에서 종래와는 다르다. 즉, 예컨대 제1도에 있어서 R의 부분에 보이는 바와같이, 게이트 전극(14)과 게이트 전극(15)을 겹쳐서 형성할 수 있기 때문에 종래에 필요로 하였던 게이트 전극의 분리 영역이 필요없게 된다. 또 후술하는 제조 방법에도 제시하는 바와같이 MOSFET(11)의 게이트 절연막과 MOSFET(12)의 게이트 절연막을 상이한 두께로 형성할 수 있으므로 MOSFET의 구동력 비를 채널길이와 채널 폭 뿐만 아니라 게이트 절연막으로 조정하는 일도 가능해 진다. 또 이 반도체 장치에서는 MOSFET(1) 및 (2)가 어느 한 점을 중심으로 점대칭이 되도록 배치되어 있다.
다음에 제2도∼제8도를 참조하면서 본 발명의 반도체 장치의 제조 방법에 대하여 설명한다. 또한 제2도∼제8도에 있어서는 제1도의 Ⅰ-Ⅰ'선에 따른 단면을 예로들어 설명하고 있다.
먼저 제2도에 도시된 바와같이, 온도 950℃의 수소 연소 산화법을 사용하여, P형 실리콘 단결정 기판(21)상에 실리콘 산화막(SiO2)을 약 500Å 형성한다. 또, 상기 실리콘 산화막상에 실리콘 질화막(SiN)을 약 1500Å 형성한다. 또한 리소그래피 기술을 사용하여 상기 실리콘 질화막상에 저항막을 형성한다. 또 화학적 기상등방성 에칭법을 사용하여 상기 실리콘 질화막의 일부를 에칭한다. 이후, 온도 1000℃의 수소 연소 산화법을 이용하여 상기 실리콘 질화막에 덮혀있지 않은 부분에 있어서의 P형 실리콘 단결정 기판(21)상에 소자 분리 산화막(SiO2)(22)을 약 800Å 형성한다. 그 결과 실리콘 단결정 기판(21)상은 소자 영역과 분리 영역으로 나누어진다.
다음에 제3도에 도시한 바와같이, 화학적 기상등방성 에칭법을 사용하여 상기 실리콘 질화막을 완전히 제거한다. 또 NH4F 액을 사용하여 소자 영역에 존재하는 상기 실리콘 산화막을 제거한다. 이후, 온도 900℃의 건조 산소 산화법을 이용하여 실리콘 단결정 기판(21)상에 실리콘 산화막(SiO2)(23)을 약1 60Å형성한다. 또 리소그래피 기술 및 NH4F 액을 사용하여 실리콘 산화막(23)의 일부를 에칭하고 콘택트홀(24)을 형성한다.
다음에 제4도에 도시한 바와같이 화학적 기상 성장법을 이용하여 기판(21)상의 전면에 폴리실리콘막(25)을 약 2000Å 형성한다. 또 온도 900℃의 POCl3분위기 중에 있어서 약 30분간의 열처리를 행한다. 그 결과 폴리실리콘막(25)중에 불순물(인)이 도핑되고 폴리실리콘막(25)이 저저항화 된다. 동시에 폴리실리콘막(25)에서 기판(21)중에 불순물(인)이 확산되어 기판(21)의 표면 영역에 확산층(26)이 형성된다. 또, 스퍼터링법을 사용하여 폴리실리콘막(25)상에 저저항막(27), 예컨대, 고융점 금속(Mo, MoSix, W, WSix, Ti, TiSix등)을 약 2000Å 형성한다.
다음에 제5도에 도시한 바와같이, 이방성 에칭법을 이용하여 폴리실리콘막(25) 및 저저항막(27)을 패턴닝한다. 그 결과 플립플롭 회로를 구성하는 MOSFET의 게이트 전극 및 그 배선이 형성된다. 이후 NH4F액을 사용하여 기판(21)상에 노출된 실리콘 산화막(23)을 제거한다.
다음에 제6도에 도시한 바와같이 온도 900℃의 건조 산소 산화법을 이용하여 기판(21)상, 폴리실리콘막(25)상 및 저저항막(27)상에 각각 실리콘산화막(SiO2)(28)을 약 250Å 형성한다.
다음에, 제7에 도시한 바와같이 화학적 기상 성장법을 이용하여 기판(21)상의 전면에 폴리실리콘막(29)을 약 2000Å 형성한다. 또 온도 900℃의 POCl3분위기 중에 있어서 약 30분간의 열처리를 행한다. 그 결과, 폴리실리콘막(29)중에 불순밀(인)이 도핑되고 폴리실리콘막(29)이 저저항화된다. 또한 스퍼터링법을 이용하여 폴리실리콘막(29)상에 저저항막(30), 예컨대 고융점금속(Mo, MoSix, W, WSix, Ti, TiSix등)을 약 2000Å 형성한다.
다음에 제8도에 도시한 바와같이, 이방성 에칭법을 사용하여 폴리실리콘막(29) 및 저저항막(30)을 패터닝한다. 그 결과, 메모리 셀의 정보의 독출 또는 기입을 제어하는 MOSFET의 게이트 전극 및 그 배선이 형성된다. 또한, 이방성 에칭은 실리콘산화막(28)과 폴리실리콘막(29)의 에칭 선택비가 충분하다는 조건하에서 행해진다. 이후, 상기 공정에 의하여 형성된 MOSFET의 게이트 전극 및 그 배선을 마스크로하여, 비소(As) 이온을 가속 전압 약 60keV, 도오즈량 약 5×1015(cm-2)으로 기판(21)중에 주입한다. 또 열처리를 행하고 기판(21)중에 주입된 비소 이온을 활성화함으로써 당해 기판(21)중에 확산층(소오스 또는 데리인)(31)을 형성한다.
이후, 도시를 생략하나 기판상의 전면에 층간 절연막을 형성하고 콘택트 홀을 형성한후, 그 층간 절연막상에 제3층째의 배선을 형성한다. 또 기판상의 전면에 층간 절연막을 형성하고 그 층간 절연막을 평탄화하고, 콘택트 홀을 형성한후, 금속 배선(예컨대 Al-Si 함금등)을 형성한다.
이상 설명한 바와같이, 본 발명의 반도체 장치에 의해서 다음과 같은 효과를 얻을 수 있다.
스태틱 RAM의 메모리 셀에 있어서 플립플롭 회로를 구성하는 구동용 MOSFET의 게이트 전극과 메모리 셀의 정보의 독출 또는 기입을 제어하는 제어용 MOSFET의 게이트 전극이 다른 층에 형성되어 있다. 이로 인하여 구동용 MOSFET의 게이트 전극과 제어용 MOSFET의 게이트 전극을 겹쳐서 형성할 수 있기 때문에 게이트 전극의 분리 영역이 필요없게 된다. 또, 구동용 MOSFET의 게이트 산화막과 제어용 MOSFET의 게이트 산화막을 따로 따로 형성할 수 있으므로 MOSFET의 구동력 비를 채널 길이와 채널 폭 뿐만 아니라 게이트 절연막의 막두께로 조정하는 것도 가능하다.
또한 본원 청구 범위의 각 구성 요소에 병기한 도면 참조 번호는 본원 발명의 이해를 쉽게하기 위한 것이며 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.

Claims (10)

  1. 반도체 기판(21)과 상기 반도체 기판상에 형성되고 정보를 기억하는 플립플롭 회로를 구성하는 제1의 MOSFET(1)와, 상기 반도체 기판상에 형성되고 상기 정보의 독출 또는 기입을 제어하는 제2의 MOSFET(12)를 구비하고, 적어도 상기 제1의 MOSFET의 제1의 게이트 전극(14)과 상기 제2의 MOSFET의 제2의 게이트 전극(15)이 상이한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1의 MOSFET의 제1의 게이트 절연막과 상기 제2의 MOSFET의 제2의 게이트 절연막이 상이한 층에 형성되고, 상기 제1및 제2의 게이트 절연막의 막두께를 상이하게 하고, 상기 제1의 MOSFET와 상기 제2의 MOSFET의 실용 게이트 용량을 바꾸는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1의 MOSFET는 상기 제2의 MOSFET에 비하여 단위 면적당 실효게이트 용량이 큰 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제1의 게이트 절연막과 상기 제2의 게이트 절연막은 서로 다른 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1의 게이트 전극은 폴리실리콘막, 또는 폴리실리콘막과 고융점 금속막의 적층막, 또는 폴리실리콘막과 고융점 금속 실리사이드막의 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2의 게이트 전극은 폴리실리콘막, 또는 폴리실리콘막과 고융점 금속막의 적층막, 또는 폴리실리콘막과 고융점 금속 실리사이드막의 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항 또는 제4항에 있어서, 상기 제1의 게이트 절연막은 SiO2막, 또는 SiN막, 또는 TaO막, 또는 SiO2/SiN/SiO2의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제2항 또는 제4항에 있어서, 상기 제2의 게이트 절연막은 SiO2막, 또는 SiN막, 또는 TaO막, 또는 SiO2/SiN/SiO2의 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1및 제2의 게이트 전극의 패턴은 어느 한 점(P)을 중심으로 하여 점대칭이 되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1의 게이트 전극과 상기 제2의 게이트 전극은 서로 겹치는 부분을 가지고 있는 것을 특징으로 하는 반도체 장치.
KR1019920015984A 1991-09-06 1992-09-03 반도체 장치 KR960012301B1 (ko)

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