JPH06132496A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH06132496A JPH06132496A JP4278380A JP27838092A JPH06132496A JP H06132496 A JPH06132496 A JP H06132496A JP 4278380 A JP4278380 A JP 4278380A JP 27838092 A JP27838092 A JP 27838092A JP H06132496 A JPH06132496 A JP H06132496A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- diffusion layer
- titanium
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 半導体記憶装置の容量素子の構造およびその
製造方法を簡略化し、かつ微小面積で大容量値を実現す
る。 【構成】 半導体記憶装置の容量素子が、集積回路の拡
散層３からなる下電極とチタンを主成分の一つとしチタ
ンの比率が化学量論的組成より多い誘電体薄膜１３およ
びチタンを主成分の一つとし高誘電率を有する高誘電体
薄膜１４とからなる容量絶縁膜とその上に形成された金
属薄膜からなる上電極１５とで構成されている。例え
ば、比誘電率が５００以上の高誘電体薄膜１４を用いて
データ保持に必要な容量値30fFを厚さ１００nmで形成し
ようとすると、面積が1.5μm2 のメモリセルの半分以下
の面積0.7μm2 でかつ単純平面型容量素子で実現でき
る。
製造方法を簡略化し、かつ微小面積で大容量値を実現す
る。 【構成】 半導体記憶装置の容量素子が、集積回路の拡
散層３からなる下電極とチタンを主成分の一つとしチタ
ンの比率が化学量論的組成より多い誘電体薄膜１３およ
びチタンを主成分の一つとし高誘電率を有する高誘電体
薄膜１４とからなる容量絶縁膜とその上に形成された金
属薄膜からなる上電極１５とで構成されている。例え
ば、比誘電率が５００以上の高誘電体薄膜１４を用いて
データ保持に必要な容量値30fFを厚さ１００nmで形成し
ようとすると、面積が1.5μm2 のメモリセルの半分以下
の面積0.7μm2 でかつ単純平面型容量素子で実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電率を有する誘電
体薄膜を容量絶縁膜とする容量素子を備えた半導体記憶
装置およびその製造方法に関する。
体薄膜を容量絶縁膜とする容量素子を備えた半導体記憶
装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、誘電体薄膜は自発分極または高誘
電率といった特徴を利用して不揮発性のランダムアクセ
スメモリ（以下ＲＡＭと略す）や高集積度のダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと略す）への
応用を目指して盛んに研究、開発が行われている。特に
最近では、必要な容量値を確保し、かつ複雑化したＤＲ
ＡＭのセル構造を簡単にするために、高誘電率の誘電体
薄膜をメモリセルの容量絶縁膜に適用する開発が行われ
ている。
電率といった特徴を利用して不揮発性のランダムアクセ
スメモリ（以下ＲＡＭと略す）や高集積度のダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと略す）への
応用を目指して盛んに研究、開発が行われている。特に
最近では、必要な容量値を確保し、かつ複雑化したＤＲ
ＡＭのセル構造を簡単にするために、高誘電率の誘電体
薄膜をメモリセルの容量絶縁膜に適用する開発が行われ
ている。
【０００３】以下に従来の容量素子を有する半導体記憶
装置について説明する。図６は従来の半導体記憶装置の
要部断面図であり、ＤＲＡＭのメモリセル領域について
示したものである。図６において、１はシリコン基板、
２は素子分離用のシリコン酸化膜（以下分離酸化膜とい
う）、３はＮ+型の拡散層、４はポリサイド膜からなる
ゲート電極、５はポリシリコン膜からなる下電極、６は
シリコン窒化膜とシリコン酸化膜とからなる容量絶縁
膜、７はポリシリコン膜からなる上電極、８は第１の層
間絶縁膜、９はポリサイド膜またはアルミ合金膜からな
るビット専用の第１配線、１０は第２の層間絶縁膜、１
１は第２配線、１２は半導体記憶装置を保護する保護膜
である。
装置について説明する。図６は従来の半導体記憶装置の
要部断面図であり、ＤＲＡＭのメモリセル領域について
示したものである。図６において、１はシリコン基板、
２は素子分離用のシリコン酸化膜（以下分離酸化膜とい
う）、３はＮ+型の拡散層、４はポリサイド膜からなる
ゲート電極、５はポリシリコン膜からなる下電極、６は
シリコン窒化膜とシリコン酸化膜とからなる容量絶縁
膜、７はポリシリコン膜からなる上電極、８は第１の層
間絶縁膜、９はポリサイド膜またはアルミ合金膜からな
るビット専用の第１配線、１０は第２の層間絶縁膜、１
１は第２配線、１２は半導体記憶装置を保護する保護膜
である。
【０００４】ＤＲＡＭのメモリセルは通常１個の選択ト
ランジスタと１個の容量素子とから構成されるが、従来
のＤＲＡＭメモリセルは微細なメモリセル領域に必要な
容量を有する容量素子を形成するために複雑な構造をと
っている。すなわち図６に示すように選択トランジスタ
のソースまたはドレインを構成する拡散層３にポリシリ
コン膜からなる下電極５が接続されているが、容量を大
きくするために下電極５の一部を高くして容量素子の総
面積を大きくしている。
ランジスタと１個の容量素子とから構成されるが、従来
のＤＲＡＭメモリセルは微細なメモリセル領域に必要な
容量を有する容量素子を形成するために複雑な構造をと
っている。すなわち図６に示すように選択トランジスタ
のソースまたはドレインを構成する拡散層３にポリシリ
コン膜からなる下電極５が接続されているが、容量を大
きくするために下電極５の一部を高くして容量素子の総
面積を大きくしている。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、メモリセルにおける容量素子の容量絶縁
膜がシリコン窒化膜（比誘電率〜7.5 ）とシリコン酸化
膜（比誘電率〜3.9 ）の積層膜で形成されているために
比誘電率が低く、そのために記憶動作に必要な容量を有
する容量素子を形成するためには容量素子の構造および
製造工程が非常に複雑になる等の課題を有していた。例
えば、64メガビットＤＲＡＭを実現するためには1.5μm
2 程度のメモリセル領域に30fFの容量を確保する必要が
あるが、従来のシリコン窒化膜とシリコン酸化膜との多
層膜を容量絶縁膜として使用した場合容量絶縁膜をシリ
コン酸化膜で換算して５nmまで薄くしても下電極の一部
を1.5μmの高さにしなければならない。
来の構成では、メモリセルにおける容量素子の容量絶縁
膜がシリコン窒化膜（比誘電率〜7.5 ）とシリコン酸化
膜（比誘電率〜3.9 ）の積層膜で形成されているために
比誘電率が低く、そのために記憶動作に必要な容量を有
する容量素子を形成するためには容量素子の構造および
製造工程が非常に複雑になる等の課題を有していた。例
えば、64メガビットＤＲＡＭを実現するためには1.5μm
2 程度のメモリセル領域に30fFの容量を確保する必要が
あるが、従来のシリコン窒化膜とシリコン酸化膜との多
層膜を容量絶縁膜として使用した場合容量絶縁膜をシリ
コン酸化膜で換算して５nmまで薄くしても下電極の一部
を1.5μmの高さにしなければならない。
【０００６】本発明は上記従来の課題を解決するもの
で、簡略化された構造で優れたデータ保持特性を有する
容量素子を備えた半導体記憶装置およびその製造方法を
提供することを目的とする。
で、簡略化された構造で優れたデータ保持特性を有する
容量素子を備えた半導体記憶装置およびその製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、半導体基板に形成された
集積回路と、集積回路の拡散層を下電極とし、その拡散
層の上を含んで形成されたチタンを主成分の一つとしチ
タンの比率が化学量論的組成より多い誘電体薄膜とチタ
ンを主成分の一つとし高誘電率を有する誘電体薄膜とか
らなる多層膜を容量絶縁膜とし、この容量絶縁膜の上に
形成された金属薄膜を上電極とする容量素子とを備えた
構成を有している。
に本発明の半導体記憶装置は、半導体基板に形成された
集積回路と、集積回路の拡散層を下電極とし、その拡散
層の上を含んで形成されたチタンを主成分の一つとしチ
タンの比率が化学量論的組成より多い誘電体薄膜とチタ
ンを主成分の一つとし高誘電率を有する誘電体薄膜とか
らなる多層膜を容量絶縁膜とし、この容量絶縁膜の上に
形成された金属薄膜を上電極とする容量素子とを備えた
構成を有している。
【０００８】
【作用】この構成によって、集積回路の拡散層の一つを
下電極とし高誘電体薄膜からなる容量絶縁膜を有する容
量素子を形成でき、小さな面積で記憶保持に必要な容量
値を実現でき、さらにその構造および製造方法を簡略化
できる。また下電極である拡散層と高誘電体薄膜の間に
チタンを過剰に含有する誘電体薄膜が形成されているた
め直接高誘電体薄膜と拡散層とを接触させた場合に比べ
てコンタクト抵抗が低減できる。
下電極とし高誘電体薄膜からなる容量絶縁膜を有する容
量素子を形成でき、小さな面積で記憶保持に必要な容量
値を実現でき、さらにその構造および製造方法を簡略化
できる。また下電極である拡散層と高誘電体薄膜の間に
チタンを過剰に含有する誘電体薄膜が形成されているた
め直接高誘電体薄膜と拡散層とを接触させた場合に比べ
てコンタクト抵抗が低減できる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明の第１の実施例における半導
体記憶装置の要部断面図であり、ＤＲＡＭのメモリセル
領域について示したものである。図１において、図６に
示す従来例と同一箇所には同一符号を付して説明を省略
する。なお１３はチタンを主成分の一つとしチタンの比
率が化学量論的組成より多い誘電体薄膜、１４はチタン
を主成分の一つとし高誘電率を有する誘電体薄膜（以下
高誘電体薄膜という）、１５は上電極である。なお本実
施例では一例として拡散層３の上に誘電体薄膜１３とし
てＴｉを過剰に含有する（Ｂａ1-xＳｒx）ＴｉＯ3 を形
成し、次に高誘電体薄膜１４として（Ｂａ1-xＳｒx）Ｔ
ｉＯ3 を形成した例について説明するが、例えばＥＢ蒸
着法またはスパッタ法等で膜形成を行うときには蒸発成
分を制御して拡散層３に接する部分のチタンを過剰にす
ることで連続した誘電体薄膜であっても同じ目的が達成
できる。本実施例では、容量素子は拡散層３を下電極と
して上電極１５との間に誘電体薄膜１３と高誘電体薄膜
１４からなる容量絶縁膜を挟んで構成されるが、チタン
を過剰に含有する誘電体薄膜１３は一方では拡散層３の
上に形成される自然酸化膜と反応しさらにはシリコンと
反応してシリサイド化合物を形成してコンタクト抵抗を
下げ、他方では高誘電体薄膜１４をなじみ易くする効果
がある。
体記憶装置の要部断面図であり、ＤＲＡＭのメモリセル
領域について示したものである。図１において、図６に
示す従来例と同一箇所には同一符号を付して説明を省略
する。なお１３はチタンを主成分の一つとしチタンの比
率が化学量論的組成より多い誘電体薄膜、１４はチタン
を主成分の一つとし高誘電率を有する誘電体薄膜（以下
高誘電体薄膜という）、１５は上電極である。なお本実
施例では一例として拡散層３の上に誘電体薄膜１３とし
てＴｉを過剰に含有する（Ｂａ1-xＳｒx）ＴｉＯ3 を形
成し、次に高誘電体薄膜１４として（Ｂａ1-xＳｒx）Ｔ
ｉＯ3 を形成した例について説明するが、例えばＥＢ蒸
着法またはスパッタ法等で膜形成を行うときには蒸発成
分を制御して拡散層３に接する部分のチタンを過剰にす
ることで連続した誘電体薄膜であっても同じ目的が達成
できる。本実施例では、容量素子は拡散層３を下電極と
して上電極１５との間に誘電体薄膜１３と高誘電体薄膜
１４からなる容量絶縁膜を挟んで構成されるが、チタン
を過剰に含有する誘電体薄膜１３は一方では拡散層３の
上に形成される自然酸化膜と反応しさらにはシリコンと
反応してシリサイド化合物を形成してコンタクト抵抗を
下げ、他方では高誘電体薄膜１４をなじみ易くする効果
がある。
【００１１】次に本発明の一実施例における半導体記憶
装置の製造方法について説明する。図２（ａ）〜（ｄ）
は同製造方法の製造工程図である。まず図２（ａ）に示
すように、シリコン基板１に素子分離用の分離酸化膜２
を形成した後、電界効果型トランジスタ（以下トランジ
スタという）のしきい値電圧制御用のイオン注入、ゲー
ト絶縁膜形成を行う。次にポリシリコン膜およびポリサ
イド膜を全面に形成した後、例えばＴＥＯＳガスを用い
て形成した３００nm程度の膜厚を有するシリコン酸化膜
１６をマスクとしてゲート電極４を形成する。次にゲー
ト電極４、分離酸化膜２をマスクとして低濃度拡散層３
ａを形成する。
装置の製造方法について説明する。図２（ａ）〜（ｄ）
は同製造方法の製造工程図である。まず図２（ａ）に示
すように、シリコン基板１に素子分離用の分離酸化膜２
を形成した後、電界効果型トランジスタ（以下トランジ
スタという）のしきい値電圧制御用のイオン注入、ゲー
ト絶縁膜形成を行う。次にポリシリコン膜およびポリサ
イド膜を全面に形成した後、例えばＴＥＯＳガスを用い
て形成した３００nm程度の膜厚を有するシリコン酸化膜
１６をマスクとしてゲート電極４を形成する。次にゲー
ト電極４、分離酸化膜２をマスクとして低濃度拡散層３
ａを形成する。
【００１２】次に図２（ｂ）に示すように、例えばＴＥ
ＯＳガスを用いて形成した３００nm程度の膜厚を有する
シリコン酸化膜を全面に形成した後、異方性エッチング
の条件でドライエッチングし、セルフアラインでスペー
サ１７を形成する。次にイオン注入により高濃度拡散層
３ｂを形成する。なお低濃度拡散層３ａと高濃度拡散層
３ｂを合わせて拡散層３とする。
ＯＳガスを用いて形成した３００nm程度の膜厚を有する
シリコン酸化膜を全面に形成した後、異方性エッチング
の条件でドライエッチングし、セルフアラインでスペー
サ１７を形成する。次にイオン注入により高濃度拡散層
３ｂを形成する。なお低濃度拡散層３ａと高濃度拡散層
３ｂを合わせて拡散層３とする。
【００１３】次に図２（ｃ）に示すように、拡散層３の
表面のシリコン酸化膜を除去した後、ＣＶＤ法、スパッ
タ法または有機金属化合物溶液の回転塗布法を用いてＴ
ｉを化学量論的組成より多く含有する（Ｂａ1-xＳｒx）
ＴｉＯ3 からなる誘電体薄膜１３および（Ｂａ1-xＳ
ｒx）ＴｉＯ3 からなる高誘電体薄膜１４を形成する。
これらの膜の総厚さは約２００nm程度とする。次に誘電
体薄膜１３および高誘電体薄膜１４を熱処理する。次に
スパッタ法またはＥＢ法を用いて膜厚５０〜２００nm程
度の白金膜または窒化チタン膜を形成する。次にレジス
トマスクを用いて反応性イオンエッチング法またはイオ
ンミリング法により上電極１５、高誘電体薄膜１４およ
び誘電体薄膜１３のパターン形成を行う。
表面のシリコン酸化膜を除去した後、ＣＶＤ法、スパッ
タ法または有機金属化合物溶液の回転塗布法を用いてＴ
ｉを化学量論的組成より多く含有する（Ｂａ1-xＳｒx）
ＴｉＯ3 からなる誘電体薄膜１３および（Ｂａ1-xＳ
ｒx）ＴｉＯ3 からなる高誘電体薄膜１４を形成する。
これらの膜の総厚さは約２００nm程度とする。次に誘電
体薄膜１３および高誘電体薄膜１４を熱処理する。次に
スパッタ法またはＥＢ法を用いて膜厚５０〜２００nm程
度の白金膜または窒化チタン膜を形成する。次にレジス
トマスクを用いて反応性イオンエッチング法またはイオ
ンミリング法により上電極１５、高誘電体薄膜１４およ
び誘電体薄膜１３のパターン形成を行う。
【００１４】次に図２（ｄ）に示すように、第１の層間
絶縁膜８を形成した後、コンタクトホール９ａを形成す
る。以降の工程は省略したが、第１の層間絶縁膜８の上
に第１配線９を形成し、その上に第２の層間絶縁膜１０
を形成し、さらに第２配線１１を形成した後保護膜１２
を形成して図１に示す半導体記憶装置となる。
絶縁膜８を形成した後、コンタクトホール９ａを形成す
る。以降の工程は省略したが、第１の層間絶縁膜８の上
に第１配線９を形成し、その上に第２の層間絶縁膜１０
を形成し、さらに第２配線１１を形成した後保護膜１２
を形成して図１に示す半導体記憶装置となる。
【００１５】以上のように本実施例に示す製造方法によ
れば、誘電体薄膜１３の拡散層３に接する部分が過剰の
チタンを含有しているためにこのチタンが拡散層３の表
面に形成された自然酸化膜と反応し、さらにはシリコン
と反応してシリサイド化合物を形成することになる。
れば、誘電体薄膜１３の拡散層３に接する部分が過剰の
チタンを含有しているためにこのチタンが拡散層３の表
面に形成された自然酸化膜と反応し、さらにはシリコン
と反応してシリサイド化合物を形成することになる。
【００１６】次に本発明の第２の実施例における半導体
記憶装置について説明する。図３は同半導体記憶装置の
要部断面図である。図３において、図１に示す第１の実
施例と同一箇所には同一符号を付して説明を省略する。
なお図３において、８ａは第３の層間絶縁膜、１８は第
３の層間絶縁膜８ａに形成されたコンタクトホール、１
９はコンタクトホール１８に埋め込まれた導電部材、２
０は下電極、２１は（Ｂａ1-xＳｒx）ＴｉＯ3 からなる
高誘電体薄膜、２２は白金等からなる上電極である。図
３に示す第２の実施例が図１に示す第１の実施例と異な
る点は、集積回路が形成されたシリコン基板１の上に第
３の層間絶縁膜８ａが形成されており、その第３の層間
絶縁膜８ａにコンタクトホール１８が形成されており、
そのコンタクトホール１８には導電部材１９が充填され
ており、その導電部材１９に少なくとも一端が接続され
た下電極２０、容量絶縁膜としての高誘電体薄膜２１お
よび上電極２２が形成されており、その上に第１の層間
絶縁膜８が形成されている点である。
記憶装置について説明する。図３は同半導体記憶装置の
要部断面図である。図３において、図１に示す第１の実
施例と同一箇所には同一符号を付して説明を省略する。
なお図３において、８ａは第３の層間絶縁膜、１８は第
３の層間絶縁膜８ａに形成されたコンタクトホール、１
９はコンタクトホール１８に埋め込まれた導電部材、２
０は下電極、２１は（Ｂａ1-xＳｒx）ＴｉＯ3 からなる
高誘電体薄膜、２２は白金等からなる上電極である。図
３に示す第２の実施例が図１に示す第１の実施例と異な
る点は、集積回路が形成されたシリコン基板１の上に第
３の層間絶縁膜８ａが形成されており、その第３の層間
絶縁膜８ａにコンタクトホール１８が形成されており、
そのコンタクトホール１８には導電部材１９が充填され
ており、その導電部材１９に少なくとも一端が接続され
た下電極２０、容量絶縁膜としての高誘電体薄膜２１お
よび上電極２２が形成されており、その上に第１の層間
絶縁膜８が形成されている点である。
【００１７】導電部材１９はチタン／窒化チタン等で形
成され、下電極２０は導電部材１９と同時に形成された
チタン／窒化チタン膜または導電部材１９の上に形成さ
れた白金膜等である。この場合の各構成膜の膜厚はチタ
ン膜が２０nm程度、窒化チタン膜が２００nm程度、白金
膜が２００nm程度であるが、特にこの組み合わせまたは
膜厚に限定されるものではない。チタン膜は熱処理によ
り拡散層３と反応してシリサイド化合物を形成してコン
タクト抵抗を下げ、またシリコン酸化膜との密着性を向
上させる。また高誘電体薄膜２１が直接拡散層３と接触
していると高温の熱処理により拡散層３の表面を酸化す
るが、チタン膜または窒化チタン膜を挿入することで表
面の酸化が防止できる。また窒化チタン膜は白金が拡散
層３中へ拡散するのを防止するバリヤ膜として作用す
る。
成され、下電極２０は導電部材１９と同時に形成された
チタン／窒化チタン膜または導電部材１９の上に形成さ
れた白金膜等である。この場合の各構成膜の膜厚はチタ
ン膜が２０nm程度、窒化チタン膜が２００nm程度、白金
膜が２００nm程度であるが、特にこの組み合わせまたは
膜厚に限定されるものではない。チタン膜は熱処理によ
り拡散層３と反応してシリサイド化合物を形成してコン
タクト抵抗を下げ、またシリコン酸化膜との密着性を向
上させる。また高誘電体薄膜２１が直接拡散層３と接触
していると高温の熱処理により拡散層３の表面を酸化す
るが、チタン膜または窒化チタン膜を挿入することで表
面の酸化が防止できる。また窒化チタン膜は白金が拡散
層３中へ拡散するのを防止するバリヤ膜として作用す
る。
【００１８】以上のように第２の実施例では、集積回路
が形成された凹凸の激しいシリコン基板１の表面を第３
の層間絶縁膜８ａで平坦化し、その上に容量素子を形成
しているために形状的に信頼性の高い半導体記憶装置を
実現できるとともに、高誘電体薄膜２１の形成以降の工
程における高温熱処理が可能となるため信頼性の高い第
１の層間絶縁膜８、第２の層間絶縁膜１０および保護膜
１２を容易に形成することができる。
が形成された凹凸の激しいシリコン基板１の表面を第３
の層間絶縁膜８ａで平坦化し、その上に容量素子を形成
しているために形状的に信頼性の高い半導体記憶装置を
実現できるとともに、高誘電体薄膜２１の形成以降の工
程における高温熱処理が可能となるため信頼性の高い第
１の層間絶縁膜８、第２の層間絶縁膜１０および保護膜
１２を容易に形成することができる。
【００１９】次に本発明の第２の実施例における半導体
記憶装置の製造方法について説明する。図４は同製造方
法の製造工程図である。以下第１の実施例における半導
体記憶装置の製造方法と異なる点について説明する。第
２の実施例の製造工程が第１の実施例の製造工程と異な
る点は、図２における工程（ｂ）と工程（ｃ）の間に図
４（ｂ）の工程が挿入されていることである。すなわち
図４（ａ）の工程の次に図４（ｂ）に示すように、第３
の層間絶縁膜８ａを形成した後コンタクトホール１８を
形成し、コンタクトホール１８をチタン膜／窒化チタン
膜／白金膜またはチタン膜／窒化チタン膜の積層体から
なる導電部材１９で埋めている。これらの積層体を構成
する各膜の膜厚は、チタン膜が２０nm程度、窒化チタン
膜が１００nm程度、白金膜が２００nm程度であるが、特
にこれらの組み合わせおよび膜厚に限定されるものでは
ない。次に図４（ｃ）に示すように、下電極２０を形成
した後高誘電体薄膜２１および上電極２２を図２（ｃ）
に示す工程とほぼ同様にして選択的に形成する。すなわ
ち、下電極２０を形成した後、ＣＶＤ法、スパッタ法ま
たは有機金属化合物溶液の回転塗布法を用いて（Ｂａ
1-xＳｒx）ＴｉＯ3 からなる高誘電体薄膜２１を厚さ約
２００nm程度で形成する。次に高誘電体薄膜２１を熱処
理した後、スパッタ法またはＥＢ法を用いて膜厚５０〜
２００nm程度の白金膜または窒化チタン膜を形成する。
次にレジストマスクを用いて反応性イオンエッチング法
またはイオンミリング法により上電極２２および高誘電
体薄膜２１のパターン形成を行う。次に図４（ｄ）に示
すように第１の層間絶縁膜８を形成し、コンタクトホー
ル９ａを形成する。以降の工程は省略したが、第１の層
間絶縁膜８の上に第１配線９を形成し、その上に第２の
層間絶縁膜１０を形成し、さらに第２配線１１を形成し
た後保護膜１２を形成して図３に示す半導体記憶装置と
なる。
記憶装置の製造方法について説明する。図４は同製造方
法の製造工程図である。以下第１の実施例における半導
体記憶装置の製造方法と異なる点について説明する。第
２の実施例の製造工程が第１の実施例の製造工程と異な
る点は、図２における工程（ｂ）と工程（ｃ）の間に図
４（ｂ）の工程が挿入されていることである。すなわち
図４（ａ）の工程の次に図４（ｂ）に示すように、第３
の層間絶縁膜８ａを形成した後コンタクトホール１８を
形成し、コンタクトホール１８をチタン膜／窒化チタン
膜／白金膜またはチタン膜／窒化チタン膜の積層体から
なる導電部材１９で埋めている。これらの積層体を構成
する各膜の膜厚は、チタン膜が２０nm程度、窒化チタン
膜が１００nm程度、白金膜が２００nm程度であるが、特
にこれらの組み合わせおよび膜厚に限定されるものでは
ない。次に図４（ｃ）に示すように、下電極２０を形成
した後高誘電体薄膜２１および上電極２２を図２（ｃ）
に示す工程とほぼ同様にして選択的に形成する。すなわ
ち、下電極２０を形成した後、ＣＶＤ法、スパッタ法ま
たは有機金属化合物溶液の回転塗布法を用いて（Ｂａ
1-xＳｒx）ＴｉＯ3 からなる高誘電体薄膜２１を厚さ約
２００nm程度で形成する。次に高誘電体薄膜２１を熱処
理した後、スパッタ法またはＥＢ法を用いて膜厚５０〜
２００nm程度の白金膜または窒化チタン膜を形成する。
次にレジストマスクを用いて反応性イオンエッチング法
またはイオンミリング法により上電極２２および高誘電
体薄膜２１のパターン形成を行う。次に図４（ｄ）に示
すように第１の層間絶縁膜８を形成し、コンタクトホー
ル９ａを形成する。以降の工程は省略したが、第１の層
間絶縁膜８の上に第１配線９を形成し、その上に第２の
層間絶縁膜１０を形成し、さらに第２配線１１を形成し
た後保護膜１２を形成して図３に示す半導体記憶装置と
なる。
【００２０】なお第２の実施例においてコンタクトホー
ル９ａをチタン膜／窒化チタン膜／白金膜またはチタン
膜／窒化チタン膜の積層体等からなる導電部材１９で埋
めた例について説明したが、導電部材９ａとしては導電
性のポリシリコンまたはタングステン等の高融点金属で
も良い。
ル９ａをチタン膜／窒化チタン膜／白金膜またはチタン
膜／窒化チタン膜の積層体等からなる導電部材１９で埋
めた例について説明したが、導電部材９ａとしては導電
性のポリシリコンまたはタングステン等の高融点金属で
も良い。
【００２１】なお第２の実施例において第３の層間絶縁
膜８ａとしてシリコン酸化膜を全面に形成した後レジス
トエッチバック法により平坦化したものまたはボロン、
りんを含有するシリコン酸化膜を形成した後熱処理によ
るリフローで平坦化させたものを用いることにより、容
量素子のパターニングが容易になるとともに容量素子の
特性のばらつきが低減し信頼性が向上する。
膜８ａとしてシリコン酸化膜を全面に形成した後レジス
トエッチバック法により平坦化したものまたはボロン、
りんを含有するシリコン酸化膜を形成した後熱処理によ
るリフローで平坦化させたものを用いることにより、容
量素子のパターニングが容易になるとともに容量素子の
特性のばらつきが低減し信頼性が向上する。
【００２２】なお平坦化した第３の層間絶縁膜８ａに設
けたコンタクトホール９ａにポリシリコンを埋め込む場
合は、まずコンタクトホール９ａを形成した後りんを添
加して導電性を持たせたポリシリコン膜を全面に形成
し、異方性エッチング条件でポリシリコン膜をエッチバ
ックしてコンタクトホール９ａ以外の領域のポリシリコ
ン膜を除去することによりポリシリコンプラグが形成す
る。その後下電極２０以降の工程を実施することにより
図３に示す半導体記憶装置が得られる。
けたコンタクトホール９ａにポリシリコンを埋め込む場
合は、まずコンタクトホール９ａを形成した後りんを添
加して導電性を持たせたポリシリコン膜を全面に形成
し、異方性エッチング条件でポリシリコン膜をエッチバ
ックしてコンタクトホール９ａ以外の領域のポリシリコ
ン膜を除去することによりポリシリコンプラグが形成す
る。その後下電極２０以降の工程を実施することにより
図３に示す半導体記憶装置が得られる。
【００２３】次に本発明の実施例における半導体記憶装
置に形成された容量素子の性能について説明する。図５
はＤＲＡＭにおけるデータ記憶に必要な容量を確保する
ための容量面積の比誘電率依存性を示す図である。例え
ば、64メガビットＤＲＡＭを実現するためには1.5μm2
程度のメモリセル領域に30fFの容量を確保する必要があ
るが、本発明の第１または第２の実施例では比誘電率が
５００以上の高誘電体薄膜を用いているため30fFの容量
を厚さ１００nmでメモリセル面積の半分以下の0.7μm2
程度の単純平面型容量素子で実現できる。
置に形成された容量素子の性能について説明する。図５
はＤＲＡＭにおけるデータ記憶に必要な容量を確保する
ための容量面積の比誘電率依存性を示す図である。例え
ば、64メガビットＤＲＡＭを実現するためには1.5μm2
程度のメモリセル領域に30fFの容量を確保する必要があ
るが、本発明の第１または第２の実施例では比誘電率が
５００以上の高誘電体薄膜を用いているため30fFの容量
を厚さ１００nmでメモリセル面積の半分以下の0.7μm2
程度の単純平面型容量素子で実現できる。
【００２４】
【発明の効果】以上のように本発明は、半導体基板に形
成された集積回路の拡散層を下電極とし、その拡散層の
上を含んで形成されたチタンを主成分の一つとしチタン
の比率が化学量論的組成より多い誘電体薄膜とチタンを
主成分の一つとし高誘電率を有する誘電体薄膜とからな
る多層膜を容量絶縁膜とし、容量絶縁膜の上に形成され
た金属薄膜を上電極とする容量素子を有する構成によ
り、単純な平面構造の小さな容量面積で必要な容量値を
有する容量素子を備えた半導体記憶装置およびその製造
方法を実現できるものである。
成された集積回路の拡散層を下電極とし、その拡散層の
上を含んで形成されたチタンを主成分の一つとしチタン
の比率が化学量論的組成より多い誘電体薄膜とチタンを
主成分の一つとし高誘電率を有する誘電体薄膜とからな
る多層膜を容量絶縁膜とし、容量絶縁膜の上に形成され
た金属薄膜を上電極とする容量素子を有する構成によ
り、単純な平面構造の小さな容量面積で必要な容量値を
有する容量素子を備えた半導体記憶装置およびその製造
方法を実現できるものである。
【図１】本発明の第１の実施例における半導体記憶装置
の要部断面図
の要部断面図
【図２】（ａ）〜（ｄ）は本発明の第１の実施例におけ
る半導体記憶装置の製造工程図
る半導体記憶装置の製造工程図
【図３】本発明の第２の実施例における半導体記憶装置
の要部断面図
の要部断面図
【図４】（ａ）〜（ｄ）は本発明の第２の実施例におけ
る半導体記憶装置の製造工程図
る半導体記憶装置の製造工程図
【図５】ＤＲＡＭにおけるデータ記憶に必要な容量を確
保するための容量面積の比誘電率依存性を示す図
保するための容量面積の比誘電率依存性を示す図
【図６】従来の半導体記憶装置の要部断面図
１ シリコン基板（半導体基板） ３ 拡散層 １３ 誘電体薄膜 １４ 高誘電体薄膜 １５ 上電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 徹 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 松田 明浩 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 大槻 達男 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (4)
- 【請求項１】 半導体基板に形成された集積回路と、前
記集積回路の拡散層を下電極とし、その拡散層の上を含
んで形成されたチタンを主成分の一つとしチタンの比率
が化学量論的組成より多い誘電体薄膜とチタンを主成分
の一つとし高誘電率を有する誘電体薄膜とからなる多層
膜を容量絶縁膜とし、前記容量絶縁膜の上に形成された
金属薄膜を上電極とする容量素子とを有する半導体記憶
装置。 - 【請求項２】 半導体基板に形成された集積回路と、前
記集積回路の拡散層を下電極とし、その拡散層の上を含
んで形成されたチタンを主成分の一つとし高誘電率を有
する誘電体薄膜を容量絶縁膜とし、前記容量絶縁膜の上
に形成された金属薄膜を上電極とする容量素子とを有
し、かつ前記誘電体薄膜の拡散層と接する部分がチタン
を過剰に含有していることを特徴とする半導体記憶装
置。 - 【請求項３】 半導体基板に形成された集積回路と、前
記集積回路上の層間絶縁膜上に形成された第１の金属薄
膜を下電極とし、高誘電率を有する誘電体薄膜を容量絶
縁膜とし、前記容量絶縁膜の上に形成された第２の金属
薄膜を上電極とする容量素子とを有し、前記集積回路の
拡散層と前記下電極とが層間絶縁膜に形成されたコンタ
クトホールに充填された金属または金属シリサイドと金
属などの導電部材により接続されている半導体記憶装
置。 - 【請求項４】 半導体基板に集積回路を形成した後容量
素子を接続すべき拡散層の少なくとも一部を露出させる
工程と、全面にチタンを主成分の一つとしかつチタンの
比率が化学量論的組成より多い誘電体薄膜とチタンを主
成分の一つとし高誘電率を有する誘電体薄膜とを形成す
る工程と、これらの誘電体薄膜を熱処理する工程と、金
属薄膜を形成する工程と、金属薄膜をパターニングし上
電極を形成する工程と、誘電体薄膜をパターニングし容
量絶縁膜を形成する工程とを有する半導体記憶装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278380A JPH06132496A (ja) | 1992-10-16 | 1992-10-16 | 半導体記憶装置およびその製造方法 |
| DE69315125T DE69315125T2 (de) | 1992-06-18 | 1993-06-18 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator |
| EP97104672A EP0784347A2 (en) | 1992-06-18 | 1993-06-18 | Semiconductor device having capacitor |
| EP93304786A EP0575194B1 (en) | 1992-06-18 | 1993-06-18 | Method for semiconductor device having capacitor |
| US08/681,093 US5661319A (en) | 1992-06-18 | 1996-07-22 | Semiconductor device having capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278380A JPH06132496A (ja) | 1992-10-16 | 1992-10-16 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132496A true JPH06132496A (ja) | 1994-05-13 |
Family
ID=17596532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4278380A Pending JPH06132496A (ja) | 1992-06-18 | 1992-10-16 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132496A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321585A (ja) * | 1995-03-04 | 1996-12-03 | Lg Semicon Co Ltd | 半導体の誘電体薄膜と半導体キャパシタ、及びこれらの製造方法 |
| US5976946A (en) * | 1996-06-19 | 1999-11-02 | Nec Corporation | Thin film formation method for ferroelectric materials |
| US6428872B1 (en) | 1998-06-15 | 2002-08-06 | Atofina | Preparation of a recording carrier |
-
1992
- 1992-10-16 JP JP4278380A patent/JPH06132496A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321585A (ja) * | 1995-03-04 | 1996-12-03 | Lg Semicon Co Ltd | 半導体の誘電体薄膜と半導体キャパシタ、及びこれらの製造方法 |
| US5976946A (en) * | 1996-06-19 | 1999-11-02 | Nec Corporation | Thin film formation method for ferroelectric materials |
| US6428872B1 (en) | 1998-06-15 | 2002-08-06 | Atofina | Preparation of a recording carrier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940009628B1 (ko) | 커패시터 및 그 제조방법 | |
| US5699291A (en) | Semiconductor memory device and manufacturing method thereof | |
| US5478772A (en) | Method for forming a storage cell capacitor compatible with high dielectric constant materials | |
| US6791131B1 (en) | Method for forming a storage cell capacitor compatible with high dielectric constant materials | |
| KR100522654B1 (ko) | 반도체 컨테이너 커패시터의 손상 감소 | |
| US6707088B2 (en) | Method of forming integrated circuitry, method of forming a capacitor, method of forming DRAM integrated circuitry and DRAM integrated category | |
| US6162671A (en) | Method of forming capacitors having high dielectric constant material | |
| US5953619A (en) | Semiconductor device with perovskite capacitor and its manufacture method | |
| US5396094A (en) | Semiconductor memory device with a capacitor having a protection layer | |
| US5742472A (en) | Stacked capacitors for integrated circuit devices and related methods | |
| KR100273689B1 (ko) | 반도체메모리장치및그제조방법 | |
| US6218258B1 (en) | Method for fabricating semiconductor device including capacitor with improved bottom electrode | |
| US7226837B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20010086354A (ko) | 용량소자를 구비한 반도체장치 및 그 제조방법 | |
| JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6090658A (en) | Method of forming a capacitor including a bottom silicon diffusion barrier layer and a top oxygen diffusion barrier layer | |
| US20030025145A1 (en) | Semiconductor device and method for fabricating the same | |
| JPH06132496A (ja) | 半導体記憶装置およびその製造方法 | |
| US6946340B2 (en) | Method of fabricating ferroelectric memory device with photoresist and capping layer | |
| JPH11135749A (ja) | 半導体記憶装置 | |
| JP2001053246A (ja) | 半導体装置及びその製造方法 | |
| KR100464938B1 (ko) | 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 | |
| US6465300B2 (en) | Method for forming a lower electrode for use in a semiconductor device | |
| US20020047148A1 (en) | Methods of manufacturing integrated circuit capacitors having ruthenium upper electrodes and capacitors formed thereby | |
| JPH0736438B2 (ja) | 半導体装置 |