KR850006782A - 반도체 메모리 - Google Patents

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KR850006782A
KR850006782A KR1019850001338A KR850001338A KR850006782A KR 850006782 A KR850006782 A KR 850006782A KR 1019850001338 A KR1019850001338 A KR 1019850001338A KR 850001338 A KR850001338 A KR 850001338A KR 850006782 A KR850006782 A KR 850006782A
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South Korea
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semiconductor
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semiconductor substrate
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silicon
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Application number
KR1019850001338A
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Inventor
유지 야즈다 (외 6)
Original Assignee
미쓰다 가쓰시게
가부시기 가이샤 히다찌 세이사꾸쇼
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 실시예에 관계되는 DRAM의 메모리셀 레이아웃트를 나타내는 패턴도.
제7도는 제6도의 B-B선 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 캐파시터 2 : 스위치 트랜지스터
3 : 비트선 4 : 워드선
5 : 센스앰프 6 : 기생용량
7 : 활성영역 8 : 프레이트
9 : 콘택트구멍 10 : Si 기판
11 : 필드산화막 12 : 게이트산화막
13 : 제1층간절연막 14 : 제2층간절연막
15 : 확산층 16 : 캐파시터영역
17 : 홈 18 : 캐파시터절연막
20 : 캐파시터전극 50 ; 제1층간절연막
51 : 스위치 MOS 게이트 절연막
55 : 제rm프레이트

Claims (4)

  1. 정보축적부가 있는 용량과 스위치용 절연게이트형 전계효과 트랜지스터를 포함해서 되고, 상기 용량은 반도체 기판에 형성된 홈의 내부에, 상기 전체효과 트랜지스터의 소오스 또는 드레인과전기적으로 접속된 캐파시터 전극의 주요부를 가지며, 상기 전계효과 트랜지스터는 일부 영역은 반도체 기판상에 직접 접하고 다른 영역은 절연막상에 형성된 제2의 반도체층으로 형성되고, 해당 트랜지스터는 상기 제2의 반도체층의 절연막상에 형성된 영역에 소오스와 드레인의 주된 영역을 상기 제2의 반도체층의 반도체 기판에 직접 접한 영역상에, 찬넬이 주된 영역을 갖는 것을 특징으로 하는 반도체 메모리.
  2. 메모리셀이 형성되어야 할 영역의 반도체 기판의 표면농도가 1017㎝-3이상인 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 메모리.
  3. 상기 반도체 기판을 실리콘, 제2의 반도체층이 에피택셜법에 의하여 형성된 실리콘층인 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 메모리.
  4. 상기 반도체 기판을 실리콘으로 하는 제2의 반도체층은 다결정 실리콘을 퇴적한 후, 어닐에 의하여 부분적으로 결정화시키므로서 형성된 층인 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850001338A 1984-03-12 1985-03-04 반도체 메모리 KR850006782A (ko)

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Application Number Priority Date Filing Date Title
JP59045467A JPS60189964A (ja) 1984-03-12 1984-03-12 半導体メモリ
JP59-45467 1984-03-12

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KR850006782A true KR850006782A (ko) 1985-10-16

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ID=12720178

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EP (1) EP0154871A3 (ko)
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Publication number Publication date
EP0154871A3 (en) 1986-12-03
EP0154871A2 (en) 1985-09-18
JPS60189964A (ja) 1985-09-27

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