KR0127293B1 - 반도체 기억소자 및 그 제조방법 - Google Patents

반도체 기억소자 및 그 제조방법

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KR0127293B1
KR0127293B1 KR1019910013246A KR910013246A KR0127293B1 KR 0127293 B1 KR0127293 B1 KR 0127293B1 KR 1019910013246 A KR1019910013246 A KR 1019910013246A KR 910013246 A KR910013246 A KR 910013246A KR 0127293 B1 KR0127293 B1 KR 0127293B1
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마사히로 이또
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고스기 노부미쓰
오끼덴끼고오교 가부시끼가이샤
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Abstract

본 발명은 반도체 기억소자, 그중에서도 특히 기억소자 자신이 증폭능력을 갖는 게인셀에 관한 것으로, 반도체 기억소자의 회로 구성으로서, 제 1 MOSFET의 드레인 전극과 제 2 MOSFET의 소오스 전극을 판독과 기록을 공통으로 한 판독기록 비트선에 접속하고, 그 제 1 MOSFET의 소오스 전극과 제 2 MOSFET의 게이트 전극과 접속하여 전하축척영역으로 하고, 상기 제 1 MOSFET의 게이트 전극을 기록워어드선으로 하고, 상기 제 2 MOSFET의 드레인 전극을 전원선과 접속하고, 상기 제 2 MOSFET의 기판 바이어스를 절연막에 의한 용량 결합으로 판독워어드선과 접속한 반도체 기억소자와 그 제조방법이 제공된다.

Description

반도체 기억소자 및 그 제조방법
제 1 도는 본 발명의 실시예의 회로도.
제 2 도는 제 1 도의 동작원리 설명도.
제 3 도는 제 1 도의 Tr2의 게이트 전압대 드레인 전류의 관계를 나타낸 도면.
제 4 도는 종래의 게인셀구조.
제 5 도는 종래의 게인셀 회로도.
제 6 도는 본 발명의 실시예의 평면도.
제 7 도 내지 제 10 도는 제 6 도의 A-A, B-B, C-C, D-D의 각각 단면도.
제 11 도는 본 발명의 실시예의 제조공정 단면도.
제 12 도는 본 발명의 실시예의 복수셀 배치도이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : Si 기판,2 : 절연막층,
3 : Si층,4 : Sl3N4막,
5 : 다결정 Si,6 : 열산화막,
7 : 다결정 Si,8 : 제 2 MOSFET의 게이트 산화막,
9 : 게이트 다결정 Si,10 : 제 2 MOSFET의 N+영역,
10' : 제 2 MOSFET의 N+영역(소오스),
11 : 제 2 중간 절연막,12 : 다결정 Si,
13 : 제 1 MOSFET의 게이트 산화막,
14 : 제 1 MOSFET의 게이트 다결정 Si,
15 : 제 1 MOSFET의 N+영역,15 : 제 1 MOSFET의 N+영역(소오스),
16 : 제 2 중간 절연막,17 : Al 배선,
101 : 소자분리 영역겸 전원라인,102 : 판독워어드선,
103 : Tr2의 게이트 전극,
104 : Tr1의 드레인과 Tr2의 게이트의 콘택트,
105 : Tr1의 소오스와 Tr2의 소오스 콘택트,
106 : Tr1의 소자영역,107 : 기록워어드선,
108 : 판독기록 비트선 콘택트,109 : VDD 콘택트.
본 발명은 반도체 기억소자, 그중에서도 특히 기억소자 자신이 증폭능력을 갖는 게인셀에 관한 것이다.
종래, DRAM 메모리셀의 구조로서는 주지하는 바와 같이 스택형의 캐패시터가 사용되고 있었다. 그러나, 이 구조에서는 캐패시터가 수동소자이기 때문에 증폭작용이 없으므로, 소자의 미세화에 따르는 셀면적의 축소에 의해 신호전하량이 저하되고, 신호전압의 저하를 초래한다. 그 해결책으로서 근래 메모리셀 자체에 증폭작용을 갖는 게인셀이 보급되어 왔다. 그 회로, 그조의 예를 기재한 문헌으로서는 예컨데 NIKKEI ELECTRONICS(1985-10-7) P262-266, H. Shichijo et. al. TITE RAM : A NEW SOI DRAM Gain Cell for Mbit DRAM's Ext. Abs. 16TH. Conf. on Solid State Devices Materials Kobe, 1984, p265-268 등이 있다.
그 문헌에도 기재되고 있지만, 종래의 게인셀의 구조를 제 4 도 나타냄. 제 5 도는 그 회로도이며 이는 종래나 본 발명이 같은 것이다.
공지의 구조이므로, 상세한 설명은 생략하겠으나, 산화막(32)위에 형성된 기록 트랜지스터(스위칭용 트랜지스터)의 다결정 실리콘 MOSFET(SOI MOSFET)(34)와 판독 트랜지스터(센스용 트랜지스터)인 통상의 벌크 MOSFET(33)로써 이루어진다. 도한 MOSFET(33)은 MOSFET(34)의 채널 방향과 교차하도록 형성되어 있다. 양 트랜지스터는 n 채널이지만, 다결정채널부는 p형 주입, 무주입, 얕은 n형 주입의 어느 것이든 할 수 있다. 이 셀은 또 판독, 기록의 워어드선(36),(39)(전극이라 하여도 좋다)과, 판독, 기록의 비트선(37),(40)을 가지며, 판독워어드선(36)과 판독트랜지스터(33)와의 사이에 전하축적층(35)이 있다. 즉 이 셀구조는 2개의 트랜지스터와 1개의 캐패시터로서 이루어지며, 제 5 도의 회로를 구성하고 있다.
회로동작은 상세하게 설명할 것까지는 아니지만, 기록은 기록비트선(40)상의 「1」또는 「0」의 데이터가 기록트랜지스터(34)를 통해서 전하축적층(35)에 기록된다. 물론 이런 경우 워어드선(36), (39)은 정(正)의 고전위로 하고 있다. 기록후 이 트랜지스터(39)를 오프하여 전하축적층(35)(판독트랜지스터(33)의 게이트전극이기도 하다)은 전기적으로 부유(浮遊)한다.
판독할때에는, 판독워어드선(36)만에 구동전압을 가하면, 용량결합에 의해서 판독트랜지스터(33)의 게이트 전극전위가 올라가 데이터의 판별(「1」인지 「0」)이 가능하다.
구조적으로는 EPROM의 플로우팅게이트에 다결정 실리콘 트랜지스터가 연결된 것 같은 형태라 할 수 있다.
그러나, 전술한 구성의 장치로서는, 각 셀에 합계 5개의 인출 전극을 필요로 한다. 이것에 의해 배선면적이 크게 되지 않을 수가 없으며, 고집적화에는 부적당하다. 다시금, 판독과 기록할 때에 캐패시터의 용량비가 중요해지는데, 용량은 면적에 비례하기 때문에 정도(精度), 불균형이 크게 되며, 안정된 소자 특성은 기대할 수 없다.
본 발명에서는, 배선면적을 작게 하기 위하여, 기록비트선 및 판독비트선을 공통으로 하고, 다시금 배선의 일부를 소자 분리영역내에 형성하였다. 도 센스트랜지스터의 문턱 전압의 제어를 MOSFET의 기판바이어스를 절연막을 개재하여 가하므로서 행하도록 하였다.
본 발명은 전술한 바와 같은 구성, 즉 기록비트선과 판독비트선을 공통으로 하고, 또 소자 분리영역에 배선을 시행했으므로, 배선면적을 대폭으로 감소시키는 것이 가능해졌으며, 고밀도인 기억소자를 만드는 것이 가능해진다.
또한, 센스트랜지스터를 절연막을 개재한 기판 바이어스 효과에 의해 제어하기 때문에, 소자제조 공정에 있어서의 여유를 충분히 취하는 것이 가능하다.
제 1 도는 본 발명의 실시예의 회로도이다. 본 도면중에는, 2×2bit 분을 나타내고 있으며, 점선으로 둘러싼 부분이 1셀분이다. Tr1은 다결정 Si를 사용한 SOI MOSFET(제 1 의 MOSFET)이며, 스위칭 트랜지스터로 하고 있다. Tr2는 SOI MOSFET(제 2 의 MOSFET)이지만, 후술하는 바와 같이 기판에 절연막을 개재하여 기판 바이어스 제어용의 전극을 형성한 것이다. Tr1의 게이트 전극은, 기록 워어드선(WW1)에 접속되며, 소오스·드레인의 한쪽이 판독기록 비트선(WRb1)에, 또 한쪽이 Tr2의 게이트에 접속된다. Tr2의 소오스·드레인의 한쪽은, 전원선(VDD)에 접속되며, 또 한쪽은 Tr1의 소오스·드레인의 한쪽과 마찬가지로 판독기록 비트선(WRb1)에 접속된다. 또, Tr2의 기판 바이어스용 전극은, 판독 워어드선(RW1)에 접속된다.
이상과 같은 구성으로 게인셀이 형성되지만, 다음에 그 동작에 관해서 설명하겠다. 제 2 도는, 동작을 나타낸 도면이며, 셀분이 나타내어져 있다.
각 단자에 가해지는 전압은, VDD=Va, VWW=0 혹은 Va, VWRb=0 혹은 Va, VRW=0 혹은 Vb로 한다. 이런 경우, Tr1의 문턱 전압 Vth1은, 0th1Va의 임의의 값을 취하는 것이 가능하다. 한쪽 Tr2의 문턱 전압 Vth2는, RW 단자에 가하여지는 전압 Vb에 의해서 Vth2-Vb'로 변화한다고 생각할 때, 다음의 관계를 충족시키지 않으면 안된다.
(1) H 기록시 : Va-Vth1Vth2off
(2) H 판독시 : Vth2-Vb'Va-Vth1ON
(3) L 기록시 : 0Vth2off
(4) L 판독시 : 0Vth2-Vb'off
이상의 관계를 정리하면
0Vth2-Vb'Va-Vth1Vth2
로 된다. 지금, Tr1의 문턱 전압 Vth1=2.5V, Va=5V로 하면 앞식은
0Vth2-Vb'2.5Vth2
로 된다. 즉, Tr2의 문턱 전압은, 이상과 같은 관계에서 3V 정도 이상이 적당하다고 생각된다. Vb에 의한 Vth2의 변화량 Vb'는, 반도체층의 두께, 절연막의 두께 등에 따라 변화하므로, 여기서는 Vb=5V일 때 Vb'=2V라 생각한다. 즉, Tr2의 게이트전압과 드레인 전류의 관계는, 제 3 도와 같이 된다.
이상의 전압관계를 예로들어 제 2 도를 사용하여 동작을 상세하게 설명하겠다. 먼저, H 기록시 (a)에는, WW 5V, WRb에 5V를 가하므로써, Tr2의 게이트전압은, Tr1의 게이트전압 5V로 문턱 전압 Vth1과의 관계에서, 2.5V까지 상승한다.
이때 RW는 0V이므로 Tr2는 off 상태이다.
다음에 H 대기시 (b)에는, VWW=0V VWRb=0V로 하므로써, Tr2의 게이트전압은 2.5V로 유지된다. H 판독시 (c)에는, RW에 5V 가하므로써, Tr2의 문턱 전압은 1V로 되며, Tr2는 2.5V의 게이트전압에 의해 ON 상태로 되며, WRb는 1.5V까지 전압이 상승한다.
한편, L 기록시 (d)에는, WW에 5V, WRb에 0V를 가하므로써, Tr2의 게이트전압은 0V로 된다. L 대기시 (e)은, WW를 0V로 하므로써, Tr2의 게이트전압은 0V인체 유지되며, L 판독시 (f)에는, RW를 5V로 하여도 Tr2의 문턱전압은, 1V이기 때문에 Tr2는 off 상태인채이므로 WRb는 0V로 된다.
이상은, 단체(單體)의 1셀에 대한 것이지만 복수개의 셀을 생각할 경우는, 제 1 도에 있어서 Cell 1에의 액세스는 WRb1, WW1, RW1을, Cell 2에는 WRb2, WW1, RW1을, Cell 3에는 WRb1, WW2, Rw2를, Cell 4에는, WRb2, WW2, RW2를 각각 조로 사용하므로써 가능하다.
다음에 반도체 기판위에 본 실시예를 형성한 예에 관해 제 6 도에 평면도를 나타낸다. 도면중에는, 배선으로 되는 Al선 등의 일부는 생략하고 있다.
제 7 도에서 제 10 도는 제 6 도의 평면도로서 나타내고 있는 A-A, B-B, C-C, D-D의 각 단면도이다. 또 제 6 도에 있어서 ( )내의 기호는 제 7 도에서 제 10도에 붙인 기호이며, 평면도에 있어서의 그 개소가 단면도의 어느 부분에 해당하는지 대비시킨 것이며, 제 7 도에서 제10도의 ( )내 기호는 제 6 도의 기호를 나타내어 대비시키고 있다.
이하 제 6 도 내지 제10도에 의해 본 발명의 실시예의 구조를 설명하겠다.
먼저 Si(실리콘)기판(1)위에 절연막(Si3N4막)(4)으로 소자분리된 다결정 Si(저저항체층)(7)(판독워어드선(102)으로 된다)와 소자 분리영역(5(101)) (전원라인(VDD)으로 된다)가 형성되어 있다. 즉 소자 분리영역(5)내에 전원라인을 배치하고 있다.
상기한 다결정 Si층(7)의 상부에 절연체(열산화막)(6)을 사이에 두고 Si층(3)을 설치하고, 거기에 제 1 MOSFET의 N+영역(드레인)(10)과 그 (소오스)(10')으로 되는 확산층이 형성되어 있다. 이 층위에 얇은 산화막(8)을 사이에 두고 저저항 다결정 Si(9)가 형성되어 있으며, 이것이 제 2 MOSFET의 게이트(103)으로 되어 있다. 즉, 제 2 MOSFET의 판독워어드선(7(102))에 의한 기판 바이어스는 절연체(6)을 거쳐 용량결합으로 가하여지게 된다. 덧붙여서 말한다면 다결정 Si를 저저항이라 이름붙인 것은 주지하는 바와 같이 저항치를 낮게 하여 도체로 하기 때문이다. 후술하는 바와 같이 제 1 의 MOSFET는 이상 설명한 구조의 위에 배치되고 있으며, 바꿔 말하자면 제 2 의 MOSFET는 기판(1)측에 배치되어 있다. 이 제 2 의 MOSFET가 센스 트랜지스터(제 1 도의 Tr2)이며, 제 1 의 MOSFET와 마찬가지 SOI MOSFET의 구성이다(어느 것이나 다결정 Si를 사용하고 있으므로).
상기한 저저항 다결정 Si(9)(제 2 MOSFET의 게이트)의 위에 두꺼운 절연막(제 1 층간 절연막)(11)을 배치하고, 그 위에 다결정 Si(12)가 형성되어 있으며, 거기에 제 2 의 확산층(제 2 의 저저항 다결정 Si)(15), (15)가 형성되어 있다. 이것이 제 1 MOSFET의 드레인·소오스로 되어 있다. 상기한 절연막(11)의 일부는 개공되어 있으며, 상기한 확산층(15)(제 1 MOSFET의 드레인)과 상기한 저저항 다결정 Si(9)(제 2 MOSFET의 게이트)(제 7 도)(제 6 도의 (104)), 제 1 MOSFET의 소오스(15)와 제 2 MOSFET의 소오스(10')(제 9 도)(제 6 도의 (105))가 콘택트(접속)되어 있다. 상기한 다결정 Si(12) ((15)와 (15')의 사이)의 위에는 얇은 절연막(13)을 거쳐 제 3 의 저저항 다결정 Si(14)가 형성되어 있으며, 이것이 제 1 MOSFET의 게이트 전극으로 되어 있으며, 기록 워어드선(107)으로도 되어 있다. 또 제 1 MOSFET의 소오스(15')에 알루미늄배선(17)을 접속하여(108) 판독 기록비트선으로 되어 있다. 즉, 제 1 MOSFET의 소오스(15')와 제 2 MOSFET의 소오스(10')와는 전술한 바와 같이 접속되어 있으(105)므로, 기록비트선과 판독비트선이 공통으로 되어 있다(본 실시예에서는 판독기록 비트선이라 칭함). 이 제 1 MOSFET는 스위칭 트랜지스터이며, SOI MOSFET로 되어 있다.
또 제 2 MOSFET의 드레인(10)은 제10도에 나타낸 것처럼 일부 알루미늄배선(17)에 콘택트하도록 되어 있으며, 전원(VDD)가 공급되는 구조로 하고 있다.
그리고 16은 제 2 중간 절연막이며, 이상 설명해온 구조의 상부에 배치되어 있으며, 배선개소는 개공되어 있으며, 알루미늄배선(17)이 형성되어 있다. 이것은 통상의 기술이며 제 6 도에는 생략하고 있지만, 제 8 도 내지 제10도에는 참고로 기재하여 두었다.
제11도는, 본 발명의 실시예의 제조공정을 제 6 도 A-A 단면으로 나타낸 것이다.
이하에 제조방법을 제11도와 제 6 도(100대의 기호)를 사용하여 상세하게 설명하겠다.
Si 기판(1)위에 SiO2층(2), P형 결정 Si층(3)을 갖는 SOI형의 Si 웨이퍼를 사용한다(제11도(a)). 이 SOI 기판의 일부, 제 6 도에 있어서의 소자 분리 영역(101)에 Si 기판(1)에 달하는 제 1 의 홈을 형성한다. 그후, Si3N4막(4)을 전면에 CVD법에 의해 형성하고, 제 1 의 홈내에 저저항 다결정 Si(5)를 CVD법과 에치백법에 의해 형성한다(제11도(b)). 다음에, 판독 워어드선으로 되는 영역(102)에 SiO2층(2)에 달하는 제 2 의 홈을 형성하고, 그 후, 습식에칭에 의해 SiO2층(2)을 제거한다. 이런 경우, 습식에칭에는, 불산을 사용하므로써 Si층(3), Si기판(1)의 사이의 공동(空洞)에 형성한다. 이 SiO2막은 Tr2의 기판측의 게이트 절연막으로 된다. 그후, 저저항 다결정 Si(7)을 공동안에 LPCVD법과 에치백법을 사용하여 형성한다(제11도(c)).
다음에, 전하축적전극 및 Tr2의 게이트 전극(103)으로 되는 다결정 Si 형성을 위하여, 얇은 게이트 산화막(8)을 Si층(3)위에 형성하고, 제 3 의 다결정 Si(9)를 전면에 형성하고 제 6 도에 나타낸 것처럼 패터닝을 다결정 Si에 덮혀져 있지 않는 부분에 형성한다. 그후, 제 1 중간 절연막(11)을 형성한다(제11도(d)).
다음에, 제 1 중간막의 일부를 (104), (105)와 같이 제거하고, 상층과의 콘택트 구멍을 형성한다. 그후, 제 4 다결정 Si(12)를 CVD법에 의해 형성한다. 이 제 4 다결정 Si는 Tr1의 소자영역으로 되기 때문에 P형의 다결정 Si일 필요가 있다. 다음에 Tr1의 게이트 절연막(13)으로 되는 SiO2막을 열산화에 의해 형성하고, Tr1의 게이트 전극이며 기록 워어드선(107)로 되는 제 5 다결정 Si(14)를 CVD법에 의해 형성하고, Tr1의 소오스·드레인으로 되는 N+영역(15)를 이온주입법에 의해 형성한다(제11도(e)).
그후, 제 2 중간막(16)(제8 내지 10)를 형성한 후, (108),(109)의 각 콘택트 구멍을 제 2 중간막(16)에 형성하고, 판독비트선, VDD콘택트 금속으로서 Al 배선(17) (제9,10도)를 형성한다.
이상으로 제 1 도에 나타낸 회로를 반도체 기판상에 실현할 수 있다.
제12도는, 복수의 셀을 형성할 경우의 배치 및 주변 회로으로의 접속의 관계를 나타내고 있다. 하나의 판독 워어드선(102)에 대하여, 그 양측에 현격한 차이를 두고 셀을 배치하고 있다. 워어드선을 꺼낼 때는 (113),(114)와 같이 복수의 셀로 공용하는 것이 가능하다. 또 비트선(110)은, 도면중 가로방향으로 형성되며 센스앰프부에 접속된다.
이상, 상세히 설명한 바와 같이, 본 발명에 의하면, 기록비트선과 판독비트선을 공통으로 하고, 또 소자분리 영역에 배선을 배치하므로써, 배선면적을 대폭적으로 감소시키는 것이 가능해지며, 고밀도인 기억소자를 만드는 것이 가능해진다.
또한, 센스트랜지스터를, 절연막을 통하여 기판 바이어스 효과에 의해 제어하기 때문에, 소자 제조공정에 있어서의 여유를 충분히 취하는 것이 가능하다.

Claims (3)

  1. 반도체 기억소자의 회로구성으로서, 제 1 MOSFET의 드레인 전극과 제 2 MOSFET의 소오스 전극을 판독과 기록을 공통으로 한 판독기록 비트선에 접속하고, 그 제 1 MOSFET의 소오스전극과 제 2 의 MOSFET 게이트 전극과 접속하여 전하 축적영역으로 하고, 상기 제 1 의 MOSFET의 게이트 전극을 기록 워어드선으로 하고, 상기 제 2 MOSFET의 드레인 전극을 전원선과 접속하고, 상기 제 2 MOSFET의 기판 바이어스를 절연막에 의한 용량 결합으로 판독 워어드선과 접속한 것을 특징으로 하는 반도체 기억소자.
  2. 반도체 기억소자의 구조로서, 기판상에 제 1 의 절연체층을 거쳐 저저항체층(7)을 배치하고, 제 2 의 절연체(6)을 거쳐 제 1 의 반도체층(3)과 저저항 반도체층(확산층)(10,10')을 가지며, 상기 반도체층 위에 얇은 절연막(8)을 개재시켜, 저저항 다결정 반도체(9)를 배치하고, 상기 저저항 반도체층(10,10')을 제 2 MOSFET의 소오스·드레인 영역으로 하고, 상기 저저항 다결정 반도체(9)를 제 2 MOSFET의 게이트로 하고, 상기 저저항 다결정 반도체(9)위에, 두꺼운 절연막(11)을 거쳐 다결정 반도체(12) 및, 상기 저저항 다결정 반도체(9)와 상기 저저항 반도체(10')에 접하는 제 2 의 저저항 다결정 반도체(확산층)(15,15')를 가지며, 상기 다결정 반도체상(12)에 제 2 의 얇은 절연막(13)을 거쳐 제 3 의 저저항 다결정 반도체(14)가 형성되어 있으며, 상기 제 2 의 저저항 다결정 반도체(15, 15')를 제 1 MOSFET의 소오스·드레인 영역으로 하고, 상기 제 3 의 저저항 다결정 반도체(14)를 제 1 MOSFET의 게이트 전극으로 하고, 상기 제 1 MOSFET의 게이트 전극을 기록워어드선으로 하고, 상기 제 1 MOSFET의 소오스 전극을 판독기록 비트선으로 하고, 상기 제 2 MOSFET의 드레인 전극을 전원선으로 하고, 상기 저저항체층(7)을 판독 워어드선으로 하는 것을 특징으로 하는 반도체 기억소자.
  3. 반도체 기억소자의 제조방법으로서, (a) 반도체 기판상에 절연막을 개재시켜 제 1 의 반도체층을 갖는 기판상에, 제 1 의 홈을 반도체 기판에 달할때까지 형성하고, 제 2 의 절연막을 상기 제 1 의 홈내에 형성하고, 제 1 의 저저항 다결정 Si막을 제 1 의 홈내에 매입하는 공정, (b) 상기 제 1 의 홈 이외의 일부에 제 2 의 홈을 제 1 의 절연막에 달할때까지 형성하고, 이 제 2 의 홈에서 제 1 절연막을 제거하고, 반도체 기판 및 제 1 의 반도체층의 하면에 제 1 의 산화막을 형성하고, 제 2 의 저저항 다결정 Si층을 형성하는 공정, (c) 제 1의 반도체층의 표면의 일부에 얇은 SiO2층을 개재시켜 제 3 의 저저항 다결정 Si층을 형성하고, 제 1 의 반도체층의 제 3 의 저저항 다결정 Si층에 덮혀져 있지 않은 부분에 저저항 반도체층을 형성하는 공정, (d) 기판전면에 제 2 의 절연막을 형성하고, 제 3 의 절연막의 제 3 의 저저항 다결정 Si 및 제 1 의 반도체층의 저저항층위의 일부를 제거하고, 제 3 의 저저항 다결정 Si상 및 제 1 의 반도체층의 저저항층 상에 다결정 반도체층을 형성하는 공정, (e) 상기한 다결정 반도체층상의 일부에 제 2 의 얇은 SiO2층을 개재시켜 제 4 의 저저항 다결정 Si를 형성하고, 그 이외의 다결정 반도체층을 저저항체층으로 하는 공정을 구비한 것을 특징으로 하는 반도체 기억소자의 제조방법.
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