CN1309810A - 由若干阻性铁电存储单元组成的存储装置 - Google Patents
由若干阻性铁电存储单元组成的存储装置 Download PDFInfo
- Publication number
- CN1309810A CN1309810A CN99808819A CN99808819A CN1309810A CN 1309810 A CN1309810 A CN 1309810A CN 99808819 A CN99808819 A CN 99808819A CN 99808819 A CN99808819 A CN 99808819A CN 1309810 A CN1309810 A CN 1309810A
- Authority
- CN
- China
- Prior art keywords
- mos transistor
- storage
- electrode
- memory
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 210000000352 storage cell Anatomy 0.000 title claims abstract description 8
- 210000004027 cell Anatomy 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 230000005055 memory storage Effects 0.000 claims description 27
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 19
- 229910052742 iron Inorganic materials 0.000 claims description 9
- 230000003071 parasitic effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- IZJSTXINDUKPRP-UHFFFAOYSA-N aluminum lead Chemical compound [Al].[Pb] IZJSTXINDUKPRP-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
本发明涉及一种由若干阻性铁电存储单元组成的存储装置,所述存储单元均由选择晶体管(T)和存储电容(C铁)组成,而所述存储电容的一个电极(PL)位于固定的单元极板电压上,其另一电极(SN)则连接在所述选择晶体管(T)的具有第一导通型的第一区(1)上,其中,所述选择晶体管(T)和存储电容(C铁)装设在与第一导通型相反的第二导通型半导体基片内或上。与所述存储电容(C铁)相连的、选择晶体管(T)的电极(1)通过电阻(R)和MOS晶体管(n+)而被连接在存储电容的一个电极(PL)上,且所述MOS晶体管的沟道长度延伸了至少两个存储单元。
Description
本发明涉及一种如权利要求1的前序部分所述的由若干阻性铁电存储单元组成的存储装置。
对于其单元极板电压固定地位于存储装置供电电压的一半(Vcc/2)的铁电存储装置而言，其特征在于快速的存储操作。但是，该存储装置中会出现如下问题，即存储电容内存储的数据有可能遭受损失：因为一旦选择晶体管阻断后，存储电容处的单元节点便是浮置的，而且该单元节点会相对于半导体基片形成寄生pn结，所以通过该pn结而强制产生的漏电流将促使单元节点电压降至地电压Vss。此时，铁电存储电容的另一节点位于固定的单元极板电压Vcc/2上。由此，铁电存储电容的内容因再编程而可能遭到破坏。
为了避免该数据损失，可以在存储单元内容被破坏之前对其进行刷新，这类似于DRAM的情况。通过如下方式来进行该刷新，即把存储装置的位线预充电到半供电电压Vcc/2，而且通过激活字线把单元节点同样也充电到半供电电压Vcc/2，使得通过存储电容的下降为0V。
这种刷新的费用较高，而且需要应当尽可能避免的附加操作。
US5121353A讲述过一种具有铁电存储单元的存储装置，它可以静态地工作，而且也取消了刷新。但对此必须为每个存储电容分配两个选择晶体管，并将它们分别连接在不同的字线上，这样便提高了该已知存储装置的费用。
因此，本发明的任务在于，创造一种构造简单的、由若干阻性铁电存储单元组成的存储装置，所述存储单元总是作如此设计，使得单元节点处的漏电流不再引起相应存储单元的再编程，由此可以取消对存储单元的刷新。
根据本发明，在权利要求1的前序部分所述的存储装置中，该任务通过其特征部分所包含的特征来实现。
因此，在本发明的存储装置中，存储电容的两个电极、亦即所谓的电容节点通过电阻和一个由MOS晶体管构成的连接线而相互连结起来。该由沟道长度较大的MOS晶体管组成的连接线被保持在单元极板电压上。
如此来确定所述的电阻，使得其电阻值远远小于在选择晶体管漏极或源极与半导体基片之间由pn结形成的选择晶体管反向电阻的电阻值，其中，该电阻对读写过程只有极小的影响。
由此可以确保：一方面，读写过程几乎不受该电阻的影响，另一方面，相对于半导体基片的寄生pn结的漏电流可以通过该电阻得到补偿，这样，铁电存储电容的两个电容节点上便近似于单元极板电压。因此，存储电容再也不会发生不理想的再编程，从而也可取消刷新。
因此，本发明的实质是，需要与固定位于单元极板电压上的存储电容电极相连接的电阻端子或节点通过一个MOS晶体管而被保持在单元极板电压上，且所述MOS晶体管的沟道长度延伸了多个存储单元。于是，利用该MOS晶体管的漏极区或源极区，譬如20～100个存储单元可通过接触和譬如铝制导线而位于单元极板电压上。
此处给出了用于构造电阻以及构造由MOS晶体管组成的连接线的两种实施方案变型：
在第一种变型中，除了选择晶体管之外，电阻也通过在厚氧化物中进行掺杂来实现，其中，该电阻的一端通过具有较大沟道长度的MOS晶体管而被保持在单元极板电压上，且MOS晶体管的门极电压为VZ，而给该MOS晶体管的漏极和源极加上单元极板电压。在此，门极电压VZ作如此调整，使得单元极板电压在MOS晶体管的整个沟道上延伸。
在第二种变型中，各存储单元上的电阻和单元极板电压的输入均通过具有较长沟道的MOS晶体管来实现，其中-如同第一种变型一样-该MOS晶体管的漏极或源极位于单元极板电压上。在MOS晶体管门极上加上一个保持恒定值的电压VS，使得：要么对每个存储单元都产生一个电流，该电流对应于前文所述的、在pn结反向电阻值和读写过程方面的电阻条件，而且把电阻的相应端(电阻节点)拉至单元极板电压；要么对每个存储单元都产生一个电流，该电流对应于所述电阻条件，并在每个读和/或写过程之后、以及在加上和关断存储装置的供电电压时把门极电压VS置为一个值，使得相应存储单元内的存储电容的各个电极很快被拉至单元极板电压。后面所述的这种方法的优点在于，可以使存储电容的电极立即置为单元极板电压。在此，可以分别接通所有具有长沟道的MOS晶体管；但也可以只接通属于相应位线的、利用位线译码器选出的具有长沟道的MOS晶体管。
在本发明的存储装置中，排除了由相对于基片的寄生pn结的漏电流所引起的非理想再编程，因此不需要刷新。可以使用正常的字线译码器。字线的电容也不会增大。在关断供电电压的情况下，同样可以排除不理想的再编程。譬如，在电阻处的n+型区和位于固定单元极板电压的存储电容电极之间，可以不需要插栓，这降低了存储装置在制作过程中的工艺要求，原因是，无需该插栓的附加接触孔。由此也可节省半导体基片上的地方。换句话说，相对于标准单元来说，本发明存储装置中的存储单元面积没有扩大。最后，为了实现本发明的存储装置，也不需要附加的工艺和处理步骤。
下面借助附图来详细阐述本发明。图中：
图1为本发明存储装置的电路图，
图2为本发明存储装置的第一实施例的剖面图，
图3为图2实施例的俯视图，
图4为本发明存储装置的第二实施例的剖面图，以及
图5为图4所示存储装置的俯视图。
图1中示出了一个折叠式位线结构的存储单元区域，其中，特别画出了存储电容的电极-亦即所谓的电容节点-通过一个合适的电阻和一个位于单元极板电压的连接线而进行的连接，所述连接线是通过具有长沟道的MOS晶体管来实现的。显然，电容节点的这种连接同样也可以在所谓的开式位线结构中应用。
图1中详细地示出了字线WL0、WL1、WL2及WL3和带有电容CB的位线BL0、bBL0、BL1及bBL1，它们用于由选择晶体管T和铁电存储电容C铁组成的“一晶体管-一电容”(1T1C)存储单元。
存储电容C铁的一个电极上为固定的单元极板电压，该电压也通过由具有源极区或漏极区n+的MOS晶体管所组成的连接线和电阻R而被输至存储电容的另一电极上。也就是说，两个电容节点通过电阻R和由MOS晶体管组成的连接线而被彼此连结起来。在图1中，该MOS晶体管由其源极区或漏极区n+来标示，其中，在该n+区之间通有沟道长度较大的沟道，而且，位于该n+区之间的门电极上具有一个门极电压VZ(第一实施例)或VS(第二实施例)。于是，该连接线保持在单元极板电压V极板。
如此来获得电阻R，使得
(a)其电阻值远远小于相对于半导体基片的pn结的反向电阻的电阻值，以及
(b)电阻R对读写过程只有极小的影响。
由此可以确保：读写过程几乎不受电阻R的影响，而且，寄生pn结的漏电流可以通过该电阻R得到补偿，这样，铁电存储电容C铁的两侧便近似为单元极板电压V极板。因此，存储电容C铁再也不会发生不理想的再编程。
于是，通过具有长沟道的MOS晶体管(n+区)，电阻R需要与单元极板电压V极板相连的端子或节点被保持在单元极板电压V极板上。该长沟道可以在延伸时经过多个存储单元，譬如20到100个存储单元。于是，譬如在一共20到100个存储单元的情况下，MOS晶体管的漏极区或源极区n+通过接触和譬如铝制导线而保持在单元极板电压V极板。
在此，图2示出了本发明第一实施例的剖面图，其俯视图由图3给出。
在图2中，譬如经过n+掺杂的漏极区1和譬如同样也经过n+掺杂的源极区2被设置在p型半导体的表面上。源极区2通过一个譬如由多晶硅制成的接触插栓3与譬如由铝组成的位线AL-BL相连，所述接触插栓从一种没有详细示出的、譬如由二氧化硅制成的绝缘膜中穿过。
在漏极区和源极区1、2之间沟道的上方，字线WL被插入在绝缘层里。漏极区1通过譬如由多晶硅组成的插栓4与存储电容的存储器节点SN相连。该存储电容由存储器节点SN、铁电的电介质和共用的存储器节点PL(参见图2中连接两个存储器节点PL的划线)组成，所述的存储器节点PL上为单元极板电压V极板。
通过在厚氧化物FOX中进行掺杂来实现电阻R，其中，电阻R的一个端子或节点连接在漏极区1上，而该电阻R的另一端被输至沟道长度较大的、且其门极的门电压为VZ的MOS晶体管上。在图2中，该MOS晶体管用其门极(“VZ”)和字样“沟道”来标示。它位于电阻R背向漏极区1的端子和存储器节点PL之间。MOS晶体管的n+区(漏极或源极)被加上单元极板电压V极板(参见图3)。具有较大沟道长度的MOS晶体管的门极电压VZ被如此地调整，使得单元极板电压V极板在整个沟道上延伸。
图2和3的实施例规定了一种开式位线结构。但很显然，本发明也可以应用于折叠式的位线结构。
图4和5示出了本发明的第二实施例，其中，图4为剖面图，而图5则画出了俯视图。在图4和5中，相应的构件使用了与图2和3相同的参考符号。
在图4和5的实施例中，各单元上的电阻R和单元极板电压V极板的输入均是通过具有较长沟道的MOS晶体管(n+)来实现的，其中，MOS晶体管的漏极区或源极区(参见符号“n+”)位于单元极板电压V极板。MOS晶体管门极上的电压为VS，该电压要么
(a)保持为一个恒定值，以便对每个存储单元都产生一个电流，该电流对应于上述电阻R的条件，而且使电阻R背向漏极区1的那一端保持在单元极板电压V极板，要么
(b)保持为一个恒定值，以便对每个存储单元都产生一个电流，该电流对应于上述电阻R的条件，而且在每个读和/或写过程之后，以及在加上和关断存储装置上的供电电压时，MOS晶体管的门极电压VS被置为一个值，使得存储单元内的各存储器节点很快被拉至单元极板电压V极板。
特别地，利用后者所述的方法可以使存储器节点立即置为单元极板电压V极板。可以分别接通所有具有长沟道的MOS晶体管，或只接通属于相应位线的、利用位线译码器选出的具有长沟道的MOS晶体管。
Claims (8)
1．由若干阻性铁电存储单元组成的存储装置，所述存储单元均由选择晶体管(T)和存储电容(C铁)组成，而所述存储电容的一个电极(PL)位于固定的单元极板电压(V极板)上，其另一电极(SN)则连接在所述选择晶体管的具有第一导通型的区(1)上，其中，所述选择晶体管(T)和存储电容(C铁)装设在与第一导通型相反的第二导通型的半导体基片内或上，
其特征在于：
与所述存储电容(C铁)相连的、选择晶体管(T)的区(1)通过一个电阻(R)连接在MOS晶体管(n+)的沟道上，所述MOS晶体管的沟道长度延伸了至少两个存储单元，而且其漏极与源极位于固定的单元极板电压(V极板)上，这样，与所述存储电容(C铁)相连的区(1)通过所述电阻(R)及MOS晶体管(n+)而被电气地连接在存储电容(C铁)的一个电极(PL)上。
2．根据权利要求1所述的存储装置，其特征在于：
所述电阻(R)通过相应地掺杂而被设置在半导体内；所述MOS晶体管的门极电压可如此地调整，使得MOS晶体管的整个沟道上都为固定的单元极板电压(V极板)。
3．根据权利要求1所述的存储装置，其特征在于：
所述MOS晶体管的漏极和源极位于固定的单元极板电压(V极板)上，而且所述MOS晶体管的门极还被加上一个电压(VS)，其作用为，对每个存储单元产生电流，以便补偿相对于半导体基片的寄生pn结的漏电流。
4．根据权利要求1～3之一所述的存储装置，其特征在于：
所述MOS晶体管的沟道延伸了多个存储单元。
5．根据权利要求4所述的存储装置，其特征在于：
所述MOS晶体管的沟道延伸了20～100个存储单元。
6．根据权利要求1～5之一所述的存储装置，其特征在于：
所述MOS晶体管的漏极及源极具有与选择晶体管(T)的漏极(1)及源极(2)相同的导通型。
7．根据权利要求1～6之一所述的存储装置，其特征在于：
所述选择晶体管(T)的漏极(1)通过插栓(4)与存储电容(C铁)的另一电极(SN)相接。
8．根据权利要求1～7之一所述的存储装置，其特征在于：
所述选择晶体管(T)的源极(2)通过插栓(3)与位线(AL-BL)相接。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19832991.1 | 1998-07-22 | ||
| DE19832991A DE19832991C2 (de) | 1998-07-22 | 1998-07-22 | Speicheranordnung aus einer Vielzahl von resistiven ferroelektrischen Speicherzellen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1309810A true CN1309810A (zh) | 2001-08-22 |
| CN1171313C CN1171313C (zh) | 2004-10-13 |
Family
ID=7874930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB998088196A Expired - Fee Related CN1171313C (zh) | 1998-07-22 | 1999-07-01 | 由阻性铁电存储单元组成的存储装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6452830B2 (zh) |
| EP (1) | EP1099223B1 (zh) |
| JP (1) | JP3777303B2 (zh) |
| KR (1) | KR100443544B1 (zh) |
| CN (1) | CN1171313C (zh) |
| DE (2) | DE19832991C2 (zh) |
| TW (1) | TW426846B (zh) |
| WO (1) | WO2000005719A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19854418C2 (de) * | 1998-11-25 | 2002-04-25 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung |
| DE10016726A1 (de) | 2000-04-04 | 2001-10-18 | Infineon Technologies Ag | Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung |
| US7180141B2 (en) * | 2004-12-03 | 2007-02-20 | Texas Instruments Incorporated | Ferroelectric capacitor with parallel resistance for ferroelectric memory |
| JP4780616B2 (ja) * | 2006-04-25 | 2011-09-28 | パナソニック株式会社 | 半導体記憶装置 |
| US11461620B2 (en) * | 2017-07-05 | 2022-10-04 | Samsung Electronics Co., Ltd. | Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs |
| CN112509624B (zh) * | 2020-12-14 | 2022-11-01 | 北京大学 | 用于设置阻变存储器的电路及其操作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117127A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 光スイツチ素子の駆動方法 |
| KR930002470B1 (ko) * | 1989-03-28 | 1993-04-02 | 가부시키가이샤 도시바 | 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 |
| US5121353A (en) * | 1989-07-06 | 1992-06-09 | Kabushiki Kaisha Toshiba | Ferroelectric capacitor memory circuit MOS setting and transmission transistor |
| US5335219A (en) * | 1991-01-18 | 1994-08-02 | Ovshinsky Stanford R | Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements |
| JP3171122B2 (ja) * | 1995-11-27 | 2001-05-28 | ソニー株式会社 | 半導体記憶装置および半導体記憶装置の情報読出方法 |
| US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
| JPH11273360A (ja) * | 1998-03-17 | 1999-10-08 | Toshiba Corp | 強誘電体記憶装置 |
| DE19854418C2 (de) * | 1998-11-25 | 2002-04-25 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung |
-
1998
- 1998-07-22 DE DE19832991A patent/DE19832991C2/de not_active Expired - Fee Related
-
1999
- 1999-06-28 TW TW088110888A patent/TW426846B/zh not_active IP Right Cessation
- 1999-07-01 EP EP99945859A patent/EP1099223B1/de not_active Expired - Lifetime
- 1999-07-01 KR KR10-2001-7000673A patent/KR100443544B1/ko not_active IP Right Cessation
- 1999-07-01 WO PCT/DE1999/002003 patent/WO2000005719A1/de active IP Right Grant
- 1999-07-01 CN CNB998088196A patent/CN1171313C/zh not_active Expired - Fee Related
- 1999-07-01 DE DE59903187T patent/DE59903187D1/de not_active Expired - Fee Related
- 1999-07-01 JP JP2000561618A patent/JP3777303B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-22 US US09/767,805 patent/US6452830B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3777303B2 (ja) | 2006-05-24 |
| US20010033516A1 (en) | 2001-10-25 |
| KR100443544B1 (ko) | 2004-08-09 |
| CN1171313C (zh) | 2004-10-13 |
| DE19832991C2 (de) | 2000-06-15 |
| DE19832991A1 (de) | 2000-02-24 |
| TW426846B (en) | 2001-03-21 |
| EP1099223B1 (de) | 2002-10-23 |
| KR20010053546A (ko) | 2001-06-25 |
| EP1099223A1 (de) | 2001-05-16 |
| DE59903187D1 (de) | 2002-11-28 |
| JP2002521812A (ja) | 2002-07-16 |
| WO2000005719A1 (de) | 2000-02-03 |
| US6452830B2 (en) | 2002-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5515311A (en) | Method of driving ferroelectric memory | |
| US5689458A (en) | Semiconductor memory device having negative resistance element operated stably with single low power source | |
| EP0365002B1 (en) | Semiconductor memory device | |
| KR100243294B1 (ko) | 반도체장치의 강유전체 메모리 셀 및 어레이 | |
| US5978253A (en) | Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein | |
| US6982897B2 (en) | Nondestructive read, two-switch, single-charge-storage device RAM devices | |
| US6992928B2 (en) | Semiconductor memory device with an improved memory cell structure and method of operating the same | |
| US5801412A (en) | Semiconductor device having a capacitance element with excellent area efficiency | |
| US5699294A (en) | Semiconductor memory device having bidirectional potential barrier switching element | |
| KR0175988B1 (ko) | 커패시터를 가지는 반도체 장치 | |
| US7167386B2 (en) | Ferroelectric memory and operating method therefor | |
| CN1160734C (zh) | 由多个电阻性铁电存储单元构成的存储装置 | |
| CN1263142C (zh) | 动态记忆胞元 | |
| US4920513A (en) | Semiconductor memory device using diode-capacitor combination | |
| CN1171313C (zh) | 由阻性铁电存储单元组成的存储装置 | |
| US6623989B2 (en) | Nonvolatile ferroelectric memory and method for fabricating the same | |
| US7251153B2 (en) | Memory | |
| CN1161787C (zh) | 电阻性的铁电存储单元 | |
| US4597059A (en) | Dynamic semiconductor memory device | |
| KR20020076367A (ko) | 인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리소자의 구동 방법과 그를 위한 강유전체 메모리 소자 | |
| US6442059B1 (en) | Nonvolatile ferroelectric memory and method for fabricating the same | |
| KR20050082454A (ko) | 축소가능한 2개의 트랜지스터 메모리(ｓｔｔｍ) 셀의레이아웃 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER NAME: INFENNIAN TECHNOLOGIES AG |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20130701 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160113 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041013 Termination date: 20170701 |