KR100629543B1 - 메모리 셀 장치 - Google Patents

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KR100629543B1 KR1020017005916A KR20017005916A KR100629543B1 KR 100629543 B1 KR100629543 B1 KR 100629543B1 KR 1020017005916 A KR1020017005916 A KR 1020017005916A KR 20017005916 A KR20017005916 A KR 20017005916A KR 100629543 B1 KR100629543 B1 KR 100629543B1
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Abstract

메모리 셀 장치의 메모리 셀들은 각각 선택 트랜지스터(AT), 메모리 트랜지스터(ST) 및 강유전성 커패시터를 포함한다. 상기 선택 트랜지스터(AT) 및 메모리 트랜지스터는 직렬로 연결된다. 상기 강유전성 커패시터는 메모리 트랜지스터(ST)의 제어 전극(GS)과 선택 트랜지스터(AT)의 제 1 단자(AA1) 사이에 접속된다.

Description

메모리 셀 장치{MEMORY CELL ARRANGEMENT}
본 발명은 데이터의 비휘발성 저장을 위한 메모리 셀 장치에 관한 것이다.
데이터의 비휘발성 저장을 위해서는 제어 게이트 뿐만 아니라 부동 게이트도 포함하는 종래 방식의 MOS-트랜지스터를 각각 갖는 메모리 셀로 구성된 메모리 셀 장치가 자주 사용된다. 상기 부동 게이트에는 저장될 정보에 상응하는 전하가 축적된다(S. M. Sze, Semiconductor Devices, J. Wiley 1985, 490쪽 참조). 상기 방식의 메모리 셀을 EEPROM-셀이라고도 한다. 상기 EEPROM-셀은 전기적으로 프로그래밍될 수 있다. 그러나 데이터를 기록하기 위해서는 20ms 이하의 시간 상수가 필요하다. 이러한 메모리는 제한된 범위까지만, 즉 약 106 사이클만 재프로그래밍될 수 있다.
또한 데이터의 비휘발성 저장을 위해 각각 하나의 강유전성 전계효과 트랜지스터를 갖춘 메모리 셀이 공지되어 있다(H. N. Lee 외 공저, Ext. Abstr. Int. Conf. Solid State Devices and Materials, 1997, 382-383쪽 참조). 강유전성 트랜지스터는 MIS-트랜지스터와 같이 소스, 드레인, 게이트 유전체 및 게이트 전극을 포함하며, 상기 게이트 유전체는 강유전층을 갖는다. 상기 강유전층은 디지털 정보의 논리값에 할당되는 2개의 상이한 분극 상태를 취한다. 상기 강유전층의 분극 상태는 충분히 높은 전압이 인가됨으로써 변동된다. 강유전성 트랜지스터가 실리콘 프로세스 기술로 집적되면 실리콘 기판의 표면과 강유전층 사이에 경계면 특성을 보장하는 중간 유전층이 삽입된다.
메모리 셀의 프로그래밍시 실리콘 기판과 게이트 전극 사이에 인가된 전압의 일부가 중간층에 의해 강하된다.
접촉 영역에 대한 기술적 난점을 극복하기 위해, 강유전성 커패시터에 직렬 연결되는 게이트 전극을 갖춘 MOS-트랜지스터를 메모리 셀로서 사용하는 것이 제안된 바 있다(Y. Katoh 외 공저, Symp. VLSI Technol., 1996, 56-57쪽 참조). 상기 메모리 셀에서는 강유전성 커패시터의 강유전층의 분극 상태에 따른 전압이 게이트 전극에 인가된다. 상기 메모리 셀에서는 게이트 전극과 강유전성 커패시터 사이의 연결부가 전하 흐름을 허용해서는 안된다. 만약 전하 흐름을 허용하게 되면 저장된 정보가 소실되고 비휘발성 저장을 위한 데이터 보존 시간이 불충분해진다.
본 발명의 목적은 데이터의 비휘발성 저장에 적합하고, EEPROM-장치보다 더 자주 재프로그래밍될 수 있으며, 데이터 보존 시간이 누설 전류와 상관관계를 갖지 않는 메모리 셀 장치를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 메모리 셀 장치에 의해 달성된다. 본 발명의 추가 실시예는 나머지 항들에 제시된다.
상기 메모리 셀 장치는 반도체 기판 내에 집적된 방식으로 각각 선택 트랜지스터, 메모리 트랜지스터 및 강유전성 커패시터를 포함하는 다수의 메모리 셀을 갖는다. 상기 선택 트랜지스터와 메모리 트랜지스터는 직렬로 연결된다. 상기 강유전성 커패시터는 상기 메모리 트랜지스터의 제 2 단자에 연결되는 선택 트랜지스터의 제 1 단자와 상기 메모리 트랜지스터의 제어 전극 사이에 접속된다.
상기 메모리 셀은 각각 워드라인을 통해 제어될 수 있고, 상기 워드라인을 통해 선택 트랜지스터가 스위치 온된다. 상기 선택 트랜지스터가 스위치 온되면, 상기 선택 트랜지스터에 인가된 전위가 상기 메모리 트랜지스터 및 강유전성 커패시터에 직접 인가된다. 그런 다음 강유전성 커패시터의 강유전층의 분극에 따라 메모리 트랜지스터가 스위치-온되거나 스위치-온되지 않는다. 검출될 신호의 레벨은 선택 트랜지스터에 인가되는 레벨에 따라 좌우된다. 따라서 상기 메모리 셀은 게인(gain) 메모리 셀 방식으로 설계된다.
정보는 강유전층의 분극 형태로 저장된다. 분극의 전환은 원하는 만큼 자주 이루어진다. 메모리 셀이 관련 워드라인의 제어에 의해 선택되면, 선택 트랜지스터에 의해 강유전성 커패시터에 고정된 전위가 인가된다. 강유전층의 분극에 따라 저장된 정보에 따른 전압이 메모리 커패시터의 게이트 전극에 인가된다. 이와 달리 메모리 셀이 선택되지 않으면, 경우에 따라 발생가능한 누설 전류에 의해 전위가 선택 트랜지스터의 제 1 단자를 통해 평형 상태로 완화된다. 이때 정보는 소실되지 않는다. 먼저 선택 트랜지스터가 개방된 이후에야 소정의 전위가 다시 강유전성 커패시터에 인가되고, 전압이 다시 메모리 트랜지스터에 인가된다.
바람직하게 MOS-트랜지스터가 각각 선택 트랜지스터 및 메모리 트랜지스터용으로 사용된다. 이 경우에는 메모리 트랜지스터의 제어 전극이 게이트 전극이 된다. 상기 선택 트랜지스터는 그의 게이트 전극을 통해 워드라인에 연결된다. 선택 트랜지스터와 메모리 트랜지스터는 비트라인과 기준라인 사이에 직렬로 연결된다. 기준라인과 비트라인은 서로 평행하게 연장된다. 상기 라인들 중 하나가 비트라인으로서 사용되는지 아니면 기준라인으로서 사용되는지의 여부는 회로결선(circuitry)을 통해 정해진다.
강유전성 커패시터는 2개의 커패시터 전극 사이에 배치된 강유전층을 포함한다.
상기 메모리 셀에 정보를 기록하기 위해 비트라인과 기준라인 사이에 증가된 전압을 인가함으로써, 강유전층의 분극 상태가 변동된다. 이 경우에는 메모리 트랜지스터의 게이트 전극과 강유전성 커패시터의 커패시턴스 간의 비를 1:1로 설정하는 것이 바람직하다. 트랜지스터의 유전층(예컨대 표준-실리콘-프로세스 기술에 의한 SiO2)에 대한 상기 강유전성 커패시터의 강유전층(예컨대 SBT = strontium-bismuth-tantalate)의 유전 상수는 약 1:100의 비율로 나타나기 때문에, 커패시터와 트랜지스터 게이트의 면적이 동일할 경우에는 매우 불리한 조건을 갖는 분압기(voltage divider)가 획득된다. 그러나 바람직하게는 상기 두 소자의 면적비는 가능한 한 작아야 한다. 즉 거의 동일해야 한다. 그럼에도 불구하고 분압기의 커패시턴스 비를 개선하기 위한 방법은 여러가지가 있다. 강유전층의 유전 상수는 디포지션(deposition) 조건, 예컨대 낮은 예상 온도의 적절한 선택에 의해 또는 SBT의 경우 소량의 니오븀을 첨가함으로써 감소될 수 있다. 그 결과 강유전성 커패시터의 커패시턴스가 감소된다.
다른 한편으로는 예컨대 CeO2, ZrO2 또는 매우 얇은, 질화처리된 실리콘-산화막을 트랜지스터용 게이트 유전체로서 사용함으로써 트랜지스터의 영역 내에서 게이트 커패시턴스를 증가시킬 수 있다. 따라서 유사한 층 두께로 주어질 때 종래의 SiO2에 비해 트랜지스터의 게이트 커패시턴스가 크게 증가될 수 있다(CeO2의 경우에는 예컨대 5배 증가).
또한 강유전성 커패시터의 강유전층의 층 두께가 트랜지스터의 유전층의 층 두께보다 예컨대 50배 더 높게 제공되는 방식으로 커패시턴스 간의 적절한 매칭이 이루어질 수 있다.
메모리 트랜지스터의 게이트 전극과 채널 영역 사이의 커패시턴스를 증가시키기 위해서는 상기 메모리 트랜지스터의 소스/드레인 영역 중 한 영역이 메모리 트랜지스터의 게이트 전극과 중첩되도록 설계되는 것이 바람직하다. 이러한 경우에 제 1 소스/드레인-영역과 메모리 트랜지스터의 게이트 전극의 중첩되는 부분은 상기 게이트 전극 면적의 적어도 10%에 달한다.
바람직하게 상기 메모리 트랜지스터는 제 1 단자를 통해 기준라인에 연결되고, 상기 메모리 트랜지스터의 게이트 전극과 기준라인 사이에 레지스터가 접속된다. 이와 같은 형상에서는 판독 동작과 기록/판독 메모리의 기록 동작이 시간 단위별로 나누어진다. 정보의 판독을 위해 메모리 셀이 선택되고, 강유전성 커패시터의 커패시턴스 및 저항에 따라 좌우되는 시간동안 메모리 트랜지스터의 게이트 전극에 전압이 인가된다. 상기 시간동안 정보가 판독될 수 있다. 상기 시간이 경과된 후 전압이 강유전성 커패시터에 직접 인가됨에 따라 강유전층의 분극 상태가 변동될 수 있다. 본 실시예에서는 저항으로서 모든 레지스터가 적합하다. 상기 레지스터는 저항 특성 곡선을 갖는다. 그러나 저항 특성 곡선을 갖지 않는 레지스터도 사용될 수 있다. 특히 레지스터는 터널링(tunneling)에 의해 전하 캐리어가 관통되는 얇은 유전층으로 구현될 수 있다. 상기 방식의 레지스터를 터널 레지스터(tunnel resistor)라고도 한다. 본 실시예에서 기준라인은 0 V에 연결되고, 비트라인은 공급 전압에 연결된다. 시간 상수는 저항 및 커패시턴스에 의해 조정가능하다.
반도체 기판으로는 특히 단결정 실리콘이 함유된 기판, 특히 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 기판 또는 SiC 기판이 적합하다.
강유전성 커패시터의 강유전층에는 특히 스트론튬-비스무트-탄탈산염(SBT), 납-지르코늄-티탄산염(PZT), 리튬-니오브산염(LiNbO3), 또는 바륨-스트론튬-티탄산염(BST)이 사용될 수 있다.
첨부된 도면을 참고로 본 발명의 실시예를 살펴보면 아래와 같다.
도 1은 선택 트랜지스터, 메모리 트랜지스터 및 강유전성 커패시터를 포함하는 메모리 셀이고,
도 2는 도 1에 도시된 메모리 셀에 대한 기술적 실시예이며,
도 3은 선택 트랜지스터, 메모리 트랜지스터, 강유전성 커패시터 및 레지스터를 포함하는 메모리 셀이다.
메모리 트랜지스터(ST)의 제 1 단자(AS1)가 기준라인(RL)에 연결된다(도 1 참조). 메모리 트랜지스터(ST)의 제 2 단자(AS2)가 선택 트랜지스터(AT)의 제 1 단자(AA1)에 연결된다. 선택 트랜지스터(AT)의 제 2 단자(AA2)가 비트라인(BL)에 연결된다. 선택 트랜지스터(AT)의 게이트 전극(GA)이 워드라인(WL)에 연결된다. 메모리 트랜지스터(ST)의 게이트 전극(GS)은 강유전성 커패시터의 제 1 커패시터 전극(KE1)에 연결된다. 상기 강유전성 커패시터는 제 1 커패시터 전극(KE1) 이외에 강유전층(FS) 및 제 2 커패시터 전극(KE2)을 포함하며, 상기 제 2 커패시터 전극(KE2)은 상기 선택 트랜지스터(AT)의 제 1 단자(AA1)에 연결된다.
선택 트랜지스터(AT), 메모리 트랜지스터(ST) 및 강유전성 커패시터로 구성된 메모리 셀을 동작시키기 위해서, 데이터 판독을 위해 비트라인(BL)과 기준라인(RL) 사이에 전압이 인가된다. 워드라인(WL)을 통해 선택 트랜지스터(AT)가 스위치 온된다. 그 결과 비트라인에 인가되는 전위가 메모리 트랜지스터(ST)의 제 2 단자(AS2) 및 제 2 커패시터 전극(KE2)에 인가된다. 상기 메모리 트랜지스터(ST)의 게이트 전극(GS)에 인가되는 전위는 강유전층(FS)의 분극에 따라 좌우된다. 강유전층(FS)의 분극에 할당되는 정보를 판독하기 위해 비트라인(BL)과 기준라인(RL) 사이에 전류가 흐르는지 또는 흐르지 않는지를 측정하기 위한 평가가 수행된다. 정보를 판독하기 위해 비트라인(BL), 기준라인(RL) 및 워드라인(WL)에 적용되는 레벨은 다음과 같다: 기준라인(RL): Vdd 또는 0, 비트라인(BL): 0 또는 Vdd, 워드라인(WL): Vdd + Vt. 이 경우에 Vdd는 공급 전압이고, Vt는 선택 트랜지스터(AT)의 임계 전압이다. 워드라인에 인가된 전압이 Vt만큼 상승하는 것을 일반적으로 부스트(boost)라고 한다.
상기 메모리 셀에 정보를 저장하기 위해서 비교적 높은 전압이 비트라인(BL)과 기준라인(RL) 사이에 인가됨으로써, 강유전층(FS)의 분극 방향을 변동시키기에 충분한 전압이 강유전성 커패시터를 통해 스위치-온된 선택 트랜지스터(AT)에 인가된다.
또한 상기 메모리 셀에 정보를 저장하기 위해 적용되는 레벨은 다음과 같다: 비트라인(BL): 0 또는 Vdd, 기준라인(RL): 2 Vdd 또는 Vdd, 워드라인(WL): Vdd 또는 Vdd + Vt. 이는 강유전성 커패시터의 커패시턴스가 예컨대 5 fF/㎛2이고 메모리 트랜지스터의 게이트 전극(GS)의 커패시턴스가 예컨대 5 fF/㎛2인 것으로 가정한 경우이다.
기준라인(RL)에 음의 전압이 인가될 수 있게 하기 위해, 상기 기준라인(RL)에 연결된 영역(2)이 상기 기준 라인(RL) 상의 음의 전압과 거의 동일한 음의 전압이 공급되는 웰의 내부에 존재하여야 한다. 상기 웰은 제 1 소스/드레인 영역(2)의 도핑 타입과 반대되는 도핑 타입을 갖는 반도체 재료로 구성된다. 메모리 셀의 경우에 주로 이용되는 n-채널 MOS 기술에서는 제 1 소스/드레인 영역(2)은 n 타입으로 도핑되고 웰은 p 타입으로 도핑된다.
논리 상태의 프로그래밍시에 필요한 전계의 반전을 강유전성 재료를 이용하여 달성하기 위한 또다른 방법은 기준라인에 2 Vdd 또는 0 V의 전압을 인가하고, 비트라인에 0 또는 2 Vdd의 전압을 인가하는 것이다. 그러므로 비트라인 상에 2 Vdd의 전압이 인가되는 경우 선택 트랜지스터(AT)의 게이트 산화막이 워드라인(WL) 상의 전압(2 Vdd + Vt)에 대한 치수를 갖는 두께로 구현되어야만 하는데, 이는 2 Vdd의 전압이 비트라인으로부터 강유전성 커패시터로 도통될 수 있도록 하기 위함이다. Vt는 선택 트랜지스터(AT)의 임계 전압을 가리킨다.
메모리 셀은 단결정 실리콘으로 이루어진 반도체 기판(1)내에 구현된다(도 2 참조). 상기 반도체 기판(1)에는 제 1 소스/드레인 영역(2), 공통 소스/드레인 영역(3) 및 제 2 소스/드레인 영역(4)이 제공된다. 제 1 소스/드레인 영역(2)과 공통 소스/드레인 영역(3) 사이에서 반도체 기판(1)의 표면 상에 제 1 게이트 산화막(5) 및 메모리 트랜지스터(ST)의 게이트 전극(GS)이 제공된다. 상기 게이트 산화막(5)은 4 내지 12 nm의 두께를 갖는다. 메모리 트랜지스터(ST)의 게이트 전극(GS)은 1020 ㎝-3보다 높은 도펀트 농도 및 100 내지 300 nm의 두께를 갖는 n-도핑된 폴리실리콘을 함유한다. 상기 게이트 전극(GS)의 표면 상에 예컨대 TiN으로 이루어진 10 내지 50 nm 두께의 제 1 배리어층(6)이 제공되고, 상기 제 1 배리어층(6) 상에는 백금으로 이루어진 20 내지 200 nm 두께의 제 1 커패시터 전극(KE1)이 제공된다. 상기 제 1 커패시터 전극(KE1)은 스트론튬-비스무트-탄탈산염(SBT) 또는 납-지르코늄-티탄산염(PZT)으로 이루어진 20 내지 200 nm 두께의 강유전층(FS)의 측면 상에 제공된다. 상기 제 1 커패시터 전극(KE1)으로부터 멀리 떨어진 강유전층(FS)의 측면 상에는 백금으로 이루어진 20 내지 200 nm 두께의 제 2 커패시터 전극(KE2)이 제공된다. 상기 제 2 커패시터 전극(KE2)에는 TiN으로 이루어진 10 내지 50 nm 두께의 제 2 배리어층(7)이 제공된다.
제 1 게이트 산화막(5), 메모리 트랜지스터(ST)의 게이트 전극(GS), 제 1 배리어층(6), 제 1 커패시터 전극(KE1), 강유전층(FS), 제 2 커패시터 전극(KE2) 및 제 2 배리어층(7)은 SiO2로 이루어진 절연 스페이서(8)가 제공되는 공통 측면부를 갖는다.
공통 소스/드레인 영역(3)과 제 2 소스/드레인 영역(4) 사이에서 반도체 기판(1)의 표면 상에 4 내지 12 nm 두께의 제 2 게이트 산화막(9) 및 선택 트랜지스터(AT)의 게이트 전극(GA)이 제공된다. 상기 선택 트랜지스터(AT)의 게이트 전극(GA) 및 제 2 게이트 산화막(9)은 SiO2로 이루어진 절연 스페이서(8)가 제공되는 공통 측면부를 갖는다.
도핑된 폴리실리콘으로 이루어진 도전 연결부(11)는 공통 소스/드레인 영역(3)의 표면으로부터 제 2 배리어층(7)의 표면에까지 이른다. 상기 도전 연결부(11)에 의해 제 2 커패시터 전극(KE2)과 공통 소스/드레인 영역(3)이 서로 전기적으로 연결된다.
선택 트랜지스터(AT)가 스위치 오프된 상태에서 제 2 커패시터 전극(KE2)에 인가된 전위가 공통 소스/드레인 영역(3)에 의해 완화된다. 선택 트랜지스터(AT)가 스위치-온되면 공통 소스/드레인 영역(3)에 다시 비트라인(BL)에 의해 사전설정된 전위가 제공된다. 그러므로 메모리 트랜지스터(ST)의 게이트 전극(GS)과 제 1 커패시터 전극(KE1) 간의 연결에 의해 누설 전류를 통한 전하 흐름이 발생하는 경우라도 상기 메모리 셀의 정보는 소실되지 않는다.
제 2 실시예에서는 메모리 트랜지스터(ST')와 선택 트랜지스터(AT')가 기준라인(RL')과 비트라인(BL') 사이에 직렬로 연결된다. 이때 상기 메모리 트랜지스터(ST')의 제 1 단자(AS1')는 기준라인(RL')에 연결되고, 상기 메모리 트랜지스터(ST')의 제 2 단자(AS2')는 상기 선택 트랜지스터(AT')의 제 1 단자(AA1')에 연결되며, 상기 선택 트랜지스터(AT')의 제 2 단자(AA2')는 비트라인(BL')에 연결된다. 상기 선택 트랜지스터(AT')의 게이트 전극(GA')은 워드라인(WL')에 연결된다.
또한 메모리 셀은 제 1 커패시터 전극(KE1'), 강유전층(FS') 및 제 2 커패시터 전극(KE2')을 포함하는 강유전성 커패시터를 갖는다. 제 1 커패시터 전극(KE1')은 메모리 트랜지스터(ST')의 게이트 전극(GS')에 연결된다. 제 2 커패시터 전극(KE2')은 선택 트랜지스터(AT')의 제 1 단자(AA1')에 연결된다. 상기 메모리 트랜지스터(ST')의 게이트 전극(GS')과 메모리 트랜지스터(ST')의 제 1 단자(AS1') 사이에 저항값(R)을 갖는 레지스터(R')가 접속된다.
메모리 셀이 동작하는 동안 워드라인(WL') 및 선택 트랜지스터(AT')의 게이트 전극(GA')에 의해 메모리 셀이 선택된다. 선택 트랜지스터(AT')가 스위치 온됨으로써 워드라인(WL')과 기준라인(RL') 사이에 인가된 전압이 메모리 트랜지스터(ST')의 제 1 단자(AS1')와 제 2 단자(AS2') 사이에 인가된다. 이때 비트라인(BL')에는 1.5 내지 3.3 V의 공급 전압(VDD)이 인가되고, 기준라인(RL')에는 0 V의 전압이 인가된다.
약 RC(이때 R은 레지스터(R')의 저항값이고, C는 1 내지 3 fF의 커패시턴스임)의 시간 동안 상기 메모리 트랜지스터(ST')의 제 2 단자(AS2') 상의 공급 전압(VDD) 및 강유전층(FS')의 분극에 따라 좌우되는 전압이 메모리 트랜지스터(ST')의 게이트 전극(GS')에 인가된다. 더 오랜 시간 후에 레지스터(R')에 의해 상기 강유전층(FS')의 표면 전하가 방출됨으로써, 강유전성 커패시터 전체에 걸쳐서 공급 전압이 강하된다. 그러므로 RC보다 긴 시간에서는 강유전성 커패시터에 기록을 위해, 즉 강유전층(FS')의 분극을 변경하기 위해 사용되는 전압이 인가된다.
시간 상수(RC)는 10 내지 50 ns이다.

Claims (7)

  1. 메모리 셀 장치로서,
    반도체 기판(1) 내에 각각 선택 트랜지스터(AT), 메모리 트랜지스터(ST) 및 강유전성 커패시터(KE1, FS, KE2)를 포함하는 다수의 메모리 셀이 집적되어 제공되고,
    상기 선택 트랜지스터(AT)와 상기 메모리 트랜지스터(ST)가 상기 선택 트랜지스터(AT)의 제 1 단자(AA1)에 의해 직렬로 연결되며,
    상기 강유전성 커패시터(KE1, FS, KE2)가 상기 선택 트랜지스터(AT)의 제 1 단자(AA1)와 상기 메모리 트랜지스터(ST)의 제어 전극(GS) 사이에 접속되는, 메모리 셀 장치.
  2. 제 1항에 있어서,
    상기 선택 트랜지스터(AT) 및 상기 메모리 트랜지스터(ST)가 각각 MOS-트랜지스터로서 형성되고,
    상기 선택 트랜지스터(AT)의 게이트 전극(GA)이 워드라인(WL)에 연결되며,
    상기 선택 트랜지스터(AT)와 상기 메모리 트랜지스터(ST)가 비트라인(BL)과 기준라인(RL) 사이에 직렬로 연결되는, 메모리 셀 장치.
  3. 제 2항에 있어서,
    상기 메모리 트랜지스터(ST)가 제 1 단자(AS1)에 의해 상기 기준라인(RL)에 연결되고,
    메모리 트랜지스터(ST')의 제어 전극(GS')과 기준라인(RL') 사이에 레지스터(R')가 접속되는, 메모리 셀 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 강유전성 커패시터가 제 1 전극(KE1), 강유전층(FS) 및 제 2 전극(KE2)을 포함하고,
    상기 강유전층은 스트론튬-비스무트-탄탈산염(SBT), 납-지르코늄-티탄산염(PZT) 또는 바륨-스트론튬-티탄산염(BST)을 함유하는, 메모리 셀 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터(ST)는 제 1 소스/드레인 영역(2)을 포함하며, 상기 영역(2)은 제 1 단자(AS1)에 연결되고, 상기 메모리 트랜지스터(ST)의 상기 제어 전극(GS)과 중첩되는, 메모리 셀 장치.
  6. 제 5항에 있어서,
    상기 제 1 소스/드레인 영역(2)과 상기 메모리 트랜지스터(ST)의 상기 제어 전극(GS)의 중첩되는 부분이 상기 제어 전극(GS) 면적의 적어도 10%에 달하는, 메모리 셀 장치.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 강유전성 커패시터의 커패시턴스와 상기 메모리 트랜지스터(ST)의 상기 제어 전극(GS)의 커패시턴스의 비가 실질적으로 1인, 메모리 셀 장치.
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