CN1328700A - 存储单元装置 - Google Patents
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Abstract
存储单元装置的存储单元各自具有一只选择晶体管(AT)、一只存储晶体管(ST)和一只铁电电容器。选择晶体管(AT)和存储晶体管串联。铁电电容器连接在存储晶体管(ST)的控制极(GS)和选择晶体管(AT)的第一连接端(AA1)之间。
Description
本发明涉及非易失型数据储存的存储单元装置。
多种多样的存储单元装置用于非易失型数据储存，其中存储单元各自包含一只传统的MOS晶体管，该MOS晶体管除了具有一个控制栅外还具有一个浮动栅。在浮动栅上储存相当于应储存信息的电荷(参阅S.M.Sze，Semiconductor Devices(半导体器件)，J.Wileg 1985年，第490页)。这类存储单元也称为EEPROM单元。它可以电编程。当然为了写入数据达到20ms的时间常数是必要的。该存储器只有限制地重新编程，即约106周期。
此外，已知存储单元(参阅H.N.Lee等，Ext.Abstr.Int.Conf.Solid State Devices and Materials(固体器件与材料)，1997年，第382到383页)，其中，为了非易失数据储存，存储单元各自配备一只铁电场效应晶体管。铁电晶体管如一只MIS晶体管一样，具有源极、漏极、栅介电体和栅极，其中栅介电体包含一铁电层。铁电层可以占有两种不同的极化态，每一种态将分配给一数字信息的逻辑值。通过加足够高的电压，可改变铁电层的极化态。在用硅工艺技术集成铁电晶体管时，在硅衬底表面和铁电层之间插入一层保护界面特性的介质中间层。
在存储单元编程时，加在硅衬底和栅极之间的电压的一部分降在中间层上。
为了避免界面的技术上的障碍，建议(参阅Y.Katoh等，Symp.VLSITechnol.(超大规模集成技术论文集，1996年，第56到57页)应用一只MOS晶体管作存储单元，其栅极与一只铁电电容器串联。在该存储单元内在栅极上加一与铁电电容器的铁电层的极化态有关的电压。在该存储单元内要求不允许在栅极和铁电电容器之间的连接有电荷流，因为否则储存的信息会丢失，并且用于非易失数据储存的保存时间不够。
本发明的任务是提供一种适用于非易失数据储存的存储单元的装置，它比EEPROM装置可更频繁再编程，并且其中数据保存时间与泄漏电流无关。
本任务通过根据权利要求1的存储单元装置解决。本发明的进一步扩展源自从属权利要求。
存储单元装置具有在半导体衬底上集成许多存储单元，它们各自包含一只选择晶体管、一只存储晶体管和一只铁电电容器。选择晶体管和存储晶体管串联。铁电电容器连接在与存储晶体管的第二连接端相连的选择晶体管的第一连接端和存储晶体管的控制极之间。
存储单元是可各经一字线控制的，经该字线接入选择晶体管。如果接入了选择晶体管，则加在选择晶体管上的电位直接加到存储晶体管和铁电电容器上。随后依据铁电电容器的铁电层的极化情况，接入或不接入存储晶体管。应检测的信号电平与加在选择晶体管上的电平有关。因此根据自放大的存储单元的类型建立存储单元。
信息是以铁电层的极化形式储存的。极化可以任意多次转换。如果存储单元通过控制相应的字线进行选择，则一固定电位经选择晶体管加到铁电电容器上。根据铁电层的极化，一种与储存信息有关的电压加到存储电容器的栅极上。反之，如果该存储单元未被选择，则电位可以经可能的泄漏电流对选择晶体管的第一端平衡张弛。这时信息并不丢失。只是经选择晶体管的开启，铁电电容器重新加上一确定的电位，并且在存储晶体管上重新加一电压。
MOS晶体管优先分别用作选择晶体管和存储晶体管。随后存储晶体管的控制极是栅极，选择晶体管经其栅极与字线相连。选择晶体管和存储晶体管串联在位线和基准线之间。基准线和位线并行走向。通过布线确定这些导线之一是否作为一位线或基准线用。
铁电电容器具有一铁电层，它安排在两电容器电极之间。
为了将信息写入该存储单元，把提高的电压加到位线和基准线之间，使得铁电层改变极化。这时调整铁电电容器电容和存储晶体管栅极电容之比基本上为1∶1是有利的。因为铁电电容器铁电层(例如SBT＝钽酸锶铋)对晶体管的介电层(例如用标准硅工艺技术制造的SiO2)的介电常数比约为100比1，所以在电容器和晶体管栅极相同面积情况下，人们获得具有极差条件的分压器。但是两元件的表面部分应优先尽可能小，并从而大体上是相同的。有许多可能性仍可以改善分压器的电容比。铁电层的介电常数可以通过合适选择沉积条件，例如更低的温度安排或在SBT情况下通过添加少量的铌而降低。因此铁电电容器的电容下降。
另一方面，通过例如CeO2，ZrO2或极薄的氮化的氧化硅用作晶体管栅介质的方式，在晶体管范围内也可以提高栅极电容，因此可以达到，与传统的SiO2相比，在可比较的层厚情况下，大大提高晶体管的栅极电容，(对CeO2例如提高5倍)。
此外，通过使铁电电容器的铁电层的层厚超过晶体管的介电层层厚约50倍的方式，可以彼此合适地调整电容。
为了增大在存储晶体管的栅极和沟道区之间的电容，如此设计存储晶体管的源/漏极区之一，使得与存储晶体管的栅极搭接是有利的。这时在存储晶体管的第1源/漏极区和栅极之间搭接面积至少为栅极面积的10％。
存储晶体管优先经第一连接端与基准线连接，并且在存储晶体管的栅极和基准线之间连接一只电阻。在这种装置内用时间标度分开读出过程和写/读存储器写过程。为了信息的读出，选择存储单元，并且在与铁电电容器的电阻和电容有关的时间期间，在存储晶体管的栅极上加一电压。在该时间期间读出信息。在该时间结束后，电压直接加到铁电电容器上，所以可以改变铁电层的极化。在该结构中每种电阻都适合作电阻。它可以具有欧姆特性曲线。然而没有欧姆特性曲线的电阻也适合。尤其是该电阻也可以通过一薄介电层实现，该介电层通过隧道效应可以流过载流子。这种电阻也称为隧道电阻。在这种结构中基准线与0伏相连，位线与供电电压相连。时间常数是可以通过电阻和电容调整的。
作半导体衬底尤其是包含单晶硅的衬底，尤其是单晶硅片，SOI衬底或SIC衬底是适合的。
用作铁电电容器的铁电层中，此外可用钽酸锶铋(SBT)，钛酸铅锆(PZT)，铌酸锂(LiNbO3)或钛酸钡锶(BST)。
本发明依靠用附图示出的实施例详细说明如下。
图1示出具有一只选择晶体管、一只存储晶体管和一只铁电电容器的存储单元。
图2示出对图1所示存储单元的工艺上的实施例。
图3示出具有一只选择晶体管、一只存储晶体管、一只铁电电容器和一只电阻的存储单元。
存储晶体管ST的第一连接端AS1与基准线RL相连(参阅图1)。存储晶体管的第二连接端AS2与选择晶体管AT的第一连接端AA1相连。选择晶体管的第二连接端AA2与位线BL相连。选择晶体管AT的栅极GA与字线WL相连。存储晶体管ST的栅极GS与铁电电容器的第1电容器电极KE1相连。铁电电容器除了包含第1电容器电极KE1外，还包含一铁电层FS和与选择晶体管AT的第一连接端AA1相连的第2电容器电极KE2。
为了由选择晶体管AT、存储晶体管ST和铁电电容器构成的存储单元运行，为了读出数据，把电压加在位线BL和基准线RL之间。经字线WL接入选择晶体管AT。因此，加在位线上的电位加到存储晶体管ST的第二连接端AS2上和第2电容器电极KE2上。加在存储晶体管ST的栅极GS上的电位与铁电层FS的极化有关。为了读出分配给铁电层FS极化的信息，要估计在位线BL和基准线RL之间是否有电流流过。为了读出信息，下述电平加在位线BL，基准线RL和字线WL，基准线RL：Vdd/0，位线BL：0/Vdd，字线WL：Vdd＋Vt。这时Vdd是供电电压，Vt是选择晶体管的阈值电压。通常把加在字线上的电压提高Vt称为升压。
为了在该存储单元内储存信息，在位线BL和基准线之间加较高的电压，所以经铁电电容器在接入的选择晶体管AT的情况下加上足够用于改变铁电层FS极化方向的电压。
为了在该存储单元内存储信息加下述电平，位线：BL：0或Vdd，基准线RL：2Vdd或-Vdd，字线WL：Vdd或Vdd＋Vt。这时假定铁电电容器的电容为例如5fF/μm2，存储晶体管的栅极GS例如为5fF/μm2。
为了能够在基准线RL上加负电压，则必须在加负电压的槽内存在与基准线连接的区域2，该负电压约等于在基准线RL上的负电压。该槽由具有与第1源/漏极区2的掺杂类型相反掺杂类型的半导体材料制成。在对存储单元占主的n沟道MOS技术情况下，第1源/漏极区2具有n型掺杂，而槽具有p型掺杂。
在逻辑态编程时，在铁电材料上应达到电场必要的转换的另一可能途径为：在基准线上加电压2Vdd或0伏，在位线上加0或2Vdd。这意味着：在位线上加2Vdd电压时，必须制作选择晶体管AT的栅氧化物，其厚度设计满足字线上加电压2Vdd＋Vt的要求，以便电压2Vdd可以从位线接通到铁电电容器上。Vt表示选择晶体管AT的阈值电压。
在由单晶硅制成的半导体衬底1内制作存储单元(参阅图2)。在半导体衬底1内配有第1源/漏极区2，公共源/漏极区3和第2源/漏极区4。在第1源/漏极区2和公共源/漏极区3之间，在半导体衬底1表面上安排第1栅氧化物5和存储晶体管ST的栅极GS。栅氧化物5具有4到12nm的厚度。存储晶体管ST的栅极GS包含具有掺杂浓度＞1020cm-3和厚度100到200nm的n掺杂多晶硅。栅极GS的表面上安排例如由厚度从10到50nm的TiN构成的第1壁垒层6，其上安排由厚度从20到200nm的铂制第1电容器电极KE1。第1电容器电极KE1与由钽酸锶铋(SBT)制或由钛酸铅锆(PZT)制铁电层邻接，具有厚度从20到200nm。在背离第1电容器电极KE1的铁电层FS一侧上安排由厚度从20到200nm的铂制第2电容器电极KE2。第2电容器电极KE2具有厚度从10到50nm的TiN制第2壁垒层7。
第1栅氧化物5，存储晶体管ST的栅极GS，第1壁垒层6，第1电容器电极KE1，铁电层FS，第2电容器电极KE2和第2壁垒层7具有公共侧面，该侧面配有由SiO2制绝缘侧墙8。
在公共源/漏极区3和第2源/漏极区4之间，在半导体衬底1的表面安排上厚度4到12nm的第2栅氧化物9和选择晶体管AT的栅极GA。选择晶体管AT的栅极GA和第2栅氧化物具有公共侧面，该侧面配有由SiO2制绝缘侧墙10。
一根由掺杂多晶硅制导电连接11从公共源/漏极区3到达第2壁垒层7的表面。经该导电连接11，第2电容器电极KE2和公共源/漏极区3彼此电连接。
在选择晶体管AT的断开状态，加在第2电容器电极KE2上的电位经公共源/漏极区3张弛。在接入选择晶体管AT时，公共源/漏极区3又移到由位线BL预定的电位上。因此，即使经在存储晶体管ST的栅极GS和第1电容器电极KE1之间的连接线通过泄漏电流出现电荷流动，在存储单元内信息也不会丢失。
在另一实施例中，存储晶体管ST’和选择晶体管AT’串联在基准线RL’和位线BL’之间。这存储晶体管的第一连接端AS1’与基准线RL’相连，存储晶体管ST’的第二连接端AS2’与选择晶体管AT’的第一连接端AA1’相连。在存储晶体管ST’的栅极和存储晶体管ST’的第一连接端之间接电阻值为R的电阻。
此外存储单元具有一只铁电电容器，后者包含第1电容器电极KE1’，铁电层FS’和第2电容器电极KE2’。第1电容器电极KE1’与存储晶体管ST’的栅极GS’相连。第2电容器电极KE2’与选择晶体管AT’的第一连接端AA1’相连。在存储晶体管ST’的栅极和存储晶体管ST’的第一连接端之间接电阻值R的电阻。
在存储单元运行时，经字线WL’和选择晶体管AT’的栅极GA’选择存储单元。通过接入选择晶体管AT’，加在字线和基准线之间的电压加在存储晶体管ST’的第一连接端AS1’和第二连接端AS2’之间，这时位线加1.5到3.3伏的供电电压VDD，基准线RL’加0伏。
在大约RC的时间期间，其中R是电阻R’的电阻值，C是1到3fF的电容，与在存储晶体管ST’的第二连接端AS2’和铁电层FS’的极化有关的供电电压VDD加到存储晶体管S’的栅极GS’上。在较长的时间后，铁电层的表面电荷经电阻流掉，所以供电电压在铁电电容器上降落。因此在大于RC的时间内，电压加到供电电容器上，为了写入，即改变铁电层FS’的极化应用该电压。
时间常数RC为10到50ns。
Claims (7)
1.存储单元装置，
—其中，集成在半导体衬底(1)内有许多存储单元，它们各自具有一只选择晶体管(AT)、一只存储晶体管(ST)和一只铁电电容器(KE1，FS，KE2)，
—其中，选择晶体管(AT)和存储晶体管(ST)经选择晶体管(AT)的第一连接端(AA1)串联。
—其中，铁电电容器(KE1，FS，KE2)连接在选择晶体管(AT)的第一连接端(AA1)和存储晶体管(ST)的控制极(GS)之间。
2.根据权利要求1的存储单元装置，
—其中，选择晶体管(AT)和存储晶体管(ST)各自为MOS晶体管结构，
—其中，选择晶体管(AT)的栅极(GA)与字线(WL)相连，
—其中，选择晶体管(AT)和存储晶体管(ST)串联在位线(BL)和基准线(RL)之间。
3.根据权利要求2的存储单元装置，
—其中，存储晶体管(ST)经第一连接端与基准线(RL)相连，
—其中，在存储晶体管(ST’)的控制极(GS’)和基准线(RL’)之间接一电阻(R’)。
4.根据权利要求1到3之一的存储单元装置，
—其中，铁电电容器有第1电极(KE1)、铁电层(FS)和第2电极(KE2)，
—其中，铁电层包含钽酸锶铋(SBT)，钛酸铅锆(PZT)，铌酸锂(LiNbO3)或钛酸钡锶(BST)。
5.根据权利要求1到4之一的存储单元装置，
其中，存储晶体管(ST)具有与第一连接端(AS1)相连，并与存储晶体管(ST)的控制极(GS)搭接的第1源/漏极区(2)。
6.根据权利要求5的存储单元装置，
其中，在第1源/漏极区(2)和存储晶体管(ST)的控制极(GS)之间的搭接至少为控制极(GS)面积的10％。
7.根据权利要求1到6之一的存储单元装置，
其中，铁电电容器的电容和存储晶体管(ST)的控制极(GS)的电容之比大体上为1。
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