KR20010080986A - 메모리 셀 장치 - Google Patents

메모리 셀 장치 Download PDF

Info

Publication number
KR20010080986A
KR20010080986A KR1020017005916A KR20017005916A KR20010080986A KR 20010080986 A KR20010080986 A KR 20010080986A KR 1020017005916 A KR1020017005916 A KR 1020017005916A KR 20017005916 A KR20017005916 A KR 20017005916A KR 20010080986 A KR20010080986 A KR 20010080986A
Authority
KR
South Korea
Prior art keywords
transistor
memory
memory transistor
ferroelectric
terminal
Prior art date
Application number
KR1020017005916A
Other languages
English (en)
Other versions
KR100629543B1 (ko
Inventor
틸 슐뢰써
볼프강 크라우트슈나이더
프란츠 호프만
토마스-페터 하네더
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20010080986A publication Critical patent/KR20010080986A/ko
Application granted granted Critical
Publication of KR100629543B1 publication Critical patent/KR100629543B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

메모리 셀 장치의 메모리 셀들은 각각 선택 트랜지스터(AT), 메모리 트랜지스터(ST) 및 강유전성 커패시터를 포함한다. 상기 선택 트랜지스터(AT) 및 메모리 트랜지스터는 직렬로 연결된다. 상기 강유전성 커패시터는 메모리 트랜지스터(ST)의 제어 전극(GS)과 선택 트랜지스터(AT)의 제 1 단자(AA1) 사이에 접속된다.

Description

메모리 셀 장치{MEMORY CELL ARRANGEMENT}
데이터의 비휘발성 저장을 위해, 종래의 MOS-트랜지스터를 갖는 메모리 셀로 이루어진 메모리 셀 장치가 다양한 방법으로 사용되며, 상기 MOS-트랜지스터는 제어 게이트와 함께 부동 게이트를 포함한다. 상기 부동 게이트에는 저장될 정보에 상응하는 전하가 축적된다(S. M. Sze, Semiconductor Devices, J. Wiley 1985, 490 p. 참조). 상기와 같은 메모리 셀은 EEPROM-셀로도 표기된다. 상기 EEPROM-셀은 전기적으로 프로그래밍될 수 있다. 물론 데이터를 기록하기 위해서는 20 ms까지의 시간 상수가 필요하다. 상기 메모리는 제한적으로만, 즉 약 106사이클만 재프로그래밍될 수 있다.
또한 데이터의 비휘발성 저장을 위해 각각 하나의 강유전성 전계효과 트랜지스터를 갖춘 메모리 셀이 제공되는 메모리 셀이 공지되어있다(H. N. Lee 외, Ext. Abstr. Int. Conf. Solid State Devices and Materials, 1997, 382-383 p.참조). 강유전성 트랜지스터는 MIS-트랜지스터와 같이 소스, 드레인, 게이트 유전체 및 게이트 전극을 포함하며, 상기 게이트 유전체는 강유전층을 갖는다. 상기 강유전층은 디지털 정보의 논리값에 해당되는 2 개의 상이한 분극 상태를 취한다. 상기 강유전층의 분극 상태는 충분히 높은 전압이 인가됨으로써 변동된다. 강유전성 트랜지스터가 실리콘 프로세스 기술로 집적되면 실리콘 기판의 표면과 강유전층 사이에 경계면 특성을 보증하는 중간 유전층이 제공된다.
메모리 셀의 프로그래밍시 실리콘 기판과 게이트 전극 사이에 인가된 전압의 일부가 중간층에 의해 강하된다.
경계면에 대한 기술적 문제를 방지하기 위해, 게이트 전극이 강유전성 커패시터에 직렬 연결되는 MOS-트랜지스터를 메모리 셀로서 사용하는 것이 제안된 바 있다(Y. Katoh 외, Symp. VLSI Technol., 1996, 56-57 p.). 상기 메모리 셀에서는 강유전성 커패시터의 강유전층의 분극 상태에 따른 전압이 게이트 전극에 인가된다. 상기 메모리 셀에서는 게이트 전극과 강유전성 커패시터 사이의 연결부가 어떠한 전하 흐름도 허용하지 않아야 한다. 그렇지 않으면 저장된 정보가 소실되고, 비휘발성 저장을 위한 데이터 보존 시간이 불충분하기 때문이다.
본 발명은 데이터의 비휘발성 저장을 위한 메모리 셀 장치에 관한 것이다.
도 1은 선택 트랜지스터, 메모리 트랜지스터 및 강유전성 커패시터를 포함하는 메모리 셀.
도 2는 도 1에 도시된 메모리 셀에 대한 기술적 실시예.
도 3은 선택 트랜지스터, 메모리 트랜지스터, 강유전성 커패시터 및 저항을 포함하는 메모리 셀.
본 발명의 목적은 데이터의 비휘발성 저장에 적합하고, EEPROM-장치보다 더 자주 재프로그래밍될 수 있으며, 데이터 보존 시간이 누설 전류와 상관관계를 갖지 않는 메모리 셀 장치를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 메모리 셀 장치에 의해 달성된다. 본 발명의 추가 실시예는 나머지 항들에 제시된다.
상기 메모리 셀 장치는 반도체 기판내에 집적된, 각각 선택 트랜지스터, 메모리 트랜지스터 및 강유전성 커패시터를 포함하는 다수의 메모리 셀을 갖는다.상기 선택 트랜지스터와 메모리 트랜지스터는 직렬로 연결된다. 상기 강유전성 커패시터는 상기 메모리 트랜지스터의 제 2 단자에 연결되는, 선택 트랜지스터의 제 1 단자와 상기 메모리 트랜지스터의 제어 전극 사이에 접속된다.
상기 메모리 셀은 각각 워드라인을 통해 제어될 수 있고, 상기 워드라인을 통해 선택 트랜지스터가 스위치 온된다. 상기 선택 트랜지스터가 스위치 온되면, 상기 선택 트랜지스터에 인가된 전위가 상기 메모리 트랜지스터 및 강유전성 커패시터에 직접 인가된다. 그런 다음 강유전성 커패시터의 강유전층의 분극에 따라 메모리 트랜지스터가 스위치 온되거나 스위치 오프된다. 검출될 신호의 레벨은 선택 트랜지스터에 인가되는 레벨에 따라 좌우된다. 따라서 상기 메모리 셀은 자동 증폭되는 메모리 셀 방식에 따라 설계된다.
정보를 강유전층의 분극 형태로 저장된다. 분극은 임의의 횟수로 전환된다. 메모리 셀이 관련 워드라인의 제어를 통해 선택되면, 선택 트랜지스터에 의해 고정 전위가 강유전성 커패시터에 인가된다. 저장된 정보에 따른 전압이 강유전층의 분극에 상응하게 메모리 커패시터의 게이트 전극에 인가된다. 그와 달리 메모리 셀이 선택되지 않으면, 상황에 따른 누설 전류에 의해 전위가 선택 트랜지스터의 제 1 단자를 통해 평형 상태로 릴렉싱된다. 이 때 정보는 소실되지 않는다. 먼저 선택 트랜지스터가 개방됨으로써 강유전성 커패시터에 다시 정해진 전위가 인가되고, 메모리 트랜지스터에 다시 전압이 인가된다.
바람직하게는 선택 트랜지스터 및 메모리 트랜지스터로서 각각 MOS-트랜지스터가 사용된다. 그렇게 되면 메모리 트랜지스터의 제어 전극이 게이트 전극이 된다. 상기 선택 트랜지스터는 그의 게이트 전극을 통해 워드라인에 연결된다. 선택 트랜지스터와 메모리 트랜지스터는 비트라인과 기준라인 사이에 직렬로 연결된다. 기준라인과 워드라인은 서로 평행하게 연장된다. 상기 라인들 중 하나가 비트라인으로서 사용되는지 또는 기준라인으로서 사용되는지의 여부는 결선(wiring)을 통해 정해진다.
강유전성 커패시터는 2 개의 커패시터 전극 사이에 배치된 강유전층을 포함한다.
상기 메모리 셀로 정보를 기록하기 위해 비트라인과 기준라인 사이에 상승된 전압을 인가함에 따라, 강유전층의 분극 상태가 변동된다. 이 경우 메모리 트랜지스터의 게이트 전극과 강유전성 커패시터의 커패시턴스 비를 1:1로 설정하는 것이 바람직하다. 트랜지스터의 유전층(예컨대 표준-실리콘-프로세스 기술에 의한 SiO2)에 대한 상기 강유전성 커패시터의 강유전층(예컨대 SBT = Strontium-Bismut-Tantalat)의 유전 상수는 약 1:100의 비율을 나타내기 때문에, 커패시터와 트랜지스터-게이트의 면적이 동일할 때 매우 불리한 조건을 갖는 분압기(voltage divider)를 얻는다. 그러나 바람직하게는 상기 두 소자의 면적비는 가능한 한 작아야 한다. 즉, 거의 동일해야 한다. 분압기의 커패시턴스 비를 개선하기 위한 방법은 여러가지가 있다. 강유전층의 유전 상수는 분리 조건, 예컨대 낮은 예상 온도의 적절한 선택을 통해 또는 SBT의 경우 소량의 니오브(niobium)를 첨가함으로써 감소될 수 있다. 그럼으로써 강유전성 커패시터의 커패시턴스가 감소된다.
다른 한편으로는 예컨대 CeO2, ZrO2또는 매우 얇은, 질화처리된 실리콘-산화막을 트랜지스터용 게이트 유전체로서 사용함으로써 트랜지스터내에서 게이트 커패시턴스를 증가시킬 수 있다. 따라서 종래의 SiO2와 비교해볼 때, 트랜지스터의 게이트-커패시턴스가 층 두께에 비해 현저하게 증가될 수 있다(CeO2의 경우, 예컨대 팩터 5만큼).
또한 강유전성 커패시터의 강유전층의 층 두께가 트랜지스터의 유전층의 층 두께보다 예컨대 팩터 50만큼 더 두껍기 때문에 커패시턴스가 서로 적절하게 매칭될 수 있다.
메모리 트랜지스터의 게이트 전극과 채널 영역 사이의 커패시턴스를 증가시키기 위해, 상기 메모리 트랜지스터의 소스-/드레인-영역 중 한 영역이 메모리 트랜지스터의 게이트 전극과 겹쳐지도록 설계되는 것이 바람직하다. 제 1 소스-/드레인-영역이 메모리 트랜지스터의 게이트 전극과 겹쳐지는 부분은 상기 게이트 전극 면적의 최소 10%에 달한다.
바람직하게는 상기 메모리 트랜지스터는 제 1 단자를 통해 기준라인에 연결되고, 상기 메모리 트랜지스터의 게이트 전극과 기준라인 사이에 저항이 접속된다. 상기 장치에서는 판독 과정과 기록-/판독 메모리의 기록 과정이 시간 비율에 따라 분리된다. 정보의 판독을 위해 메모리 셀이 판독되고, 강유전성 커패시터의 커패시턴스 및 저항에 따라 좌우되는 시간동안 메모리 트랜지스터의 게이트 전극에 전압이 인가된다. 상기 시간동안 정보가 판독될 수 있다. 상기 시간이 경과된 후전압이 강유전성 커패시터에 직접 인가됨에 따라 강유전층의 분극 상태가 변동될 수 있다. 본 실시예에서는 저항으로서 모든 저항이 적합하다. 상기 저항은 옴의 특성 곡선을 갖는다. 그러나 옴의 특성 곡선을 갖지 않는 저항도 적합하다. 특히 저항은 전하 캐리어의 터널에 의해 관통되는 얇은 유전층으로 구현될 수 있다. 상기 방식의 저항을 터널 저항이라고도 한다. 본 실시예에서 기준라인은 0 V에, 비트라인은 공급 전압에 연결된다. 시간 상수는 저항 및 커패시턴스에 의해 설정될 수 있다.
반도체 기판으로는 특히 단결정 실리콘이 함유된 기판, 특히 단결정 실리콘 디스크, SOI-기판 또는 SiC-기판이 적합하다.
강유전성 커패시터의 강유전층에는 특히 스트론튬-비스무트-탄탈산염(SBT), 납-지르코늄-티탄산염(PZT), 리튬-니오브산염(LiNbO3), 또는 바륨-스트론튬-티탄산염(BST)이 사용될 수 있다.
본 발명은 도면에 도시된 실시예에 따라 하기에 더 자세히 설명된다.
메모리 트랜지스터(ST)의 제 1 단자(AS1)가 기준라인(RL)에 연결된다(도 1 참조). 메모리 트랜지스터(ST)의 제 2 단자(AS2)가 선택 트랜지스터(AT)의 제 1 단자(AA1)에 연결된다. 선택 트랜지스터(AT)의 제 2 단자(AA2)가 비트라인(BL)에 연결된다. 선택 트랜지스터(AT)의 게이트 전극(GA)이 워드라인(WL)에 연결된다. 메모리 트랜지스터의 게이트 전극(GS)은 강유전성 커패시터의 제 1 커패시터 전극(KE1)에 연결된다. 상기 강유전성 커패시터는 제 1 커패시터 전극(KE1)외에도 강유전층(FS) 및 제 2 커패시터 전극(KE2)을 포함하며, 상기 제 2 커패시터 전극(KE2)은 상기 선택 트랜지스터(AT)의 제 1 단자(AA1)에 연결된다.
선택 트랜지스터(AT), 메모리 트랜지스터(ST) 및 강유전성 커패시터로 구성된 메모리 셀을 작동시키기 위해서, 데이터 판독을 위해 비트라인(BL)과 기준라인(RL) 사이에 전압이 인가된다. 워드라인(WL)을 통해 선택 트랜지스터(AT)가 스위치 온된다. 그럼으로써 비트라인에 인가되는 전위가 메모리 트랜지스터(ST)의 제 2 단자(AS2) 및 제 2 커패시터 전극(KE2)에 인가된다. 사익 메모리 트랜지스터(ST)의 게이트 전극(GS)에 인가되는 전위는 강유전층(FS)의 분극에 따라 좌우된다. 강유전층(FS)의 분극에 할당되는 정보를 판독하기 위해 비트라인(BL)과 기준라인(RL) 사이에 전류가 흐르는지 또는 흐르지 않는지가 측정된다. 정보를 판독하기 위해 비트라인(BL), 기준라인(RL) 및 워드라인(WL)에 다음과 같은 레벨- 기준라인(RL)에 Vdd/0, 비트라인(BL)에 0/Vdd, 워드라인(WL)에 Vdd+ Vt-이 인가된다. 이 때 Vdd/0은 공급 전압이고, Vt는 선택 트랜지스터의 임계 전압이다. 워드라인에 인가된 전압이 Vt만큼 상승하는 것을 일반적으로 부스트라고 말한다.
상기 메모리 셀내에 정보를 저장하기 위해서, 비교적 높은 전압이 비트라인(BL)과 기준라인(RL) 사이에 인가됨으로써, 스위치 온된 선택 트랜지스터(AT)에 강유전성 커패시터를 통해 강유전층(FS)의 분극 방향이 변동되기에 충분한 전압이 인가된다.
또한 상기 메모리 셀내에 정보를 저장하기 위해 다음과 같은 레벨 - 비트라인(BL)에 0 내지 Vdd,기준라인에 2 Vdd내지 - Vdd, 워드라인(WL)에 Vdd내지 Vdd+ Vt- 이 인가된다. 이 때 강유전성 커패시터의 용량이 예컨대 5 fF/㎛2이고, 메모리 트랜지스터의 게이트 전극(GS)이 예컨대 5 fF/㎛2인 것으로 간주한다.
기준라인(RL)에 음의 전압이 인가될 수 있게 하기 위해, 상기 기준라인(RL)에 연결된 영역(2)이 상기 기준 라인(RL)에서의 음의 전압과 거의 동일한 음의 전압이 공급되는 웰의 내부에 존재하여야 한다. 상기 웰은 제 1 소스 영역/드레인 영역(2)의 도핑 타입과 반대되는 도핑 타입을 갖는 반도체 재료로 구성된다. 메모리 셀의 경우 보편화되어있는 n-채널 MOS-기술에서는 제 1 소스 영역/드레인 영역(2)이 n형으로, 웰은 p형으로 도핑된다.
논리 상태의 프로그래밍시 필수적인 전계의 반전을 강유전성 재료를 사용하여 달성하는 다른 방법은 기준라인에 2 Vdd내지 0 V의 전압을 인가하고, 비트라인에 0 내지 2 Vdd의 전압을 인가하는 것이다. 이는 비트라인에 2 Vdd의 전압이 인가되는 경우 워드라인(WL)에서의 전압 2 Vdd+ Vt에 대해 설계된 두께를 갖는, 선택 트랜지스터(AT)의 게이트 산화막이 형성되어야 하고, 그럼으로써 비트라인으로부터 강유전성 커패시터로 2 Vdd의 전압이 도통될 수 있다는 것을 의미한다.
메모리 셀은 단결정 실리콘으로 이루어진 반도체 기판(1)내에 구현된다(도 2 참조). 상기 반도체 기판(1)내에는 제 1 소스-/드레인-영역(2), 공통 소스-/드레인-영역(3) 및 제 2 소스-/드레인-영역(4)이 제공된다. 제 1 소스-/드레인-영역(2)과 공통 소스-/드레인-영역(3) 사이에서는 반도체 기판(1)의 표면에 제 1 게이트 산화막(5) 및 메모리 트랜지스터(ST)의 게이트 전극(GS)이 배치된다. 상기 게이트 산화막(5)은 4 내지 12 nm의 두께를 갖는다. 메모리 트랜지스터(ST)의 게이트 전극(GS)은 1020㎝-3보다 큰 도펀트 농도 및 100 내지 300 nm의 두께를 갖는, n-도핑된 폴리실리콘을 함유한다. 상기 게이트 전극(GS)의 표면에는 예컨대 TiN으로 이루어진, 10 내지 50 nm 두께의 제 1 배리어층(6)이 배치되고, 상기 제 1 배리어층(6) 위에는 백금으로 이루어진, 20 내지 200 nm 두께의 제 1 커패시터 전극(KE1)이 배치된다. 상기 제 1 커패시터 전극(KE1)은 스트론튬-비스무트-탄탈산염(SBT) 또는 납-지르코늄-티탄산염(PZT)으로 이루어진, 20 내지 200 nm 두께의 강유전층(FS)에 접한다. 강유전층(FS)의, 상기 제 1 커패시터 전극(KE1)의 반대쪽을 향하는 면 위에 백금으로 이루어진, 20 내지 200 nm 두께의 제 2 커패시터 전극(KE2)이 배치된다. 상기 제 2 커패시터 전극(KE2)에는 TiN으로 이루어진, 10 내지 50 nm 두께의 제 2 배리어층(7)이 제공된다.
제 1 게이트 산화막(5), 메모리 트랜지스터(ST)의 게이트 전극(GS), 제 1 배리어층(6), 제 1 커패시터 전극(KE1), 강유전층(FS), 제 2 커패시터 전극(KE2) 및 제 2 배리어층(7)은 SiO2로 이루어진 절연 스페이서(8)가 제공되는 공통 에지를 갖는다.
공통 소스-/드레인-영역(3)과 제 2 소스-/드레인-영역(4) 사이에서는 반도체 기판(1)의 표면에 4 내지 12 nm 두께의 제 2 게이트 산화막(9) 및 선택 트랜지스터(AT)의 게이트 전극(GA)이 배치된다. 상기 선택 트랜지스터(AT)의 게이트 전극(GA) 및 제 2 게이트 산화막(9)은 SiO2로 이루어진 절연 스페이서(8)가 제공되는 공통 에지를 갖는다.
도핑된 폴리실리콘으로 이루어진 도전 연결부(11)는 공통 소스-/드레인-영역(3)의 표면으로부터 제 2 배리어층(7)까지 이른다. 상기 도전 연결부(11)에 의해 제 2 커패시터 전극(KE2)과 공통 소스-/드레인-영역(3)이 서로 전기적으로 연결된다.
선택 트랜지스터(AT)가 스위치 오프된 상태에서 제 2 커패시터 전극(KE2)에 인가된 전위가 공통 소스-/드레인-영역(3) 위로 릴렉싱된다. 선택 트랜지스터(AT)가 스위치 온되면 공통 소스-/드레인-영역(3)이 다시 비트라인(BL)에 의해 사전 설정된 전위로 이동된다. 따라서 메모리 트랜지스터(ST)의 게이트 전극(GS)과 제 1 커패시터 전극(KE1) 사이가 연결됨으로써 누설 전류로 인한 전하 흐름이 발생하는 경우에도 상기 메모리 셀의 정보가 소실되지 않는다.
제 2 실시예에서는 메모리 트랜지스터(ST')와 선택 트랜지스터(AT')가 기준라인(RL')과 비트라인(BL') 사이에 직렬로 연결된다. 이 때 상기 메모리 트랜지스터(ST')의 제 1 단자(AS1')가 기준라인(RL')에, 상기 메모리 트랜지스터(ST')의 제 2 단자(AS2')가 상기 선택 트랜지스터(AT')의 제 1 단자(AA1')에, 그리고 상기 선택 트랜지스터(AT')의 제 2 단자(AA2')가 비트라인(BL')에 연결된다. 상기 선택 트랜지스터(AT')의 게이트 전극(GA')은 워드라인(WL')에 연결된다.
또한 메모리 셀은 제 1 커패시터 전극(KE1'), 강유전층(FS') 및 제 2 커패시터 전극(KE2')을 포함하는 강유전성 커패시터를 갖는다. 제 1 커패시터 전극(KE1')은 메모리 트랜지스터(ST')의 게이트 전극(GS')에 연결된다. 제 2 커패시터 전극(KE2')은 선택 트랜지스터(AT')의 제 1 단자(AA1')에 연결된다. 상기 메모리 트랜지스터(ST')의 게이트 전극(GS')과 제 1 단자(AS1') 사이에 저항값(R)을 갖는 저항(R')이 접속된다.
메모리 셀이 동작하면 워드라인(WL') 및 선택 트랜지스터(AT')의 게이트 전극(GA')에 의해 메모리 셀이 선택된다. 선택 트랜지스터(AT')가 스위치 온됨으로써 워드라인(WL')과 기준라인(RL') 사이에 인가된 전압이 메모리 트랜지스터(ST')의 제 1 단자(AS1')와 제 2 단자(AS2') 사이에 인가된다. 이 때 비트라인(BL')에는 1.5 내지 3.3 V의 공급 전압(VDD)이 인가되고, 기준라인(RL')에는 0 V의 전압이 인가된다.
약 RC의 시간동안(이 때 R은 저항(R')의 저항값, C는 1 내지 3 fF의 커패시턴스) 메모리 트랜지스터(ST')의 게이트 전극(GS')에는, 상기 메모리트랜지스터(ST')의 제 2 단자(AS2')에서의 공급 전압(VDD) 및 강유전층(FS')에 따라 좌우되는 전압이 인가된다. 저항(R')에 의해 더 오랜 시간동안 상기 강유전층(FS')의 표면 전하가 유출됨에 따라, 강유전성 커패시터 전체에 걸친 공급 전압이 강하된다. 따라서 RC보다 긴 시간에서는 강유전성 커패시터에 기록을 위해, 즉 강유전층(FS')의 분극을 변경하기 위해 사용되는 전압이 인가된다.
시간 상수(RC)는 10 내지 50 s이다.

Claims (7)

  1. 메모리 셀 장치로서,
    - 반도체 기판(1)내에 각각 선택 트랜지스터(AT), 메모리 트랜지스터(ST) 및 강유전성 커패시터(KE1, FS, KE2)를 포함하는 다수의 메모리 셀이 집적되어 제공되고,
    - 상기 선택 트랜지스터(AT)와 메모리 트랜지스터(ST)가 상기 선택 트랜지스터(AT)의 제 1 단자(AA1)를 통해 직렬로 연결되며,
    - 상기 강유전성 커패시터(KE1, FS, KE2)가 상기 선택 트랜지스터(AT)의 제 1 단자(AA1)와 상기 메모리 트랜지스터(ST)의 제어 전극(GS) 사이에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  2. 제 1항에 있어서,
    - 상기 선택 트랜지스터(AT) 및 메모리 트랜지스터(ST)가 각각 MOS-트랜지스터로서 형성되고,
    - 상기 선택 트랜지스터(AT)의 게이트 전극(GA)이 워드라인(WL)에 연결되며,
    - 상기 선택 트랜지스터(AT)와 메모리 트랜지스터(ST)가 비트라인(BL)과 기준라인(RL) 사이에 직렬로 연결되는 것을 특징으로 하는 메모리 셀 장치.
  3. 제 2항에 있어서,
    - 상기 메모리 트랜지스터(ST)가 제 1 단자(AS1)를 통해 상기 기준라인(RL)에 연결되고,
    - 메모리 트랜지스터(ST')의 제어 전극(GS')과 기준라인(RL') 사이에 저항(R')이 접속되는 것을 특징으로 하는 메모리 셀 장치.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    - 상기 강유전성 커패시터가 제 1 전극(KE1), 강유전층(FS) 및 제 2 전극(KE2)을 포함하고,
    - 상기 강유전층은 스트론튬-비스무트-탄탈산염(SBT), 납-지르코늄-티탄산염(PZT) 또는 바륨-스트론튬-티탄산염(BST)을 함유하는 것을 특징으로 하는 메모리 셀 장치.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터(ST)는 제 1 소스-/드레인-영역(2)을 포함하고, 상기 영역(2)은 제 1 단자(AS1)에 연결되며, 상기 메모리 트랜지스터(ST)의 제어 전극(GS)에 겹치는 것을 특징으로 하는 메모리 셀 장치.
  6. 제 5항에 있어서,
    상기 제 1 소스-/드레인-영역(2)과 상기 메모리 트랜지스터(ST)의 제어 전극(GS)이 겹치는 부분이 상기 제어 전극(GS) 면적의 최소 10 %에 달하는 것을 특징으로 하는 메모리 셀 장치.
  7. 제 1항 내지 6항 중 어느 한 항에 있어서,
    상기 강유전성 커패시터의 커패시턴스와 상기 메모리 트랜지스터(ST)의 제어 전극(GS)의 커패시턴스의 비가 1인 것을 특징으로 하는 메모리 셀 장치.
KR1020017005916A 1998-11-10 1999-09-23 메모리 셀 장치 KR100629543B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19851866.8 1998-11-10
DE19851866A DE19851866C1 (de) 1998-11-10 1998-11-10 Speicherzellenanordnung

Publications (2)

Publication Number Publication Date
KR20010080986A true KR20010080986A (ko) 2001-08-25
KR100629543B1 KR100629543B1 (ko) 2006-09-27

Family

ID=7887335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017005916A KR100629543B1 (ko) 1998-11-10 1999-09-23 메모리 셀 장치

Country Status (8)

Country Link
US (1) US6438022B2 (ko)
EP (1) EP1166357B1 (ko)
JP (1) JP2002529885A (ko)
KR (1) KR100629543B1 (ko)
CN (1) CN1149680C (ko)
DE (2) DE19851866C1 (ko)
TW (1) TW440834B (ko)
WO (1) WO2000028596A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
JP2002093154A (ja) 2000-09-11 2002-03-29 Oki Electric Ind Co Ltd 強誘電体メモリ
DE10058965B4 (de) * 2000-11-28 2007-10-11 Infineon Technologies Ag RAM-Speicher
WO2002075780A2 (en) 2001-03-21 2002-09-26 Koninklijke Philips Electronics N.V. Electronic device having dielectric material of high dielectric constant
US6960801B2 (en) * 2001-06-14 2005-11-01 Macronix International Co., Ltd. High density single transistor ferroelectric non-volatile memory
US7990749B2 (en) * 2009-06-08 2011-08-02 Radiant Technology, Inc. Variable impedance circuit controlled by a ferroelectric capacitor
US20120280224A1 (en) * 2009-06-25 2012-11-08 Georgia Tech Research Corporation Metal oxide structures, devices, and fabrication methods
US8437174B2 (en) * 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
WO2011155951A1 (en) * 2010-06-11 2011-12-15 Radiant Technologies, Inc. Variable impedance circuit controlled by a ferroelectric capacitor
US8565000B2 (en) * 2010-06-11 2013-10-22 Radiant Technologies, Inc. Variable impedance circuit controlled by a ferroelectric capacitor
US8542531B2 (en) * 2010-07-02 2013-09-24 Intel Corporation Charge equilibrium acceleration in a floating gate memory device via a reverse field pulse
US8634224B2 (en) 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
JP2019160382A (ja) 2018-03-16 2019-09-19 東芝メモリ株式会社 不揮発性半導体メモリ
US10840322B2 (en) * 2018-03-29 2020-11-17 Texas Instruments Incorporated Thin film resistor and top plate of capacitor sharing a layer
US20220122995A1 (en) * 2020-10-16 2022-04-21 Ferroelectric Memory Gmbh Memory cell and methods thereof
US11764255B2 (en) * 2021-04-28 2023-09-19 National Central University Memory circuit, memory device and operation method thereof
TWI814355B (zh) * 2021-04-28 2023-09-01 國立中央大學 記憶體電路、記憶體裝置及其操作方法
US20230223066A1 (en) * 2022-01-07 2023-07-13 Ferroelectric Memory Gmbh Memory cell and methods thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930002470B1 (ko) * 1989-03-28 1993-04-02 가부시키가이샤 도시바 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법
EP0516031A1 (en) * 1991-05-29 1992-12-02 Ramtron International Corporation Stacked ferroelectric memory cell and method
US5303182A (en) * 1991-11-08 1994-04-12 Rohm Co., Ltd. Nonvolatile semiconductor memory utilizing a ferroelectric film
JP3207227B2 (ja) * 1991-11-08 2001-09-10 ローム株式会社 不揮発性半導体記憶装置
JP3302721B2 (ja) * 1992-06-10 2002-07-15 ローム株式会社 半導体記憶装置
JP2692610B2 (ja) * 1994-09-28 1997-12-17 日本電気株式会社 半導体不揮発性メモリセル及びその動作方法
US5753946A (en) * 1995-02-22 1998-05-19 Sony Corporation Ferroelectric memory
JP3279453B2 (ja) * 1995-03-20 2002-04-30 シャープ株式会社 不揮発性ランダムアクセスメモリ
JP2800745B2 (ja) * 1995-11-10 1998-09-21 日本電気株式会社 強誘電体メモリ
US6069381A (en) * 1997-09-15 2000-05-30 International Business Machines Corporation Ferroelectric memory transistor with resistively coupled floating gate
US6046929A (en) * 1998-04-06 2000-04-04 Fujitsu Limited Memory device with two ferroelectric capacitors per one cell

Also Published As

Publication number Publication date
TW440834B (en) 2001-06-16
KR100629543B1 (ko) 2006-09-27
CN1149680C (zh) 2004-05-12
US6438022B2 (en) 2002-08-20
CN1328700A (zh) 2001-12-26
JP2002529885A (ja) 2002-09-10
DE59913423D1 (de) 2006-06-14
DE19851866C1 (de) 2000-03-23
US20010036101A1 (en) 2001-11-01
EP1166357B1 (de) 2006-05-10
EP1166357A1 (de) 2002-01-02
WO2000028596A1 (de) 2000-05-18

Similar Documents

Publication Publication Date Title
KR100629543B1 (ko) 메모리 셀 장치
US6067244A (en) Ferroelectric dynamic random access memory
US5541870A (en) Ferroelectric memory and non-volatile memory cell for same
US5978253A (en) Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein
US5300799A (en) Nonvolatile semiconductor storage device with ferroelectric capacitors
KR100663310B1 (ko) 불휘발성 메모리
US5768185A (en) Non-volatile semiconductor memory of a metal ferroelectric field effect transistor
KR100229961B1 (ko) 메모리셀 장치 및 동작방법
RU2216819C2 (ru) Полупроводниковое запоминающее устройство
US4068217A (en) Ultimate density non-volatile cross-point semiconductor memory array
US6952362B2 (en) Ferroelectric write once read only memory for archival storage
US6665206B2 (en) Array architecture for depletion mode ferroelectric memory devices
US6392920B2 (en) Nonvolatile memory and its driving method
JPH09326200A (ja) 不揮発性半導体メモリ装置およびその駆動方法
KR100399265B1 (ko) 저항성 강유전체 메모리 셀로 구성된 메모리 장치
JPH07106440A (ja) 不揮発性半導体記憶装置及びそれを用いた応用システム
US6670661B2 (en) Ferroelectric memory cell with diode structure to protect the ferroelectric during read operations
US5946224A (en) Ferroelectric memory device, a method for read out stored data and a method for standing-by
KR100588388B1 (ko) 저항형 강유전성 메모리 셀
US6771530B2 (en) Semiconductor memory and method for driving the same
US6455883B2 (en) Nonvolatile semiconductor memory
JP3434485B2 (ja) ２トランジスタ単一キャパシタ強誘電性メモリ
KR20010053546A (ko) 다수의 저항성 강유전 저장 셀로 이루어진 저장 장치
KR100479293B1 (ko) 메모리 셀 배열
JPH05110112A (ja) 不揮発性半導体メモリおよびその読み出し方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120914

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130912

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140911

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee