KR100588388B1 - 저항형 강유전성 메모리 셀 - Google Patents

저항형 강유전성 메모리 셀 Download PDF

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Abstract

본 발명은 한 쪽 전극(PL)에 고정된 셀 플레이트 전압이 인가되고 다른 쪽 전극(SN)은 제 1 도전형을 가지는 선택 트랜지스터의 제 1 영역(1)에 연결되고, 저장 커패시터와 선택 트랜지스터로 이루어지며, 상기 선택 트랜지스터와 저장 커패시터는 제 1 도전형에 반대되는 제 2 도전형의 반도체에 제공되는 저항형 강유전성 메모리 셀에 관한 것이다. 상기 메모리 셀은, 상기 저장 커패시터의 다른 쪽 전극(SN)과 고정된 셀 플레이트 전압 사이에 R3 << R2 << R1의 관계에 있는 저항값(R2)을 가지는 저항기가 제공되며, 상기 식에서 R1은 선택 트랜지스터의 제 1 영역과 반도체 기판 사이의 pn-접합의 역방향 저항이며, R3은 스위칭 온 상태에서 상기 제 1 도전형을 가지는 제 2 영역과 선택 트랜지스터의 제 1 영역 사이의 저항값이다.

Description

저항형 강유전성 메모리 셀 {RESISTIVE FERROELECTRIC STORAGE CELL}
본 발명은, 한 쪽 전극에는 고정된 셀 플레이트 전압이 인가되며 다른쪽 전극은 제 1 도전형을 가지는 선택 트랜지스터의 제 1 영역에 연결되며, 저장 커패시터와 선택 트랜지스터로 이루어지고, 상기 선택 트랜지스터와 저장 커패시터는 제 1 도전형에 반대되는 제 2 도전형의 반도체 기판에 제공되는 저항형 강유전성 메모리 셀에 관한 것이다.
상기 셀 플레이트 전압이 고정정으로 저장 장치의 공급 전압의 절반(Vcc/2)으로 인가되는 강유전성 저장 장치는 빠른 저장 동작을 특징으로 한다. 그러나 그런 저장 장치의 경우 나타나는 문제점으로는 저장 커패시터에 저장된 데이터의 손실 가능성이다: 상기 저장 커패시터에서의 셀 노드가 플로우팅하기 때문에, 선택 트랜지스터가 차단되고 상기 셀 노드가 반도체 기판에 대한 기생 pn-접합을 형성하면, 누설 전류가 발생할 수밖에 없어 pn-접합에 의해 상기 셀 노드 전압이 접지 전압(Vss)으로 강하된다. 이 때 강유전성 저장 커패시터의 다른 노드는 고정된 셀 플레이트 전압(Vcc/2)에 있게 된다. 그러므로 상기 유전성 저장 커패시터의 내용은 리프로그래밍을 통해 손상될 수 있다.
이러한 데이터 손실을 피하기 위해, DRAM에서처럼 메모리 셀의 리프레시는 그 내용이 손상되기 전에 실시된다. 상기 리프레시는 상기 저장 장치의 비트선이 공급 전압의 절반값(Vcc/2)으로 예비충전되고 셀 노드가 워드선의 활성화를 통해 공급 전압의 절반값(Vcc/2)으로 충전됨으로써 이루어지고, 저장 커패시터 양단에 0V 강하가 발생한다.
그러한 리프레시는 비용이 많이 들고 가능한 한 피해야 하는 부가의 동작을 필요로 한다.
본 발명의 목적은 셀 노드에서 누설 전류로 인한 메모리 셀의 리프로그래밍이 더 이상 발생하지 않게 되어, 상기 메모리 셀의 리프레시가 없어도 될 수 있도록 구성되는 저항형 강유전성 메모리 셀을 제공하는데 있다.
저항형 강유전성 메모리 셀의 경우 상기 목적은 상기 저장 커패시터의 다른 전극과 고정된 셀 플레이트 전압 사이에 R3 << R2 << R1의 관계에 있는 저항값 R2을 가지는 저항기가 제공됨으로써 달성되며, 상기 식에서 R1은 선택 트랜지스터의 제 1 영역과 반도체 기판 사이의 pn-접합의 역방향 저항값이며, R3은 스위칭 온 상태에서 상기 제 1 도전형을 가지는 제 2 영역과 선택 트랜지스터의 제 1 영역 사이의 저항값이다.
본 발명에 따른 메모리 셀의 경우 플로우팅 셀 노드와 저장 커패시터의 다른 노드 사이에 저항-커넥션이 만들어지므로, 기생 pn-접합의 누설 전류가 보상되고 저장 커패시터의 양 전극에 대략 셀 플레이트 전압(Vcc/2)이 인가된다. 그러므로 상기 저장 커패시터의 원치않는 리프로그래밍이 더 이상 이루어질 수 없다. 차단된, 즉 스위칭 오프된 선택 트랜지스터의 저항값은 병렬로 나타날 수 있다. 그러나 상기 저항값은 일반적으로 매우 작다.
본 발명에 따른 메모리 셀의 경우 중요한 점은
(a) 저항기의 저항값이 pn-접합의 역방향 저항값보다 훨씬 더 작으며,
(b) 플로우팅 셀 노드는 요구되는 리프레시 시간보다 더 짧은 시간에 상기 셀 플레이트 전압에 튜닝될 수 있다는 것이다.
본 발명에 따른 저항형 강유전성 메모리 셀의 경우에서 보장되는 것은 한편으로는 판독과 기록 과정이 저항기를 통해 거의 방해를 받지 않으며, 다른 한편으로는 기생 pn-접합의 누설 전류가 저항을 통해 보상되고 강유전성 저장 커패시터의 양 측에 거의 셀 프레이트 전압이 인가된다는 것이다. 그러므로 상기 저장 커패시터의 원치않는 리프로그래밍이 더 이상 발생할 수 없게 된다.
상기 선택 트랜지스터의 제 1 영역은 바람직하게는 드레인 영역이지만, 상황에 따라서는 소스 영역이 될 수도 있다.
본 발명의 또 다른 구성은 반도체 기판에서 저항이 후막 산화물-트랜지스터로서 상기 선택 트랜지스터의 제 1 영역과 제 1 도전형의 하이도핑된 영역 사이에 제공된다는 것이다.
본 발명의 다른 구성은 반도체 기판에서 저항이 선택 트랜지스터의 제 1 영역과 제 1 도전형의 하이도핑된 영역 사이에 제 1 도전형의 약하게 도핑된 영역으로서 제공되는 것이다.
저항을 위한 상기 양 실시예의 경우 바람직하게는 제 1 도전형의 하이도핑된 영역이 예를 들어 도핑된 다결정 실리콘 또는 알루미늄의 플러그에 의해 저장 커패시터의 한쪽 전극에 연결되어 있다.
그러나 상기 저장 커패시터의 그 한쪽 전극과 다른 전극 사이에 직접 저항기를 형성할 수 있는 것이 유리하다. 이 때 상기 저항기는 고저항의 다결정 저항기가 될 수 있다.
본 발명에 따른 저항형 메모리 셀에서 특히 유리한 장점으로는 제 1 영역과 이것을 에워싸는 영역, 즉 예를 들어 반도체 기판 사이 기생 pn-접합을 지나는 누설 전류로 인한 의도하지 않은, 저장 내용의 리프로그래밍이 배제된다는 것이다. 그 외에도 일반적인 워드선-디코더를 이용할 수 있다. 또한 상기 워드선의 용량(capacity)이 커지지 않는다. 끝으로, 공급 전압을 컷오프할 때 상기 메모리 셀의 저장 내용의 비의도적 리프로그래밍이 이루어지지 않는다.
하기에는 본 발명이 도면을 이용해 상술된다.
도 1 은 본 발명에 따른 메모리 셀을 포함하는 메모리 셀 어레이.
도 2 는 저항으로서 후막 산화물-트랜지스터를 포함하는 본 발명의 제 1 실시예.
도 3 은 저항으로서 반도체 기판의 표면에서 카운터도핑을 포함하는 본 발명의 제 2 실시예.
도 4 는 상기 저장 커패시터의 전극 사이에 다결정 실리콘의 저항값이 큰 저항을 포함하는 본 발명의 제 3 실시예.
도 1에는 메모리 셀 어레이가 선택 트랜지스터(T)와 강유전성 저장 커패시터(Cferro)로 이루어진 1-트랜지스터-1-커패시터-(1T1C)메모리 셀을 위해 워드선(WL0, WL1, WL2 및 WL3) 및 커패시터(CB)를 포함하는 비트선(BL0, bBL0, BL1 및 bBL1)을 포함하는 폴드형 비트선 아키텍쳐로 도시되어 있다.
상기 저장 커패시터(Cferro)의 한 쪽 전극에는 고정된 셀 플레이트 전압이 인가되고, 상기 셀 플레이트 전압은 본 발명에 따라 각각 저항기(R)를 거쳐 상기 저장 커패시터의 다른 전극에도 제공된다.
상기 저항(R)의 저항값(R2)은
R3 << R2 << R1의
관계에 있으며,
상기 식에서 R1은 상기 선택 트랜지스터의 pn-접합의 역방향 저항값이며, R3은 저장 커패시터된 상태에서 선택 트랜지스터의 소스와 드레인 사이의 저항값이다.
그러므로 상기 저장 커패시터의 양 전극들 사이의 연결은 저항기(R)를 통해 이루어지므로, 상기 저항기의 저항값(R2)은 상기 pn-접합의 역방향 저항의 저항값(R1)보다 훨씬 더 작으며 플로우팅 전극은 필요한 리프레시 시간보다 더 짧은 시간으로 셀 플레이트 전압에 튜닝된다.
하기에서 도 2 내지 도 4에 따라 저항에 대한 몇 가지 실시예가 상술되며, 서로 대응하는 부품에는 동일한 도면 부호가 주어진다.
도 2에는 예를 들어 n-도전 드레인-영역(1)과 역시 n-도전 소스-영역(2)이 예를 들어 실리콘으로 이루어지는 p-전도성 반도체 기판에 있는 것이 도시되어 있다. 위에 제공된 도전형은 물론 다음과 같이 그 반대가 될 수도 있다. 또한 "반도체 기판"은 상기 영역(1, 2)을 에워싸고 있는 영역이며, 상기 영역은 트렌치 등이 될 수도 있다. 또한, 실리콘 외에 다른 반도체 재료가 이용될 수 있음은 물론이다.
상기 드레인-영역(1)은 예를 들어 이산화 규소 및/또는 질화 규소로 이루어지는 절연층(9)에 있는 예를 들어 도핑된 다결정 실리콘 또는 알루미늄으로 이루어진 플러그(4)에 의해 강유전성 저장 커패시터의 한쪽 전극(SN)에 연결되어 있으며, 그의 다른쪽 전극(PL)에는 고정된 셀 플레이트 전압이 인가되며, 상기 저장 커패시터는 강유전성 유전체(5)를 갖는다. 비트선(BL)은 예를 들어 도핑된 다결정 실리콘으로 이루어진 플러그(8)에 의해 소스-영역(2)에 연결되어 있는 한편, 선택 트랜지스터의 게이트를 형성하기 위해 드레인-영역(1)과 소스-영역(2) 사이의 영역에 그리고 이산화 규소로 이루어진 저항기(FOX) 위에 있는 워드선(WL)이 상기 절연층(9)에 매립되어 있다.
상기 전극(PL)은 예를 들어 도핑된 다결정 실리콘으로 이루어진 플러그(6)를 통해 반도체 기판의 표면 영역에 있는 n-도전성의 하이 도핑된 영역(7)에 연결되어 있다. 그러므로, 저항기(FOX) 아래에 후막 산화물-트랜지스터가 생기고, 상기 후막 산화물-트랜지스터는 하한 임계 전류 범위의 저항기(R)로서 작용하며 위에 언급된대로의 크기의 저항값(R2)을 갖는다. 그러므로 상기 전극(PL)은 플러그(6)에 의해 상기 영역(7)에 연결되고, 상기 영역(7)은 후막 산화물-트랜지스터, 드레인-영역(1) 및 플러그(4)를 통해 분리된 상태에서 플로우팅하는 전극(SN)에 연결되어 있다. 상기 후막 산화물-트랜지스터의 컷오프 전압은 예를 들어 저항기(FOX) 아래에서 적절한 도핑을 통해 높게 조정되므로, 발생하는 모든 워드선 전압에 대해 후막 산화물-트랜지스터의 저항값(R2)은 위에 제공된 조건을 충족하게 된다.
도 3에는 본 발명의 다른 실시예가 도시되어 있으며, 이것이 도 2의 실시예와 다른점은 상기 저항(R)이 약하게 카운터도핑된 n-도전 영역(10)을 통해 저항기(FOX) 아래에 형성된다는 것이다.
끝으로, 도 4에 도시된 실시예에서는 상기 저항(R)이 전극(PL)과 플로우팅 전극(SN) 사이에 예를 들어 다결정 실리콘으로 이루어지는 고저항 커넥션(11)을 통해 구현된다.
도 2 내지 도 4의 상기 모든 실시예에서 상기 저항기(R)의 저항값(R2)은 특정된 조건에 만족할 만하게 정해진다. 그러므로 본 발명은 "리프레시" 없이도 저장 커패시터의 내용이 리프로그래밍 때문에 파손되지 않는 저항형 강유전성 메모리 셀을 제공한다.

Claims (7)

  1. 선택 트랜지스터 및 저장 커패시터를 포함하고,
    한쪽 전극(PL)에는 고정된 셀 플레이트 전압이 인가되고 다른 쪽 전극(SN)은 상기 선택 트랜지스터의 제 1 영역(1)에 연결되며, 상기 제 1 영역은 제 1 도전형이고, 상기 선택 트랜지스터와 상기 저장 커패시터는 상기 제 1 도전형에 반대되는 제 2 도전형의 반도체 기판에 제공되는 저항형 강유전성 메모리 셀로서,
    상기 저장 커패시터의 다른 쪽 전극(SN)과 상기 고정된 셀 플레이트 전압 사이에는
    R3 << R2 << R1의
    관계에 있는 저항값(R2)을 가지는 저항기(FOX; FOX, 10; 11)가 제공되며,
    상기 식에서,
    R1은 상기 선택 트랜지스터의 제 1 영역(1)과 상기 반도체 기판 사이의 pn-접합의 역방향 저항이며,
    R3은 상기 선택 트랜지스터의 상기 제 1 영역(1)과 상기 제 2 영역 사이의 저항이고, 상기 제 2 영역은 스위칭 온 상태에서 제 1 전도형을 갖는, 저항형 강유전성 메모리 셀.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터의 제 1 영역(1)은 드레인-영역인 것을 특징으로 하는 저항형 강유전성 메모리 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 저항기는 상기 반도체 기판에서 상기 선택 트랜지스터의 제 1 영역(1)과 제 1 도전형의 하이도핑된 영역(7) 사이에 후막 산화물-트랜지스터로서 제공되는 것을 특징으로 하는 저항형 강유전성 메모리 셀.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 저항기는 상기 반도체 기판에서 상기 선택 트랜지스터의 제 1 영역(1)과 상기 제 1 도전형의 하이도핑된 영역(7) 사이에 제 1 도전형의 약하게 도핑된 영역으로서 제공되는 것을 특징으로 하는 저항형 강유전성 메모리 셀.
  5. 제 3 항에 있어서,
    상기 제 1 도전형의 하이도핑된 영역(7)은 플러그(6)를 통해 상기 저장 커패시터의 한쪽 전극(PL)에 연결되는 것을 특징으로 하는 저항형 강유전성 메모리 셀.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 저장 커패시터의 한쪽 전극(PL)과 다른 전극(SN) 사이에 저항기가 직접 형성될 수 있는 것을 특징으로 하는 저항형 강유전성 메모리 셀.
  7. 제 6 항에 있어서,
    상기 저항기는 높은 저항값의 다결정 저항기인 것을 특징으로 하는 저항형 강유전성 메모리 셀.
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