DE102004040765B4

DE102004040765B4 - Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers

Info

Publication number: DE102004040765B4
Application number: DE102004040765A
Authority: DE
Inventors: Michael Bernhard Sommer
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-08-23
Filing date: 2004-08-23
Publication date: 2013-05-16
Anticipated expiration: 2024-08-24
Also published as: DE102004040765A1; US7635886B2; US20060060906A1

Abstract

Halbleiterspeicher umfassend: – ein halbleitendes Substrat (7) mit einem in dem Substrat (7) vergrabenen elektrisch leitenden Gebiet (3), – Wortleitungen (300), erste Bitleitungen (100) und eine zweite Bitleitung (200), – Speicherzellen (1), die jeweils aufweisen: – einen Steueranschluss (10), der an eine der Wortleitungen (300) angeschlossen ist, – einen ersten Anschluss (11), der an eine der ersten Bitleitungen (100) angeschlossen ist; – einen zweiten Anschluss (12), der an das elektrisch leitende Gebiet (3) angeschlossen ist; – eine erste Reihenschaltung, die ausschließlich eine über den Steueranschluss (10) gesteuerte Strecke (42) eines Auswahltransistors (4) und einen Speicherkondensator (5) umfasst und zwischen dem ersten Anschluss (11) und dem zweiten Anschluss (12) angeordnet ist, dadurch gekennzeichnet, dass – zweite Zellen (2) vorgesehen sind, bei denen jeweils eine der zweiten Zellen (2) ausschließlich eine zweite Reihenschaltung aufweist, die zwischen einem ersten Anschluss (21) und einem zweiten...

Description

Die Erfindung betrifft einen Halbleiterspeicher nach dem Oberbegriff des Anspruchs 1, bei dem ein vergrabenes elektrisch leitendes Gebiet an eine vorher festgelegte Spannung angeschlossen ist.
Die Erfindung betrifft außerdem ein Verfahren zur Herstellung des Halbleiterspeichers.
Stand der Technik
Derartige Halbleiterspeicher sind beispielsweise aus der DE 198 32 993 C1 bekannt.
Ein Halbleiterspeicher, beispielsweise ein dynamischer Halbleiterspeicher mit wahlfreiem Zugriff, ein sogenanntes DRAM (Dynamit Random Access Memory) umfasst insbesondere ein halbleitendes Substrat, ein Feld von Speicherzellen, einen Adressbus zum Anlegen einer Speicheradresse, einen Adressdekoder zur Auswahl einer der Speicherzellen anhand der Speicheradresse und einen Datenbus für lesenden oder schreibenden Zugriff auf die in der einen der Speicherzellen gespeicherte Information.
Das Feld von Speicherzellen ist in Zeilen und Spalten unterteilt und umfasst eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen für lesenden und schreibenden Zugriff auf die Speicherzellen. Jeweils eine der Speicherzellen ist an eine der Wortleitungen und an eine der Bitleitungen angeschlossen. Jeweils eine der Wortleitungen ist an die Speicherzellen einer der Zeilen des Feldes angeschlossen. Jeweils eine der Bitleitungen ist an die Speicherzellen einer der Spalten des Feldes angeschlossen.
Jede der Speicherzellen des Feldes enthält einen Auswahltransistor mit einem Steueranschluss und einer gesteuerten Strecke und einen Speicherkondensator mit einer ersten Elektrode und einer zweiten Elektrode. Die zweiten Elektroden der Speicherkondensatoren der Speicherzellen des Feldes sind elektrisch leitend miteinander verbunden.
Die in der einen der Speicherzellen gespeicherte Information ist durch das Vorzeichen einer Zellspannung festgelegt. Die Zellspannung ist eine Differenz der Spannungen zwischen der ersten und der zweiten Elektrode des Speicherkondensators. Die Zellspannung muss unter Bewahrung des Vorzeichens periodisch auf einen vorher festgelegten Anfangswert aufgefrischt werden, um einer durch Leckströme bedingten exponentiellen zeitlichen Abnahme entgegenzuwirken. Der Anfangswert und die zeitliche Abnahme der Zellspannung bestimmt eine Retentionszeit, innerhalb derer die eine der Speicherzellen wieder aufgefrischt werden muss.
Üblicherweise umfasst der Halbleiterspeicher ein halbleitendes Substrat und der Speicherkondensator einer der Speicherzellen wird als Grabenkondensator in dem halbleitenden Substrat ausgebildet. Dazu wird ein Graben in das halbleitende Substrat geätzt, die zweite Elektrode als eine im Substrat vergrabene hochdotierte Elektrode ausgebildet und um den Graben herum angeordnet, ein Knotendielektrikum auf der im Inneren des Grabens gelegenen Oberfläche des Substrats aufgebracht und die erste Elektrode als hochdotierte Grabenelektrode in dem Graben abgeschieden. Ferner werden die zweiten Elektroden der Speicherzellen miteinander verbunden, indem ein im Substrat vergrabenes hochdotiertes Gebiet ausgebildet wird. Das im Substrat vergrabene hochdotierte Gebiet wird auch als vergrabene Platte bezeichnet.
Ein solcher Halbleiterspeicher wird beispielsweise in der Druckschrift DE 101 04 716 A1 beschrieben.
Beim Betrieb des Halbleiterspeichers ist an die im Substrat vergrabene Platte eine konstante vorher festgelegte Spannung, die sogenannte Plattenspannung V_PL, angelegt. Zur Spannungsversorgung der vergrabenen Platte ist eine Kontaktierung erforderlich.
Üblicherweise wird die vergrabene Platte über eine an die Oberfläche des Substrats angrenzende hochdotierte Kontaktwanne kontaktiert. Die Kontaktwanne wird ihrerseits über eine hochdotierte Zuleitung, etwa aus Polysilizium, an die Plattenspannung V_PL angeschlossen.
Im allgemeinen erstreckt sich die Kontaktwanne zwischen einem das Feld von Speicherzellen umgebenden Teil der Oberfläche des Substrats und der vergrabenen Platte. Auf diese Weise isolieren die Kontaktwanne und die vergrabene Platte eine Feldwanne, in der die Speicherkondensatoren der Speicherzellen des Feldes ausgebildet sind, von einer Peripheriewanne, in der die Unterstützungsschaltungen des Speicherzellenfeldes ausgebildet sind.
Es ist auch möglich, dass die Feldwanne von einer Isolationswanne umgeben ist und die Isolationswanne von der Peripheriewanne umgeben ist. Die Isolationswanne umfasst dann sowohl die vergrabene Platte als auch die Kontaktwanne.
Die vergrabene Platte und die Kontaktwanne weisen eine verhältnismäßig geringe spezifische Leitfähigkeit auf. Ferner erstrecken sich die Gräben der Speicherkondensatoren der Speicherzellen tief in die vergrabene Platte hinein. Dadurch ist für einen längs der vergrabenen Platte fließenden Strom der Querschnitt an leitfähigem Material vermindert. Ferner erfolgt die Kontaktierung der vergrabenen Platte nur längs des Randes des Feldes von Speicherzellen. Dadurch ist der Abstand zwischen der Kontaktwanne und der zweiten Elektrode einer der Speicherzellen im Mittel sehr groß. Da die zweite Elektrode einer der Speicherzellen im Mittel sehr hochohmig an die Plattenspannung V_PL angeschlossen ist, ist die Zeitkonstante für Änderungen des Potentials am Ort der zweiten Elektrode groß und der Wert des Potentials schlecht steuerbar. Insbesondere kann der beim Auffrischen der einen der Speicherzellen erzeugte Anfangswert der Zellspannung zu klein sein. Die dadurch bewirkte Verkürzung der Retentionszeit kann zu einem Verlust der gespeicherten Information führen.
Allgemeine Beschreibung der Erfindung
Es ist die Aufgabe der Erfindung, einen Halbleiterspeicher anzugeben, der eine verbesserte Steuerung des elektrischen Potentials der vergrabenen Platte ermöglicht.
Gemäß der Erfindung wird die Aufgabe gelöst durch einen Halbleiterspeicher, der ein halbleitendes Substrat mit einem in dem Substrat vergrabenen elektrisch leitenden Gebiet, Wortleitungen, erste Bitleitungen und eine zweite Bitleitung sowie erste und zweite Zellen umfasst. Jeweils eine der ersten und zweiten Zellen weist einen Steueranschluss, der an eine der Wortleitungen angeschlossen ist, einen ersten Anschluss und einen zweiten Anschluss, der an das elektrisch leitende Gebiet angeschlossen ist, auf und enthält einen Auswahltransistor mit einer über den Steueranschluss gesteuerten Strecke. Jeweils eine der ersten Zellen ist über den ersten Anschluss an eine der ersten Bitleitungen angeschlossen und enthält eine Reihenschaltung aus der gesteuerten Strecke des Transistors und einem Speicherkondensator, die zwischen dem ersten Anschluss und dem zweiten Anschluss der einen der ersten Zellen angeordnet ist. Jeweils eine der zweiten Zellen ist über den ersten Anschluss an die zweite Bitleitung angeschlossen und enthält eine Reihenschaltung aus der gesteuerten Strecke des Transistors und einem Widerstandselement, die zwischen dem ersten Anschluss und dem zweiten Anschluss der einen der zweiten Zellen angeordnet ist.
Die ersten Zellen des Feldes sind zur Speicherung von Information vorgesehen. Die zweiten Zellen des Feldes dienen als schaltbare Kontakte, über die eine Plattenspannung V_PL innerhalb des Feldes von Zellen niederohmig an verschiedene Punkte des vergrabenen elektrisch leitenden Gebiets angelegt werden kann. Dadurch kann am Ort einer benachbarten der ersten Zellen das Potential des vergrabenen elektrisch leitenden Gebietes besser festgelegt werden. Dementsprechend wird die Zellspannung in der benachbarten der ersten Zellen auf einen genauer festgelegten Anfangswert aufgefrischt und die Retentionszeit der benachbarten der ersten Zellen ist genauer bestimmt.
Eine der zweiten Zellen und mehrere der ersten Zellen sind vorzugsweise an dieselbe der Wortleitungen angeschlossen.
Das elektrisch leitende Gebiet ist vorzugsweise ein hochdotiertes n-leitendes Gebiet.
Die zweite Bitleitung und die ersten Bitleitungen verlaufen vorzugsweise parallel zueinander und die zweite Bitleitung ist zwischen den ersten Bitleitungen zentral angeordnet. Vorzugsweise teilt die zweite Bitleitung das Feld von ersten und zweiten Zellen in Teilfelder, in denen jeweils gleich viele der ersten Bitleitungen verlaufen.
Jeweils eine der zweiten Zellen umfasst vorzugsweise einen in dem Substrat ausgebildeten tiefen Graben und das Widerstandselement der einen der zweiten Zellen umfasst vorzugsweise eine in dem Graben angeordnete erste Elektrode und eine den Graben umgebende zweite Elektrode.
Zwischen der ersten Elektrode und der zweiten Elektrode des Widerstandselementes der einen der zweiten Zellen ist vorzugsweise eine dielektrische Schicht mit einer Öffnung ausgebildet, in der die erste Elektrode und die zweite Elektrode leitend miteinander verbunden sind.
Die erste Elektrode des Widerstandselementes der einen der zweiten Zellen enthält vorzugsweise n-dotiertes Polysilizium und die zweite Elektrode ist vorzugsweise eine im Substrat vergrabene hochdotierte n-leitende Platte.
Die erste und die zweite Elektrode des Widerstandselementes der einen der zweiten Zellen grenzen vorzugsweise unmittelbar aneinander an.
Die zweite Bitleitung ist vorzugsweise an einen Spannungsgenerator für eine Plattenspannung V_PL angeschlossen.
Die Plattenspannung V_PL ist vorzugsweise über die leitende Strecke des Auswahltransistors einer der zweiten Zellen an das elektrisch leitende Gebiet angelegt.
Der Halbleiterspeicher umfasst vorzugsweise zusätzlich Leseverstärker, wobei jeweils eine der ersten Bitleitungen an einen der Leseverstärker angeschlossen ist.
Einer der Leseverstärker ist vorzugsweise an einen Spannungsgenerator für eine hohe Bitleitungsspannung V_BLH angeschlossen und die Plattenspannung V_PL entspricht im wesentlichen der Hälfte der hohen Bitleitungsspannung V_BLH.
Der Halbleiterspeicher umfasst vorzugsweise zusätzlich einen Anschluss zum Anlegen einer Zerstörungsspannung V_DEL an die zweite Bitleitung.
Es ist die Aufgabe der Erfindung ein Verfahren zur Herstellung eines Halbleiterspeichers anzugeben, bei dem ein niederohmiger Kontakt zu der vergrabenen Platte ausgebildet wird.
Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterspeichers umfasst einen Schritt des Bereitstellens eines Substrats und einen Schritt des Ausbildens von ersten und zweiten Zellen, die jeweils eine erste Elektrode und eine zweite Elektrode aufweisen. Dabei umfasst der Schritt des Ausbildens der ersten und zweiten Zellen einen Schritt des Ausbildens von bis in die Tiefe des elektrisch leitenden Gebietes reichenden tiefen Gräben in dem Substrat, einen Schritt des Ausbildens der ersten Elektroden der ersten und zweiten Zellen in den Gräben und einen Schritt des Ausbildens der zweiten Elektroden der ersten und zweiten Zellen um die Gräben. Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterspeichers umfasst ferner einen Schritt des Erzeugens elektrisch leitender Verbindungen in den zweiten Zellen, der Schritte des Erzeugens jeweils einer der elektrisch leitenden Verbindungen zwischen der ersten Elektrode und der zweiten Elektrode in einer der zweiten Zellen einschließt, und einen Schritt des Ausbildens von Wortleitungen, ersten Bitleitungen und einer zweiten Bitleitung auf dem Substrat und einen Schritt des Anschließens einer jeweiligen der ersten Zellen an eine der ersten Bitleitungen und einer jeweiligen der zweiten Zellen an die zweite Bitleitung.
Das Verfahren zur Herstellung eines Halbleiterspeichers umfasst vorzugsweise einen Schritt des Ausbildens einer dielektrischen Schicht zwischen der ersten Elektrode und der zweiten Elektrode jeweils einer der zweiten Zellen. In diesem Fall wird der Schritt des Erzeugens der elektrisch leitenden Verbindungen in den zweiten Zellen zuletzt ausgeführt und umfasst einen Schritt des Zerstörens der dielektrischen Schicht in jeweils einer der zweiten Zellen, der einen Schritt des Anlegens einer Einschaltspannung V_PP an diejenige der Wortleitungen, die an die eine der zweiten Zellen angeschlossen ist, und einen Schritt des Anlegens einer Zerstörungsspannung V_DEL an die zweite Bitleitung einschließt, sowie ein Wiederholen des Schrittes des Zerstörens der dielektrischen Schicht in jeweils einer der zweiten Zellen für weitere an die zweite Bitleitung angeschlossene zweite Zellen.
Der Schritt des Anlegens der Zerstörungsspannung V_DEL umfasst vorzugsweise zusätzlich einen Schritt des Erzeugens der Zerstörungsspannung V_DEL in einem externen Testgerät und einen Schritt des Anlegens der Zerstörungsspannung V_DEL an die zweite Bitleitung über einen Anschluss für das externe Testgerät.
Das Verfahren zur Herstellung eines Halbleiterspeichers umfasst vorzugsweise zusätzlich einen Schritt des Anlegens einer festen Plattenspannung V_PL an die zweite Bitleitung.
Der Schritt des Ausbildens der ersten und zweiten Zellen umfasst vorzugsweise den Schritt des Erzeugens elektrisch leitender Verbindungen in den zweiten Zellen. In diesem Fall umfasst der Schritt des Erzeugens elektrisch leitender Verbindungen in den zweiten Zellen vorzugsweise einen Schritt des Abdeckens der tiefen Gräben der zweiten Zellen und einen Schritt des Ausbildens eines Dielektrikums in den nicht abgedeckten Gräben.
Der Schritt des Ausbildens der ersten und zweiten Zellen umfasst vorzugsweise einen Schritt des Ausbildens der zweiten Zellen, der einen Schritt des Erzeugens eines Grabenkondensators mit einer dielektrischen Schicht enthält. In diesem Fall umfasst das Verfahren zur Herstellung des Halbleiterspeichers zusätzlich einen Schritt des Anlegens einer Zerstörungsspannung V_DEL an die zweite Bitleitung zur Zerstörung der dielektrischen Schicht.
Im folgenden wird die Erfindung anhand der beigefügten Figuren näher erläutert.
Kurze Beschreibung der Figuren
1 zeigt die Schaltung eines dynamischen Halbleiterspeichers mit wahlfreiem Zugriff (DRAM) gemäß der vorliegenden Erfindung.
2 zeigt eine der zweiten Zellen 2 des Halbleiterspeichers gemäß der vorliegenden Erfindung.
3 zeigt eine der ersten Zellen 1 des Halbleiterspeichers gemäß der Erfindung, die einer Speicherzelle nach dem Stand der Technik entspricht.
Beschreibung eines Ausführungsbeispiels anhand der Figuren
Der in 1 dargestellte dynamische Halbleiterspeicher mit wahlfreiem Zugriff umfasst ein halbleitendes Substrat 7, ein Feld von Zellen 1 und 2, das erste Zellen 1 und zweite Zellen 2 enthält, einen Adressbus zum Anlegen einer Speicheradresse RA und CA, einen Adressdekoder 302 und 103 zur Auswahl einer der ersten Zellen 1 anhand der Speicheradresse, einen Datenbus für lesenden oder schreibenden Zugriff I/O auf die in der einen der ersten Zellen 1 gespeicherte Information.
Der Halbleiterspeicher umfasst ferner eine Mehrzahl von Wortleitungen 300, eine Mehrzahl von ersten Bitleitungen 100 und eine zweite Bitleitung 200. Die Zellen 1 und 2 des Feldes sind in Zeilen und Spalten angeordnet, wobei eine der Zeilen des Feldes mehrere der ersten Zellen 1 und eine der zweiten Zellen 2 enthält und eine der Spalten des Feldes vorzugsweise nur erste Zellen 1 oder nur zweite Zellen 2 enthält. Jeweils eine der ersten Zellen 1 ist an eine der Wortleitungen 300 und an eine der ersten Bitleitungen 100 angeschlossen. Jeweils eine der zweiten Zellen 2 ist an eine der Wortleitungen 300 und an die zweite Bitleitung 200 angeschlossen. Eine der Wortleitungen ist jeweils an die Zellen 1 und 2 einer Zeile des Feldes angeschlossen. Eine der ersten Bitleitungen 100 ist jeweils an die ersten Zellen 1 einer Spalte des Feldes angeschlossen. Die zweite Bitleitung 200 ist an die zweiten Zellen 2 einer Spalte des Feldes angeschlossen.
Der Adressdekoder 302 und 103 umfasst einen Wortleitungsdekoder 302 und einen Bitleitungsdekoder 103. Jeweils eine der Wortleitungen 300 ist über einen Wortleitungstreiber 301 an den Wortleitungsdekoder 302 angeschlossen. Jeweils zwei der ersten Bitleitungen 100 sind durch eine Ausgleichsschaltung 101 verbunden und über einen Leseverstärker 102 an den Bitleitungsdekoder 103 angeschlossen.
Jede der Zellen 1 und 2 des Feldes weist jeweils einen Steueranschluss 10 und 20, einen ersten Anschluss 11 und 21 und einen zweiten Anschluss 12 und 22 auf und enthält einen Auswahltransistor 4 mit einer an den Steueranschluss 10 und 20 angeschlossenen Steuerelektrode 41 und einer gesteuerten Strecke 42. Jede der ersten Zellen 1 enthält einen Speicherkondensator 5 mit einer ersten Elektrode 51 und einer zweiten Elektrode 52, wobei eine Reihenschaltung aus der gesteuerten Strecke 42 des Auswahltransistors 4 und dem Speicherkondensator 5 zwischen dem ersten Anschluss 11 und dem zweiten Anschluss 12 angeordnet ist. Jede der zweiten Zellen 2 enthält ein Widerstandselement 6 mit einer ersten Elektrode 61 und einer zweiten Elektrode 62, wobei eine Reihenschaltung aus der gesteuerten Strecke 42 des Auswahltransistors 4 und dem Widerstandselement 6 zwischen dem ersten Anschluss 21 und dem zweiten Anschluss 22 angeordnet ist.
Der Steueranschluss 10 einer der ersten Zellen 1 ist an eine der Wortleitungen 300 angeschlossen. Die erste Elektrode 51 des Speicherkondensators 5 der einen der ersten Zellen 1 ist über die gesteuerte Strecke 42 des Auswahltransistors 4 an eine der Bitleitungen 100 angeschlossen. Die zweite Elektrode 52 des Speicherkondensators 5 der einen der ersten Zellen 1 ist an eine für das gesamte Feld von Zellen 1 und 2 gemeinsame im Substrat vergrabene dotierte Platte 3 angeschlossen.
Der Steueranschluss 20 einer der zweiten Zellen 2 ist an eine der Wortleitungen 300 angeschlossen. Die erste Elektrode 61 des Widerstandelementes 6 der einen der zweiten Zellen 2 ist über die gesteuerte Strecke 42 des Auswahltransistors 4 an die zweite Bitleitung 200 angeschlossen. Die zweite Elektrode 62 des Widerstandselementes 6 der einen der zweiten Zellen 2 ist an die für das gesamte Feld von Zellen 1 und 2 gemeinsame im Substrat vergrabene dotierte Platte 3 angeschlossen.
Der Halbleiterspeicher benötigt zum Betrieb mehrere interne Spannungspegel, die im allgemeinen aus einer einzigen, vorzugsweise positiven, externen Versorgungsspannung V_DD erzeugt werden und jeweils einen vorher festgelegten und zeitlich konstanten Wert aufweisen, der positiv oder negativ gegen ein Bezugspotential V_SS ist. Insbesondere wird eine stabilisierte interne Versorgungsspannung V_INT erzeugt aus der dann eine Substratvorspannung V_BB, eine Einschaltspannung V_PP, eine Ausschaltspannung V_NWL, eine hohe Bitleitungsspannung V_BLH, eine Ausgleichsspannung V_BLEQ und eine Plattenspannung V_PL abgeleitet werden. Durch Verwendung von Ladungspumpen können auch interne Spannungspegel erzeugt werden, die außerhalb des durch V_SS und V_DD begrenzten Pegelbereiches liegen. Beispielsweise werden aus einer externen Versorgungsspannung V_DD von 3,3 V eine interne Versorgungsspannung V_INT von 2,5 V und aus dieser eine Substratvorspannung V_BB von –1,3 V, eine Einschaltspannung V_PP von 3,5 V, eine Ausschaltspannung V_NWL von –0,5 V, eine hohe Bitleitungsspannung V_BLH von 1,8 V, eine Ausgleichsspannung V_BLEQ und eine Plattenspannung V_PL von jeweils 0,9 V erzeugt.
Der Wortleitungstreiber 301 jeweils einer der Wortleitungen 300 ist an die Ausschaltspannung V_NWL und an die Einschaltspannung V_PP angeschlossen. Die Ausgleichsschaltung 101 ist an die Ausgleichsspannung V_BLEQ angeschlossen. Der Leseverstärker 102 jeweils zweier der ersten Bitleitungen 100 ist an die hohe Bitleitungsspannung V_BLH und an das Bezugspotential V_SS angeschlossen. Das halbleitende Substrat 7 ist an die Substratvorspannung V_BB angeschlossen.
Die zweite Bitleitung 200 ist an die Plattenspannung V_PL angeschlossen. Die leitende Platte 3 kann auch zusätzlich über eine Kontaktwanne 31 an die Plattenspannung V_PL angeschlossen sein.
Der Betrieb des Halbleiterspeichers wird ausgehend von einem Ausgangszustand beschrieben, in dem an jede der Wortleitungen 300 über den jeweiligen Wortleitungstreiber 301 die Ausschaltspannung V_NWL und an jede der ersten Bitleitungen 100 über die jeweilige Ausgleichsschaltung 101 die Ausgleichsspannung V_BLEQ angelegt ist. In diesem Zustand ist in jeder der ersten Zellen 1 die gesteuerte Strecke 42 des Auswahltransistors 4 gesperrt und die Zellspannung zwischen der ersten Elektrode 51 und der zweiten Elektrode 52 des Speicherkondensators nimmt infolge von Leckströmen mit der Zeit ab.
Zunächst werden durch Anlegen eines Taktsignals an die Ausgleichschaltung 101 die ersten Bitleitungen 100 von der Ausgleichspannung V_BLEQ abgetrennt. Die Spannungen der ersten Bitleitungen 100 sind jetzt ausgeglichen und nehmen infolge von Leckströmen mit der Zeit ab. Durch Anlegen einer Speicheradresse RA und CA an den Adressbus und Anlegen eines Taktsignals an den Wortleitungsdekoder 302 wird dann an eine der Wortleitungen 300 über den jeweiligen Wortleitungstreiber 301 die Einschaltspannung V_PP angelegt. Dadurch wird die gesteuerte Strecke 42 des Auswahltransistors 4 jeweils der ersten Zellen 1 einer der Zeilen des Feldes leitend geschaltet. Zusätzlich wird die gesteuerte Strecke 42 des Auswahltransistors 4 der zweiten Zelle 2 der einen der Zeilen des Feldes leitend geschaltet. Wenn die gesteuerte Strecke 42 des Auswahltransistors 4 einer der ersten Zellen 1 leitend geschaltet ist, gleichen sich die Spannung der ersten Elektrode 51 des Speicherkondensators 5 und die Spannung der an die eine der ersten Zellen 1 angeschlossenen der ersten Bitleitungen 100 aus. Wenn die gesteuerte Strecke 42 des Auswahltransistors 4 einer der zweiten Zellen 2 leitend geschaltet ist, wird die Plattenspannung V_PL über die zweite Bitleitung 200 und die leitende Verbindung zwischen der ersten Elektrode 61 und der zweiten Elektrode 62 des Widerstandselementes 6 an die leitende Platte 3 angelegt. Durch das Anlegen der Einschaltspannung V_PP an eine der Wortleitungen 300 werden daher aus den ersten Bitleitungen 100 diejenigen ausgewählt, die an die ersten Zellen 1 der entsprechenden Zeile des Feldes angeschlossen sind. Die Spannungen der ausgewählten der ersten Bitleitungen 100 werden im Vergleich zu den Spannungen der übrigen der ersten Bitleitungen 100 je nach dem Vorzeichen der Zellspannung, also dem Vorzeichen der Differenz der Spannung der ersten Elektrode 51 und der Spannung der zweiten Elektrode 52 des Speicherkondensators 5, entweder erhöht oder vermindert. Zusätzlich wird jeweils in einer der zweiten Zellen die erste Elektrode 61 des Widerstandselementes 6 über die gesteuerte Strecke 42 des Auswahltransistors 4 an die Plattenspannung V_PL angeschlossen. Dadurch wird an die im Substrat vergrabene dotierten Platte 3 über die zweite Elektrode 62 des Widerstandselementes 6 die Plattenspannung V_PL angelegt.
Durch das Einschalten einer der Wortleitungen 300 bewirkte lokale Änderungen des Potentials der im Substrat vergrabenen hochohmigen leitenden Platte 3 können deutlich verringert werden, indem der mittlere Abstand zwischen einer der ersten Zellen 1 und der nächstgelegenen der zweiten Zellen 2 möglichst klein gehalten wird. Dies wird beispielsweise dadurch erreicht, dass die zweite Bitleitung 200 und die ersten Bitleitungen parallel zueinander verlaufend ausgebildet werden und die zweite Bitleitung 200 zentral zwischen den ersten Bitleitungen 100 angeordnet wird.
Bei größeren Speicherfeldern kann eine Mehrzahl von zweiten Bitleitungen 200 vorgesehen werden. In diesem Fall ist vorzugsweise zwischen jeweils zwei der zweiten Bitleitungen 200 eine vorher festgelegte Anzahl der ersten Bitleitungen 100 angeordnet. So können beispielsweise 6 zweite Bitleitungen 200 vorgesehen sein. In diesem Fall sind dann in den 5 Bereichen zwischen jeweils zwei der zweiten Bitleitungen 200 jeweils etwa 50 der ersten Bitleitungen 100 angeordnet.
In den 2 und 3 ist jeweils der Rand des Feldes der ersten und zweiten Zellen 1 und 2 dargestellt. Die 2 zeigt eine der zweiten Zellen 2. Die 3 zeigt eine der ersten Zellen 1, die einer der Speicherzellen nach dem Stand der Technik entspricht.
Zur Herstellung der dargestellten Anordnung wird ein bevorzugt Silizium umfassendes p-leitendes Substrat 7 bereitgestellt. Durch entsprechende Masken werden ein Feldbereich und ein Peripheriebereich festgelegt, die jeweils einen Abschnitt des Substrats 7 umfassen. In dem Abschnitt des Substrats 7 des Feldbereichs wird ein Feld von ersten und zweiten Zellen 1 und 2 ausgebildet. In dem Abschnitt des Substrats 7 des Peripheriebereichs werden Unterstützungsschaltungen ausgebildet.
Das Feld von ersten und zweiten Zellen 1 und 2 wird ausgebildet, indem ein vergrabenes leitendes Gebiet 3, die Speicherkondensatoren 5, die Widerstandselemente 6, die Auswahltransistoren 4, die Wortleitungen 300, die ersten Bitleitungen 100 und die zweite Bitleitung 200 ausgebildet werden. Das vergrabene n-leitende Gebiet 3 wird beispielsweise ausgebildet, indem Ionen von Phosphor und Arsen in das Substrat 7 implantiert werden. Die Speicherkondenstoren 5 und Widerstandselemente 6 werden ausgebildet, indem in das Substrat 7 Gräben geätzt werden, die sich bis in die Tiefe des vergrabenen leitenden Gebietes 3 erstrecken, und in jeweils einem der Gräben entweder einer der Speicherkondensatoren 5 oder eines der Widerstandselemente 6 ausgebildet wird. Die Auswahltransistoren 4 werden ausgebildet, indem auf dem Substrat 7 Gatestapel 411 und in dem Substrat 7 Source-Gebiete 421, Drain-Gebiete 422 und Source-Drain-Kanalgebiete 423 ausgebildet werden. Die Gatestapel 411 werden beispielsweise ausgebildet, indem nacheinander Schichten aus Siliziumdioxid, n-leitendem Polysilizium und Siliziumnitrid aufgebracht werden und die aufgebrachten Schichten photolithographisch strukturiert werden. Die Source-Gebiete 421, Drain-Gebiete 422 und Source-Drain-Kanalgebiete 423 werden beispielsweise durch Implantieren von Ionen von Phosphor oder Arsen erzeugt. Dabei kann das Implantieren der Ionen für die Source-Gebiete 421 und die Drain-Gebiete 422 selbstjustiert zu den Gatestapeln 411 erfolgen. Die Wortleitungen 300 werden beispielsweise ausgebildet, indem auf dem Substrat 7 Schichten aus Siliziumdioxid und n-leitendem Polysilizium aufgebracht und photolithographisch strukturiert wird. Dadurch können die Wortleitungen 300 und die Gatestapel 411 zugleich ausgebildet werden. Die erste Bitleitung 100 und die zweite Bitleitung 200 werden ausgebildet, indem zunächst eine dielektrische Schicht 8 über dem Substrat 7 und den darauf ausgebildeten Gatestapeln 411 und Wortleitungen 300 aufgebracht und planarisiert wird, dann Öffnungen 81 für Bitleitungskontakte in der dielektrischen Schicht ausgebildet werden und schließlich eine Schicht aus beispielsweise Aluminium oder Kupfer auf der dielektrischen Schicht und in den Öffnungen 81 abgeschieden und photolithographisch strukturiert wird.
Die ersten Zellen 1 und die zweiten Zellen 2 des Feldes unterscheiden sich dadurch dass eine der ersten Zellen 1 jeweils einen der Speicherkondensatoren 5 und eine der zweiten Zellen 2 jeweils eines der Widerstandselemente 6 enthält. Die Speicherkondensatoren 5 und die Widerstandselemente 6 umfassen jeweils eine erste Elektrode 51 und 61 und eine zweite Elektrode 52 und 62 und werden ausgebildet, indem zunächst die zweite Elektrode 52 und 62 ausgebildet wird und dann die erste Elektrode 51 und 61 ausgebildet wird. Die zweite Elektrode 52 und 62 wird beispielsweise ausgebildet, indem zunächst eine Dotierschicht auf eine in dem einem der Gräben gelegene Oberfläche des Substrats 7 aufgebracht wird, dann die Temperatur erhöht wird, um eine Diffusion eines Dotierstoffs aus der Dotierschicht in einen an die Oberfläche angrenzenden Abschnitt des Substrats 7 zu bewirken, und dann die Dotierschicht wieder entfernt wird. Die erste Elektrode 51 und 61 wird beispielsweise ausgebildet, indem Polysilizium in dem einen der Gräben abgeschieden und durch Implantation von Ionen n-leitend gemacht wird.
In einem der Gräben 71 kann einer der Speicherkondensatoren 5 ausgebildet werden, indem ein Knotendielektrikum 53 zwischen der ersten Elektrode 51 und der zweiten Elektrode 52 angeordnet wird. Dazu wird beispielsweise eine Oxid-Nitrid-Oxid-Schicht auf die in dem einen der Gräben 71 gelegene Oberfläche des Substrats 7 aufgebracht, bevor die erste Elektrode 51 in dem einen der Gräben 71 ausgebildet wird. Das Knotendielektrikum 53 wird auf diese Weise zwischen der ersten Elektrode 51 und der zweiten Elektrode 52 angeordnet.
In einem der Gräben 71 kann eines der Widerstandselemente 6 ausgebildet werden, indem zwischen der ersten Elektrode 61 und der zweiten Elektrode 62 eine leitende Verbindung erzeugt wird. Dazu wird beispielsweise zunächst die zweite Elektrode 62 um den einen der Gräben 71 ausgebildet, dann der eine der Gräben 71 abgedeckt oder aufgefüllt und dann die erste Elektrode 62 in dem einen der Gräben 71 ausgebildet.
Es kann auch zunächst ein vorläufiger Speicherkondensator mit einer ersten Elektrode, einer zweiten Elektrode und einem Knotendielektrikum in dem einen der Gräben 71 ausgebildet werden. Aus dem vorläufigen Speicherkondensator kann dann eines der Widerstandselemente 6 mit einer ersten Elektrode 61 und einer zweiten Elektrode 62 erzeugt werden, indem das Knotendielektrikum des vorläufigen Speicherkondensators elektrisch zerstört wird. Das Knotendielektrikum des vorläufigen Speicherkondensators kann elektrisch zerstört werden, indem zwischen der ersten Elektrode und der zweiten Elektrode des vorläufigen Speicherkondensators eine Zerstörungsspannung V_DEL erzeugt wird. Das aus dem vorläufigen Speicherkondensator erzeugte Widerstandselement 6 enthält dann neben einer ersten Elektrode 61 und einer zweiten Elektrode 62 auch eine dielektrische Schicht 63, die zwischen der ersten Elektrode 61 und der zweiten Elektrode 62 angeordnet ist und eine Öffnung 64 aufweist, in der die erste Elektrode 61 und die zweite Elektrode 62 leitend miteinander verbunden sind.
Da die Widerstandselemente 6 nur in den zweiten Zellen 2 ausgebildet werden, ist der vorläufige Speicherkondensator in einer der zweiten Zellen ausgebildet. Da eine der zweiten Zellen 2 jeweils mit dem Steueranschluss 20 an eine der Wortleitungen 300, mit dem ersten Anschluss 21 an die zweite Bitleitung 200 und mit dem zweiten Anschluss 22 an die im Substrat vergrabene dotierte Platte 3 angeschlossen ist, kann die Zerstörungsspannung V_DEL zwischen der ersten Elektrode und der zweiten Elektrode des vorläufigen Speicherkondensators erzeugt werden, indem an die im Substrat vergrabene dotierte Platte 3 eine auf Masse bezogene erste Spannung V₁, an die zweite Bitleitung 200 eine auf Masse bezogene zweite Spannung V₂, und an eine der Wortleitungen 300, die an die eine der zweiten Zellen 2 angeschlossen sind, die Einschaltspannung V_PP angelegt wird. Um dabei das Knotendielektrikum 53 des Speicherkondensators 5 einer der ersten Zellen 1, die ebenfalls an die eine der Wortleitungen 300 angeschlossen sind, nicht zu zerstören, wird zusätzlich an eine der ersten Bitleitungen 100, die an die eine der ersten Zellen 1 angeschlossen sind, die erste Spannung V₁ angelegt.
Vorzugsweise wird in den zweiten Zellen 2, die an die zweite Bitleitung 200 angeschlossen sind, nacheinander jeweils aus einem vorläufigen Speicherkondensator eines der Widerstandselemente 6 erzeugt. Dabei wird in jeweils einer der zweiten Zellen 2, eines der Widerstandelemente 6 erzeugt, indem an eine der Wortleitungen 300 die Einschaltspannung V_PP angelegt wird und zusätzlich an die ersten Bitleitungen 100 die erste Spannung V₁ und an die zweite Bitleitung 200 die Spannung V₂ angelegt wird. Die Differenz der an die ersten Bitleitungen 100 angelegten Spannung V₁ und der an die zweite Bitleitung 200 angelegten Spannung V₂ fällt nämlich an einer Reihenschaltung einer ersten und einer zweiten Kapazität ab, wobei die erste Kapazität durch die Parallelschaltung der Speicherkondensatoren 5 der ersten Zellen 1, die an die eine der Wortleitungen angeschlossen sind, und die zweite Kapazität durch den vorläufigen Speicherkondensator der einen der zweiten Zellen 2 bewirkt ist.
Wenn jeweilige der zweiten Zellen 2, die an die zweite Bitleitung 200 angeschlossen sind, bereits ein Widerstandselement 6 enthalten, dann muss an die entsprechenden der Wortleitungen 300 die Ausschaltspannung V_NWL angelegt werden, um eine Zerstörungsspannung VDEL zwischen der im Substrat vergrabenen dotierten Platte 3 und der zweiten Bitleitung 200 zu erzeugen.
Die Spannungen V₁ und V₂ können beispielsweise nach der Herstellung des Halbleiterspeichers durch ein externes Prüfgerät über Anschlüsse für Prüfspannungen 104 und 201 an die ersten Bitleitungen 100 und an die zweite Bitleitung 200 angelegt werden. Beispielsweise kann zur Programmierung in die ersten Zellen 1 jeweils ein logischer Wert geschrieben werden, der eine positive Zellspannung bewirkt. Dadurch wird die erste Elektrode 51 des Speicherkondensators 51 einer jeweiligen der ersten Zellen 1 jedesmal an die hohe Bitleitungsspannung V_BLH angelegt, wenn die Zellspannung aufgefrischt wird. Dann kann über den Anschluss 104 die hohe Spannung der Bitleitung V_BLH auf den Wert der Spannung V₁ und über den Anschluss 201 die Plattenspannung V_PL auf den Wert der Spannung V₂ gesetzt werden. Dann wird nacheinander an jeweils eine der Wortleitungen 300 die Einschaltspannung V_PP angelegt, um jeweils in einer der zweiten Zellen 2 das Knotendielektrikum des vorläufigen Speicherkondensators zu zerstören.
Bezugszeichenliste

1: erste Zellen des Feldes
2: zweite Zellen des Feldes
3: vergrabene Platte
4: Auswahltransistor
5: Speicherkondensator
6: Widerstandselement
10: Steueranschluss einer der ersten Zellen
11: erster Anschluss einer der ersten Zellen
12: zweiter Anschluss einer der ersten Zellen
20: Steueranschluss einer der zweiten Zellen
21: erster Anschluss einer der zweiten Zellen
22: zweiter Anschluss einer der zweiten Zellen
31: Kontaktwanne
41: Steueranschluss des Auswahltransistors
42: gesteuerte Strecke des Auswahltransistors
51: erste Elektrode des Speicherkondensators
52: zweite Elektrode des Speicherkondensators
61: erste Elektrode des Widerstandselementes
62: zweite Elektrode des Widerstandselementes
63: Knotendielektrikum
64: Kragenisolation
65: Grabenisolation
7: halbleitendes Substrat
71: Graben im Substrat
8: dielektrische Schicht
81: Öffnung für Bitleitungskontakt
100: erste Bitleitungen
101: Ausgleichsschaltung
102: Leseverstärker
200: zweite Bitleitung
300: Wortleitungen
301: Wortleitungstreiber
302: Wortleitungsdekoder
411: Gatestapel
421: Source-Gebiet
422: Drain-Gebiet
423: Source-Drain-Kanalgebiet

Claims

Halbleiterspeicher umfassend: – ein halbleitendes Substrat (7) mit einem in dem Substrat (7) vergrabenen elektrisch leitenden Gebiet (3), – Wortleitungen (300), erste Bitleitungen (100) und eine zweite Bitleitung (200), – Speicherzellen (1), die jeweils aufweisen: – einen Steueranschluss (10), der an eine der Wortleitungen (300) angeschlossen ist, – einen ersten Anschluss (11), der an eine der ersten Bitleitungen (100) angeschlossen ist; – einen zweiten Anschluss (12), der an das elektrisch leitende Gebiet (3) angeschlossen ist; – eine erste Reihenschaltung, die ausschließlich eine über den Steueranschluss (10) gesteuerte Strecke (42) eines Auswahltransistors (4) und einen Speicherkondensator (5) umfasst und zwischen dem ersten Anschluss (11) und dem zweiten Anschluss (12) angeordnet ist, dadurch gekennzeichnet, dass – zweite Zellen (2) vorgesehen sind, bei denen jeweils eine der zweiten Zellen (2) ausschließlich eine zweite Reihenschaltung aufweist, die zwischen einem ersten Anschluss (21) und einem zweiten Anschluss (22) der einen der zweiten Zellen (2) angeordnet ist, der erste Anschluss (21) an die zweite Bitleitung (200) angeschlossen ist, der zweite Anschluss (22) an das elektrisch leitende Gebiet (3) angeschlossen ist und die zweite Reihenschaltung eine über den Steueranschluss (20) gesteuerte Strecke (42) eines Auswahltransistors (4) und ein Widerstandselement (6) umfasst.
Halbleiterspeicher nach Anspruch 1, bei dem eine der zweiten Zellen (2) und mehrere der ersten Zellen (1) an eine gemeinsame der Wortleitungen (300) angeschlossen sind.
Halbleiterspeicher nach Anspruch 1 oder 2, bei dem das elektrisch leitende Gebiet (3) ein hochdotiertes n-leitendes Gebiet ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei dem die zweite Bitleitung (200) und die ersten Bitleitungen (100) parallel zueinander verlaufen und die zweite Bitleitung (200) bezüglich der ersten Bitleitungen (100) zentral angeordnet ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 4, bei dem jeweils eine der zweiten Zellen (2) einen in dem Substrat (7) ausgebildeten tiefen Graben (71) umfasst und das Widerstandselement (6) der einen der zweiten Zellen (2) eine in dem Graben (71) angeordnete erste Elektrode (61) und eine den Graben (71) umgebende zweite Elektrode (62) umfasst.
Halbleiterspeicher nach Anspruch 5, bei dem zwischen der ersten Elektrode (61) und der zweiten Elektrode (62) des Widerstandselementes (6) der einen der zweiten Zellen (2) eine dielektrische Schicht (63) mit einer Öffnung (631) ausgebildet ist und die erste Elektrode (61) und die zweite Elektrode (62) in der Öffnung (64) leitend miteinander verbunden sind.
Halbleiterspeicher nach Anspruch 5 oder 6, bei dem die erste Elektrode (61) des Widerstandselementes (6) der einen der zweiten Zellen (2) n-dotiertes Polysilizium enthält, die zweite Elektrode (62) eine im Substrat (7) vergrabene hochdotierte n-leitende Platte ist.
Halbleiterspeicher nach einem der Ansprüche 5 bis 7, bei dem die erste (61) und die zweite (62) Elektrode des Widerstandselementes (6) der einen der zweiten Zellen (2) unmittelbar aneinander angrenzen.
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, bei dem die zweite Bitleitung (200) an einen Spannungsgenerator für eine Plattenspannung (V_PL) angeschlossen ist.
Halbleiterspeicher nach Anspruch 9, bei dem der Spannungsgenerator für die Plattenspannung (V_PL) über die leitende Strecke (42) des Auswahltransistors (4) an das elektrisch leitende Gebiet (3) angeschlossen ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 10, umfassend: Leseverstärker (102), wobei jeweils eine der ersten Bitleitungen (100) an einen der Leseverstärker (102) angeschlossen ist.
Halbleiterspeicher nach Anspruch 11, bei dem der Leseverstärker (102) an einen Spannungsgenerator für eine hohe Bitleitungsspannung (V_BLH) angeschlossen ist und die Plattenspannung (V_PL) im wesentlichen der Hälfte der hohen Bitleitungsspannung (V_BLH) entspricht.
Halbleiterspeicher nach einem der Ansprüche 1 bis 12, umfassend: einen Anschluss (201) zum Anlegen einer Zerstörungsspannung (V_DEL) an die zweite Bitleitung.
Verfahren zur Herstellung eines Halbleiterspeichers nach einem der vorherigen Ansprüche umfassend die Schritte: A) Bereitstellen eines Substrats (7) und Ausbilden eines elektrisch leitenden Gebietes (3) in dem Substrat (7), B) Ausbilden von ersten und zweiten Zellen (1, 2), die jeweils eine erste Elektrode (61) und eine zweite Elektrode (62) aufweisen, mit einem Schritt des Ausbildens von bis in die Tiefe des elektrisch leitenden Gebietes (3) reichenden tiefen Gräben (71) in dem Substrat (7), einem Schritt des Ausbildens der ersten Elektroden (61) der ersten und zweiten Zellen (1, 2) in den Gräben (71) und einem Schritt des Ausbildens der zweiten Elektroden (62) der ersten und zweiten Zellen um die Gräben (71), C) Erzeugen elektrisch leitender Verbindungen in den zweiten Zellen (2), umfassend Schritte des Erzeugens jeweils einer der elektrisch leitenden Verbindungen zwischen der ersten Elektrode (61) und der zweiten Elektrode (62) in einer der zweiten Zellen (2), D) Ausbilden von Wortleitungen (300), ersten Bitleitungen (100) und einer zweiten Bitleitung (200) auf dem Substrat (7) und E) Anschließen einer jeweiligen der ersten Zellen (1) an eine der ersten Bitleitungen (100) und einer jeweiligen der zweiten Zellen (2) an die zweite Bitleitung (200).
Verfahren nach Anspruch 14, umfassend: Ausbilden einer dielektrischen Schicht (63) zwischen der ersten Elektrode (61) und der zweiten Elektrode (62) jeweils einer der zweiten Zellen (2), wobei der Schritt des Erzeugens der elektrisch leitenden Verbindungen in den zweiten Zellen (2), umfassend Schritte des Erzeugens jeweils einer der elektrisch leitenden Verbindungen zwischen der ersten Elektrode (61) und der zweiten Elektrode (62) in einer der zweiten Zellen (2), zuletzt ausgeführt wird und die Schritte umfasst: Zerstören der dielektrischen Schicht (63) in jeweils einer der zweiten Zellen (2), umfassend einen Schritt des Anlegens einer Einschaltspannung (V_PP) an diejenige der Wortleitungen (300), die an die eine der zweiten Zellen (2) angeschlossen ist, und einen Schritt des Anlegens einer Zerstörungsspannung (V_DEL) an die zweite Bitleitung (200), Wiederholen des Schrittes des Zerstörens der dielektrischen Schicht (63) in jeweils einer der zweiten Zellen (2) für weitere an die zweite Bitleitung (200) angeschlossene zweite Zellen (2).
Verfahren nach Anspruch 15, bei dem der Schritt des Anlegens der Zerstörungsspannung (V_DEL) die Schritte umfasst: Erzeugen der Zerstörungsspannung (V_DEL) in einem externen Testgerät (1000), Anlegen der Zerstörungsspannung (V_DEL) an die zweite Bitleitung (200) über einen Anschluss (201) für das externe Testgerät (1000).
Verfahren nach Anspruch 15, umfassend einen Schritt des Anlegens einer festen Plattenspannung (V_PL) an die zweite Bitleitung (200).
Verfahren nach Anspruch 14, bei dem der Schritt des Ausbildens der ersten und zweiten Zellen (1, 2) den Schritt des Erzeugens elektrisch leitender Verbindungen in den zweiten Zellen (2) umfasst und der Schritt des Erzeugens elektrisch leitender Verbindungen in den zweiten Zellen (2) einen Schritt des Abdeckens der tiefen Gräben (71) der zweiten Zellen und einen Schritt des Ausbildens eines Dielektrikums in den nicht abgedeckten Gräben umfasst.
Verfahren nach Anspruch 18, bei dem der Schritt des Ausbildens der ersten und zweiten Zellen (1, 2) einen Schritt des Ausbildens der zweiten Zellen (2) mit einem Schritt des Erzeugens eines Grabenkondensators (6) mit einer dielektrischen Schicht (63) umfasst und bei dem zusätzlich ein Schritt des Anlegens einer Zerstörungsspannung (V_DEL) an die zweite Bitleitung (200) zur Zerstörung der dielektrischen Schicht (63) des Grabenkondensators (6) durchgeführt wird.