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Technisches
Gebiet
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Die
vorliegende Erfindung betrifft einen dynamischen Direktzugriffsspeicher
(DRAM) und insbesondere das Layout und die Verbindung der Speicherzellen
in einem DRAM zur Erhöhung
der Zellendichte in dem DRAM.
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Allgemeiner
Stand der Technik
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Es
besteht ein andauernder Trend zur Vergrößerung der Kapazität von DRAMs.
Eine solche Kapazitätsvergrößerung erreicht
man am besten durch Verringern des Flächeninhalts der Speicherzellen
und Vergrößern ihrer
Packungsdichte zur Vergrößerung des
Arrays in dem Siliziumchip, in dem der DRAM untergebracht ist.
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Es
wurden verschiedene Techniken verwendet, um die Packungsdichte zu
erhöhen.
Eine Technik bestand darin, einen vertikalen Graben zur Ausbildung
des Kondensators, der als Speicherstelle der Zelle dient, zu verwenden.
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Eine
andere Technik bestand darin, als Schalttransistoren einen vertikalen
Transistor zu verwenden, der an einer Seitenwand des vertikalen
Grabens, der den Kondensator bereitstellt, ausgebildet ist. Eine
weitere Technik war die Verwendung einer gemeinsamen Drain und einer
gemeinsamen Bitleitung für
ein Paar Schalttransistoren zu verwenden, die in einem einzigen
Aktivbereich ausgebildet sind, der zwei Speicherzellen enthält. Bei
anderen Techniken wurden bestimmte Formen und Layouts für den Aktivbereich
der Zelle verwendet, um eine effizientere Packung zu ermöglichen.
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Ein
Speicher gemäß dem Oberbegriff
des Anspruchs 1 ist aus
US 5,250,831 bekannt.
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Kurze Darstellung der
Erfindung
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Die
Erfindung stellt ein neuartiges Layout- und Verbindungsmuster für die Zellen
des Arrays, das den DRAM bildet, bereit. Es ist charakteristisch für das Layout,
daß die
Zellen in Viererclustern in einem einzigen Aktivbereich ausgebildet
sind. Jeder der vier Transistoren des Clusters besitzt seinen eigenen
Speicherkondensator, vorzugsweise einen Vertikal-Grabenkondensator.
Die vier Transistoren teilen sich eine gemeinsame Basisregion, in
der vier separate Kanäle
ausgebildet sind, die jeweils vorzugsweise ein vertikaler Kanal
sind, der sich entlang einer Seitenwand eines verschiedenen Vertikalgrabens
erstreckt. Jeder Transistor besitzt seinen eigenen Source-Bereich,
der vorzugsweise in die Basisregion vergraben ist, die elektrisch
eine innere Platte ihres zugeordneten Grabenkondensators kontaktiert. Die
Drain-Bereiche der vier Transistoren sind vorzugsweise an der oberen
Oberfläche
der Basisregion in einer einzigen Oberflächenschicht zusammengeführt, so
daß eine
einzige Bitleitung mittels eines solchen zusammengeführten Drain-Bereichs
jeden der vier Transistoren des Clusters adressieren kann. An jedes
der vier Gates der vier Transistoren des Clusters ist eine andere
Wortleitung angeschlossen. Um eine wirtschaftliche Anzahl von Gate-Wortleitungsverbindungen
zu erzielen, teilen sich die Gates von vier verschiedenen Transistoren
aus jeweils einem anderen Aktivbereich-Cluster einen gemeinsamen Kontakt
zu einer Wortleitung. Vorzugsweise geschieht dies durch Bereitstellen
einer gemeinsamen Kontaktschicht für die Gateleiter der vier Transistoren,
die mit der einzigen Wortleitung verbunden werden sollen.
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Um
die beschriebene Struktur zu erzielen, werden die Aktivbereiche,
in denen die vier Transistoren eines Clusters untergebracht sind,
vorzugsweise in einer kreuzförmigen
Form ausgebildet, wobei die vier Enden der beiden Kreuzbalken die
Orte der vier Vertikalgraben sind. Vorzugsweise sind die Aktivbereiche
durch einen flachen dielektrischen Graben im Hauptkörper des
Halbleiterchips, in dem der DRAM untergebracht ist, voneinander
isoliert.
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Vorzugsweise
sind die Aktivbereiche so angeordnet, daß jede Wortleitung geradlinig
verlaufen kann und immer noch eine elektrische Verbindung mit den
Gateleitern vier separater Transistoren in vier separaten Aktivbereichen
mittels eines einzigen Kontakts herstellen können. Außerdem sind die Aktivbereiche
vorzugsweise so angeordnet, daß die
Bitleitungen geradlinig verlaufen können und immer noch den zusammengeführten Drain-Kontakt
der vier Transistoren eines Clusters kontaktieren, indem sie sich
im wesentlichen senkrecht zu den Wortleitungen über der Oberfläche des
Chips erstrecken.
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Die
Erfindung wird durch Anspruch 1 definiert.
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Die
Erfindung wird aus der folgenden ausführlicheren Beschreibung in
Verbindung mit der beigefügten
Zeichnung besser verständlich.
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Kurze Beschreibung
der Zeichnung
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1 zeigt
schematisch den grundlegenden Schaltkreis einer Standard-Einzelspeicherzelle,
die in DRAMs verwendet wird;
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2 zeigt
schematisch den grundlegenden Schaltkreis eines einzelnen Clusters
von vier Speicherzellen, das für
die Erfindung charakteristisch ist;
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3–8 sind
verschiedene schematische Draufsichten des Siliziumchips, in dem
der DRAM untergebracht ist, und dienen zur Beschreibung des Layouts
der verschiedenen Verbindungsschichten auf der oberen Oberfläche eines
DRAMS gemäß der vorliegenden
Erfindung; und
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9 ist
ein vertikaler Querschnitt einer Zelle mit einem Vertikalgraben
und einem vertikalen Transistor mit einem Kanal, der sich entlang
einer Wand des Vertikalgrabens erstreckt, als typisches Beispiel
für die
Art von Speicherzelle, die in Aktivbereichen in Viererclustern in
einem DRAM gemäß der Erfindung
verwendet werden würde.
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Ausführliche
Beschreibung
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1 zeigt
schematisch eine in herkömmlichen
DRAMs verwendete wohlbekannte Speicherzelle. Die Speicherzelle enthält einen
Schalter 10, in der Regel in der Form eines N-Kanals-MOSFETs mit einem
Source-Bereich 11, einem Drain-Bereich 12 und einem Gate 13,
der zur Bildung eines Kanals in der Basisregion dient, wenn entsprechende
Spannungen an die verschiedenen Elektroden angelegt werden. In Reihenschaltung
mit dem Schalter befindet sich ein Kondensator 14, der
den Speicherknoten der Zelle bereitstellt. Eine Wortleitung (W.L.) 16 legt ein
Steuersignal an das Gate 13 an, und eine Bitleitung (B.L.) 17 legt
die andere Steuerspannung an den Anschluß 12 des Transistors
an, der im allgemeinen als Drain beschrieben wird, obwohl er während der
Lese- und Schreiboperationen diese Rolle dauernd mit der von Source
wechselt. Der andere Anschluß 11 des
Transistors, der im allgemeinen als Source beschrieben wird, ist
mit einer Platte 14a des Kondensators verbunden, und zwar
in der Regel mit der Platte, die durch die leitfähige Füllung in einem Vertikalgrabenkondensator
gebildet wird. Die andere Platte 14b des Kondensators ist
mit einem Punkt 19 auf Bezugspotential verbunden, und zwar
in der Regel mit dem durch den Hauptkörper des Siliziumchips bereitgestellten
Massepotential.
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2 zeigt
schematisch eine Schaltungskonfiguration, die für ein Cluster 20 von
vier Speicherzellen in einem einzigen Archivbereich eines Halbleiterkörpers, z.B.
Silizium, gemäß der vorliegenden
Erfindung repräsentativ
ist. Jede Speicherzelle ist wie in 1 ausgebildet
und umfaßt
einen Schalttransistor und einen Speicherkondensator. Wie dargestellt,
sind vier Gates 21A, 21B, 21C und 21D mit
individuellen Wortleitungen W.L.1, W.L.2, W.L.3 und W.L.4 verbunden.
Die vier Drains 23A, 23B, 23C und 23D sind
mit einer gemeinsamen Bitleitung (B.L.) 24 verbunden. Die
vier Source-Bereiche 25A, 25B, 25C und 25D sind
mittels separater Speicherkondensatoren 26A, 26B, 26C und 26D mit
einem auf Bezugspotential gelegten Punkt, der als Massepotential 28 dargestellt
ist, verbunden.
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3 ist
eine schematische Draufsicht eines Teils eines Siliziumchips 30,
die das Layout von Aktivbereichen 31 zeigt, die jeweils
so gestaltet sind, daß,
wie oben beschrieben, in ihnen ein Cluster von vier Speicherzellen
untergebracht wird. Wie dargestellt, enthält jeder Aktivbereich ein Zentralgebiet 32, von
der aus sich vier identische Flügel 34A, 34B, 34C und 34D erstrecken,
die symmetrisch um die Zentralgebiet 32 herum beabstandet
sind. Es ist zweckmäßig, die
Form des Aktivbereichs als ein symmetrisches Kreuz zu beschreiben,
das aus zwei identischen Kreuzbalken besteht, die die vier Flügel bilden. In
jedem Flügel
der beiden Kreuzbalken wird ein separater Vertikalgraben untergebracht,
der einen Speicherkondensator herkömmlicher Gestaltung bereitstellt.
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4 ist
eine schematische Draufsicht des Layouts von 3, auf dem
die Position eines separaten Vertikalgrabens 37 gezeigt
ist, der an jedem der vier Flügel
jedes Aktivbereichs 32 ausgebildet ist.
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5 zeigt
eine schematische Draufsicht des Layouts von 3, dem Gatekontaktschichten 40 überlagert
wurden, die jeweils den Gateleitern eines ausgewählten der vier Transistoren
in einem Cluster kontaktieren. Über
jedem Aktivbereich 31 sind vier separate Gatekontaktschichten 40 überlagert.
Zur Veranschaulichung weisen zwei der mittig dargestellten Aktivbereiche 31 (mit
einem Unterstrich unter der Bezugsnummer 31 gezeigt) jeweils
eine separate Gateschicht 40 auf, die elektrisch jeden
der Flügel 34A, 34B, 34C und 34D davon
kontaktieren.
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Wie
in 6 dargestellt ist, ist über jeder Gatekontaktschicht 40 ein
verschmälerter
Wortleitungskontaktplug 41' überlagert,
der durch eine Wortleitung 42 kontaktiert werden soll,
die dem gewählten Transistor
jedes Clusters zugeordnet ist. Diese durch den Kontaktplug 41 bereitgestellte
Verschmälerung ist
nützlich,
um einen dichteren Abstand der Wortleitungen 42 zu ermöglichen.
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7 zeigt über dem
in 5 gezeigten Layout überlagert, einen Bitleitungskontakt 50 zu
jeder gemeinsamen Drain-Regionen auf der Oberseite jeder der gemeinsamen
Basisregionen der vier Transistoren jedes Clusters. Die Bitleitungskontakte 50 und
die Bitleitungen 62, die nachstehend in Verbindung mit 8 besprochen
werden, sind in der Regel elektrisch von den Wortleitungen 42 isoliert.
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8 zeigt
die Bitleitungen 62 über
dem in 7 gezeigten Layout überlagert. Jede Bitleitung 62 verläuft über die
Wortleitungen 62 senkrecht zu diesen Leitungen. In der
Regel bestehen die Bitleitungen aus einem geeigneten Metall und
sind entsprechend von den Wortleitungen isoliert, während sie über diese
verlaufen. Es ist ersichtlich, daß die Wortleitungen 42 in
Bezug sowohl auf in 6 gezeigten Gatekontaktschichten 40 als
auch die in 6 gezeigten verschmälernden
Wortleitungsstecker 40 verdreht sind. Um die Verdrehung
der Wortleitungen 42 zu erzielen, werden die Bitleitungen 62 entsprechend
verdreht, um senkrecht zu den Wortleitungen 42 zu stehen.
Als Alternative können
die Aktivbereiche verdreht werden und die Wortleitungen verlaufen
orthogonal daran vorbei.
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Das
Layoutschema, das beschrieben wurde, ist für die Verwendung mit verschiedenen
Formen von Zellen anpassbar und ist insbesondere an eine bekannte
Form von Speicherzelle der in 9 im Querschnitt
gezeigten Art anpassbar.
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9 zeigt
einen Querschnitt eines Siliziumchips 70, in dem eine Speicherzelle
untergebracht ist, die eine zentrale Basisregion 71 enthält, die
in der Regel aus einkristalligem Silizium mit p-Leitfähigkeit besteht
und auf der oberen Oberfläche
der Basisregion einen zusammengeführten Drain-Bereich 72 des n-Leitfähigkeitstyps
enthält.
Die Basisregion 71 ist von vier Flügeln zentriert, von denen zwei
entsprechend den Vertikalgraben 73 und 74 dargestellt
sind. Jeder dieser Vertikalgraben ist zum großen Teil in einer separaten
dielektrischen Schicht 75A und 75B eingeschlossen,
die als das Dielektrikum seines Kondensators dient und seine leitfähige Füllung von
der Basisregion 71 isoliert. Die leitfähige Füllung jedes Grabens wird durch
eine dielektrische Schicht 76A und 76B in zwei
Teile, obere Teile 73A und 74A und untere Teile 73B und 74B aufgeteilt.
Jeder der unteren Teile dient als der Speicherknoten seines Kondensators
und stellt mittels einer lokalisierten Öffnung in der dielektrischen
Schicht des Kondensators eine leitfähige Verbindung zu dem Source-Bereich 79A, 79B des
n-Typs seines zugeordneten
Transistors her. Jeder der oberen Teile 73A und 73B der
leitfähigen
Füllung
dient als Gate und Gateelektrode, um entlang der Außenwand
des Vertikalgrabens einen Kanal herzustellen, der sich zwischen
einem separaten Source-Bereich 79A, 79B und dem
zusammengeführten
Drain-Bereich 72 auf
der Oberseite der Basisregion 71 seines zugeordneten Transistors
erstreckt. Die Gatekontaktschichten 80A und 80B sind Erweiterungen
der oberen Füllungen 73A bzw. 73B eines
Vertikalgrabens und werden vorzugsweise als separate leitfähige Schichten
ausgebildet und würden
(nicht gezeigte) separate Wortleitungen kontaktieren. Separate Aktivbereiche
werden mittels der flachen Grabenisolationsschicht 81 voneinander
isoliert.
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Ein
DRRM der beschriebenen Art kann auf vielseitige Weise hergestellt
werden und die Erfindung ist im wesentlichen von ihrer Herstellungsmethode
unabhängig.
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Ein
Cluster von vier Speicherzellen, das zum Beispiel für das Layout
eines erfindungsgemäßen DRAM
charakteristisch ist, kann im wesentlichen durch einen Prozeß wie folgt
hergestellt werden.
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Man
begänne
mit dem Layout eines Wafers, der gewünschte Position von Gruppen
von vier Speichermoden befindet sich dort in den vier Vertikalgraben
ungefähr
wie beschrieben um eine zentrale Basisregion herum verteilt. Die
verschiedenen Graben und zentralen Bereiche werden elektrisch durch
eine flache Grabenisolation isoliert, um Aktivbereiche zu definieren.
Die vier Vertikalgraben werden mit dielektrischen Schichten entlang
den Seitenwänden
des Grabens ausgebildet, um elektrische Isolation bereitzustellen.
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Jeder
Graben kann dann mit leitfähigem
Material gefüllt
werden (in der Regel mit dotiertem Polysilizium), dann ist jedoch
eine Aussparung in jedem Graben auszubilden. Dann wird in der Seitenwand der
dielektrischen Schicht des Kondensators eine Öffnung gebildet, um die separaten
Sources der Transistoren zu bilden, und zwar in der Regel durch Ausdiffusion
aus der dotierten Polysiliziumfüllung
in die Basisregion. Dann wird eine neue dielektrische Schicht gebildet,
um den Graben zu füllen,
und diese Füllung
wird ausgespart, um Schichten zurückzulassen, die dazu dienen
werden, den unteren Teil der leitfähigen Füllung von dem oberen Teil der
leitfähigen
Füllung
zu isolieren. Dann wird eine dielektrische Schicht auf dem oberen
Teil der freigelegten Wand des Grabens ausgebildet, um die dielektrische Schicht
bereitzustellen, die zum Isolieren des Gatedielektrikums des vertikalen
Transistors dienen wird. Dann wird die Aussparung in dem Graben
wieder mit dotiertem Polysilizium gefüllt, das als der obere Teil der
Füllung dienen
wird, um das Gate und den Gateleiter jedes Transistors bereitzustellen.
Der Drain-Bereich kann auf der Oberseite der Basisregion durch Diffusion
von einer leitfähigen
Schicht, die darüber abgelagert
wird, ausgebildet werden. Außerdem
wird dann über
jedem oberen Teil der Füllung
die verschmälernde
leitfähige
Schicht ausgebildet, die als die Schicht verwendet wird, die die
Wortleitung kontaktieren wird, wie beschrieben wurde.
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Dann
kann die Verdrahtung der Gates erfolgen. In der Regel geschieht
dies durch eine erste leitfähige
Schicht, die strukturiert wird, um die Gateleiter von vier Transistoren,
jeweils aus einem Cluster, wie zuvor gesprochen, zu verbinden. Als
nächstes
werden die Wortleitungen aus einer geeignet wie zuvor beschrieben
strukturierten leitfähigen
Schicht ausgebildet. Als nächstes
würden
die Drain-Kontakte zu der oberen Oberfläche jeder der Basisregionen
der Aktivbereiche bereitgestellt. Die gemeinsamen Drain-Regionen
für jedes
Cluster können
durch Ausdiffusion aus dem Drainkontakt gebildet werden. Als letztes
werden die Drain-Regionen
durch die Bitleitungen miteinander verdrahtet. Natürlich würden geeignete
dielektrische Schichten vorgesehen, um die gewünschte Isolation zwischen den
Bit- und Wortleitungen bereitzustellen.
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Es
versteht sich, daß die
hier beschriebenen spezifischen Ausführungsformen lediglich die
allgemeinen Prinzipien der Erfindung veranschaulichen, und daß verschiedene
Modifikationen an der Vorrichtung konzipiert werden können, ohne
von dem Schutzempfang der vorliegenden Erfindung abzuweichen.