DE102008004510A1

DE102008004510A1 - Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung

Info

Publication number: DE102008004510A1
Application number: DE102008004510A
Authority: DE
Inventors: Rolf Dr. Weis
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-11-20
Filing date: 2008-01-16
Publication date: 2009-06-10
Anticipated expiration: 2028-01-17
Also published as: US20090127608A1; DE102008004510B4

Abstract

Es wird eine integrierte Schaltung, die eine Speicherzellenanordnung (32) enthält, beschrieben. Die Speicherzellenanordnung (32) umfasst in einer ersten Richtung (13) verlaufende Wortleitungen (55) und in einer die erste Richtung schneidenden zweiten Richtung (14) verlaufende Bitleitungen (54) und Speicherzellen (16). Die Speicherzellen (16) können Speicherelemente (82) und Bitleitungskontakte (51) zum Koppeln einer entsprechenden Speicherzelle an eine zugehörige Bitleitung (54) enthalten. Die Bitleitungskontakte (51) sind in einem Schachbrettmuster bezüglich der ersten Richtung (13) angeordnet, und die Speicherelemente (82) sind in einem regelmäßigen Gitter entlang der ersten bzw. zweiten Richtung angeordnet.

Description

Die vorliegende Erfindung betrifft eine integrierte Schaltung mit einer Speicherzellenanordnung.
Speicherzellen vom DRAN-Typ (DRAN – Dynamic Random Access Memory – dynamischer Speicher mit wahlfreiem Zugriff) besitzen im allgemeinen einen Speicherkondensator zum Speichern einer elektrischen Ladung, die eine zu speichernde Information darstellt, und einen Auswahltransistor, der mit einem Speicherkondensator verbunden ist. Eine Speicherzellenanordnung enthält weiterhin Wortleitungen, die mit den Gateelektroden entsprechender Transistoren verbunden sind. Zudem enthält eine Speicherzellenanordnung weiterhin Bitleitungen, die mit entsprechenden dotierten Abschnitten der Transistoren verbunden sind.
Wenn die Strukturgröße integrierter Schaltungen weiter verkleinert wird, kann es zu Problemen hinsichtlich der Herstellbarkeit kommen.
Dementsprechend besteht ein Bedarf an einer integrierten Schaltung, die die obigen Probleme löst.
Die vorliegende Erfindung wird im folgenden ausführlicher unter Bezugnahme auf die begleitenden Zeichnungen, erläutert. Es zeigen:
1 zeigt eine schematische Draufsicht auf eine Speicherzellenanordnung gemäß der Erfindung;
2 zeigt ein Äquivalentschaltbild eines Speicherbauelements gemäß der Erfindung;
3A bis 3D zeigen verschiedene Querschnittsansichten eines Speicherzellenanordnung gemäß der Erfindung;
4 zeigt eine Querschnittsansicht eines Transistors, der in dem Unterstützungsschaltungsbereich angeordnet sein kann;
5 zeigt eine schematische Draufsicht auf eine Speicherzellenanordnung gemäß einer weiteren Ausführungsform;
6A und 6B zeigen Ansichten einer Speicherzellenanordnung gemäß einer weiteren Ausführungsform;
7 zeigt ein Flußdiagramm, das ein Verfahren gemäß einer Ausführungsform darstellt;
8 zeigt eine Draufsicht auf ein Substrat bei Ausführung eines Verfahrens gemäß einer Ausführungsform;
9A bis 9C zeigen verschiedene Ansichten eines Substrats beim Ausführen eines Verfahrens gemäß einer Ausführungsform;
10A und 10B zeigen verschiedene Ansichten eines Substrats nach dem Abscheiden eines Abstandshalters;
11A und 11B zeigen Ansichten eines Substrats nach dem Ausbilden einer Opferschicht;
12 zeigt eine Querschnittsansicht eines Substrats nach einem weiteren Bearbeitungsschritt;
13A und 13B zeigen Querschnittsansichten eines Substrats nach dem Ausführen eines weiteren Bearbeitungsschritts;
14A bis 14D zeigen verschiedene Ansichten eines Substrats nach dem Ausführen eines weiteren Bearbeitungsschritts;
15A bis 15D zeigen verschiedene Ansichten eines Substrats nach dem Ausführen eines weiteren Bearbeitungsschritts;
16A und 16B zeigen verschiedene Ansichten eines Substrats nach dem Ausbilden einer Gatedielektrikumsschicht;
17A bis 17E zeigen Ansichten eines Substrats nach dem Ausbilden einer leitenden Schicht;
18A bis 18C zeigen Ansichten eines Substrats nach dem Ausbilden einer Dielektrikumsschicht;
19A bis 19E zeigen Ansichten eines Substrats nach dem Strukturieren eines Schichtstapels;
20A bis 20C zeigen Ansichten eines Substrats nach dem Ausbilden einer weiteren Opferschicht;
21A bis 21C zeigen Ansichten eines Substrats nach dem Strukturieren eines Schichtstapels;
22 zeigt eine Querschnittsansicht eines Substrats nach dem Ausbilden eines weiteren Abstandshalters;
23 zeigt eine Querschnittsansicht des Substrats nach dem Ausbilden einer Bitleitung;
24 zeigt eine Querschnittsansicht des Substrats nach dem Ausbilden weiterer Abstandshalter und
25A und 25B zeigen Ansichten des Substrats nach dem Ausbilden eines Speicherkondensators.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsformen dargestellt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa "oben", "unten", "vorne" "hinten", "vordere" "hintere" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet. Da Komponenten von Ausführungsformen der Erfindung in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen eingesetzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem durch die Ansprüche definierten Schutzbereich abzuweichen.
Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien. Andere Ausführungsformen der Erfindung und viele der damit einhergehenden Vorteile sind nach Verständnis der folgenden Beschreibung ohne weiteres erkennbar. Die Elemente der Zeichnungen sind nicht notwendigerweise relativ zueinander maßstabsgetreu gezeichnet. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 zeigt eine Draufsicht auf eine integrierte Schaltung, die eine Speicherzellenanordnung umfasst. Wie gezeigt ist, sind mehrere Isolationsgräben 12 in einem geeigneten Substrat ausgebildet.
Die Bezeichnungen "Wafer", "Substrat", "Halbleiterchip" oder "Halbleitersubstrat", die innerhalb dieser Beschreibung verwendet werden, können jede halbleiterbasierte Struktur beinhalten, die ein Halbleitersubstrat aufweist. Diese Begriffe umfassen Silizium, Silizium-auf-Isolator (SOI – Silicon-on-Insulator), Silizium-auf-Saphir (SOS – Silicon-on-Sapphire), dotierte und undotierte Halbleiter, epitaxiale Schichten aus Silizium, die von einem kristallinen Basismaterial getragen werden, und anderen Halbleiterstrukturen. Der Halbleiter braucht nicht siliziumbasiert zu sein. Bei dem Halbleiter könnte es sich unter anderem durchaus um Silizium-Germanium, Germanium oder Galliumarsenid handeln. Verschiedene Komponenten können bereits in dem Substrat ausgebildet sein. Zudem können verschiedene Schichten in dem Substratmaterial eingebettet sein.
Die Isolationsgräben können mit einem geeigneten isolierenden Material oder einer Kombination davon gefüllt sein. Die Isolationsgräben 12 verlaufen entlang einer zweiten Richtung 14. Zwischen benachbarten Isolationsgräben 12 sind Linien aktiver Bereiche 11 ausgebildet. Wie klar zu verstehen ist, können die aktiven Bereiche eine beliebige Gestalt aufweisen. Beispielsweise können die aktiven Bereiche so ausgebildet sein, dass sie sich als Linien oder Segmente von Linien oder als Langlöcher erstrecken. Die aktiven Bereiche 11 erstrecken sich auch in der zweiten Richtung 14. In jedem der aktiven Bereiche sind Transistoren 15 ausgebildet. Die Transistoren 15 sind mit zugehörigen Speicherelementen wie etwa Speicherkondensatoren 82 über einen Knotenkontakt 52 und einen Kondensatorkontakt 53 verbunden. Zudem sind die Transistoren 15 mit einer zugehörigen Bitleitung 54 über einen Bitleitungskontakt 51 verbunden. Wie in 1 gezeigt ist, können sich zwei benachbarte Transistoren 15 einen gemeinsamen Bitleitungskontakt 51 teilen, um mit der Bitleitung 54 verbunden zu sein. Jeder der Transistoren 15 umfasst einen ersten und zweiten Source-/Drainbereich 21, 22 sowie einen Kanal 23, der zwischen dem ersten und dem zweiten Source-/Drainbereich 21, 22 angeordnet ist. Der erste Source-/Drainbereich 21 steht in Kontakt mit dem Knotenkontakt 52. Zudem steht der zweite Source-/Drainbereich 22 mit dem Bitleitungskontakt 51 in Kontakt.
Das in 1 gezeigte Speicherzellenanordnung umfasst Bitleitungen 54, die in der zweiten Richtung 14 verlaufen können, sowie Wortleitungen 55, die in der ersten Richtung 13 verlaufen können. In dem in 1 gezeigten Layout sind die Transistoren 51 so angeordnet, dass eine Kanalkomponente jedes der Transistoren in der zweiten Richtung 14 verläuft. Zudem verläuft eine Linie, die einen ersten Source-/Drainbereich 21 und ein Speicherelement 82 verbindente, in einer Richtung, die die erste und die zweite Richtung schneidet.
Eine integrierte Schaltung kann ein Speicherzellenanordnung enthalten, das in einer ersten Richtung 13 verlaufende Wortleitungen 55 und in einer die erste Richtung 13 schneidenden zweiten Richtung 14 verlaufende Bitleitungen 54 umfasst. Die Speicherzellen 16 können weiterhin Speicherelemente 82 wie etwa Speicherkondensatoren enthalten. Die Speicherzellenanordnung umfasst weiterhin Bitleitungskontakte 51, die in Signalverbindung mit einer Speicherzelle 16 und einer entsprechenden Bitleitung 54 stehen. Wie beispielsweise in 1 gezeigt ist, sind die Bitleitungskontakte 51 in einem Schachbrettmuster bezüglich der ersten Richtung 13 angeordnet. Zudem sind die Speicherelemente 82 in einem regelmäßigen Gitter entlang der ersten bzw. zweiten Richtung angeordnet. Dementsprechend kann durch diese Anordnung ein Speicherzellenanordnung mit einer höheren Packungsdichte und einem erhöhten Miniaturisierungsgrad erhalten werden.
Im Zusammenhang der vorliegenden Beschreibung bedeutet der Ausdruck "in Signalverbindung mit", dass eine erste Komponente elektrisch mit einer zweiten Komponente verbunden ist. Dementsprechend können elektrische Signale von der ersten zur zweiten Komponente und umgekehrt übertragen werden. Die erste und die zweite Komponente brauchen nicht in physischem Kontakt miteinander zu stehen. Dementsprechend kann eine weitere Komponente zwischen der ersten und der zweiten Komponente angeordnet sein, während elektrische Signale zwischen der ersten und der zweiten Komponente übertragen werden.
Zudem sind die Bitleitungskontakte 51 so in Reihen angeordnet, dass die Bitleitungskontakte jeder Reihe mit einer geraden Reihenzahl in einem Zwischenraum zwischen zwei benachbarten Bitleitungskontakten von jeder Reihe mit einer ungeraden Reihenanzahl und umgekehrt angeordnet sind. Zudem sind die Speicherelemente 82 in Reihen und Spalten angeordnet. Der entlang der ersten Richtung 13 gemessene Abstand zwischen benachbarten Speicherelementen 82 braucht nicht gleich dem entlang der zweiten Richtung gemessenen Abstand zwischen den Speicherelementen 82 einer Reihe zu sein. Wie weiter in 1 gezeigt ist, umfasst jeder der Transistoren 15 einen ersten Source-/Drainbereich 21 und einen zweiten Source-/Drainbereich 22. Die Knotenkontakte 52 können als Abschnitte einer Umverdrahtungsschicht 56 zum Verbinden eines der Speicherelemente 82 mit einem entsprechenden ersten Source-/Drainbereich 21 implementiert sein. Wie 1 entnommen werden kann, können die Abschnitte der Umverdrahtungsschicht 56 als Segmente aus parallelen Leitungen implementiert sein. Beispielsweise können sich diese parallelen Leitungen in einer Richtung erstrecken, die die erste Richtung 13 und die zweite Richtung 14 schneidet.
Die in 1 gezeigte integrierte Schaltung enthält eine Speicherzellenanordnung, das in der zweiten Richtung 14 verlaufende Bitleitungen 54, und Transistoren 15 umfassende Speicherzellen 16, umfasst wobei jeder der Transistoren 15 einen Kanal 23 umfasst. Ein in dem Kanal 23 fließender Strom umfasst eine entlang der zweiten Richtung 14 verlaufende Richtungskomponente. Der Transistor 15 umfasst weiterhin einen ersten Source-/Drainbereich 21 und gegebenenfalls Knotenkontakte 52 zum Anschließen des Transistors 15 an ein entsprechendes Speicherungselement 82. Wie in 1 gezeigt ist, können die ersten Source-/Drainbereiche 21 in einem regelmäßigen Gitter entlang der ersten Richtung angeordnet sein. Dementsprechend sind die ersten Source-/Drainbereiche 21 in entlang der zweiten Richtung verlaufenden Reihen und in entlang der ersten Richtung verlaufenden Spalten angeordnet, wie vorstehend erläutert worden ist.
2 zeigt ein Äquivalentschaltbild einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung. Die integrierte Schaltung 30 umfasst ein Speicherbauelement 31. Das Speicherbauelement 31 umfasst einen Speicherzellenanordnungsbereich 32 und einen Unterstützungsschaltungsbereich 33. Der Speicherzellenanordnungsbereich 32 kann Speicherzellen 16 umfassen, wie beispielsweise vorstehend unter Bezugnahme auf 1 erläutert worden ist. Zudem kann das Speicherzellenanordnung Wortleitungen 55 und Bitleitungen 54 umfassen. Eine Speicherzelle 16 kann ein Speicherungselement 82 wie etwa einen Speicherkondensator sowie einen Auswahltransistor 15 umfassen. Beispielsweise kann der Auswahltransistor 15 mit dem Speicherungselement 82 über einen Knotenkontakt 52 verbunden sein. Der Transistor 15 kann auf die Weise implementiert sein, wie vorstehend erläutert worden ist und wie in den folgenden Figuren gezeigt wird. Zudem kann der Auswahltransistor 15 mit einer entsprechenden Bitleitung 54 über einen entsprechenden Bitleitungskontakt 51 verbunden sein. Der Unterstützungsschaltungsbereich 33 kann eine Kernschaltungsanordnung bzw. Core-Schaltung 34 sowie einen peripheren Bereich 35 umfassen. Beispielsweise kann die Kernschaltungsanordnung 34 Wortleitungstreiber 36 sowie Leseverstärker 37 umfassen. Beispielsweise kann eine spezifische Wortleitung 55 durch Adressieren eines entsprechenden Wortleitungstreibers 36 aktiviert werden. Dementsprechend können die Informationen aller Speicherzellen, die mit einer einzelnen Wortleitung 55 verbunden sind, über die Bitleitungen 54 ausgelesen werden. Die von einer Bitleitung 54 übertragenen Signale können in den Leseverstärkern 37 verstärkt werden. Beispielsweise können in dem Unterstützungsschaltungsbereich 33 Transistoren vorliegen. Das Speicherbauelement 31 kann in jeder beliebigen Architektur einschließlich offener Bitleitungsarchitektur („open bitline") und anderen, die im allgemeinen in der Technik bekannt sind, implementiert sein.
3A zeigt eine Querschnittsansicht eines Substrats, das eine integrierte Schaltung enthält, zwischen IV und IV', wie zum Beispiel in 1 gezeigt ist. Zum Beispiel umfasst jeder der Transistoren einen ersten und einen zweiten Source-/Drainbereich 21, 22. Eine erste Gateelektrode 55a ist benachbart zu einer Substratoberfläche 10 zwischen dem ersten und dem zweiten Source-/Drainbereich 21, 22 angeordnet. Zudem ist eine zweite Gateelektrode 55b vorgesehen. Die zweite Gateelektrode 55b steht in elektrischem Kontakt mit einer ersten Gateelektrode 55a in einer vor oder hinter der dargestellten Zeichnungsebene liegenden Ebene. Die erste und die zweite Gateelektrode sind auf gegenüberliegenden Seiten des ersten Source-/Drainbereichs angeordnet. Die Gateelektrode 55 befindet sich neben zwei gegenüberliegenden Seiten des Kanals 23 in der Querschnittsansicht zwischen IV und IV' entlang der zweiten Richtung.
Zudem sind, wie in 3A gezeigt, entlang einem aktiven Bereich 11 benachbarte Transistoren 17, 18 angeordnet. Jeder der Transistoren 17, 18 umfasst einen ersten und einen zweiten Source-/Drainbereich. Wie zu sehen ist, ist eine erste Gateelektrode 55a zwischen dem ersten und dem zweiten Source-/Drainbereich angeordnet. Zudem ist eine zweite Gateelektrode 55b zwischen dem ersten Source-/Drainbereich des ersten Transistors 17 und der zweiten Gateelektrode 55b des zweiten Transistors 18 angeordnet. Zudem stehen die erste und die zweite Gateelektrode jeweils des ersten und zweiten Transistors miteinander in Kontakt. Wie weiter in 3A gezeigt ist, müssen die Bitleitungen 54 nicht notwendigerweise die Substratoberfläche 10 berühren. Beispielsweise kann, wie gezeigt ist, ein Bitleitungskontakt 51 so bereitgestellt sein, dass er in Signalverbindung mit dem zweiten Source-/Drainbereich 22 und der Bitleitung 54 steht. Die Bitleitung 54 kann in einer Ebene angeordnet sein, die über dem Bitleitungskontakt 51 liegt. Zudem können, wie in 3A gezeigt ist, die Bitleitungen 54 auch in einer Ebene über der Umverdrahtungsschicht 56 angeordnet sein.
3B zeigt eine weitere Querschnittsansicht eines Substrats, das eine integrierte Schaltung umfasst. Die integrierte Schaltung umfasst Speicherzellen 16, die Speicherkondensatoren 82 enthalten. Die Querschnittsansicht von 3B ist zwischen III und III' genommen, wie zum Beispiel in 1 gezeigt. Wie in 3B gezeigt ist, können die Speicherkondensatoren 82 über einen Kondensatorkontakt 53 mit Abschnitten der Umverdrahtungsschicht 56 verbunden sein. Die Abschnitte der Umverdrahtungsschicht 56 stehen in Signalverbindung mit entsprechenden ersten Source-/Drainbereichen 21 der Transsistoren 15. Die spezifische Implementierung des Speicherkondensators 82 kann beliebig sein. Genauer gesagt kann der Speicherkondensator so ausgebildet sein, dass er eine beliebige Gestalt besitzt, wobei er nicht auf die in 3B gezeigte Gestalt beschränkt ist.
Wie in 3A und 3B in Kombination mit 1 gezeigt ist, umfasst die ein Speicherzellenanordnung enthaltende integrierte Schaltung Wortleitungen und Knotenkontakte. Benachbarte Wortleitungen sind voneinander isoliert. Die Wortleitungen enthalten geschlitzte Abschnitte, in denen die Wortleitungen einen ersten und zweiten Abschnitt 55a, 55b umfassen. Die ersten und zweiten Abschnitte 55a, 55b sind jeweils auf gegenüberliegenden Seiten eines entsprechenden Knotenkontakts 52 angeordnet. Dementsprechend sind die geschlitzten Abschnitte der Wortleitungen in den aktiven Bereichen des Speicherzellenanordnungs angeordnet. Zudem können diese beiden geschlitzten Abschnitte in den Isolationsgräben 12 vereinigt sein, so dass die beiden Wortleitungen beispielsweise nur vorübergehend an bestimmten Abschnitten geschlitzt sind. An anderen Abschnitten können die beiden Abschnitte der Wortleitungen so vereinigt sein, dass sie einen einzelnen Wortleitungsabschnitt bilden. Dennoch können, wie später ausführlicher erläutert wird, die beiden Wortleitungen genauso gut in einer isolierten Anordnung angeordnet sein. Beispielsweise können die beiden Wortleitungen in dem Speicherzellenbereich oder in der Mitte des Speicherzellenbereichs voneinander getrennt sein. Die beiden Wortleitungen können am Rand des Arrayabschnitts oder im Peripherieebereich vereinigt sein.
Zudem zeigt 3C eine Querschnittsansicht des Substrats zwischen I und I', wie zum Beispiel in 1 gezeigt ist. Wie zu sehen ist, sind aktive Bereiche 11 ausgebildet, wobei benachbarte aktive Bereiche voneinander durch Isolationsgräben 12 getrennt sind. Zudem verlaufen Bitleitungen 54 senkrecht zu der Zeichnungsebene. Die Speicherkondensatoren 82 sind durch Kondensatorkontakte 53 mit Abschnitten einer Umverdrahtungsschicht 56 verbunden. Die Speicherkondensatoren 82 können eine Speicherelektrode 86, ein Kondensatordielektrikum 87 und eine Gegenelektrode 88 umfassen. Diese Komponenten können auf eine Weise implementiert werden, wie sie in der Technik im allgemeinen wohlbekannt ist.
Zudem zeigt 3D eine Querschnittsansicht zwischen II und II', wie beispielsweise in 1 gezeigt ist. Wie zu sehen ist, sind ein Knotenkontakt 52 und der Abschnitt der Umverdrahtungsschicht 56 neben den ersten Source-/Drainbereichen 21 ausgebildet.
Zudem zeigt 4 eine Querschnittsansicht eines Beispiels eines Transistors 47, der in dem Unterstützungsschaltungsbereich angeordnet sein kann. Die Querschnittsansicht von 4 ist zum Beispiel zwischen V und V' genommen, wie in 2 gezeigt ist. Der in 4 gezeigte Transistor umfasst dotierte Source-/Drainbereiche 41 sowie eine Gateelektrode 43, die zwischen den dotierten Abschnitten 41 angeordnet ist. Die Gateelektrode 43 kann eine oder mehrere leitende Schichten umfassen. Beispielsweise kann die Gateelektrode eine Polysiliziumschicht, gefolgt von einer metallischen Schicht 44, umfassen. Auf dem leitenden Material kann eine Deckschicht 45 vorgesehen sein. Beispielhaft können Komponenten der Gateelektrode aus Schichten hergestellt sein, die ebenfalls in dem Speicherzellenbereich vorliegen. Zudem können Seitenwandabstandshalter bzw. -spacer 46 an den Seitenwänden der Gateelektrode 43 angeordnet sein. Die dotierten Source-/Drainbereiche 41 können benachbart zur Substratoberfläche 10 angeordnet sein. Die Gateelektrode 43 kann die gleichen Schichten wie die Umverdrahtungsschicht 56 umfassen, die in 1 bzw. 3A bis 3D gezeigt ist. Dementsprechend können die Gateelektroden 43 des peripheren Transistors 47 sowie die Abschnitte der Umverdrahtungsschicht 56 über gemeinsame Bearbeitungsschritte bearbeitet werden.
5 zeigt eine Draufsicht auf eine Speicherzellenanordnung, die der in 1 gezeigten Anordnung ähnlich ist. Dementsprechend entfällt aus Gründen der Einfachheit eine ausführliche Beschreibung dieser Figur. Wie zu sehen ist, umfasst die Speicherzellenanordnung in einer zweiten Richtung 14 verlaufende Bitleitungen 54, Transistoren 15 umfassende Speicherzellen 16, wobei jeder der Transistoren einen Kanal 23 umfasst, der eine entlang einer zweiten Richtung 14 verlaufende Richtungskomponente umfasst, Kondensatorkontakte 53 zum Koppeln des Transistors 15 an ein entsprechendes Speicherungselement 82. Die Kondensatorkontakte 53 sind in einem regelmäßigen Gitter entlang der zweiten Richtung 14 angeordnet.
Die Speicherkondensatoren 82 können in einer beliebigen Anordnung angeordnet sein. Beispielsweise können die Speicherkondensatoren auch in einem regelmäßigen Gitter angeordnet sein. Zudem können sie verschoben sein. Alternativ können sie in einer hexagonalen Anordnung oder in irgendeiner anderen geeigneten Anordnung angeordnet sein. Beispielsweise kann die Anordnung so gewählt sein, dass sie eine hohe Packungsdichte ermöglicht.
6A zeigt eine Draufsicht auf ein Speicherzellenanordnung, das der in 1 gezeigten Ansicht ähnlich ist. Entsprechend entfällt aus Gründen der Einfachheit eine ausführliche Beschreibung dieser Figur. Gemäß der in 6A gezeigten Modifikation bilden die erste und zweite Gateelektrode 55a, 55b Teil einer entsprechenden ersten und zweiten Leiterbahn 58a, 58b, die als benachbarte Wortleitungen implementiert sind. Die benachbarten Wortleitungen sind voneinander isoliert und so ausgestaltet, dass sie auf dem gleichen Potential gehalten werden. Die beiden benachbarten Wortleitungen 58a, 58b sind jeweils auf gegenüberliegenden Seiten eines entsprechenden Knotenkontakts 51 angeordnet. Beispielsweise können Wortleitungskontakte 57 am Rand des Speicherzellenanordnungs oder im Unterstützungsschaltungsbereich angeordnet sein, um einen Kontakt der benachbarten Wortleitungen 58a, 58b bereitzustellen. Dementsprechend können die benachbarten Wortleitungen 58a, 58b auf dem gleichen Potential gehalten werden.
6B zeigt eine Querschnittsansicht des Speicherzellenanordnungs zwischen III und III' gemäß dieser Modifikation. Diese Querschnittsansicht entspricht der in 3B gezeigten Ansicht, bei der die beiden benachbarten Wortleitungen 58a, 58b als isolierte bzw. getrennte Wortleitungen ausgebildet sind.
Zudem zeigt 7 eine schematische Darstellung eines Verfahrens gemäß einer Ausführungsform. Ein Verfahren zum Ausbilden einer integrierten Schaltung kann das Ausbilden von Speicherzellen und das Ausbilden von Segmenten von Leitungen einer Umverdrahtungsschicht umfassen. Die Segmente von Leitungen der Umverdrahtungsschicht können in einer Richtung verlaufen, die bezüglich einer ersten Richtung geneigt ist. Zudem kann das Verfahren das Ausbilden von Bitleitungskontakten umfassen. Die Bitleitungskontakte können in einem Schachbrettmuster bezüglich der ersten Richtung angeordnet sein. Gemäß einer Ausführungsform kann das Verfahren weiterhin das Definieren von Gateelektroden in einem Unterstützungsschaltungsbereich bzw. Support-Bereich umfassen, wobei die Gateelektroden in dem Unterstützungsschaltungsbereich eine Schicht der Umverdrahtungsschicht umfassen können. Beispielsweise können die Gateelektroden in dem Unterstützungsschaltungsbereich vor oder nach dem Definieren der Segmente von Bahnen der Umverdrahtungsschicht in dem Speicherzellenbereich prozessiert werden. Als weitere Alternative können die Gateelektroden in dem Unterstützungsschaltungsbereich und die Segmente von Bahnen der Umverdrahtungsschicht durch gemeinsame Bearbeitungsschritte ausgebildet werden.
8 zeigt ein Beispiel eines Substrats beim Ausführen des Verfahrens der Erfindung. Beispielsweise können Isolationsgräben 12 in einem Substrat mit einer Oberfläche 10 ausgebildet werden. Beispielsweise können die Isolationsgräben 12 so ausgebildet werden, dass sie in parallelen Linien verlaufen. Beispielsweise können während des Ausbildens der Isolationsgräben 12 spezifische lithographische Verfahren eingesetzt werden, um eine kleinere Linienbreite zu erhalten, als die, die mit der eingesetzten Technologie erzielbar ist. Beispielsweise kann jede Art von Rasterfragmentierung (pitch fragmentation) oder doppelter Strukturierung (double-patterning) verwendet werden. Zum Beispiel kann eine Rasterweite der Isolationsgräben 4F betragen, wobei F die kleinste Strukturmerkmalsgröße bezeichnet, die durch die eingesetzte Technologie erhalten werden kann. Die Rasterweite entspricht der Summe aus Linienbreite und Linienabstand. Beispielsweise kann F 115 nm, 95 nm oder weniger als 80 nm betragen. Beispielsweise kann F noch unter 70 nm liegen, beispielsweise 55 nm oder noch weniger als 40 nm. Nach dem Definieren der Isolationsgräben in der Substratoberfläche 10 können die Isolationsgräben 12 mit einem geeigneten isolierenden Material oder einer Kombination aus verschiedenen isolierenden Materialien wie etwa Siliziumoxid, Siliziumnitrid und anderen gefüllt werden. 8 zeigt eine Draufsicht auf ein Beispiel eines Substrats. Beispielsweise können Isolationsgräben 12 ausgebildet werden, wobei Linien aktiver Bereiche 11 des Substratmaterials zwischen benachbarten Isolationsgräben 12 ausgebildet werden. Nach dem Ausbilden der Isolationsgräben können mehrere Implantierungsschritte ausgeführt werden, um die dotierten Abschnitte dort bereitzustellen, wo dies erforderlich ist. Beispielsweise können Wannenimplantierungsschritte und Bauelementimplantierungsschritte ausgeführt werden, um beispielsweise die dotierten Source-/Drainbereiche auszubilden.
Danach können mehrere Schichten zum Aufbauen eines Hartmaskenschichtstapels über dem Substrat ausgebildet werden. Beispielsweise kann der Hartmaskenschichtstapel Materialschichten umfassen, die auch in dem Unterstützungsschaltungsbereich des fertiggestellten Speicherbauelements verwendet werden. Als ein Beispiel kann der Hartmaskenschichtstapel zuerst eine Siliziumoxidschicht 61 mit einer Dicke von etwa 1 bis 10 nm umfassen. Die Siliziumoxidschicht 61 kann als eine Gateoxidschicht in dem Unterstützungsschaltungsbereich wirken, gefolgt von einer Polysiliziumschicht 62, die eine Dicke von etwa 10 bis 100 nm aufweisen kann. Die Polysiliziumschicht 62 kann als eine leitende Gateschicht in dem Unterstützungsschaltungsbereich verwendet werden. Danach kann zum Beispiel eine Siliziumnitridschicht 63 gefolgt von einer Kohlenstoffschicht 64 ausgebildet werden. Die Siliziumnitridschicht 63 kann eine Dicke von 10 bis 100 nm aufweisen und die Kohlenstoffschicht (Carbonschicht) 64 eine Dicke von 50 bis 300 nm. Die Kohlenstoffschicht kann aus elementarem Kohlenstoff hergestellt sein, zum Beispiel Kohlenstoff, der nicht in einer spezifischen Verbindung enthalten ist. Danach kann beispielsweise der Hartmaskenschichtstapel strukturiert werden, zum Beispiel unter Verwendung einer Maske mit einem Linien/Spalt-Muster. Beispielsweise kann der Hartmaskenschichtstapel 64b so strukturiert werden, dass man die Bahnen 64a erhält, die in der ersten Richtung 13 verlaufen. Beispielsweise können sich die Hartmaskenbahnen 64a senkrecht bezüglich der Richtung der Isolationsgräben 12 erstrecken.
9A zeigt ein Beispiel einer Draufsicht auf die resultierende Struktur. Wie zu sehen ist, verlaufen die Hartmaskenbahnen 64a so, dass sie die Isolationsgräben 12 schneiden. Zudem zeigen 9B und 9C Querschnittsansichten des Substrats. Beispielsweise ist die Querschnittsansicht von 9B zwischen III und III' aufgenommen, wie in 9A gezeigt ist. Genauer gesagt ist die Querschnittsansicht von 9B entlang einem Isolationsgraben 12 genommen. Zudem ist die Querschnittsansicht von 9C zwischen IV und IV' genommen. Wie zu sehen ist, ist die Querschnittsansicht von 9C entlang einer Linie eines aktiven Bereichs 11 aufgenommen.
Danach kann ein Siliziumoxidabstandshalter 65 ausgebildet werden. Beispielsweise kann der Abstandshalter 65 durch konformes Abscheiden einer Siliziumoxidschicht gefolgt von einem anisotropen Ätzschritt zum Entfernen der horizontalen Abschnitte der Siliziumoxidschicht ausgebildet werden. Durch Einstellen der Dicke der Opferabstandshalter 65 kann die Breite von Nuten bzw. Gräben, in denen die ersten und zweiten Gateelektroden ausgebildet werden sollen, bestimmt werden. Beispielsweise kann Siliziumoxid als das Material des Opferabstandshalters 65 genommen werden.
10A zeigt eine Draufsicht auf ein Beispiel der resultierenden Struktur. 10B zeigt eine Querschnittsansicht eines Beispiels der resultierenden Struktur. Danach kann fakultativ eine Opferfüllung 66 gefolgt von einem Rückätzschritt vorgesehen werden. Beispielsweise kann als das Material der Opferfüllung 66 Siliziumnitrid genommen werden.
11A zeigt ein Beispiel einer Draufsicht auf die resultierende Struktur. Zudem zeigt 11B eine Querschnittsansicht zwischen III und III' der Struktur. Wie zu sehen ist, ist der Raum zwischen benachbarten Opferabstandshaltern 65 mit der Opferfüllung 66 gefüllt. Danach können die Opferabstandshalter 65 entfernt werden, wodurch zwischen der Opferfüllung 66 und den benachbarten Hartmaskenlinien 64a ein Zwischenraum zurückbleibt.
12 zeigt ein Beispiel einer Querschnittsansicht zwischen III und III'. Danach wird ein Ätzschritt ausgeführt, um Substratmaterial und Siliziumoxid zu ätzen. Wenn die strukturierten Hartmaskenlinien 64 sowie die Opferfüllung 66 als Ätzmaske genommen werden, werden dementsprechend erste und zweite Gategräben 67a, 67b ausgebildet. Die ersten und zweiten Gategräben 67a, 67b werden so ausgebildet, dass sie in dem Substratmaterial sowie in den Isolationsgräben 12 verlaufen.
Querschnittsansichten von Beispielen von resultierenden Substraten sind in 13A und 13B gezeigt. Beispielsweise verlaufen, wie in den in 13A und 13B gezeigten Querschnittsansichten gezeigt ist, die Gategräben 67a und 67b in dem Substratmaterial sowie in den Isolationsgräben 12.
Danach kann fakultativ Siliziumoxid geätzt werden, während das Substratmaterial im wesentlichen beibehalten wird. Infolgedessen kann ein Wortleitungsgraben 68 in den Isolationsgräben 12 zwischen benachbarten Linien aktiver Bereiche 11 ausgebildet werden. 14 zeigt verschiedene Ansichten eines Beispiels eines entstehenden Substrats. Beispielsweise zeigt 14A eine Draufsicht auf die resultierende Struktur. Zudem zeigt 14B eine Querschnittsansicht zwischen IV und IV', die bezüglich der in 13B gezeigten Querschnittsansicht unverändert bleibt. Zudem kann, wie in 14C gezeigt ist, die eine Querschnittsansicht zwischen III und III' zeigt, das Siliziumoxidmaterial zwischen benachbarten Gategräben 67a, 67b in den Isolationsgräben 12 entfernt werden. Außerdem zeigt 14D eine schematische Ansicht der Stellen, an denen vertikale Abschnitte der Gateelektrode in den Isolationsgräben 12 ausgebildet worden sind. Dementsprechend können fakultativ sogenannte Eckbauele mente (corner device) an den angegebenen Stellen ausgebildet worden sein.
Danach kann fakultativ Silizium beispielsweise durch ein isotropes Ätzen geätzt werden. Aufgrund dieses Ätzschritts beispielsweise können die ersten und die zweiten Gategräben 67a, 67b vergrößert werden, wodurch ein verengter Source-/Drainbereich dazwischen zurückbleibt. 15A zeigt eine Querschnittsansicht entlang einem Teil eines aktiven Bereichs. Wie gezeigt ist, sind wegen des isotropen Si-Ätzschritts die Gräben 67a, 67b verbreitert. Zudem bleibt, wie in der Querschnittsansicht zwischen III und III' gezeigt ist, die in 15B gezeigt ist, in den Isolationsgräben 12 der Gategraben oder der Wortleitungsgraben unbeeinflusst. Wie in der in 15C gezeigten Draufsicht gezeigt ist, erstrecken sich die Gategräben 67a, 67b breiter in den Substratabschnitt.
15D zeigt eine Modifikation der in 15B gezeigten Ansicht. Diese Figur zeigt eine Querschnittsansicht des Substrats, die in einem Fall erhalten werden kann, in dem die ersten und zweiten Gateelektroden 55a, 55b Teil von zwei benachbarten Wortleitungen 58a, 58b bilden.
Danach kann der obere Abschnitt des Hartmaskenschichtstapels 64b entfernt werden. Beispielsweise kann die Kohlenstoffhartmaskenschicht 64 entfernt werden. Dann wird eine geeignete Gatedielektrikumsschicht 70 vorgesehen. Beispielsweise kann eine Siliziumoxidschicht ausgebildet werden, indem ein Oxidationsschritt ausgeführt wird. 16A und 16B zeigen verschiedene Querschnittsansichten eines Beispiels eines resultierenden Substrats. Wie in 16A und 16B gezeigt ist, wird die Gatedielektrikumsschicht 70 so vorgesehen, dass sie auf der unteren Oberfläche der Gatenuten 67a, 67b angeordnet ist. Zudem ist die Gatedielektrikumsschicht 70 an den vertikalen Seitenwänden der Hartmaskenschicht 62 angeordnet.
Danach wird ein leitendes Gatematerial vorgesehen. Das leitende Gatematerial kann die Wortleitungen sowie die Gateelektroden der Transistoren in dem vorgesehenen Anordnungsbereich bilden. Beispielsweise kann ein Titannitridliner abgeschieden werden gefolgt von einer Wolframschicht. Beispielsweise kann der TiN-Liner eine Dicke von etwa 1 bis 10 nm aufweisen. Nach dem Abscheiden der Wolframschicht kann fakultativ ein Planarisierungsschritt ausgeführt werden, auf den ein Rückätzschritt folgen kann. Beispielsweise kann die Oberfläche der Wolframschicht bis zu einer Höhe von 20 bis 120 nm unter der Substratoberflächenhöhe 10 rückgeätzt werden. Beispielsweise kann die Tiefe der Wortleitungsgräben gemessen ab der Substratoberfläche 10 120 bis 140 nm betragen. Dann können die unbedeckten Abschnitte der TiN-Schicht durch einen geeigneten Ätzschritt entfernt werden. 17A bis 17D zeigen verschiedene Ansichten eines Beispiels einer entstehenden Struktur.
17E zeigt eine Modifikation der in 15C gezeigten Ansicht. Diese Figur zeigt eine Querschnittsansicht des Substrats, die in einem Fall erhalten werden kann, in dem die ersten und zweiten Gateelektroden 55a, 55b Teil von zwei benachbarten Wortleitungen 58a, 58b bilden.
Danach kann eine geeignete Dielektrikumsschicht 73 vorgesehen werden. Beispielsweise kann eine Siliziumoxidschicht 73 so ausgebildet werden, dass sie das leitende Gatematerial bedeckt. Danach kann ein geeigneter Polierschritt, beispielsweise ein CMP-Schritt, ausgeführt werden und die Höhe der Dielektrikumsschicht 73 kann so eingestellt werden, dass die Oberfläche zum Beispiel über der Substratoberfläche 10 angeordnet ist. Die 18A bis 18C zeigen verschiedene Querschnittsansichten eines Beispiels eines entstehenden Substrats.
Danach können die verbleibenden Abschnitte der ersten Hartmaskenschicht 63 sowie der Opferfüllung 66 entfernt werden. Dann kann ein Ionenimplantierungsschritt ausgeführt werden, um die ersten und zweiten Source-/Drainbereiche des auszubildenden Transistors bereitzustellen. Beispielsweise können diese Implantierungsschritte auf eine herkömmliche Weise ausgeführt werden, um die entsprechenden Dotierstoffe bereitzustellen. Zudem können die freiliegenden Abschnitte der Gatedielektrikumsschicht 70 beispielsweise durch Ausführen eines Oxidätzschritts entfernt werden. Dann kann eine weitere Polysiliziumschicht abgeschieden werden, gefolgt von einem geeigneten Planarisierungsschritt, um eine planare Oberfläche zu erhalten. Danach werden weitere Schichten zum Herstellen einer Umverdrahtungsschicht abgeschieden. Beispielsweise kann die Umverdrahtungsschicht mehrere leitende Schichten umfassen, gefolgt von einer Dielektrikumsschicht. Gemäß einer Ausführungsform kann die Umverdrahtungsschicht die gleichen Schichten wie die leitenden Gateschichten für den Unterstützungsschaltungsbereich umfassen. Dementsprechend können mehrere Schichten mit einer Doppelfunktion abgeschieden werden. Beispielsweise können in dem Anordnungsbereich die abgeschiedenen Schichten als eine Umverdrahtungsschicht wirken. Zudem können in dem Unterstützungsschaltungsbereich die leitenden Schichten als die leitenden Gateschichten wirken. Dann können die leitenden Gateschichten unter Verwendung eines üblicherweise verwendeten Strukturierungsverfahrens strukturiert werden. Beispielsweise kann die Umverdrahtungsschicht unter Verwendung eines photolithographischen Verfahrens unter Einsatz einer Photomaske mit einem Linien/Spalt-Muster strukturiert werden. Beispielsweise können die Linien und Spalten der Photomaske in einer Richtung verlaufen, die bezüglich der ersten Richtung 13 und der zweiten Richtung 14 geneigt ist. Nach dem photolithographischen Strukturieren des leitenden Schichtstapels kann ein Ätzschritt ausgeführt werden, um entsprechende Leitungen zu erhalten.
19A bis 19E zeigen verschiedene Ansichten eines Beispiels eines Substrats nach diesen Bearbeitungsschritten. Wie in der eine Draufsicht der entstehenden Struktur zeigenden 19A gezeigt ist, werden Hartmaskenbahnen 76 ausgebildet. Die Hartmaskenbahnen 76 verlaufen in einer Richtung, die bezüglich der ersten und zweiten Richtung geneigt ist. Wie in der Querschnittsansicht zwischen I und I' gezeigt ist, die in 19B gezeigt ist, werden aufgrund der speziellen Struktur der Hartmaskenbahnen 76 und des Leiterbahnenstapels 74 die aktiven Bereiche 11 entlang einer Linie, die bezüglich der Bitleitungen verschoben ist, freigelegt. Zudem ist, wie in der eine Querschnittsansicht zwischen II und II' zeigenden 19C gezeigt ist, der Leiterbahnen 74 an einer Stelle zwischen benachbarten Isolationsgräben 12 angeordnet. 19D zeigt eine Querschnittsansicht zwischen III und III'. Zudem befindet sich, wie in der Querschnittsansicht zwischen IV und IV' gezeigt ist, die in 19E gezeigt ist, der Leiterbahnenstapel 74 neben dem zweiten Source-/Drainbereich 22. Zudem befindet sich kein Leiterbahnenstapel 74 neben dem ersten Source-/Drainbereich 21. Danach können die Bauelemente in dem Unterstützungsschaltungsbereich weiter bearbeitet werden. Beispielsweise kann der leitende Schichtstapel so bearbeitet werden, dass Gateelektroden in dem Unterstützungsschaltungsbereich ausgebildet werden. Dennoch können weitere Bearbeitungsschritte ausgeführt werden. Zudem kann eine Siliziumnitridschicht abgeschieden werden, gefolgt von einem anisotropen Ätzschritt. Wegen dieses anisotropen Ätzschritts werden Abstandshalter so ausgebildet, dass sie sich neben den Gateelektroden in dem Unterstützungsschaltungsbereich befinden. Außerdem kann eine planare Siliziumnitridschicht 77 in dem Anordnungsbereich ausgebildet werden.
Dadurch ist der ganze Anordnungsbereich von der Siliziumnitridschicht 75, 77 bedeckt, wie beispielsweise in der eine Draufsicht zeigenden 20A gezeigt ist. Zudem sind, wie in 20B und 20C gezeigt, Siliziumnitridbahnen 75 auf dem leitenden Schichtstapel 74 und Siliziumnitridbahnen 77 zwischen den Linien des leitenden Schichtstapels 74 ausgebildet.
Danach können verschiedene weitere Bearbeitungsschritte in dem Unterstützungsschaltungsbereich ausgeführt werden. Beispielsweise können Dielektrikumsschichten abgeschieden werden, gefolgt von geeigneten Rückätz- oder Planarisierungsschritten. Beispielsweise kann ein Aufschleuderglas (spin-on glass) als ein Zwischenschichtdielektrikum abgeschieden werden und ein CMP-Schritt zur Gateelektrode ausgeführt werden. Fakultativ können auch selbstjustierte Kontakte in dem Unterstützungsschaltungsbereich ausgebildet werden, wie dies üblicherweise der Fall ist.
Danach können Segmente von Linien durch Strukturieren der Siliziumnitridhartmaske 75, 77 und Unterbrechen der Linien des leitenden Schichtstapels 74 ausgebildet werden. Beispielsweise kann die Siliziumnitridschicht unter Verwendung einer Maske mit einem Linien/Spalt-Muster strukturiert werden. Beispielsweise kann dieses Linien/Spalt-Muster um 90° bezüglich dem Linien/Spalt-Muster, das zum Strukturieren der in 19A gezeigten Linien 76 verwendet wurde, gedreht werden. Nach dem entsprechenden Strukturieren der Siliziumnitridhartmaske 75, 77 wird ein Ätzschritt ausgeführt, um die Linien des leitenden Schichtstapels 74 zu unterbrechen. Durch diesen Ätzschritt können auch die Bitleitungskontaktöffnungen 85 definiert werden. Wie beispielsweise in 21A zu sehen, werden Abschnitte der Substratoberfläche freigelegt. Dementsprechend wird, wie in 21B gezeigt, die eine Querschnittsansicht zwischen I und I' zeigt, an einem vorbestimmten Abschnitt eine Bitleitungskontaktöffnung 85 ausgebildet. Wie zu sehen ist, ist die Oberfläche dieses aktiven Bereichs 11 durch die Gatedielektrikumsschicht des Unterstützungsschaltungsbereichs bedeckt, die durch einen früheren Bearbeitungsschritt ausgebildet wurde. Zudem wird, wie in der Querschnittsansicht zwischen IV und IV' gezeigt ist, in 21C die Bitleitungskontaktöffnung 85 so ausgebildet, dass sie mit dem ersten Source-/Drainbereich 21 in Kontakt steht.
Danach kann eine weitere Siliziumoxidschicht abgeschieden werden, gefolgt von einem anisotropen Ätzschritt. Über diese Bearbeitungsschritte kann ein Abstandshalter bzw. Spacer 78 so ausgebildet werden, dass er sich neben den Leitungen 74 befindet. Zudem wird aufgrund dieses Ätzschritts die Oberfläche des ersten Source-/Drainbereichs 21 freigelegt. Ein Beispiel einer entstehenden Struktur ist in 22 gezeigt.
Danach können die weiteren Bearbeitungsschritte, die üblicherweise verwendet werden, ausgeführt werden. Beispielhaft können die Bitleitungen ausgebildet werden. Bewerkstelligt werden kann dies, indem zuerst eine geeignete Linerschicht wie etwa TiN gefolgt von einer geeigneten Metallschicht abgeschieden wird. Beispielsweise kann Wolfram als das leitende Material genommen werden, das die Bitleitungen bildet. Dennoch ist es für den Fachmann offensichtlich, dass jedes andere Material oder jede andere Materialkombination zum Ausbilden der Bitleitungen verwendet werden kann. Danach kann eine geeignete Dielektrikumsschicht 80 über dem leitenden Material ausgebildet werden. Beispielsweise kann eine Siliziumnitridschicht als die Deckschicht 80 genommen werden. Dann kann ein lithographischer Schritt ausgeführt werden, um die einzelnen Leitungen 79 zu strukturieren. Beispielsweise kann ein photolithographischer Prozeß, der eine Photomaske mit einem Linien/Spalt-Muster verwendet, eingesetzt werden. Eine Querschnittsansicht eines Beispiels einer entstehenden Struktur ist in 23 gezeigt.
Wie gezeigt ist, werden die Leitungen 79 so ausgebildet, dass sie mit einem ersten Source-/Drainbereich 21 in direktem Kontakt stehen. Eine Deckschicht 80 ist über der Leitung 79 ausgebildet. Dann kann, wie üblich ist, ein Bitleitungsabstandshalter bzw. Spacer ausgebildet werden. Beispielsweise kann eine Siliziumnitridschicht abgeschieden werden, gefolgt von einem anisotropen Ätzschritt. Infolgedessen können Siliziumnitridabstandshalter 81 so ausgebildet werden, dass sie sich neben den vertikalen Seitenwänden der Bitleitungen 79 befinden.
Eine Querschnittsansicht eines Beispiels einer entstehenden Struktur ist in 24 gezeigt. Wie zu sehen ist, sind die Bitleitungen 79 nun von dem Siliziumnitridmaterial 80, 81 eingekapselt. Danach können weitere Bearbeitungsschritte um Speicherkondensatoren bereitzustellen ausgeführt werden. Beispielweise können mehrere Dielektrikumsschichten ausgebildet werden, um das Zwischenschichtdielektrikum für die M0-Metallisierungsschicht bereitzustellen. Ein CMP-Schritt zu der Nitridgateschicht kann ausgeführt werden. Danach kann ein photolithographischer Schritt ausgeführt werden, um Öffnungen zum Definieren der Kondensatorkontakte auszubilden. Die Öffnungen können so ausgebildet sein, dass sie mit dem leitenden Schichtstapel 74 in Kontakt stehen. Dann können Kondensatorkontakte auf herkömmliche Weise ausgebildet werden.
Eine Querschnittsansicht eines Beispiels der entstehenden Struktur ist in 25A bzw. 25B gezeigt. Genauer gesagt entsprechen die in 25A und 25B gezeigten Querschnittsansichten den in 21B bzw. 21C gezeigten Ansichten, in denen die Speicherkondensatoren 82 weggelassen sind. Wie zu sehen ist, stehen die Kondensatorkontakte 53 in Kontakt mit dem leitenden Schichtstapel 74. Dementsprechend wird ein elektrischer Kontakt durch den leitenden Schichtstapel zwischen den Kondensatorkontakten 53 und dem zweiten Source-/Drainbereich 22 hergestellt. Benachbarte Kondensatorkontakte 53 sind durch das isolierende Material 83 voneinander isoliert. Danach werden die Speicherkondensatoren auf herkömmliche Weise ausgebildet.
Die obige Beschreibung ist ein Beispiel und wird nicht gezeigt, um den Schutzbereich und/oder den Gedanken der Erfindung, der durch die beigefügten Ansprüche definiert wird, zu beschränken.

Claims

Integrierte Schaltung (30), die eine Speicherzellenanordnung (32) enthält, wobei die integrierte Schaltung folgendes umfasst: in einer ersten Richtung (13) verlaufende Wortleitungen (55); in einer die erste Richtung schneidenden zweiten Richtung (14) verlaufende Bitleitungen (54); Speicherzellen (16) mit Speicherelementen (82); Bitleitungskontakte (51) in Signalverbindung mit einer Speicherzelle (16) und einer zugehörigen Bitleitung (54), wobei die Bitleitungskontakte (51) in einem Schachbrettmuster bezüglich der ersten Richtung (13) angeordnet sind, und die Speicherelemente (82) in einem regelmäßigen Gitter entlang der ersten beziehungsweise zweiten Richtung angeordnet sind.
Integrierte Schaltung nach Anspruch 1, wobei die Speicherzellen Transistoren (15) aufweisen, wobei der Transistor (15) einen ersten und einen zweiten Source-/Drainbereich (21, 22) enthält, wobei Abschnitte (56) einer Umverdrahtungsschicht so angeordnet sind, dass sie eines der Speicherelemente (82) mit einem entsprechenden ersten Source-/Drainbereich (21) verbinden.
Integrierte Schaltung nach Anspruch 2, weiterhin umfassend einen Kondensatorkontakt, der zwischen dem Speicherelement (82) und dem Abschnitt (56) der Umverdrahtungsschicht angeordnet ist.
Integrierte Schaltung nach Anspruch 2, wobei die Abschnitte (56) der Umverdrahtungsschicht Segmente aus parallelen Leitungen sind.
Integrierte Schaltung nach Anspruch 2, wobei die Abschnitte (56) der Umverdrahtungsschicht Segmente aus parallelen Leitungen sind, die in einer die erste und zweite Richtung schneidenden Richtung verlaufen.
Integrierte Schaltung nach Anspruch 2, wobei die Bitleitungen (54) in einer über der Umverdrahtungsschicht liegenden Ebene angeordnet sind.
Integrierte Schaltung nach Anspruch 1, wobei die Bitleitungen (54) in einer über den Bitleitungskontakten (51) liegenden Ebene angeordnet sind.
Integrierte Schaltung nach Anspruch 7, wobei die Bitleitungen (54) und die Bitleitungskontakte (51) aus dem gleichen Material hergestellt sind.
Integrierte Schaltung, die eine Speicherzellenanordnung enthält, wobei die integrierte Schaltung folgendes umfasst: In einer zweiten Richtung (14) verlaufende Bitleitungen (54); Speicherzellen (16) mit Transistoren (15), wobei jeder der Transistoren (15) einen Kanal (23) mit einer entlang einer zweiten Richtung (14) verlaufenden Richtungskomponente, enthält; Kondensatorkontakte (53) in Signalverbindung mit dem Transistor (15) und einem zugehörigen Speicherelement (82), wobei die Kondensatorkontakte (53) in einem regelmäßigen Gitter entlang der zweiten Richtung angeordnet sind.
Integrierte Schaltung nach Anspruch 9, wobei jeder der Transistoren (15) folgendes umfasst: einen ersten und einen zweiten Source-/Drainbereich (21, 22); eine erste Gateelektrode (55a), die zu einem Substratbereich zwischen dem ersten und zweiten Source- /Drainbereich benachbart angeordnet ist; und eine zweite Gateelektrode (55b), die mit der ersten Gateelektrode in Kontakt steht, wobei die erste und die zweite Gateelektrode auf gegenüberliegenden Seiten bezüglich des ersten Source-/Drainbereichs angeordnet sind.
Integrierte Schaltung nach Anspruch 9, wobei jeder der Transistoren (15) folgendes umfasst: einen ersten und einen zweiten Source-/Drainbereich (21, 22); und eine Gateelektrode, die benachbart zu dem Kanal angeordnet ist, wobei in einer Querschnittsansicht entlang der zweiten Richtung die Gateelektrode den beiden gegenüberliegenden Seiten des Kanals benachbart ist.
Integrierte Schaltung nach Anspruch 9, wobei ein erster Transistor (17) neben einem zweiten Transistor (18) angeordnet ist, wobei jeder der Transistoren folgendes umfasst: einen ersten und einen zweiten Source-/Drainbereich (21, 22); eine erste Gateelektrode (55a), die zwischen dem ersten und dem zweiten Source-/Drainbereich angeordnet ist; und eine zweite Gateelektrode (55b), die zwischen dem ersten Source-/Drainbereich des ersten Transistors und dem zweiten Source-/Drainbereich des zweiten Transistors angeordnet ist, wobei die erste und die zweite Gateelektrode (55b) miteinander in Kontakt stehen.
Integrierte Schaltung, die eine Speicherzellenanordnung enthält, wobei die integrierte Schaltung folgendes umfasst: Wortleitungen (55); und Knotenkontakte (52), die mit Speicherelementen (82) verbunden sind, wobei benachbarte Wortleitungen voneinander isoliert sind und die Wortleitungen (55) geschlitzte Abschnitte enthalten, in denen die Wortleitungen einen ersten und einen zweiten Abschnitt umfassen, wobei der erste und der zweite Abschnitt jeweils auf gegenüberliegenden Seiten eines zugehörigen Knotenkontakts (52) angeordnet sind.
Integrierte Schaltung nach Anspruch 13, wobei die Wortleitungen (55) in einer ersten Richtung (13) verlaufen und die integrierte Schaltung weiterhin folgendes umfasst: in einer zweiten Richtung (14) verlaufende Bitleitungen (54), wobei die Speicherzellenanordnung Transistoren (15) umfasst, die in in der zweiten Richtung (14) verlaufenden aktiven Bereichen angeordnet sind.
Integrierte Schaltung nach Anspruch 13, wobei die Knotenkontakte (52) in einem regelmäßigen Gitter angeordnet sind.
Integrierte Schaltung die eine Speicherzellenanordnung enthält, wobei die integrierte Schaltung folgendes umfasst: Wortleitungen (55); und Knotenkontakte (54), die mit Speicherelementen verbunden sind, wobei benachbarte Wortleitungen voneinander isoliert sind und zwei benachbarte Wortleitungen (55) so konfiguriert sind, dass sie auf dem gleichen Potential gehalten werden, wobei die beiden benachbarten Wortleitungen (55) jeweils auf gegenüberliegenden Seiten eines entsprechenden Knotenkontakts (52) angeordnet sind.
Integrierte Schaltung nach Anspruch 16, wobei die Wortleitungen (55) in einer ersten Richtung (13) verlaufen, wobei die integrierte Schaltung weiterhin in einer zweiten Richtung (14) verlaufende Bitleitungen (54) umfasst und die Speicherzellenanordnung Transistoren (15) umfasst, die in in der zweiten Richtung (14) verlaufenden aktiven Bereichen (11) angeordnet sind.
Integrierte Schaltung nach Anspruch 16, wobei die Knotenkontakte (52) in einem regelmäßigen Gitter angeordnet sind.
Integrierte Schaltung, die ein Speicherbauelement enthält, umfassend: eine Speicherzellenanordnung (32) und einen Unterstützungsschaltungsbereich (33), wobei der Unterstützungsschaltungsbereich (33) Transistoren mit einer Gateelektrode (43) enthält, wobei der Anordnungsbereich eine Umverdrahtungsschicht zum Verbinden von Transistoren mit Speicherelementen enthält und wobei mindestens ein Abschnitt (56) der Umverdrahtungsschicht und mindestens ein Abschnitt der Gateelektroden aus der gleichen Schicht hergestellt sind.
Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Ausbilden von Speicherzellen (16); Ausbilden von Bitleitungskontakten (51), die in einem Schachbrettmuster bezüglich einer ersten Richtung (13) angeordnet sind; und Ausbilden von Segmenten von Leitungen einer Umverdrahtungsschicht (56), die in einer Richtung verlaufen, die bezüglich der ersten Richtung geneigt ist.
Verfahren nach Anspruch 20, weiterhin umfassend das Definieren von Gateelektroden (43) in einem Unterstützungsschaltungsbereich, wobei die Gateelektroden (43) in dem Unterstützungsschaltungsbereich aus der Umverdrahtungsschicht hergestellt werden.