DE4430804A1 - Halbleiterspeichereinrichtung - Google Patents
HalbleiterspeichereinrichtungInfo
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
Die vorliegende Erfindung bezieht sich auf eine
Halbleiterspeichereinrichtung und insbesondere auf ein DRAM
(Dynamischer Speicher mit wahlfreiem Zugriff) mit einem Kon
densator vom Stapeltyp.
Ein DRAM ist eine bestimmte Halbleiterspeichereinrichtung,
welche wahlfreie Eingabe/Ausgabe von gespeicherter Informa
tion erlaubt. In jüngster Zeit wurde die Halbleitertechnolo
gie und insbesondere die Microprocessing-Technologie wei
terentwickelt, und als Ergebnis davon wurde der Integrations
grad und die Speicherkapazität des DRAM beträchtlich erhöht.
In dem Maße, in dem der Integrationsgrad eines DRAMs erhöht
worden ist, ist die Fläche eines Kondensators zur Informati
onsspeicherung (Ladungen) verringert worden, was ein fehler
haftes Lesen des
gespeicherten Speicherinhalts zur Folge hat oder in "Soft
Errors" aufgrund der Zerstörung des gespeicherten Inhalts,
hervorgerufen z. B. durch Alpha-Strahlen, resultiert.
Als ein Verfahren zur Lösung eines solchen Problems und zur
Realisierung eines höheren Integrationsgrades und einer grö
ßeren Speicherkapazität wurde eine Speicherzelle mit einem
sogenannten Kondensator vom Stapeltyp vorgeschlagen, in wel
cher ein Kondensator auf einer Speicherzellenfläche gebildet
ist und eine untere Elektrode des Kondensators elektrisch mit
einer Elektrode eines Schalttransistors, der auf dem Halblei
tersubstrat gebildet ist, verbunden ist, um die von dem Kon
densator eingenommene Fläche beträchtlich zu erhöhen.
Die Fig. 9 bis 11 zeigen Speicherzellen eines DRAMs mit
herkömmlichen typischen Kondensatoren vom Stapeltyp. Unter
Bezugnahme auf diese Figuren weist eine Speicherzelle einen
Transfergatetransistorabschnitt und einen Stapelkondensato
rabschnitt auf. Der Transfergatetransistorabschnitt weist ein
Paar von Source/Drain-Gebieten 6, die auf der Oberfläche
eines Siliziumsubstrats 1 gebildet sind, und eine als Trans
fergate dienende Wortleitung 4, die auf der Oberfläche des
Siliziumsubstrats 1 mit einem dazwischen befindlichen Iso
lierfilm gebildet ist, auf. Der Stapelkondensatorabschnitt
weist einen Speicherknoten (untere Elektrode) 11 auf, der
sich von oberhalb der Wortleitung 4 bis zu oberhalb eines
Feldisolierfilms 2 erstreckt, wobei ein Abschnitt des Spei
cherknotens mit einer Seite der Source/Drain-Gebiete 6 ver
bunden ist, eine dielektrische Schicht 12, die auf der Ober
fläche des Speicherknotens 11 gebildet ist, und eine Zell
platte (obere Elektrode), die auf der Oberfläche der dielek
trischen Schicht 12 gebildet ist. Ferner ist eine Bitleitung
15 über dem Kondensator mit einem dazwischen befindlichen
Zwischenschichtisolierfilm 20 gebildet. Die Bitleitung 15 ist
mit dem anderen der Source/Drain-Gebiete 6 des Transfergate
transistors über einen Bitleitungskontakt 16 verbunden. Das
Merkmal des Stapeltransistors besteht darin, daß, da sich der
Hauptabschnitt des Kondensators über die Gateelektrode und
den Feldisolierfilm erstreckt, die gegenüberliegende Fläche
zwischen den Kondensatorelektroden vergrößert wird, so daß
eine gewünschte Kondensatorkapazität gewährleistet ist.
Neuerdings wurde ein solcher Stapeltransistor vorgeschlagen,
bei dem die sich gegenüberliegenden Flächen der oberen und
unteren Elektroden des Kondensators durch Verlängern des
Hauptabschnitts des Kondensators weiter zu einem Abschnitt
oberhalb des Bitleitungskontakts weiter vergrößert wurden,
wobei die untere Elektrode des Kondensators oberhalb der Bit
leitung positioniert ist, als Folge davon, daß das Element
mehr und mehr in Übereinstimmung mit dem höheren Integrati
onsgrad miniaturisiert wurde (siehe z. B. 1990 Symposium on
VLSI Technology, Seite 13, oder Japanische Patentoffenle
gungsschrift Nr. 5-29579).
Die Fig. 12 und 14 sind typische Draufsichten von
Speicherzellen, in welchen solche Kondensatorabschnitte ober
halb der Bitleitungen gebildet sind, und Fig. 13 ist ein
Querschnitt, der entlang der Linie XIII-XIII von Fig. 12 ge
nommen ist. Zwei gemeinsame Merkmale dieser Beispiele sind
wie folgt gegeben.
- (1) Ein Speicherknotenkontakt 17, der einen unteren Elektrodenkontakt des Kondensators darstellt, ist in jedem Raum, der von den Wortleitungen 4 und den Bitleitungen 15 um geben wird, gebildet.
- (2) Ein aktives Gebiet 2a ist diagonal bezüglich der Wortlei tungen 4 angeordnet, so daß der Speicherknotenkontakt 17 von
- (1) oben und ein Bitleitungskontakt 16 als Source/Drain-Ge biete dienen.
Der Abstand der Wortleitungen und der Abstand der Bitleitun
gen sind näherungsweise gleich groß entworfen, um Speicher
zellen mit höchster Dichte anzuordnen.
Wenn der Integrationsgrad und die Speicherkapazität des DRAMs
durch Verwendung der Speicherzellen mit dem Kondensatorab
taktloches für den Speicherknotenkontakt muß der Öffnungs
durchmesser des Kontaktloches am oberen Abschnitt größer sein
als am unteren bzw. Bodenabschnitt, um einen gewünschten Kon
taktwiderstand am Bodenabschnitt des Kontaktloches bereit
zustellen. Aus diesem Grund wird der Ausrichtungsspielraum
beim Schritt des Bildens eines Speicherknotens im Anschluß an
die Bildung des Speicherknotenkontaktes sehr groß gemacht.
Wenn es vorkommt, daß der Speicherknotenkontakt abseits von
dem Speicherknotengebiet aufgrund von Ungenauigkeit in der
Ausrichtung des Speicherknotenmusters ist, kann das Innere
des Speicherknotenkontakts ebenso geätzt werden, wenn der
Speicherknoten durch Ätzen gemustert wird, was im Ergebnis zu
einem erhöhten Kontaktwiderstand führt. Wenn weiterhin das
Substrat selbst durch ungewünschtes Ätzen verkratzt wird,
kann ein schneller Anstieg des Anschluß- bzw. Übergangs
kriechstroms stattfinden, was die Zuverlässigkeit verringert.
- (3) Kurzschluß zwischen Speicherknotenkontakt und Bitleitung.
Wenn ein Speicherknotenkontakt weit konisch geöffnet wird,
wie in (2) oben erwähnt ist, dann bestünde die große Möglich
keit eines Kurzschlusses zwischen der Bitleitung, die ober
halb der Wortleitung gebildet ist, und dem Speicherknotenkon
takt, was eine geringere Produktionsausbeute zur Folge hat.
Fig. 15 zeigt ein Beispiel einer herkömmlichen DRAM-Speicher
zelle, die zur Lösung der oben beschriebenen Probleme des
Standes der Technik vorgeschlagen wurde. Das planare Layout
der herkömmlichen Speicherzelle ist in 1993 Symposium on VLSI
Circuits, Seiten 91-92, dargestellt.
In dein in Fig. 15 gezeigten Beispiel des Standes der Technik
genügen der Abstand der Wortleitungen 4 und der Abstand der
Bitleitungen 15 dem Verhältnis von 2 : 3 und in jedem der
rechteckigen Gebiete, die von den Wortleitungen 4 und den
Bitleitungen 15 umgeben werden, ist ein Speicherknotenkontakt
17 positioniert. In diesem planaren Layout ist die Entfernung
zwischen Mittelpunkten von in lateraler Richtung angrenzenden
Speicherknotenkontakten 17 (D in Fig. 15) größer als der Ab
schnitt, der oberhalb der Bitleitung, wie im oben beschriebe
nen Stand der Technik gebildet worden ist, erhöht werden sol
len, entstehen jedoch die folgenden Probleme.
In dem Maße, wie die Elemente in Übereinstimmung mit dem hö
heren Integrationsgrad miniaturisiert werden, wird der Raum
zwischen aneinandergrenzenden aktiven Gebieten schmaler und
schmaler und als Ergebnis hat der Feldoxidfilm eine geringere
Isolationsfähigkeit. Insbesondere zwischen angrenzenden akti
ven Bereichen, wo die Speicherknotenkontakte mit dem gering
sten Abstand angeordnet sind, welcher näherungsweise derselbe
wie der der Wortleitungen ist, wird die Isolation schlechter,
verglichen mit der in Aktivbereichen, in denen sich kein
Speicherknotenkontakt befindet. Dies wird durch die Diffusion
von in dem Speicherknoten enthaltenen Verunreinigungen in ak
tive Bereiche durch einen Speicherknotenkontakt und durch un
erwünschte Späne bzw. Abkratzungen von Endabschnitten des
Feldoxidfilms, wenn das Kontaktloch für den
Speicherknotenkontakt durch Ätzen bereitgestellt wird, auf
grund von Ungenauigkeit in der Ausrichtung, bewirkt.
In einer solchen Speicherzelle, in der der Kondensatorab
schnitt oberhalb der Bitleitung vorgesehen ist, wird die
Tiefe von dem Speicherknoten zum aktiven Gebiet
(Source/Drain-Gebiet) größer als in einer Struktur, in der
der Kondensatorabschnitt unterhalb vorgesehen ist, da die
Bitleitung und der Zwischenschichtisolierfilm oberhalb der
Bitleitung genauso wie die Wortleitung und der Zwi
schenschichtisolierfilm oberhalb der Wortleitung auf der un
teren Seite des Speicherknotens gestapelt sind. Wenn daher
ein Kontaktloch zum Bereitstellen des Speicherknotenkontaktes
geöffnet werden soll, muß das Ätzen für eine längere Zeit
dauer ausgeführt werden. Zum Zeitpunkt des Ätzens des Kon
stand 2F der Wortleitungen 4. Die minimale Entfernung zwi
schen Mittelpunkten von Speicherknotenkontakten 17, die in
Längsrichtung aneinandergrenzen und die Entfernung zwischen
Mittelpunkten eines Bitleitungskontaktes 16 und des nächst
gelegensten Speicherknotenkontaktes 17 sind beide näherungs
weise gleich dem Abstand 2F der Wortleitungen 4. Daher ist
selbst in dem planaren Layout des in Fig. 15 gezeigten Bei
spiels des Standes der Technik die Entfernung zwischen Mit
telpunkten von Kontakten nicht ausreichend, wodurch eine aus
reichende Isolation zwischen angrenzenden aktiven Bereichen
11 nicht bereitgestellt wird.
Hier wird der Buchstabe F, der zur Darstellung der Entfernung
zwischen Mittelpunkten von Kontakten und dem Abstand von
Wortleitungen 4 oder Bitleitungen 15 verwendet wird, im all
gemeinen als "Charakteristische Merkmalsgröße" bezeichnet,
welche die mindestverarbeitbare Größe in der Entwurfsvor
schrift plus dem Ausrichtungsspielraum ist.
Aufgabe der Erfindung ist es eine Halbleiterspeichereinrich
tung mit einem DRAM bereitzustellen, welche eine erhöhte Iso
lation zwischen Speicherzellen und einen erweiterten Ausrich
tungsspielraum von Speicherknoten und Speicherknotenkontakt
erlaubt und bei der die Verhinderung eines Kurzschlusses zwi
schen der Bitleitung und dem Speicherknotenkontakt ermöglicht
wird, so daß die Ausbeute und Zuverlässigkeit verbessert wer
den, ohne daß die Fläche pro Speicherzelle zunimmt.
Die oben beschriebene Aufgabe der vorliegenden Erfindung wird
durch die Halbleiterspeichereinrichtung in Übereinstimmung
mit einem ersten Aspekt der vorliegenden Erfindung gelöst,
welche eine Struktur mit folgendem aufweist: Einer Mehrzahl
von Wortleitungen, die näherungsweise parallel zueinander an
geordnet sind; einer Mehrzahl von Bitleitungen, die nähe
rungsweise orthogonal zu den Wortleitungen und näherungsweise
parallel zueinander angeordnet sind; und einer Mehrzahl von
Speicherzellen, von denen jede einen Transistor und einen
Kondensator aufweist, wobei eine untere Elektrode des Konden
sators in jeder Speicherzelle oberhalb bzw. über der Bitlei
tung angeordnet ist. In der Halbleiterspeichereinrichtung ist
der Abstand der Bitleitungen größer als der Abstand der Wort
leitungen, in jeder der rechteckigen Flächen, die von den
Wortleitungen und den Bitleitungen umgeben ist, ist ein Bit
leitungskontakt positioniert und die Entfernung zwischen Mit
telpunkten von unteren Elektrodenkontakten von unteren Elek
troden nebeneinanderliegender Kondensatoren und die Entfer
nung zwischen Mittelpunkten eines jeden Bitleitungskontaktes
und dem unteren Elektrodenkontakt angrenzend an den Bit
leitungskontakt sind beide größer ausgeführt als der Abstand
der Wortleitungen.
In der Struktur der Halbleiterspeichereinrichtung ist, da die
Entfernung zwischen Mittelpunkten von wechselweise angrenzen
den unteren Elektrodenkontakten und die Entfernung zwischen
Mittelpunkten eines Bitleitungskontaktes und eines angrenzen
den unteren Elektrodenkontaktes beide so eingestellt sind,
daß sie größer als der Wortleitungsabstand sind, ein großer
Zwischenraum zwischen angrenzenden bzw. nebeneinanderliegen
den Kontakten gewährleistet, wodurch die Erzeugung von Leck
strömen zwischen Kontakten verhindert wird und die Isolation
zwischen Speicherzellen verbessert wird.
In einer bevorzugten Ausführungsform der
Halbleiterspeichereinrichtung ist ein unterer Elektrodenkon
takt so angeordnet, daß er an jeder Spitze eines regelmäßigen
Sechsecks liegt, wobei jeder Bitleitungskontakt den Mittel
punkt bildet. Durch solch eine Anordnung können die jeweili
gen Kontakte näherungsweise gleichmäßig in einer Ebene ver
teilt werden und die minimale Entfernung zwischen Mittelpunk
ten von angrenzenden Kontakten kann maximiert werden, was in
einer verbesserten Isolation zwischen angrenzenden Speicher
zellen resultiert.
In einer weiteren bevorzugten Ausführungsform der
Halbleiterspeichereinrichtung weist die untere Elektrode des
Kondensators eine rechteckige planare Form auf mit einer Pe
ripherie entlang einer rechteckigen Fläche, die durch die
Bitleitungen und die Wortleitungen umgeben wird, sowie lange
Seiten entlang der Richtung der Erstreckung der Wortleitungen
und eine kürzere Seite entlang der Richtung der Erstreckung
der Bitleitungen. Da die untere Elektrode des Kondensators
solch eine planare Form aufweist, kann die gegenüberliegende
Fläche zwischen den oberen und unteren Elektroden des Konden
sators mit Sicherheit genau so groß wie in der herkömmlichen
Speicherzelle sein.
In einer weiteren bevorzugten Ausführungsform der
Halbleiterspeichereinrichtung ist der untere Elektrodenkon
takt des Kondensators auf einer Seite einer kurzen Seite der
rechteckigen Fläche, die von den Bitleitungen und den Wort
leitungen umschlossen wird, angeordnet und die planare Form
der unteren Elektrode des Kondensators ist so ausgebildet,
daß die Breite derselben in einer Hälfte in der Nähe des un
teren Elektrodenkontaktes breiter als in der verbleibenden
Hälfte ist, und angrenzende untere Elektroden mit ihren Rich
tungen abwechselnd umgekehrt angebracht sind.
In dieser Struktur hat die untere Elektrode des Kondensators
eine planare Form, die so ausgebildet ist, daß die Breite ei
ner Hälfte, welche näher bei dem unteren Elektrodenkontakt
ist, breiter als die verbleibende Hälfte ist, wobei der
Abbildungsgenauigkeitsspielraum bzw. Überdeckungsspielraum
des unteren Elektrodenkontaktes und der unteren Elektrode
vergrößert werden kann, verglichen mit der herkömmlichen
Struktur. Da gegenseitig angrenzende untere Elektroden mit
den Richtungen abwechselnd umgekehrt angeordnet sind, d. h.,
obere und untere Seiten der planaren Form abwechselnd umge
kehrt sind, kann eine große gegenüberliegende Fläche zwischen
den oberen und unteren Elektroden des Kondensators gewährlei
stet werden.
Durch diese Anordnung sind die jeweiligen Kontakte näherungs
weise gleichmäßig in der Ebene verteilt, und die minimale
Entfernung zwischen Mittelpunkten von angrenzenden Kontakten
kann maximiert werden, was in einer verbesserten Isolation
zwischen angrenzenden Speicherzellen resultiert.
Ferner, wenn die planare Form der unteren Elektrode des
Kondensators näherungsweise kreisförmig gemacht wird, kann
sie leicht gebildet werden und der Abbildungsgenauig
keitspielraum zwischen dem unteren Elektrodenkontakt und der
unteren Elektrode kann leichter gewährleistet werden.
Wenn ferner die untere Elektrode des Kondensators so angepaßt
ist, daß sie z. B. zylindrische Seitenwände aufweist, kann
eine größere gegenüberliegende Fläche zwischen den unteren
und oberen Elektroden des Kondensators ohne Änderung der pla
naren Fläche pro Einheitsspeicherzelle gewährleistet werden.
In der Halbleiterspeichereinrichtung entsprechend einem zwei
ten Aspekt der vorliegenden Erfindung hat die untere Elek
trode zusätzlich zu der Struktur der Halbleiterspeicherein
richtung in Übereinstimmung mit dem ersten Aspekt, der oben
beschrieben wurde, eine rechteckige planare Form mit einer
Pheripherie entlang einer vergrößerten Fläche, die durch die
Bitleitungen und die Wortleitungen umschlossen wird, und Sei
ten, die länger entlang der Richtung der Erstreckung der
Wortleitungen sind und kürzer in der Richtung der Erstreckung
der Bitleitungen sind und die untere Elektrode des Kondensa
tors weist weiter an ihrer Perihpherie eine Seitenwand auf,
die sich zylindrisch aufwärts erstreckt.
In Übereinstimmung mit dieser Struktur kann eine ähnliche
Funktion und Wirkung wie in der Halbleiterspeichereinrichtung
in Übereinstimmung mit dem ersten Aspekt erhalten werden und
zusätzlich kann die gegenüberliegende Fläche zwischen den un
teren und oberen Elektroden des Kondensators genau so groß
wie in der konventionellen Speicherzelle gemacht werden und
die gegenüberliegende Fläche zwischen den oberen und unteren
Elektroden des Kondensators kann immer so groß beibehalten
werden, ohne die planare Fläche pro Einheitsspeicherzelle zu
ändern.
Die Halbleiterspeichereinrichtung in Übereinstimmung mit
einem dritten Aspekt der Erfindung weist zusätzlich zu der
Grundstruktur, ähnlich der der Halbleiterspeichereinrichtung
in Übereinstimmung mit dem ersten Aspekt die folgenden Merk
male auf. Der untere Elektrodenkontakt des Kondensators ist
in der Nähe einer kürzeren Seite in der rechteckigen Fläche,
die durch die Bitleitungen und Wortleitungen umschlossen
wird, angeordnet, die planare Form der unteren Elektrode des
Kondensators ist so ausgebildet, daß die Breite derselben
breiter ist in einer Hälfte, welche näher zu dem unteren
Elektrodenkontakt ist, als in der verbleibenden Hälfte und
angrenzenden untere Elektroden sind mit ihren Richtungen
abwechselnd umgekehrt angeordnet. Ferner ist in der Periphe
rie der unteren Elektrode des Kondensators eine Seitenwand,
die sich zylindrisch nach oben erstreckt, vorgesehen.
Entsprechend dieser Struktur können sowohl der
Abbildungsgenauigkeitsspielraum des unteren Elektrodenkon
takts und der unteren Elektrode des Kondensators als auch die
gegenüberliegende Fläche zwischen oberer und unterer Elek
trode des Kondensators vergrößert werden, verglichen mit der
Struktur nach dem Stand der Technik, und die gegenüberlie
gende Fläche zwischen der unteren und der oberen Elektrode
des Kondensators kann vergrößert werden, ohne die planare
Fläche pro Einheitsspeicherzelle zu ändern.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsbeispielen anhand
der Figuren.
Von den Figuren zeigen:
Fig. 1A Eine planare Anordnung einer
Halbleiterspeichereinrichtung in Übereinstim
mung mit einer ersten Ausführungsform der vor
liegenden Erfindung und
Fig. 1B: Einen Teil
von Fig. 1A, welcher die Entfernung zwischen
Mittelpunkten von Kontakten veranschaulicht;
Fig. 2 Einen Querschnitt entlang der Linie II-II von
Fig. 1A;
Fig. 3 Einen Querschnitt entlang der Linie III-III
von Fig. 1A;
Fig. 4 Eine planare Anordnung einer
Halbleiterspeichereinrichtung in Übereinstim
mung mit einer zweiten Ausführungsform der
vorliegenden Erfindung;
Fig. 5 Eine planare Anordnung einer
Halbleiterspeichereinrichtung in Übereinstim
mung mit einer dritten Ausführungsform der
vorliegenden Erfindung;
Fig. 6 Eine planare Anordnung einer
Halbleiterspeichereinrichtung in Übereinstim
mung mit einer vierten Ausführungsform der
vorliegenden Erfindung;
Fig. 7A, 7B, 7C und 7D Perspektivische Ansichten, die vier
verschiedene Beispiele von Speicherknotensei
tenwänden in einer Halbleiterspeichereinrich
tung in Übereinstimmung mit einer fünften Aus
führungsform der vorliegenden Erfindung zei
gen;
Fig. 8A, 8B, 8C und 8D Perspektivische Ansichten, die vier
verschiedene Beispiele von Speicherknotensei
tenwänden in einer Halbleiterspeichereinrich
tung in Übereinstimmung mit einer sechsten
Ausführungsform der vorliegenden Erfindung
zeigen;
Fig. 9 Eine planare Anordnung eines DRAMs mit einer
herkömmlichen allgemeinen Stapelspeicherzelle;
Fig. 10 Einen Querschnitt entlang der Linie X-X von
Fig. 9;
Fig. 11 Einen Querschnitt entlang der Linie XI-XI von
Fig. 9;
Fig. 12 Eine planare Anordnung eines herkömmlichen
DRAMs mit Stapelspeicherzellen, in denen die
Bitleitung unterhalb des Speicherknotens vor
gesehen ist;
Fig. 13 Einen Querschnitt entlang der Linie XIII-XIII
von Fig. 12;
Fig. 14 Eine planare Anordnung, die ein anderes Bei
spiel eines herkömmlichen DRAMs mit Speicher
zellen zeigt, in denen die Bitleitung unter
halb des Speicherknotens vorgesehen ist;
Fig. 15 Eine planare Anordnung, die ein herkömmliches
DRAM zeigt, in dem das Verhältnis zwischen dem
Abstand der Wortleitungen und dem Abstand der
Bitleitung 2 : 3 beträgt und ein Speicherknoten
kontakt in jeder der rechteckigen Fläche, die
durch die Wortleitungen und die Bitleitungen
umschlossen werden, gelegen ist.
Nun wird eine erste Ausführungsform der vorliegenden Erfin
dung unter Bezugnahme auf die Fig. 1A, 1B bis 3 beschrie
ben. In der Halbleiterspeichereinrichtung der vorliegenden
Erfindung sind unter Bezugnahme auf Fig. 1A, 1B bis 3 eine
Mehrzahl von Wortleitungen 4, welche Transfergates darstel
len, in der Längsrichtung, parallel zueinander mit dem Ab
stand von 2F angeordnet. Der Buchstabe F stellt die oben er
wähnte charakteristische Merkmalsgröße dar. Oberhalb der
Wortleitungen 4 sind eine Mehrzahl von Bitleitungen 15 annä
hernd orthogonal zu den Wortleitungen 4 und annähernd paral
lel zueinander mit dem Abstand von 4F angeordnet. Ein aktives
Gebiet 2a, das durch einen Feldisolationsfilm 2 umschlossen
ist, ist entlang einer Richtung diagonal bezüglich der Wort
leitungen 4 und der Bitleitungen 15, wie durch die zwei-ge
strichelte Linie in Fig. 1A gezeigt ist, gebildet.
In dieser Ausführungsform weist, wie in Fig. 1A gezeigt ist,
die planare Form der Fläche, die durch die Wortleitungen 4
und die Bitleitungen 15 umschlossen ist, die planare Form
eines gedehnten bzw. verlängerten Rechtecks auf, und der
Spielraum in der Anordnung des Speicherknotenkontaktes 17
wird größer in der Längsrichtung der rechteckigen Fläche,
verglichen mit der in Fig. 12 oder 14 gezeigten herkömmlichen
Speichereinrichtung, in der die entsprechende Fläche eine
quadratische Gestalt hat. Die Speicherknotenkontakte 17 der
vorliegenden Ausführungsform sind dergestalt angeordnet, daß
sie an den jeweiligen Ecken eines regelmäßigen Sechsecks lie
gen, wobei ein Bitleitungskontakt 16 als Mittelpunkt dient
und wobei der Spielraum benutzt wird. Der Abstand zwischen
angrenzenden Bitleitungskontakten der oben beschriebenen Bit
leitung 15 ist in dem in Fig. 12 oder 14 gezeigten Stand der
Technik 8F. Im Gegensatz dazu ist in der vorliegenden Ausfüh
rungsform dieser Abstand auf die Hälfte reduziert, d. h. 4F.
Da eine dergestaltige Struktur verwendet wird, ist in der
Halbleiterspeichereinrichtung der vorliegenden Ausführungs
form die Fläche pro Einheitsspeicherzelle 4F×2F=8F², was die
selbe Fläche wie bei dem in Fig. 12 oder 14 gezeigten Stand
der Technik ist.
Der Speicherknoten 11 ist in jeder rechteckigen Fläche, die
von den Wortleitungen 4 und den Bitleitungen 15 umschlossen
wird, auf jedem Speicherknotenkontakt 17 angeordnet und weist
rechteckige planare Gestalt auf, die ungefähr dieselbe wie
die der rechteckigen Fläche ist.
In der Halbleiterspeichereinrichtung der vorliegenden Erfin
dung kann der Abstand zwischen angrenzenden Speicherknoten
kontakten 17 größer als 2F gemacht werden, während der Ab
stand zwischen angrenzenden Speicherknotenkontakten 17 in der
in Fig. 12 oder 14 gezeigten herkömmlichen Halbleiterspei
chereinrichtung 2F ist. Folglich kann die effektive Isolati
onslänge zwischen Speicherzellen, die durch den Abstand zwi
schen den Speicherknotenkontakten 17 bestimmt ist, genauso
lang wie die des in Fig. 15 gezeigten Standes der Technik ge
macht werden, wobei eine verbesserte Isolation zwischen
Speicherzellen bereitgestellt wird. Ferner ist bei der vor
liegenden Ausführungsform der kleinste Abstand zwischen dem
Mittelpunkt der Bitleitung 15 und dem Mittelpunkt des
Speicherknotenkontaktes 17 1.5F und der Abstand zwischen Mit
telpunkten von longitudinal angrenzenden Speicherknotenkon
takten 17 ist 3.0F, wie in Fig. 1B gezeigt ist. Der Minimal
wert des Abstands zwischen Mittelpunkten des Bitleitungskon
taktes 16 und des Speicherknotenkontaktes 17 ist 2.5F, was
größer ist als der Abstand 2F der Wortleitungen 4. Daher kann
entsprechend der vorliegenden Erfindung nicht nur der Abstand
zwischen Mittelpunkten von seitlich angrenzenden Speicherkno
tenkontakt 17 sondern auch der Minimalwert des Abstandes zwi
schen Mittelpunkten aller Kontakte mit Sicherheit größer ge
macht werden, als der Abstand der Wortleitungen 4, wobei die
Erzeugung von Leckströmen zwischen den Kontakten verhindert
wird und die Isolation zwischen angrenzenden Speicherzellen
verbessert wird.
Nun wird eine zweite Ausführungsform der vorliegenden Erfin
dung unter Bezugnahme auf Fig. 4 beschrieben. Bei dieser
Ausführungsform sind die Abstände der Wortleitungen 4 und der
Bitleitungen 15, die Anordnung der Bitleitungskontakte 16 und
der Speicherknotenkontakte 17 und die Anordnung der aktiven
Gebiete 2a ähnlich zu jenen der oben beschriebenen ersten
Ausführungsform. Die vorliegende Ausführungsform unterschei
det sich von der ersten Ausführungsform darin, daß die pla
nare Form des Speicherknotens 11 in einer Hälfte auf der obe
ren Seite des Speicherknotenkontaktes 17 breiter ist als in
der verbleibenden Hälfte. Die planaren Formen der Speicher
knoten 11, die in Längs- und Querrichtungen aneinan
dergrenzen, sind zueinander umgekehrt und die planare Fläche
eines jeden Speicherknotens 11 bleibt ungefähr dieselbe als
die der ersten Ausführungsform.
Da der Speicherknoten 11 der vorliegenden Ausführungsform
solch eine Gestalt hat, wird die Differenz in der planaren
Fläche zwischen dem Speicherknotenkontakt 17 und dem Spei
cherknoten 11 darüber größer. Daher kann, entsprechend der
vorliegenden Ausführungsform, der Abbildungsgenauigkeits
spielraum des Speicherknotens 11 und des Speicherknotenkon
taktes 17 vergrößert werden, verglichen mit der ersten Aus
führungsform, ohne die planare Fläche des Speicherknotens 11
zu ändern, das bedeutet, ohne die Kondensatorkapazität zu än
dern und daher kann eine Ungenauigkeit in der Ausrichtung des
Speicherknotenkontaktes 17 und des Speicherknotens 11 während
der Herstellungsschritte unterdrückt werden.
Nun wird eine dritte Ausführungsform der vorliegenden Erfin
dung unter Bezugnahme auf Fig. 5 beschrieben. In dieser Aus
führungsform sind die Abstände der Wortleitungen 4 und der
Bitleitungen 15, die Anordnungen der Bitleitungskontakte 16
und der Speicherknotenkontakte 17 und die Anordnungen der ak
tiven Bereiche 2a dieselben als die in den ersten und zweiten
obengenannten Ausführungsformen. Diese Ausführungsform unter
scheidet sich von den ersten und zweiten Ausführungsformen
darin, daß die planare Gestalt des Speicherknotens 11 nähe
rungsweise ein regelmäßiges Dreieck ist. Die planaren Formen
von longitudinal und lateral angrenzenden Speicherknoten 11
sind regelmäßige Dreiecke, bei denen die Spitze und die
Grundlinie abwechselnd umgekehrt sind, und jeder
Speicherknotenkontakt 17 ist ungefähr im Mittelpunkt des re
gelmäßigen Dreiecks eines jeden Speicherknotens 11 positio
niert. Auch in dieser Ausführungsform ist die planare Fläche
eines jeden Speicherknotens 11 näherungsweise dieselbe wie
die der ersten und zweiten Ausführungsformen und die Konden
satorkapazität ist gleichermaßen gewährleistet.
Entsprechend dieser Ausführungsform kann ein ähnlicher Effekt
wie bei der zweiten Ausführungsform, nämlich ein größerer
Ausrichtungsspielraum zwischen dem Speicherknotenkontakt 17
und dem Speicherknoten 11 erhalten werden, ohne die Kondensa
torkapazität zu ändern, wobei der Speicherknoten 11 eine ein
fachere planare Form verglichen mit der zweiten Ausführungs
form aufweist.
Eine vierte Ausführungsform der vorliegenden Erfindung wird
nun unter Bezugnahme auf Fig. 6 beschrieben. Diese Ausfüh
rungsform ist ähnlich zu den oben beschriebenen ersten bis
dritten Ausführungsformen, mit Ausnahme, daß der Speicherkno
ten 11 ungefähr eine kreisförmige planare Form aufweist. Je
der kreisförmige Speicherknoten 11 ist dergestalt angeordnet,
daß der Speicherknotenkontakt 17 sich ungefähr im Mittelpunkt
desselben befindet.
Entsprechend dieser Ausführungsform ist die planare Fläche
jedes Speicherknotens 11 unvermeidlich kleiner als in den er
sten bis dritten Ausführungsformen. Da sie jedoch kreisförmig
ist, kann sie sehr leicht hergestellt werden und im Hinblick
auf den Ausrichtungsspielraum bzw. den Abbildungsgenauig
keitsspielraum zwischen dem Speicherknotenkontakt 17 und dem
Speicherknoten 11 können ähnliche Effekte wie in den zweiten
und dritten Ausführungsformen erhalten werden.
Nun wird eine fünfte Ausführungsform der vorliegenden Erfin
dung unter Bezugnahme auf Fig. 7 beschrieben. Bei dieser
Ausführungsform sind die Abstände der Wortleitungen 4 und der
Bitleitungen 15, die Anordnung der Bitleitungskontakte 16 und
der Speicherknotenkontakte 17 und die Anordnung der aktiven
Bereiche 2a dieselben wie die der ersten bis vierten Ausfüh
rungsformen. Diese Ausführungsform unterscheidet sich von den
oben beschriebenen Ausführungsformen darin, daß eine Seiten
wand, die sich aufwärts erstreckt und jeden Speicherknoten 11
umschließt, vorgesehen ist. Die Formen der Seitenwände sind
wie in den Fig. 7A bis 7D gezeigt. Die Fig. 7A bis 7D ent
sprechen den Speicherknoten 11, die in den ersten bis vierten
oben beschriebenen Ausführungsformen definierten Formen auf
weisen, wobei Seitenwände, die die Peripherie umschließen,
vorgesehen sind.
Entsprechend dieser Ausführungsform kann, da eine Seitenwand,
die den Speicherknoten 11 umgibt, vorgesehen ist, die planare
Fläche des Speicherknotens 11 vergrößert werden, ohne den
Oberflächeninhalt bzw. den Oberflächenbereich pro Einheits
speicherzelle zu ändern. Folglich kann die gegenüberliegende
Fläche zwischen dem Speicherknoten 11 und der Zellplatte 13
vergrößert werden, was die Kondensatorkapazität erhöht.
Nun wird eine sechste Ausführungsform der vorliegenden Erfin
dung unter Bezugnahme auf Fig. 8 beschrieben. Diese Ausfüh
rungsform unterscheidet sich von der fünften Ausführungsform
darin, daß in jedem Speicherknoten 11 eine zusätzliche Sei
tenwand, welche die Peripherie umgibt, im Innern der Seiten
wand der fünften Ausführungsform vorgesehen ist, wobei die
zusätzliche Seitenwand konzentrisch ist zu der Seitenwand der
fünften Ausführungsform und sich dieser annähert. Die Fig. 8A
bis 8D der vorliegenden Ausführungsform entsprechen den For
men der Speicherknoten 11 der jeweils ersten bis vierten Aus
führungsformen.
Entsprechend dieser Ausführungsform kann, da der Speicherkno
ten 11 doppelte Seitenwände hat, die planare Fläche des Spei
cherknotens 11 weiter vergrößert werden, verglichen mit der
fünften Ausführungsform, ohne den Oberflächeninhalt der Ein
heitsspeicherzelle zu ändern. Als Ergebnis können die gegen
überliegende Fläche zwischen dem Speicherknoten 11 und der
Zellplatte 13 weiter vergrößert werden, was eine erhöhte Kon
densatorkapazität zur Folge hat.
Wie oben beschrieben wurde, kann entsprechend den
Ausführungsformen, da der Bitleitungsabstand größer gemacht
ist als der Wortleitungsabstand und der Speicherknotenkontakt
in einer rechteckigen Fläche, die von den Bitleitungen und
den Wortleitungen umschlossen ist, angeordnet ist, so daß der
Abstand zwischen den Mittelpunkten von angrenzenden Speicher
knotenkontakten und der Abstand zwischen dem Mittelpunkt ei
nes Bitleitungskontaktes und dem Mittelpunkt eines angrenzen
den Speicherknotenkontaktes beide größer als der Wortlei
tungsabstand sind, die Fläche pro Einheitsspeicherzelle er
höht werden und die Trennung zwischen Speicherzellen kann
verbessert werden.
Ferner ist jeder Speicherknoten so angepaßt, daß er eine pla
nare Form aufweist, welche an der oberen Seite des
Speicherknotenkontaktes breiter als der verbleibende Ab
schnitt ist, und angrenzende Speicherknoten sind mit ihren
Richtungen abwechselnd umgekehrt angeordnet, und der Ausrich
tungsspielraum zwischen dem Speicherknoten und dem Speicher
knotenkontakt kann ohne Verringerung der Kondensatorkapazität
vergrößert werden. Ferner kann ein Kurzschluß zwischen der
Bitleitung und dem Speicherknotenkontakt verhindert werden.
Als Ergebnis kann eine Speicherzellstruktur eines DRAMs mit
einer verbesserten Herstellungsausbeute und einer hohen
Zuverlässigkeit bereitgestellt werden.
Claims (14)
1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Wortleitungen (4), die näherungsweise par allel zueinander angeordnet sind,
einer Mehrzahl von Bitleitungen (15), die näherungsweise orthogonal zu den Wortleitungen (4) und näherungsweise paral lel zueinander angeordnet sind, und
einer Mehrzahl von Speicherzellen, wobei jede einen Transi stor und einen Kondensator aufweist, wobei
der Kondensator einer jeden Speicherzelle eine untere Elek trode, die über den Bitleitungen angeordnet ist, aufweist, und wobei
der Abstand der Bitleitungen (15) so eingestellt ist, daß er größer als der Abstand der Wortleitungen (4) ist und ein Bitleitungskontakt (16) in jeder rechteckigen Fläche, die durch die Wortleitungen (4) und die Bitleitungen (15) um schlossen ist, angeordnet ist, und
daß der Abstand zwischen den Mittelpunkten der unteren Elektrodenkontakte (17) der unteren Elektroden von angrenzen den Kondensatoren und der Abstand zwischen den Mittelpunkten des Bitleitungskontaktes (16) und des unteren Elektrodenkon taktes (17), der an den Bitleitungskontakt angrenzt, beide größer gemacht sind als der Abstand der Wortleitungen (4).
einer Mehrzahl von Wortleitungen (4), die näherungsweise par allel zueinander angeordnet sind,
einer Mehrzahl von Bitleitungen (15), die näherungsweise orthogonal zu den Wortleitungen (4) und näherungsweise paral lel zueinander angeordnet sind, und
einer Mehrzahl von Speicherzellen, wobei jede einen Transi stor und einen Kondensator aufweist, wobei
der Kondensator einer jeden Speicherzelle eine untere Elek trode, die über den Bitleitungen angeordnet ist, aufweist, und wobei
der Abstand der Bitleitungen (15) so eingestellt ist, daß er größer als der Abstand der Wortleitungen (4) ist und ein Bitleitungskontakt (16) in jeder rechteckigen Fläche, die durch die Wortleitungen (4) und die Bitleitungen (15) um schlossen ist, angeordnet ist, und
daß der Abstand zwischen den Mittelpunkten der unteren Elektrodenkontakte (17) der unteren Elektroden von angrenzen den Kondensatoren und der Abstand zwischen den Mittelpunkten des Bitleitungskontaktes (16) und des unteren Elektrodenkon taktes (17), der an den Bitleitungskontakt angrenzt, beide größer gemacht sind als der Abstand der Wortleitungen (4).
2. Halbleiterspeichereinrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß der untere Elektrodenkontakt (17)
an jeder Ecke eines regelmäßigen Sechsecks angeordnet ist,
wobei der Bitleitungskontakt (16) den Mittelpunkt bildet.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die untere Elektrode (11) des
Kondensators eine rechteckige planare Form mit einer Periphe
rie entlang der rechteckigen Fläche, die durch die Bitleitun
gen (15) und die Wortleitungen (4) umschlossen wird, aufweist
und die lange Seiten in einer Richtung der Erstreckung der
Wortleitungen (4) und kurze Seiten in einer Richtung der Er
streckung der Bitleitungen (15) aufweist.
4. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß der untere Elektrodenkontakt (17)
des Kondensators in der Nähe der einen kurzen Seite der
rechteckigen Fläche, die durch die Bitleitungen (15) und die
Wortleitungen (4) umschlossen wird, angeordnet ist und
die untere Elektrode (11) des Kondensators eine planare Form
der Gestalt aufweist, daß diese breiter ist in einer Hälfte
welche näher bei dem unteren Elektrodenkontakt (17) als in
der verbleibenden Hälfte ist, und angrenzende untere Elektro
den (11) mit ihren Richtungen abwechselnd umgekehrt angeord
net sind.
5. Halbleiterspeichereinrichtung nach Anspruch 4,
dadurch gekennzeichnet, daß die planare Form der unteren
Elektrode (11) des Kondensators näherungsweise ein regelmäßi
ges Dreieck ist.
6. Halbleiterspeichereinrichtung nach Anspruch 5,
dadurch gekennzeichnet, daß der Mittelpunkt des unteren
Elektrodenkontaktes (17) näherungsweise im Schwerpunkt des
regelmäßigen Dreiecks angeordnet ist, welches jede der unte
ren Elektroden (11) bildet.
7. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die planare Form der unteren
Elektrode (11) des Kondensators näherungsweise kreisförmig
ist.
8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1
bis 7,
dadurch gekennzeichnet, daß die untere Elektrode (11) des
Kondensators an ihrer Perihperie eine Seitenwand aufweist,
welche sich zylindrisch aufwärts erstreckt.
9. Halbleiterspeichereinrichtung nach Anspruch 8,
dadurch gekennzeichnet, daß die untere Elektrode (11) des
Kondensators eine zusätzliche Seitenwand innerhalb der Sei
tenwand an ihrer Peripherie aufweist, wobei die zusätzliche
Seitenwand konzentrisch zu der Seitenwand ist und sich auf
wärts erstreckt.
10. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Wortleitungen (4), die näherungsweise par allel zueinander angeordnet sind,
einer Mehrzahl von Bitleitungen (15), die näherungsweise orthogonal zu den Wortleitungen (4) und näherungsweise paral lel zueinander angeordnet sind und
einer Mehrzahl von Speicherzellen, wobei jede einen Transi stor und einen Kondensator aufweist, wobei
der Kondensator jeder Speicherzelle eine untere Elektrode aufweist, die über den Bitleitungen (15) angeordnet ist, und wobei
der Abstand der Bitleitungen (15) größer eingestellt ist als der Abstand der Wortleitungen (4), und ein Bitleitungskontakt (16) in jeder rechteckigen Fläche, die durch die Wortleitun gen (4) und die Bitleitungen (15) umschlossen wird, angeord net ist,
die Distanz zwischen den Mittelpunkten der unteren Elektrodenkontakte (17) der unteren Elektroden (11) von an grenzenden Kondensatoren und der Abstand zwischen den Mittel punkten des Bitleitungskontaktes (16) und des unteren Elek trodenkontaktes (17), welcher an den Bitleitungskontakt an grenzt, beide größer als der Abstand der Wortleitungen (4) gemacht sind,
die untere Elektrode (11) des Kondensators eine rechteckige planare Form mit einer Peripherie entlang der rechteckigen Fläche, die durch die Bitleitungen (15) und die Wortleitungen (4) umschlossen wird, aufweist und die lange Seiten in einer Richtung der Erstreckung der Wortleitungen (4) und kurze Sei ten in einer Richtung der Erstreckung der Bitleitungen (15) aufweist, und
die untere Elektrode (11) des Kondensators an ihrer Periphe rie eine Seitenwand aufweist, welche sich zylindrisch auf wärts erstreckt.
einer Mehrzahl von Wortleitungen (4), die näherungsweise par allel zueinander angeordnet sind,
einer Mehrzahl von Bitleitungen (15), die näherungsweise orthogonal zu den Wortleitungen (4) und näherungsweise paral lel zueinander angeordnet sind und
einer Mehrzahl von Speicherzellen, wobei jede einen Transi stor und einen Kondensator aufweist, wobei
der Kondensator jeder Speicherzelle eine untere Elektrode aufweist, die über den Bitleitungen (15) angeordnet ist, und wobei
der Abstand der Bitleitungen (15) größer eingestellt ist als der Abstand der Wortleitungen (4), und ein Bitleitungskontakt (16) in jeder rechteckigen Fläche, die durch die Wortleitun gen (4) und die Bitleitungen (15) umschlossen wird, angeord net ist,
die Distanz zwischen den Mittelpunkten der unteren Elektrodenkontakte (17) der unteren Elektroden (11) von an grenzenden Kondensatoren und der Abstand zwischen den Mittel punkten des Bitleitungskontaktes (16) und des unteren Elek trodenkontaktes (17), welcher an den Bitleitungskontakt an grenzt, beide größer als der Abstand der Wortleitungen (4) gemacht sind,
die untere Elektrode (11) des Kondensators eine rechteckige planare Form mit einer Peripherie entlang der rechteckigen Fläche, die durch die Bitleitungen (15) und die Wortleitungen (4) umschlossen wird, aufweist und die lange Seiten in einer Richtung der Erstreckung der Wortleitungen (4) und kurze Sei ten in einer Richtung der Erstreckung der Bitleitungen (15) aufweist, und
die untere Elektrode (11) des Kondensators an ihrer Periphe rie eine Seitenwand aufweist, welche sich zylindrisch auf wärts erstreckt.
11. Halbleiterspeichereinrichtung nach Anspruch 10,
dadurch gekennzeichnet, daß die untere Elektrode (11) des
Kondensators eine zusätzliche Seitenwand innerhalb der Sei
tenwand an ihrer Peripherie aufweist, wobei die zusätzliche
Seitenwand konzentrisch zu der Seitenwand ist und sich auf
wärts erstreckt.
12. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Wortleitungen (4), die näherungsweise par allel zueinander angeordnet sind,
einer Mehrzahl von Bitleitungen (15), die näherungsweise orthogonal zu den Wortleitungen (4) und näherungsweise paral lel zueinander sind, und
einer Mehrzahl von Speicherzellen, wobei jede einen Transi stor und einen Kondensator aufweist, wobei
der Kondensator einer jeden Speicherzelle eine untere Elek trode (11) aufweist, die über den Bitleitungen (15) angeord net ist, dadurch gekennzeichnet, daß
der Abstand der Bitleitungen (15) so eingestellt ist, daß er größer als der Abstand der Wortleitungen (4) ist, und ein Bitleitungskontakt (16) in jeder rechteckigen Fläche, die durch die Wortleitungen (4) und die Bitleitungen (15) um schlossen wird, angeordnet ist,
der Abstand zwischen den Mittelpunkten der unteren Elektrodenkontakte (17) der unteren Elektroden (11) von an grenzenden Kondensatoren und der Abstand zwischen den Mittel punkten des Bitleitungskontaktes (16) und des unteren Elek trodenkontaktes (17), der an den Bitleitungskontakt angrenzt, beide größer gemacht sind als der Abstand der Wortleitung (4),
der untere Elektrodenkontakt (17) des Kondensators an der einen kurzen Seite in der rechteckigen Fläche, die durch die Bitleitungen (15) und die Wortleitungen (4) umschlossen wird, angeordnet ist,
die untere Elektrode (11) des Kondensators eine planare Form der Gestalt aufweist, daß sie breiter in einer Hälfte, die näher bei dein unteren Elektrodenkontakt (17) als in der ver bleibenden Hälfte ist, wobei angrenzende untere Elektroden (11) mit ihren Richtungen abwechselnd umgekehrt angeordnet sind, und
die untere Elektrode (11) des Kondensators an ihrer Periphe rie eine Seitenwand aufweist, die sich zylindrisch aufwärts erstreckt.
einer Mehrzahl von Wortleitungen (4), die näherungsweise par allel zueinander angeordnet sind,
einer Mehrzahl von Bitleitungen (15), die näherungsweise orthogonal zu den Wortleitungen (4) und näherungsweise paral lel zueinander sind, und
einer Mehrzahl von Speicherzellen, wobei jede einen Transi stor und einen Kondensator aufweist, wobei
der Kondensator einer jeden Speicherzelle eine untere Elek trode (11) aufweist, die über den Bitleitungen (15) angeord net ist, dadurch gekennzeichnet, daß
der Abstand der Bitleitungen (15) so eingestellt ist, daß er größer als der Abstand der Wortleitungen (4) ist, und ein Bitleitungskontakt (16) in jeder rechteckigen Fläche, die durch die Wortleitungen (4) und die Bitleitungen (15) um schlossen wird, angeordnet ist,
der Abstand zwischen den Mittelpunkten der unteren Elektrodenkontakte (17) der unteren Elektroden (11) von an grenzenden Kondensatoren und der Abstand zwischen den Mittel punkten des Bitleitungskontaktes (16) und des unteren Elek trodenkontaktes (17), der an den Bitleitungskontakt angrenzt, beide größer gemacht sind als der Abstand der Wortleitung (4),
der untere Elektrodenkontakt (17) des Kondensators an der einen kurzen Seite in der rechteckigen Fläche, die durch die Bitleitungen (15) und die Wortleitungen (4) umschlossen wird, angeordnet ist,
die untere Elektrode (11) des Kondensators eine planare Form der Gestalt aufweist, daß sie breiter in einer Hälfte, die näher bei dein unteren Elektrodenkontakt (17) als in der ver bleibenden Hälfte ist, wobei angrenzende untere Elektroden (11) mit ihren Richtungen abwechselnd umgekehrt angeordnet sind, und
die untere Elektrode (11) des Kondensators an ihrer Periphe rie eine Seitenwand aufweist, die sich zylindrisch aufwärts erstreckt.
13. Halbleiterspeichereinrichtung nach Anspruch 12,
dadurch gekennzeichnet, daß die planare Form der unteren
Elektrode (11) des Kondensators näherungsweise ein regelmäßi
ges Dreieck ist.
14. Halbleiterspeichereinrichtung nach Anspruch 17, dadurch
gekennzeichnet, daß die untere Elektrode (11) des Kondensa
tors eine zusätzliche Seitenwand innerhalb der Seitenwand an
ihrer Peripherie aufweist, wobei die zusätzliche Seitenwand
konzentrisch zu der Seitenwand ist und sich aufwärts er
streckt.
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US8110475B2 (en) | 2008-03-27 | 2012-02-07 | Inotera Memories, Inc. | Method for forming a memory device with C-shaped deep trench capacitors |
Also Published As
Publication number | Publication date |
---|---|
JPH0766299A (ja) | 1995-03-10 |
JP3368002B2 (ja) | 2003-01-20 |
KR950007120A (ko) | 1995-03-21 |
US5691551A (en) | 1997-11-25 |
KR0162516B1 (ko) | 1998-12-01 |
US5442212A (en) | 1995-08-15 |
DE4430804C2 (de) | 1997-12-11 |
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