DE4018809A1 - Dynamischer speicher mit wahlfreiem zugriff mit einer stapelkondensatorstruktur - Google Patents

Dynamischer speicher mit wahlfreiem zugriff mit einer stapelkondensatorstruktur

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Description

Die Erfindung bezieht sich allgemein auf Halbleiterspeichereinrichtungen und insbesondere auf eine Verbesserung der DRAM-Zellenfeldstruktur zur Verminderung der Störsignale zwischen den Bitleitungen.
Unter den Halbleiterspeichereinrichtungen gibt es DRAM's (dynamische Speicher mit wahlfreiem Zugriff), bei dem wahlfreie Ein- oder Ausgabe von Information möglich ist.
Der DRAM umfaßt allgemein ein Speicherzellenfeld als Speicherbereich zum Speichern von Information und periphere Schaltkreise, die zur Eingabe von außen und zur Ausgabe nach außen erforderlich sind.
Fig. 8 stellt ein Blockdiagramm dar, das einen allgemeinen DRAM-Aufbau zeigt. Bezüglich dieses Diagrammes umfaßt ein DRAM 50 ein Speicherzellenfeld 51 zum Speichern von Datensignalen der Information, einen Zeilen- und Spaltenadreßpuffer 52 zum Empfangen von Adreßsignalen (A0 bis A9) von außen, auf deren Basis eine der Mehrzahl von Speicherzellen, die jeweils einen Einheitsspeicherschaltkreis bilden, ausgewählt wird, einen Zeilendekoder 53 und einen Spaltendekoder 54 zum Festlegen der Speicherzelle durch Dekodieren des Adreßsignales, einen Lese- und Auffrischungsverstärker 55 zum Verstärken und Auslesen eines in der festgelegten Speicherzelle gespeicherten Datensignales, einen Dateneingabepuffer 56 und einen Datenausgabepuffer 57 zum Ein- und Ausgeben von Daten und einen Taktgenerator 58 zum Erzeugen eines Taktsignales.
Fig. 9 zeigt ein Ersatzschaltbild der Struktur eines Bitleitungspaares eines sogenannten gefalteten Bitleitungssystemes zum Erläutern der Speicherungsoperation eines Speicherzellenfeldes. Gepaarte Bitleitungen B0 und sind mit einem einzelnen Leseverstärker SA verbunden. Es erstecken sich Wortleitungen WL1 bis WL4 parallel zueinander. Die Bitleitungen B0 und und die Wortleitungen WL1 bis WL4 sind einander senkrecht kreuzend geschaffen. Ferner ist eine Speicherzelle MC an jeder Kreuzung zwischen den Bitleitungen B0 und und den Wortleitungen WL1 bis WL4 gebildet.
Die Speicherzelle MC umfaßt einen Transfergattertransistor TR und einen Kondensator C. Der DRAM bestimmt die Anwesenheit gespeicherter Ladungen in diesem Kondensator C, um die Speicherinformation zu ermitteln.
Der grundlegende Betrieb des DRAM wird im weiteren unter Bezugnahme auf die Fig. 9 beschrieben. Zuerst wird bei einer Datenschreiboperation eine positive Spannung z. B. an die Wortleitung WL1 angelegt, um den Transfergattertransistor TR durchzuschalten. Falls "L" in die Speicherzelle MC eingeschrieben werden soll, wird in diesem Zustand die Spannung VBL der Bitleitung B0 und 0V gesetzt, um Elektronen von der Bitleitung B0 auf den Kondensator C zu übertragen. Falls andererseits "H" eingeschrieben werden soll, wird das Bitleitungspotential VBL auf Vcc (Versorgungsspannung) gesetzt, um Elektronen aus dem Kondensator C abzuziehen.
Im weiteren wird eine Datenleseoperation beschrieben. Zuerst wird ein Paar der Bitleitungen B0 und auf ein Potential von Vcc/2 vorgeladen und in den schwebenden Zustand gebracht (in Fig. 9 nicht dargestellt). Dann wird eine bestimmte Wortleitung WL1 ausgewählt, an die ein vorbestimmtes Potential angelegt wird, um den Transfergattertransistor TR durchzuschalten. Dies bewirkt, daß die im Kondensator C gespeicherten Ladungen auf die Bitleitung B0 ausgelesen werden, so daß sich das Potential VBL der Bitleitung B0 ein wenig auf VBL + ΔVBL ändert. Das Änderungspotential ΔVBL der Bitleitung B0 ist gegeben durch
wobei CB die Kapazität der Bitleitung und CS die Kapazität des Kondensators darstellen. Diese kleine Potentialdifferenz ΔVBL zwischen den Bitleitungen B0 und wird dann von einem hochempfindlichen Leseverstärker SA erfaßt, um die Anwesenheit von Daten zu ermitteln. Auf diese Weise wird das Signalpotential (Änderungspotential) ΔVBL in Abhängigkeit vom Verhältnis zwischen CB und CS bestimmt. Das Verhältnis muß daher klein gemacht werden.
Fig. 10 zeigt ein Ersatzschaltbild eines Speicherzellenfeldes mit drei Paaren von Bitleitungen. Bezüglich dieses Diagrammes ist die Kapazität CB einer Bitleitung durch den Ausdruck CB=C0+2 · CBB gegeben, wobei C0 die Streukapazität und CBB die Kapazität zwischen benachbart gebildeten Bitleitungen mit einer dazwischen befindlichen Isolierschicht ist. Bei dem heutigen Streben nach Speichern großer Kapazität ist die Speicherzellenfläche verkleinert und damit der Abstand zwischen den benachbarten Bitleitungen ebenfalls geringer geworden. Daher ist die Kapazität zwischen Bitleitungen (im weiteren als Interbitleitungskapazität bezeichnet) CBB groß geworden, wodurch die Störsignale zwischen den Bitleitungen vergrößert wurden. Dies führt zu einer wesentlich verminderten Stärke der aus den Speicherzellen ausgelesenen Signale aufgrund des Einflusses dieser Störsignale. Dies ist in "ISSCC Tech. Dig. Paper, T. Yoshihara et al, S. 238f" beschrieben worden. Im weiteren wird unter Bezugnahme auf die Fig. 10 ein derartiger Zustand beschrieben.
Es wird nun angenommen, daß ein Datum "H" in die drei im Diagramm gezeigten Speicherzellen MC0, MC1 und MC2 eingeschrieben worden ist. Bei der Leseoperation werden alle Bitleitungen B0 bis auf dasselbe Potential vorgeladen und anschließend wird ein vorbestimmtes Potential an die Wortleitung WL1 angelegt, so daß die Daten der Speicherzellen MC0 bis MC2 ausgelesen werden. Zu diesem Zeitpunkt empfangen die Bitleitungen B0 bis , die ein Referenzpotential bereitstellen, durch die Interbitleitungskapazitäten CBB0 bis CBB2 jeweils "H" ausgelesen worden ist, in Richtung des Potentialanstieges. Umgekehrt empfangen die Bitleitungen B0 bis , auf die "H" ausgelesen worden ist, Störungen von den Bitleitungen bis , die die Referenzpotentiale bereitstellen, in Richtung des Potentialabfalles. Daher wird die Lesepotentialdifferenz (Signalpotential) ΔVBL zwischen den gepaarten Bitleitungen (B0 und , . . .) klein. Damit wird das Signalpotential möglicherweise im Leseverstärker SA0 nicht erfaßt.
Wie im obengenannten Ausdruck (1) gezeigt ist, wird mit anderen Worten die Kapazität CB der Bitleitung vergrößert, so daß CB/CS groß wird, falls die Interbitleitungskapazität CBB erhöht ist, wodurch ΔVBL erniedrigt wird.
Zum Unterdrücken der Erniedrigung dieses Signalpotentiales ΔVBL sind zwei Verfahren vorgeschlagen worden:
(a) Erhöhung der Kapazität CS des Kondensators. Ein Beispiel für dieses Verfahren ist in den Fig. 11 und 12 gezeigt. Die Fig. 11 stellt eine Draufsicht auf einen Teil eines Speicherzellenfeldes und Fig. 12 einen Querschnitt entlang der Linie XII-XII in Fig. 11 dar. Dieses Beispiel ist in "NOVAL STACKED CAPACITOR CELL FOR 64 Mb DRAM" (Mai ′89, 22. Symposium on VLSI Technology Digest of Technical Papers, S. 69f, W. Wakamiya et al.) beschrieben. Von der Anmelderin wurde am 7. Juli 1989 ein diesem Dokument entsprechender DRAM in den USA zum Patent angemeldet. Das Speicherzellenfeld des DRAM umfaßt eine Mehrzahl von Wortleitungen WL1 bis WL6, die sich parallel zueinander auf der Hauptoberfläche eines p-Siliziumsubstrates 20 erstrecken, und eine Mehrzahl von sich zu diesen orthogonal erstreckenden Bitleitungen B0 und . In der Umgebung einer jeden Kreuzung zwischen den Wortleitungen WL1 bis WL6 und den Bitleitungen B0 und ist eine Speicherzelle MC gebildet. Die Speicherzelle MC umfaßt einen Transfergattertransistor 1 und einen Kondensator 10. Der Transfergattertransistor 1 umfaßt ein Paar von n-Störstellenbereichen 3 und eine auf dem Substrat, mit einem Gate-Isolierfilm 2 dazwischen, gebildete Gate-Elektrode (Wortleitung) WL1 bis WL6. Die Gate-Elektrode (Wortleitung) WL1 bis WL6 ist von einem Isolierfilm 4 bedeckt.
Der Kondensator 10 weist eine Stapelstruktur aus einer unteren Elektrode (Speicherknoten ) 11, einer dielektrischen Schicht 12 und einer oberen Elektrode (Zellenelektrode) 13 auf. Ein Teil der untereren Elektrode 11 ist mit einem Störstellenbereich der n-Störstellenbereiche 3 des Transfergattertransistors 1 verbunden. Ferner umfaßt diese untere Elektrode 11 zwei Teile. Einer davon ist ein flacher Bereich 11a, der sich von einem Bereich über einer Wortleitung WL3 bis zu einem Bereich über einer anderen Wortleitung WL4 erstreckt. Zwischen den Wortleitungen WL3 und WL4 und dem flachen Bereich der unteren Elektrode 11 ist ein Isolierfilm 4 geschaffen. Der andere Teil der unteren Elektrode 11 weist einen zylindrischen Bereich 11b auf, der von der Oberfläche des flachen Bereiches 11a nach oben vorspringt. Durch die Bildung dieses zylindrischen Teiles 11b der unteren Elektrode wird die Grenzfläche zwischen der unteren Elektrode 11 und der oberen Elektrode 13, die einander abgetrennt durch einen dazwischen befindlichen Isolierfilm gegenüberliegen, vergrößert, wodurch die Kapazität des Kondensators erhöht wird. Auf dem Isolierfilm, der die Wortleitungen WL1 bis WL6 bedeckt, ist ein Nitridfilm 14 geschaffen, der als Schutzfilm gegen Ätzung benutzt worden ist.
Die Speicherzellen MC sind mittels Feldschildisolation voneinander getrennt und isoliert. Die Feldschild-Isolationsstruktur weist eine Feldschild-Gateelektrode 22 auf, die auf der Oberfläche des p-Siliziumsubstrates 20 mit einem Feldschildgate-Isolierfilm 21 dazwischen gebildet worden ist. Ferner sind über der Feldschild-Gateelektrode 22 die Wortleitungen WL4 und WL5, mit einer Isolierschicht 23 dazwischen, angeordnet. An die Feldschild-Gateelektrode 22 wird das Masse- oder ein negatives Potential angelegt. Daher wird die die Feldschild-Gateelektrode 22 als Gate-Elektrode umfassende Pseudo-MOS-Transistorstruktur stets in einem sperrenden Zustand gehalten. Damit kann eine Isolation der Bauelemente erzielt werden.
Die Speicherzellen sind von einem Zwischenschichtisolierfilm 24 bedeckt. Im Zwischenschichtisolierfilm 24 ist ein Kontaktloch 25 geschaffen, um einen Störstellenbereich der n-Störstellenbereiche 3 des Transfergattertransistors 1 zu erreichen. Die Bitleitung ist über dem Zwischenschichtisolierfilm 24 gebildet und durch das Kontaktloch 25 mit dem Transfergattertransistor 1 elektrisch verbunden.
(b) Ausschließen der Interbitleitungsstörungen. Ein Beispiel für dieses Verfahren ist in den Fig. 13 und 14 gezeigt. Dieses Beispiel ist u. a. in "A new stacked Capacitor DRAM cell characterized by storage Capacitor on a Bit-line Structure" in IEDM 88, S. 596 bis 599 von S. Kimura et al. beschrieben. Fig. 13 zeigt eine Draufsicht auf einen Teil eines Speicherzellenfeldes des in diesem Beispiel dargestellten DRAM und Fig. 14 ist ein Querschnitt entlang der Linie XIV-XIV in Fig. 13. Fig. 15 stellt einen Querschnitt entlang der Linie XV-XV in Fig. 13 dar. Bezüglich dieser Diagramme umfaßt das Speicherzellenfeld des DRAM eine Mehrzahl von Wortleitungen WL1 bis WL7, die sich parallel zueinander auf der Hauptoberfläche eines p-Siliziumsubstrates 20 erstrecken, und eine Mehrzahl von sich orthogonal zu diesen erstreckenden und diese schneidenden Bitleitungen B0, und B1. Diagonal zu Bitleitungen B0 bis B1 ist ein aktiver Bereich 27 geschaffen. Die Bitleitungen B0 bis B1 erstrecken sich im Kreuzungsbereich über die Wortleitungen WL1 bis WL6 mit einer Isolierschicht 4 dazwischen hinweg, während sie im Bereich zwischen den Wortleitungen mit einem Störstellenbereich des Paares von n-Störstellenbereichen des Transfergattertransistors 1 verbunden sind. Zueinander benachbarte Kondensatoren 10 erstrecken sich teilweise über eine der Bitleitungen B0 bis B1, wobei sich eine isolierende Schicht 26 dazwischen befindet. Mit anderen Worten sind bei diesem Speicherzellenfeld die Bitleitungen B0 bis B1 in einem unteren Bereich auf etwa dem Niveau der Oberfläche des p-Siliziumsubstrates 20 angeordnet und die zwischen den Bitleitungen befindlichen Kondensatoren 10 liegen nebeneinander. Daher werden die Einflüsse der zwischen den Bitleitungen erzeugten Interbitleitungsstörungen aufgrund des Abschirmeffektes der oberen Elektrode 13 und der unteren Elektrode 11 des Kondensators 10 eliminiert.
Die oben beschriebenen Verfahren weisen jedoch ebenfalls gewisse Beschränkungen auf. Im ersten Fall bringt die miniaturisierte Struktur einen proportionalen Anstieg der Interbitleitungskapazität mit sich, während die Kapazität des Kondensators im wesentlichen proportional dem Quadrat der Größenreduzierung der Einheitenstruktur sinkt. Daher ist es schwierig, die Kapazität des Kondensators zu erhöhen, um das Verhältnis zwischen der Bitleitungskapazität CB und der Kapazität CS des Kondensators konstant zu halten.
Beim zweiten Verfahren ist es möglich, die Interbitleitungskapazität CBB proportional zur Bitleitungskapazität CB zu verringern. Wie in Fig. 14 dargestellt ist, wird die Bitleitung 6 jedoch von der oberen Elektrode 13 des Kondensators 10, mit dem Isolierfilm 26 dazwischen, bedeckt. Daher verhindert die Streukapazität C0 zwischen der Bitleitung 6 und der oberen Elektrode 13 die Verminderung der Bitleitungskapazität CB insgesamt.
Aufgabe der Erfindung ist es, die Verminderung der aus den Speicherzellen ausgelesenen Signale selbst in einem DRAM mit miniaturisierter Struktur zu verhindern. Ferner soll die Bitleitungskapazität des DRAM vermindert werden. Weiterhin ist es Aufgabe der Erfindung, die Streukapazität der Bitleitungen zu verkleinern. Ferner soll die Streukapazität zwischen einem Kondensator und einer Bitleitung im DRAM reduziert werden. Aufgabe der Erfindung ist außerdem die Verhinderung von Interbitleitungsstörungen, die zwischen benachbarten Bitleitungen auftreten. Ferner soll die Interbitleitungskapazität eines DRAM mit zylindrischem Stapelkondensator vermindert werden.
Die Erfindung beschreibt einen DRAM mit einer Speicherfläche, in der eine Mehrzahl von jeweils eine Schalteinrichtung und einen Kondensator umfassenden Einheitsspeicherzellen geschaffen ist. Der erfindungsgemäße DRAM umfaßt ein Halbleitersubstrat eines ersten Leitfähigkeitstypes mit einer Hauptoberfläche, eine Mehrzahl von sich parallel zueinander auf der Hauptoberfläche des Halbleitersubstrates erstreckenden Wortleitungen, eine Mehrzahl von Bitleitungen, die sich orthogonal kreuzend zu den Wortleitungen erstrecken, und eine Mehrzahl von Speicherzellen, die in einer die Wort- und Bitleitungen diagonal kreuzenden Richtung angeordnet sind.
Die Speicherzelle umfaßt eine Schalteinrichtung und einen Kondensator. Die Schalteinrichtung umfaßt ein Paar von Störstellenbereichen eines zweiten Leitfähigkeitstypes, die im Halbleitersubstrat in einer die Wortleitungen diagonal kreuzenden Richtung geschaffen sind, und eine aus einem Teil der Wortleitung gebildete Gate-Elektrodenschicht. Ferner ist der Kondensator derart zwischen den benachbarten Bitleitungen angeordnet, daß dieser einen verlängerten Bereich aufweist, der höher als die Bitleitungen liegt.
Ferner umfaßt der Kondensator eine erste Elektrodenschicht, die mit einem Störstellenbereich des Paares von Störstellenbereichen der Schalteinrichtung verbunden ist, eine dielektrische Schicht, die die Oberfläche der ersten Elektrodenschicht bedeckt, und eine zweite Elektrodenschicht, die die Oberfläche der dielektrischen Schicht bedeckt. Ferner ist über der Bitleitung wenigstens ein Bereich gebildet, der nur von einer Isolierschicht, aber weder von der ersten noch der zweiten Elektrodenschicht des Kondensators bedeckt ist.
Beim erfindungsgemäßen DRAM ist der Kondensator zwischen den benachbarten Bitleitungen angeordnet. Die zweite Elektrodenschicht des Kondensators ist auf ein festes Potential gelegt. Dies bedeutet, daß zwischen den Bitleitungen eine auf einem festen Potential befindliche Elektrode existiert, die einen Abschirmungseffekt liefert, so daß die Interbitleitungskapazität vermindert wird.
Ferner ist über der Bitleitung ein Bereich gebildet, in dem keine Elektrodenschicht, wie z. B. die erste oder zweite Elektrode, geschaffen worden ist. Daher wird die Bildung einer Streukapazität zwischen einer Bitleitung und einer darüber liegenden Elektrodenschicht, wie dies bei den herkömmlichen Einrichtungen der Fall ist, vermieden, wodurch eine verminderte Streukapazität erzielt wird.
Durch das oben beschriebene wird die Bitleitungskapazität vermindert, so daß es möglich wird, Störsignale, die die Intensität der aus den Speicherzellen ausgelesenen Signale vermindern, zu unterdrücken, wodurch der Betriebsrahmen für das Auslesen der Speicherzellen verbessert wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt
Fig. 1 eine Draufsicht auf ein Speicherzellenfeld eines DRAM in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;
Fig. 2 ein Querschnitt entlang der Linie II-II der Fig. 1;
Fig. 3 eine schematische Draufsicht, die die obere Elektrode des Kondensators in einem Speicherzellenfeld nach einer zweiten Ausführungsform der Erfindung darstellt;
Fig. 4 eine schematische Draufsicht auf ein Speicherzellenfeld nach einer dritten Ausführungsform der Erfindung;
Fig. 5 ein Ersatzschaltbild eines Speicherzellenfeldes des erfindungsgemäßen DRAM;
Fig. 6 einen Querschnitt der Speicherzelle nach einer vierten Ausführungsform der Erfindung;
Fig. 7 ein Ersatzschaltbild eines Speicherzellenfeldes vom sogenannten offenen Bitleitungstypus;
Fig. 8 ein Blockdiagramm der allgemeinen Struktur eines DRAM;
Fig. 9 ein Ersatzschaltbild eines Speicherzellenfeldes mit sogenannter gefalteter Bitleitungsstruktur;
Fig. 10 ein Ersatzschaltbild, das die Speicherzellenfeldstruktur des herkömmlichen gefalteten Bitleitungssystemes darstellt;
Fig. 11 eine Draufsicht auf eine Speicherzelle in einem herkömmlichen DRAM;
Fig. 12 ein Querschnitt entlang der Achse XII-XII in Fig. 11;
Fig. 13 eine Draufsicht auf ein Speicherzellenfeld in einem weiteren herkömmlichen DRAM;
Fig. 14 ein Querschnitt entlang der Achse XIV-XIV in Fig. 13; und
Fig. 15 ein Querschnitt entlang der Achse XV-XV in Fig. 13.
Bezüglich der Fig. 1 und 2 sind auf der Hauptoberfläche eines p-Siliziumsubstrates 20 eine Mehrzahl von sich parallel zueinander erstreckenden Wortleitungen WL1 bis WL7 und eine Mehrzahl von sich in einer diese orthogonal kreuzenden Richtung erstreckenden Bitleitungen B0 bis B1 gebildet. Eine Mehrzahl von Speicherzellen MC ist entlang einer Achse angeordnet, die die Bitleitungen B0 bis B1 diagonal kreuzt. Ferner sind Speicherzellen, die zwei Bits entsprechen, mit einer der Bitleitungen B0 bis B1 über einen einzelnen Bitleitungskontaktbereich 8 verbunden.
Die Speicherzelle MC umfaßt einen Transfergattertransistor 1 und einen Kondensator 10. Der Transfergattertransistor 1 umfaßt ein Paar von n-Störstellenbereichen 3, die in der Oberfläche des p-Siliziumsubstrates 20 geschaffen sind, und eine Gate-Elektrode (Wortleitung) WL4, die auf der Oberfläche des p-Siliziumsubstrates 20 geschaffen ist, wobei sich eine Gate-Isolierschicht 2 dazwischen befindet. Ein Paar der n-Störstellenbereiche 3 ist bezüglich der Bitleitung B0 in diagonaler Richtung gebildet. Der Bitleitungskontaktbereich 8 ist in einem Bereich geschaffen, in dem die Bitleitung B0 über eine der n-Störstellenbereiche hinwegläuft. Der Kondensator 10 weist eine Stapelstruktur auf, die eine untere Elektrode (Speicherknoten) 11, eine dielektrische Schicht 12 und eine obere Elektrode (Zellenelektrode) 13 umfaßt. Die untere Elektrode 11 weist einen Bereich auf, der mit einem der n-Störstellenbereiche 3 des Transfergattertransistors 1 verbunden ist, und umfaßt einen flachen Bereich 11a, dessen eines Ende sich über die Wortleitung WL4 und die Bitleitung B0 erstreckt, wobei sich eine Isolierschicht dazwischen befindet, und dessen anderes Ende sich über die Wortleitung W3 und die Bitleitung B0 mit einer Isolierschicht dazwischen erstreckt, und einen zylindrischen Bereich 11b, der nach oben von der Oberfläche des flachen Bereiches 11a hervorspringt. Die dielektrische Schicht 12 und die obere Elektrode 13 bedecken die Oberfläche der unteren Elektrode 11.
Unter besonderer Bezugnahme auf die Fig. 1 erkennt man, daß die untere Elektrode 11 und die dielektrische Schicht 12 des Kondensators 10 zwischen den Bitleitungen B0 bis B1 angeordnet sind. Ferner ist die obere Elektrode 13 derart geschaffen, daß diese die Speicherzellenfläche bedeckt und eine Öffnung 15 in einem Bereich über einer Bitleitung aufweist, die den Bitleitungs­ kontaktbereich 8 umfaßt. Zwischen den Kondensatoren 10 und den Wortleitungen WL1 bis WL7 oder den Bitleitungen B0 bis B1 ist ein Nitridfilm 14 geschaffen. Beim Herstellungsprozeß ist dieser Nitridfilm 14 als Ätzstopper für die Isolierfilme 4 und 26, die die Bit- und Wortleitungen bedecken, benutzt worden. Ferner sind die Speicherzellen mit einem dicken Zwischenschichtisolierfilm 24 bedeckt.
Auf diese Weise sind entsprechend der ersten Ausführungsform die Bitleitungen B0 bis B1 in einem tieferen Bereich als der Kondensator 10 gebildet. Ferner ist der Kondensator 10 zwischen den benachbarten Bitleitungen angeordnet. Das bedeutet, daß die obere Elektrode des Kondensators 10 einen Bereich aufweist, der wenigstens so hoch wie die Bitleitungen B0 bis B1 ist. Diese Struktur erlaubt, daß die obere Elektrode 13 des Kondensators 10, die auf ein festes Potential gelegt ist, zwischen den benachbarten Bitleitungen angeordnet ist. Damit besitzt die obere Elektrode 13 des Kondensators 10 als Feldschildelektrode einen guten Abschirmungseffekt, wodurch die Interbitleitungskapazität CBB zwischen den benachbarten Bitleitungen vermindert wird. Ferner sind in peripheren Bereichen der Kontaktbereiche 8 der Bitleitungen B0 bis B1 Öffnungen 15 in den oberen Elektroden 13 der Kondensatoren 10 geschaffen. In diesen Öffnungsbereichen existieren daher keine Elektrodenschichten über den Bitleitungen B0 bis B1. Entsprechend kann im Speicherzellenfeldbereich die Streukapazität CO, die aus der oberen Elektrode 13 des Kondensators 10, der Isolierschicht 26 und den Bitleitungen B0 bis B1 besteht, vermindert werden. Durch die Kombination der oben genannten Effekte wird die Bitleitungskapazität CB vermindert. Ferner kann der in der Speicherzelle gebildete zylindrische Kondensator 10 die Kondensatorkapazität CS erhöhen. Mit diesen beiden Ergebnissen zusammen wird es möglich, den Wert von CB/CS zu reduzieren und sicherzustellen, daß die Stärke der aus den Speicherzellen ausgelesenen Signale über einem vorbestimmten Wert liegt.
Unter Bezugnahme auf die Fig. 3 wird nun eine zweite Ausführung der Erfindung beschrieben. Die Fig. 3 stellt eine Draufsicht auf ein dem der Fig. 1 entsprechenden Speicherzellenfeld dar und zeigt insbesondere schematisch die Beziehung zwischen den oberen Elektroden 13 der Kondensatoren 10 und den Bitleitungen B0 bis B1 und den Wortleitungen WL4 bis WL7. Bei der zweiten Ausführungsform weisen die oberen Elektroden 13 der Kondensatoren 10 eine Konfiguration auf, bei der die Bereiche über den Bitleitungen B0 bis B1 entfernt sind. Dies erlaubt im Vergleich mit der ersten Ausführungsform eine weitere Verminderung der Streukapazität CO, die zwischen den Kondensatoren 10 und den Bitleitungen B0 bis B1 gebildet ist. Da die oberen Elektroden 13 aller Kondensatoren auf dasselbe feste Potential gesetzt werden, sind sie mit ihren Enden zusammengekoppelt.
Im folgenden wird unter Bezugnahme auf die Fig. 4 eine dritte Ausführungsform der Erfindung beschrieben. Bei dieser Ausführung ist die Mehrzahl der Kondensatoren 10 an vorbestimmten Stellen zwischen den Bitleitungen B0 bis B1 getrennt voneinander geschaffen. Über diesen Kondensatoren ist netzartig eine leitende Schicht 9 gebildet, um die oberen Elektroden 13 der jeweiligen Kondensatoren 10 zu verbinden. Die leitende Schicht 9 ist z. B. aus Aluminium geschaffen.
Wie in Fig. 5 gezeigt ist, ist die Mehrzahl der Speicherzellen in einem Speicherzellenfeld in im wesentlichen regulären Intervallen gebildet. Daher sind auch die Kondensatoren 10 der Speicherzellen in im wesentlichen regulären Intervallen geschaffen. Beim herkömmlichen Speicherzellenfeld des in Fig. 10 gezeigten gefalteten Bitleitungssystems sind z. B. die Speicherzellen in Richtung der Bitleitungen in irregulären Intervallen angeordnet. Mit einem geringer werdenden Abstand der Speicherzellen wird auch der Abstand der Kondensatoren 10 klein, wodurch Probleme bei Prozessen wie Bildung von Filmen oder Aufprägen von Mustern entstehen. Demgegenüber können die oben genannten Probleme erfindungsgemäß gelöst werden, indem die Speicherzellen in regulären Intervallen angeordnet werden.
In Fig. 6 ist ferner eine vierte Ausführungsform der Erfindung dargestellt. Diese weist eine modifizierte Struktur für die Bitleitungen B0 bis B1 auf. Daher kann die Konfiguration der oberen Elektrode 13 des Kondensators 10 wie in einer der ersten, zweiten und dritten Ausführungsform ausgeführt werden. Die Bitleitungen B0 bis B1 umfassen eine Verbindungsschicht 7a, die sich auf der Hauptoberfläche des Substrates erstreckt, und einen Kontaktbereich 7b, der mit einem der n-Störstellenbereiche 3 des Transfergattertransistors 1 verbunden ist. Der Kontaktbereich 7b ist aus Wolfram (W) geschaffen, das durch selektive CVD (Chemical Vapour Deposition = chemische Dampfabscheidung) im Innern des im Zwischenschichtisolierfilm 24 gebildeten Kontaktloches 25 abgeschieden worden ist. Andererseits ist die Verbindungsschicht 7a aus einer leitenden Schicht wie polykristallines Silizium oder einem Metall mit hohem Schmelzpunkt geschaffen. Eine derartige Bitleitungsstruktur erlaubt es, Bitleitungen mit geringerer Breite als bei den oben beschriebenen ersten bis dritten Ausführungsformen zu bilden. Da die Bildung der Bitleitungen auf das Innere der vorbestimmten Kontaktbereiche beschränkt werden kann, wird genauer gesagt der Prozeß zum Aufprägen eines Musters durch Lithographie unnötig und damit kann die Ausrichtung der Maske vermieden werden. Daher kann kein Überlappungsbereich zwischen dem Kondensator 10 und der Bitleitung gebildet werden. Dies bedeutet, daß die Bildung der Streukapazität CO zwischen dem Kondensator 10 und den Bitleitungen B0 bis B1 nahezu vollständig verhindert werden kann.
Unter Bezugnahme auf die Fig. 7 wird nun eine fünfte Ausführungsform der Erfindung beschrieben. In diesem Diagramm ist eine sogenannte offene Bitleitungsstruktur für ein Speicherzellenfeld gezeigt, das ein Paar von Bitleitungen B0 und umfaßt, die sich auf der rechten und linken Seite eines Leseverstärkers SA0 erstreckend angeordnet sind. Eine Bitleitung B0 wird durch Kopplung der Enden von zwei parallelen Bitleitungen in U-förmiger Weise gebildet, wobei ein Ende mit dem Leseverstärker SA0 verbunden ist und das andere in einen schwebenden Zustand versetzt wird. Auch bei dieser offenen Bitleitungsstruktur für das Speicherzellenfeld kann eine der ersten bis vierten Ausführungsformen angewandt werden.
Während bei den oben beschriebenen Ausführungen der Kondensator 10 eine zylindrische Form aufweist, ist dieser nicht hierauf beschränkt, sondern kann auch in rechteckiger, quadratischer oder Polygonform geschaffen sein.
Wie oben beschrieben worden ist, sind die Kondensatoren erfindungsgemäß zwischen benachbarten Bitleitungen und höher als diese geschaffen, wobei die Isolierschicht in dem Bereich gebildet ist, in dem keine obere Elektrode des Kondensators über der Bitleitung existiert, so daß die Interbitleitungskapazität der Bitleitungen vermindert wird. Folglich kann eine Halbleiterspeichereinrichtung mit größerer Stärke der aus den Speicherzellen ausgelesenen Signale und damit größerem Betriebsrahmen geschaffen werden.

Claims (9)

1. DRAM mit einem Speicherbereich, in dem eine Mehrzahl von jeweils eine Schalteinrichtung und einen Kondensator umfassende Einheitsspeicherzellen angeordnet sind, umfassend ein Halbleitersubstrat (20) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche, eine Mehrzahl von Wortleitungen (WL4), die sich parallel auf der Hauptoberfläche des Halbleitersubstrates (20) erstrecken, eine Mehrzahl von Bitleitungen (B0), die sich in einer die Wortleitungen (WL4) senkrecht kreuzenden Richtung erstrecken, und eine Mehrzahl von Speicherzellen (MC), die in einer die Wort- und Bitleitungen (WL4, B0) diagonal kreuzenden Richtung angeordnet sind, wobei jede der Speicherzellen (MC) eine Schalteinrichtung (1), bestehend aus einem Paar von Störstellenbereichen (3) eines zweiten Leitfähigkeitstyps, die im Halbleitersubstrat (20) in einer die Wortleitungen (WL4) diagonal kreuzenden Richtung gebildet sind, und einer Gate-Elektrodenschicht (WL4), die aus einem Teil der Wortleitung (WL4) geschaffen ist, und einen Kondensator (10), der zwischen den benachbarten Bitleitungen (B0) angeordnet ist und einen Bereich aufweist, der wenigstens so hoch wie die Bitleitung (B0) ist, umfaßt, wobei der Kondensator (10) eine erste Elektrodenschicht (11), die mit einem Störstellenbereich des Paares von Störstellenbereichen (3) des zweiten Leitfähigkeitstyps der Schalteinrichtung (1) verbunden ist, eine dielektrische Schicht (12), die die Oberfläche der ersten Elektrodenschicht (11) bedeckt, und eine zweite Elektrodenschicht (13), die die Oberfläche der dielektrischen Schicht (12) bedeckt und in einem Bereich (15), in dem die Bitleitung (B0) mit dem Halbleitersubstrat (20) verbunden ist, über der Bitleitung (B0) liegt und mit dieser im wesentlichen nicht überlappt, umfaßt.
2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitung (B0) einen Kontaktbereich (8) aufweist, der mit einem Stör­ stellenbereich des Paares von Störstellenbereichen (3) des zweiten Leitfähigkeitstyps der Schaltleinrichtung (1) verbunden ist, und daß derjenige Bereich (15) der Isolierschicht (15), in dem weder die erste noch die zweite Elektrodenschicht (11, 13) des Kondensators (10) existiert, über dem Kontaktbereich (15) der Bitleitung (B0) gebildet ist.
3. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß diejenigen Bereiche (15) der Isolierschicht, in denen weder die erste noch zweite Elektrodenschicht (11, 13) der Kondensatoren (10) existieren, in der Erstreckungsrichtung der Bitleitung (B0) gebildet sind, und daß die zweiten Elektrodenschichten (13) der Kondensatoren (10), die zwischen den benachbarten Bitleitungen (B0) durch Bereiche isolierender Schichten voneinander getrennt sind, in einem vorbestimmten Bereich vollständig gekoppelt sind.
4. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Elektrodenschicht (11, 13) des Kondensators (10) von den ersten und zweiten Elektrodenschichten (11, 13) der benachbarten Kondensatoren (10) getrennt gebildet sind, und daß die zweiten Elektrodenschichten der Kondensatoren, die voneinander getrennt gebildet sind, über eine leitende Schicht (9), die über den Kondensatoren (10) gebildet ist, elektrisch und vollständig miteinander verbunden sind.
5. DRAM nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bitleitung (B0) eine Verbindungsschicht (7a), die sich auf der Hauptoberfläche des Halbleitersubstrates (20) erstreckt, und einen Kontaktbereich (7b), der mit einem Störstellenbereich des Paares von Störstellenbereichen (3) des zweiten Leitfähigkeitstyps der Schalteinrichtung (1) verbunden ist, umfaßt, wobei der Kontaktbereich (7a) durch selektive CVD aus einem Metall mit hohem Schmelzpunkt gebildet ist.
6. DRAM nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Elektrodenschicht (11) des Kondensators (10) einen flachen Bereich (11a) mit einem Bereich, der sich über die Wortleitung (WL4) und die Elektrodenschicht der Schalteinrichtung (1) erstreckt, wobei sich ein Isolierfilm (4) dazwischen befindet, und einen vertikalen Wandbereich (11b), der von der Oberfläche des flachen Bereiches (11a) nach oben vorspringt und einen Bereich einer vorbestimmten Konfiguration umgibt, umfaßt.
7. DRAM nach Anspruch 6, dadurch gekennzeichnet, daß die Bitleitung in einem tieferen Bereich als die Oberfläche der zweiten Elektrodenschicht (13), die die Deckfläche des vertikalen Wandbereiches (11b) der ersten Elektrodenschicht (11) des Kondensators (10) bedeckt, geschaffen ist.
8. DRAM nach Anspruch 7, gekennzeichnet durch einen Leseverstärker (SA), der mit einem Paar der Bitleitungen verbunden ist, wobei ein Paar der sich parallel und benachbart zueinander erstreckenden Bitleitungen (B0, mit einem einzelnen Leseverstärker (SA) verbunden ist.
9. DRAM nach Anspruch 7, gekennzeichnet durch einen Leseverstärker (SA), der mit einem Paar der Bitleitungen verbunden ist, wobei sich die gepaarten Bitleitungen in entgegengesetzten Richtungen vom Leseverstärker (SA) als Zentrum erstrecken.
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