DE10334424A1

DE10334424A1 - Halbleiterspeichervorrichtung mit Doppelzelleneinheiten

Info

Publication number: DE10334424A1
Application number: DE10334424A
Authority: DE
Inventors: Yasuhiko Tsukikawa; Takashi Ito
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-17
Filing date: 2003-07-28
Publication date: 2004-08-05
Also published as: KR20040067795A; TW200414194A; JP2004221473A; CN100367408C; TWI222643B; KR100538589B1; US20050219893A1; US20040141361A1; US6903961B2; CN1517997A; US7072204B2

Abstract

Jede der Doppelzellen (101#), von denen jede aus zwei DRAM-Zellen gebildet ist, enthält eine Zellplatte (130#), die elektrisch von den Zellplatten (130#) in den anderen Doppelzelleneinheiten (101#) getrennt ist. Dadurch können Spannungen an zwei Speicherknoten (140), die zueinander komplementäre Daten in derselben Doppelzelleneinheit speichern, sich durch die kapazitive Kopplung ähnlich zueinander ändern.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf ein Doppelzellen-DRAM (Dynamic Random Access Memory), das einen Datenwert von einem Bit in zwei Speicherzellen speichert. Insbesondere bezieht sich die vorliegende Erfindung auf einen Speicherzellenaufbau eines DRAM, das aus Doppelzellen gebildet ist und verbesserte Auffrischeigenschaften aufweist.
Die japanische Offenlegungsschrift 7-130172 zum Beispiel, die im folgenden als "Dokument 1" bezeichnet wird, offenbart ein Doppelzellen-DRAM, das einen Datenwert von einem Bit in zwei Speicherzellen speichert, um eine Verringerung eines Betriebsspielraums wie z.B. eine Verringerung einer Lesespannung zu vermeiden, die in Speicherzellen mit einer verringerten Layoutfläche auftreten können.
In Dokument 1 ist das Layout der Speicherzellen ähnlich wie bei allgemeinen DRAM-Zellen, die einen Datenwert von 1 Bit in einer Speicherzelle speichern, d.h. im Einzelbetrieb. Zwei Wortleitungen werden gleichzeitig ausgewählt, und der Datenwert der Speicherzelle wird auf beide Bitleitungen eines Bitleitungspaares ausgelesen. In diesem Doppelzellen-DRAM, das in den zwei Speicherzellen komplementäre Daten speichert, kann ein Spannungsunterschied zwischen den Bitleitungen im Vergleich mit dem Einzelzellen-DRAM (ein Bit = eine Zelle) verdoppelt werden, so dass der Lesebetrieb stabil durchgeführt werden kann.
17 zeigt einen Feldaufbau eines bekannten Doppelzellen-DRAM.
Wie in 17 dargestellt, ist in dem Doppelzellen-DRAM eine Doppelzelleneinheit 101, die eine Speichereinheit für einen Datenwert von einem Bit darstellt, aus zwei DRRM-Zellen 100 gebildet, die jeweils mit komplementären Bitleitungen BL und /BL verbunden sind, die ein Bitleitungspaar bilden. Die mit dem DRRM-Zellen 100, die dieselbe Doppelzelleneinheit bilden, zusammenhängenden Wortleitungen bilden ein Wortleitungspaar WLP. So bilden zum Beispiel die in 17 dargestellten Wortleitungen WL und /WL# ein Wortleitungspaar WLP, und sie werden gemeinsam (d.h. gleichzeitig) ausgewählt.
Die DRAM-Zelle 100 enthält einen Auswahltransistor (Zugriffstransistor) 110, der zwischen die entsprechende Bitleitung BL bzw. /BL und einen Speicherknoten 140 geschaltet ist, sowie einen Kondensator 120, der zwischen eine Zellplatte 130 und den Speicherknoten 140 geschaltet ist. Der Zugriffstransistor 110 und die Bitleitung BL bzw. /BL sind über einen Bitleitungskontakt 160 elektrisch miteinander verbunden. Der Speicherknoten 140 und der Zugriffstransistor 110 sind über einen Speicherknotenkontakt 170 elektrisch miteinander verbunden.
Wie bereits beschrieben speichert die DRAM-Zelle 100 Daten in Form von elektrischen Ladungen, die von dem Kondensator 120 an dem Speicherknoten 140 angehäuft werden. Die Zellplatte 130 ist für das gesamte Speicherzellenfeld gemeinsam bereitgestellt und wird fest auf eine vorbestimmte Zellplattenspannung VCP gelegt.
Ein Leseverstärker 105 verstärkt einen Spannungsunterschied zwischen den komplementären Bitleitungen BL und /BL, die das Bitleitungspaar bilden, auf einen Wert, der dem Unterschied zwischen einer Versorgungsspannung Vdd und einer Massespannung GND entspricht. Zwei DRAM-Zellen 100, die dieselbe Doppelzelleneinheit 101 bilden, halten jeweils Datenwerte mit komplementären Pegeln (H-Pegel und L-Pegel).
18 veranschaulicht das Verhalten von Spannungen auf dem Bitleitungspaar, wenn die Versorgungsspannung Vdd als Vorladespannung für die Bitleitungen verwendet wird.
Wie in 18 dargestellt, werden beide komplementären Bitleitungen vor der Auswahl der Wortleitung WL zum Zeitpunkt T1 auf die Versorgungsspannung Vdd vorgeladen. Wenn die Wortleitung WL in diesem vorgeladenen Zustand ausgewählt und auf H-Pegel aktiviert wird, tritt auf einer der komplementären Bitleitungen notwendigerweise entsprechend dem Datenwert mit L-Pegel eine Spannungsänderung ΔV in die negative Richtung auf. Durch einen Verstärkungsvorgang des Leseverstärkers zwischen den Zeiten T2 und T3 kann zwischen den komplementären Bitleitungen, die das Bitleitungspaar BLP bilden, ein Spannungsunterschied im Bereich zwischen der Versorgungsspannung Vdd und der Massespannung GND erzeugt werden.
Wie in 19 dargestellt, wird daher in dem Doppelzellen-DRAM eine Auffrischzeit tREF2 als die Zeit definiert, die vergeht, bis die Spannung an dem Speicherknoten, der den Datenwert mit H-Pegel speichert (d.h. an dem Speicherknoten, der auf die Versorgungsspannung Vdd gelegt ist) entsprechend der Spannung an dem Speicherknoten, der den Datenwert mit L-Pegel speichert, auf die Massespannung GND absinkt.
Da in der DRAM-Zelle ein Kondensator als Datenspeichermedium verwendet wird, kann der gespeicherte Datenwert durch einen Leckstrom verloren gehen. Zum Verhindern dieses Datenverlustes liest das DRAM intern die Speicherzellendaten aus und schreibt sie zurück, wodurch ein Auffrischvorgang zum Wiederherstellen der ursprünglichen Daten durchgeführt wird.
Wenn die Speicherzelle in größerem Umfang miniaturisiert wird, sinkt ein elektrostatischer Kapazitätswert des Speicherzellenkondensators ab, und demzufolge muss das Auffrischen in kürzeren Intervallen durchgeführt werden. Im Allgemeinen kann während des Auffrischvorgangs nicht auf das DRAM zugegriffen werden. Die kürzeren Auffrischintervalle verringern daher die Verarbeitungseffizienz des Systems. Außerdem steigt ein Leistungsverbrauch für das Auffrischen an.
In dem in Dokument 1 oder dergleichen gezeigten allgemeinen Doppelzellen-DRAM kann das Auffrischintervall länger sein als bei dem Einzelzellen-DRAM. In den letzten Jahren wurden Halbleitervorrichtungen jedoch zunehmend in tragbaren Einrichtungen verwendet, die von Batterien gespeist werden, und die Anforderung an die Verringerung der Größe und des Leistungsverbrauchs der Halbleiterspeichervorrichtungen steigen daher an. Somit ist es auch für das Doppelzellen-DRAM erforderlich, dass das Auffrischintervall weiter erhöht wird und somit die Auffrischeigenschaften weiter verbessert werden.
Da in dem Doppelzellen-DRAM ein Datenwert von einem Bit in zwei Speicherzellen gespeichert wird, belegt eine Zelleneinheit, die einen Datenwert von 1 Bit speichert, notwendigerweise eine große Fläche. Wenn zum Erzielen der Doppelzelleneinheit, die einen Datenwert von 1 Bit speichert, das Layout der bekannten DRAM-Zellen zweimal verwendet wird, steigt die Layoutfläche der Doppelzelleneinheit, die die Datenspeichereinheit bildet, auf das Doppelte. In diesem Fall sinkt die Speicherkapazität auf den halben Wert des Einzelzellen-DRAM (ein Bit = eine Zelle), und es wird schwierig, ein Doppelzellen-DRAM mit einer hohen Speicherkapazität zu erzielen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung (DRAM) vom Doppelzellentyp bereitzustellen, die verbesserte Auffrischeigenschaften aufweist. Weiterhin soll eine Halbleiterspeichervorrichtung (DARM) bereitgestellt werden, die Doppelzelleneinheiten in einer kleinen Layoutfläche bereitstellen kann.
Die Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1.
Die Halbleitervorrichtung enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Speicherzelleneinheiten aufgeteilt sind, von denen jede aus zwei Speicherzellen gebildet wird, die komplementäre Daten halten. Die Halbleiterspeichervorrichtung enthält weiter: eine Mehrzahl von Bitleitungen, die Paare von je zwei Bitleitungen bilden und jeweils entsprechend den Spalten von Speicherzellen angeordnet sind; eine Mehrzahl von Wortleitungen, die jeweils entsprechend den Zeilen von Speicherzellen angeordnet sind und sich in einer die Bitleitungen kreuzenden Richtung erstrecken; und eine Mehrzahl von Zellplatten, die jeweils entsprechend den Speichereinheiten bereitgestellt sind und von denen jede zumindest elektrisch von den anderen getrennt ist. Jede der Mehrzahl von Speicherzellen enthält einen Auswahltransistor, der zwischen die entsprechende Bitleitung und einen Speicherknoten geschaltet ist und entsprechend einer Spannung auf der entsprechenden Wortleitung ein- oder ausgeschaltet wird, sowie einen Kondensator, der zwischen den Speicherknoten und die entsprechende Zellplatte geschaltet ist.
Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 12.
Die Halbleitervorrichtung enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Speicherzelleneinheiten aufgeteilt sind, von denen jede aus zwei Speicherzellen gebildet wird, die komplementäre Daten halten. Die Halbleiterspeichervorrichtung enthält weiter: eine Mehrzahl von Bitleitungen, die Paare von je zwei Bitleitungen bilden und jeweils entsprechend den Spalten von Speicherzellen angeordnet sind; eine Mehrzahl von Wortleitungen, die jeweils entsprechend den Zeilen von Speicherzellen angeordnet sind und sich in einer die Bitleitungen kreuzenden Richtung erstrecken; und eine Mehrzahl von Zellplatten, die jeweils entsprechend vorbestimmten Abschnitten der Mehrzahl von Speichereinheiten bereitgestellt sind und von denen jede zumindest elektrisch von den anderen getrennt ist. Jede der Mehrzahl von Speicherzellen enthält einen Auswahltransistor, der zwischen die entsprechende Bitleitung und einen Speicherknoten geschaltet ist und entsprechend einer Spannung auf der entsprechenden Wortleitung ein- oder ausgeschaltet wird, sowie einen Kondensator, der zwischen den Speicherknoten und die entsprechende Zellplatte geschaltet ist.
Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 13.
Die Halbleitervorrichtung enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Speicherzelleneinheiten aufgeteilt sind, von denen jede aus zwei Speicherzellen gebildet wird, die komplementäre Daten halten. Die Halbleiterspeichervorrichtung enthält weiter: eine Mehrzahl von Bitleitungen, die Paare von je zwei Bitleitungen bilden und je weils entsprechend den Spalten von Speicherzellen angeordnet sind; eine Mehrzahl von Wortleitungen, die jeweils entsprechend den Zeilen von Speicherzellen angeordnet sind und sich in einer die Bitleitungen kreuzenden Richtung erstrecken; und eine Mehrzahl von Zellplatten, die jeweils entsprechend den Speichereinheiten bereitgestellt sind und von denen jede zumindest elektrisch von den anderen getrennt ist. Eine der zwei Speicherzellen, die jede der Speichereinheiten bilden, enthält einen Auswahltransistor, der zwischen eine der gepaarten Bitleitungen und einen Speicherknoten geschaltet ist und entsprechend einer Spannung auf der entsprechenden Wortleitung ein- oder ausgeschaltet wird, sowie einen Kondensator, der zwischen den Speicherknoten und die entsprechende Zellplatte geschaltet ist. Die andere der zwei Speicherzellen, die die Speichereinheit bilden, enthält einen Auswahltransistor, der zwischen die andere der gepaarten Bitleitungen und die Zellplatte geschaltet ist, ohne dass ein Kondensator dazwischengeschaltet ist, und der entsprechend einer Spannung auf der entsprechenden Wortleitung ein- oder ausgeschaltet wird.
Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen gekennzeichnet.
Dementsprechend kann mit der vorliegenden Erfindung der folgende Hauptvorteil erzielt werden: Da die jeder Speichereinheit (Doppelzelleneinheit) entsprechende Zellplatte zumindest elektrisch von den anderen getrennt ist, ändern sich die Spannungen an den Speicherknoten, die jeweils in derselben Doppelzelleneinheit enthalten sind und komplementäre Daten speichern, bedingt durch die kapazitive Kopplung ähnlich zueinander. Dadurch kann die Auffrischzeit erhöht werden. Weiterhin wird auch dann, wenn ein Kurzschluss zwischen dem Speicherknoten und einem anderen Knoten auftritt, zwischen den in derselben Doppelzelleneinheit enthaltenen Speicherknoten ein bestimmter Spannungsunterschied gehalten. Somit kann die Herstellung von Speicherzel len, die bedingt durch den Kurzschluss fehlerhaft sind, vermieden werden. Demzufolge ist es möglich, die Auffrischeigenschaften und die Herstellungsausbeute der Halbleiterspeichervorrichtungen zu verbessern.
Weiterhin kann in einer der zwei Speicherzellen (DRAM-Zellen), die die Doppelzelleneinheit bilden, ein Kondensator weggelassen werden. Dadurch kann in jeder der Zellplatten, die entsprechend den jeweiligen Speichereinheiten (Doppelzelleneinheiten) voneinander elektrisch getrennt sind, eine große Ladungshaltekapazität sichergestellt werden. Dementsprechend können die Auffrischeigenschaften der Halbleiterspeichervorrichtung weiter verbessert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
1 eine schematische Darstellung des Aufbaus eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
2 eine schematische Darstellung des Layouts des Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
3 einen Querschnitt des Aufbaus von Speicherzellen in der in 2 dargestellten Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
4 ein Signalverlaufsdiagramm zum Veranschaulichen einer Auffrischzeit in der Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
5 eine schematische Darstellung des Aufbaus eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung;
6 eine schematische Darstellung des Layouts des Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach der zweiten Ausführungsform;
7 eine schematische Darstellung des Aufbaus eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung;
8 eine schematische Darstellung des Layouts des Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach der dritten Ausführungsform;
9 einen Querschnitt des Aufbaus von Speicherzellen in der in 8 dargestellten Halbleiterspeichervorrichtung nach der dritten Ausführungsform;
10 eine schematische Darstellung des Layouts des Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach einer ersten Abwandlung der dritten Ausführungsform;
11 einen Querschnitt des Aufbaus von Speicherzellen in der in 10 dargestellten Halbleiterspeichervorrichtung nach der ersten Abwandlung der dritten Ausführungsform;
12 eine schematische Darstellung des Layouts des Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach einer zweiten Abwandlung der dritten Ausführungsform;
13 eine schematische Darstellung eines Beispiels für ein Layout einer Struktur, die getrennte Zellplatten enthält, von denen jede für eine Mehrzahl von Doppelzelleneinheiten bereitgestellt ist;
14 eine schematische Darstellung des Aufbaus eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach einer vierten Ausführungsform der vorliegenden Erfindung;
15 eine schematische Darstellung des Layouts des Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach der vierten Ausführungsform;
16 einen Querschnitt des Aufbaus von Speicherzellen in der in 15 dargestellten Halbleiterspeichervorrichtung nach der vierten Ausführungsform;
17 einen Feldaufbau eines bekannten Doppelzellen-DRAM;
18 ein Betriebssignalverlaufsdiagramm zum Veranschaulichen des Verhaltens von Spannungen auf einem Bitleitungspaar, wenn bei dem in 17 dargestellten Doppelzellen-DRAM die Versorgungsspannung Vdd als Bitleitungsvorladespannung verwendet wird
19 ein Signalverlaufsdiagramm zum Veranschaulichen einer Auffrischzeit in dem bekannten Doppelzellen-DRAM Im Folgenden wird mit Bezug auf die Zeichnungen ein Speicherzellenaufbau eines Doppelzellen-DRAM nach einer Ausführungsform der vorliegenden Erfindung beschrieben, das verbesserte Auffrischeigenschaften aufweist.
Wie in 1 dargestellt, wird eine Doppelzelleneinheit 101# nach einer ersten Ausführungsform aus zwei DRAM-Zellen 100 gebildet, die jeweils ähnlich wie bei der in 17 dargestellten bekannten Doppelzelleneinheit 101 jeweils mit gepaarten komplementären Bitleitungen BL und /BL verbunden sind. Jede DRAM-Zelle 100 enthält einen Zugriffstransistor 110 und einen Kondensator 120, wie bereits mit Bezug auf 17 beschrieben. Die Zugriffstransistoren 110 der zwei DRAM-Zellen 100, die die Doppelzelleneinheit 101# bilden, sind mit ihrem Gate jeweils mit einer von zwei Wortleitungen verbunden, z.B. den Wortleitungen WLO und WL1, die ein Wortleitungspaar WLP bilden.
In dem Doppelzellen-DARM nach der ersten Ausführungsform wird ein Zellplattenaufbau aus getrennten Zellplatten 130# gebildet, die voneinander getrennt sind und jeweils den Doppelzelleneinheiten 101# entsprechen. Jede getrennte Zellplatte 130# ist zumindest elektrisch von den anderen getrennt. Typischerweise wird eine Strukturierung durchgeführt, um die entsprechend den jeweiligen Doppelzelleneinheiten 101# aufgeteilten Zellplatten zu erhalten, so dass die Zellplatten 130# alle physisch voneinander getrennt sind.
2 ist eine schematische Darstellung des Layouts eines Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach der ersten Ausführungsform.
Wie in 2 dargestellt sind aktive Bereiche (Feldbereiche) 200, von denen jeder eine invertierte T-Form aufweist, in Zeilen und Spalten angeordnet. Jeder aktive Bereich 200 dehnt sich in einer Ausdehnungsrichtung der Bitleitung (d.h. in der Spaltenrichtung) lang aus und weist einen Vorsprung auf, der in einer Ausdehnungsrichtung der Wortleitung (d.h. in der Zeilen richtung) hervorspringt. Jeder Feldbereich 200 bildet eine Layouteinheit, in der zwei DRAM-Zellen 100 angeordnet sind. Somit erstreckt sich jeder Feldbereich 200 kontinuierlich zwischen den zwei DRAM-Zellen, die einander in der Spaltenrichtung benachbart sind. Somit definiert der Feldbereich 200 einen Bildungsbereich für den in 1 gezeigten Zugriffstransistor 110.
Die Feldbereiche 200 in jeder Spalte sind um 2 Zeilen gegenüber den Feldbereichen 200 in der benachbarten Spalte versetzt. Bitleitungen BL sind jeweils für jede zweite Spalte von Feldbereichen 200 angeordnet, und Bitleitungen /BL sind jeweils für die anderen Spalten angeordnet. 2 zeigt als typisches Beispiel die Bitleitungen BLO, /BLO, BL1 und /BL1.
Die Bitleitungen BLO und /BLO bilden ein Paar, und die Bitleitungen BL1 und /BL1 bilden eine weiteres Paar. Das Bitleitungspaar BLO, /BLO ist mit einem Leseverstärker 105a verbunden, und das Bitleitungspaar BL1, /BL1 ist mit einem Leseverstärker 105b verbunden. Jede der Bitleitungen BLO, /BL0, BL1 und /BL1 ist jeweils über einen Bitleitungskontakt 160 elektrisch mit den hervorspringenden Abschnitten der Feldbereiche 200 in der entsprechenden Speicherzellenspalte verbunden.
In jedem Feldbereich 200 sind zwei Speicherknoten 140 angeordnet, die jeweils zwei DRAM-Zellen 100 entsprechen. Sie sind jeweils auf einander gegenüberliegenden Seiten des Bitleitungskontakts 160 angeordnet. Die Speicherknoten 140 sind in der Zeilen- und Spaltenrichtungen ausgerichtet. Der Speicherknoten 140 ist über den Speicherknotenkontakt 170 elektrisch mit dem Feldbereich 200 verbunden. Die Speicherknotenkontakte 170 sind ähnlich wie die Speicherknoten 140 in der Zeilen- und Spaltenrichtung ausgerichtet.
Die Speicherknotenkontakte 170 sind in jeder Spalte an Stellen angeordnet, die jeder zweiten Zeile entsprechen, und sie sind in jeder Zeile außer in der Zeile am Ende an Stellen angeordnet, die jeder Spalte entsprechen. Die Zeilen, in denen die Bitleitungskontakte 160 angeordnet sind, wechseln sich mit den Zeilen mit Speicherknotenkontakten 170 ab. Die Wortleitungen WL erstrecken sich über die Feldbereiche 200 und sind so angeordnet, dass die Bitleitungskontakte 160 und die Speicherknotenkontakte 170 zwischen den Wortleitungen WL angeordnet sind. 2 zeigt stellvertretend die Wortleitungen WLO bis WL7. In dem ganzen Speicherzellenfeld ist das in 2 dargestellte Layout in der Zeilen- und Spaltenrichtung wiederholt. In den Zeichnungen bezeichnet "F" eine minimale Entwurfseinheit (minimale Leitungsbreite). Jede der Wortleitungen und Bitleitungen hat eine Breite von F, und die Wortleitungen und Bitleitungen sind mit Rasterabständen angeordnet, die gleich F sind.
In jeder DRAM-Zelle 100 ist der in 1 gezeigte Kondensator 120 zum Halten der dem Speicherdatenwert entsprechenden Ladungen zwischen dem entsprechenden Speicherknoten 140 und der isolierten Zellplatte 130# ausgebildet.
In dem Aufbau nach der ersten Ausführungsform bilden wie oben beschrieben zwei einander in der Zeilenrichtung benachbarte DRAM-Zellen 100 eine Doppelzelleneinheit, und die isolierte Zellplatte 130# ist entsprechend jeder Doppelzelleneinheit an- geordnet. Im Gegensatz zu einem bekannten Aufbau, bei dem eine Zellplatte, die als gemeinsame Elektrode dient, über das gesamte Speicherzellenfeld angeordnet ist, verwendet der Aufbau nach der ersten Ausführungsform Zellplatten, von denen jede für zwei DRAM-Zellen 100 bereit gestellt ist, die dieselbe Doppelzelleneinheit bilden, und von denen jede von den anderen getrennt ist. Jede getrennte Zellplatte 130# wird nicht mit einer besonderen Spannung versorgt und ist in einem elektrisch schwebenden Zustand.
Weiterhin bilden die zwei Wortleitungen auf den einander entgegengesetzten Seiten des Speicherknotenkontakts 170 ein Wortleitungspaar WLP, und sie werden gleichzeitig ausgewählt. Dementsprechend bilden die Wortleitungen WL1 und WL2, die Wortleitungen WL3 und WL4 und die Wortleitungen WL5 und WL6 jeweils Wortleitungspaare WLP.
In dem in 2 dargestellten Aufbau vom Doppelzellentyp sind die an den einander entgegengesetzten Enden angeordneten Wortleitungen WLO und WL7 so dargestellt, als ob sie Dummywortleitungen wären. Die in 2 dargestellte Anordnung wird jedoch in Zeilen- und Spaltenrichtung wiederholt.
3 zeigt einen Schnitt entlang einer Linie III-III in 2.
Wie in 3 dargestellt, sind die Feldbereiche 200, die voneinander durch Trenn- und Isolierschichten 220 getrennt sind, auf p-Wannen 210 angeordnet, die eine negative Spannung VBB führen. Dotierungsbereiche 231-233, die als Source/Drainbereiche der Zugriffstransistoren 110 dienen, sind auf dem Feldbereich 200 angeordnet. Unmittelbar über einem aktiven Bereich zwischen den Dotierungsbereichen 231 und 232 ist die Wortleitung WL4 aus einer polykristallinen Siliziumschicht ausgebildet, wobei eine Isolierschicht dazwischen liegt. In ähnlicher Weise ist unmittelbar über einem aktiven Bereich zwischen den Dotierungsbereichen 232 und 233 die Wortleitung WL5 aus einer polykristallinen Siliziumschicht ausgebildet, wobei eine Isolierschicht dazwischen liegt.
Weiterhin ist der Dotierungsbereich 232, der von den Zugriffstransistoren 110 zweier benachbarter DRAM-Zellen gemeinsam genutzt wird, elektrisch über einen Bitleitungskontakt 160 in dem hervorspringenden Bereich des in 2 dargestellten Feldbe reichs mit der Bitleitung /BLO verbunden, die aus einer ersten Metallschicht ausgebildet ist.
Der Speicherknoten 140, der für jede DRAM-Zelle bereitgestellt ist, ist über den Speicherknotenkontakt 170 elektrisch mit dem Dotierungsbereich 231 bzw. 232 verbunden. Die getrennte Zellplatte 130# liegt dem Speicherknoten 140 gegenüber.
Wie in 3 ebenfalls ersichtlich ist, ist die getrennte Zellplatte 130# entlang einer Grenze zwischen Doppelzelleneinheiten 101# getrennt. Es wird zum Beispiel in einem Schichtabscheidungsvorgang eine Metallschicht, die die isolierte Zellplatte 130# bilden soll, abgeschieden, und dann wird ein Abschnitt dieser Metallschicht, der in einem Trennbereich 150 zwischen den isolierten Zellplatten liegt, entfernt, wodurch isolierte Zellplatten 130# gebildet werden, ohne ein spezielles Herstellungsverfahren anzuwenden.
Für jede Doppelzelleneinheit 101# ist eine Kondensatorschicht bereitgestellt, die in einem Zwischenraum 240 zwischen der isolierten Zellplatte 130# und dem Speicherknoten 140 ausgebildet ist, um einen Kapazitätswert des Kondensators 120 sicherzustellen.
3 zeigt als Beispiel einen COB-Aufbau (Capacitor over Bit line), bei dem der Speicherknoten 140 und die isolierte Zellplatte 130# auf einem höheren Niveau ausgebildet sind als die Bitleitung BL. Die Erfindung kann aber auch einen COB-Aufbau (Capacitor under Bit line) verwenden, bei der der Speicherknoten 140 und die isolierte Zellplatte 130# auf einem niedrigeren Niveau ausgebildet sind als die Bitleitung BL.
4 zeigt einen Speicherknotenspannungsverlauf zum Veranschaulichen einer Auffrischzeit in der Doppelzelleneinheit nach der ersten Ausführungsform.
4 zeigt eine Kurve, die Änderungen einer Speicherknotenspannung VR2 in einer bekannten Doppelzelleneinheit beim Speichern mit H-Pegel darstellt. 4 zeigt auch Kurven, die die Änderungen der Speicherknotenspannungen VRH und VRL an Speicherknoten darstellt, die H-Pegel bzw. L-Pegel speichern und die daher im Folgenden jeweils auch als "H-seitiger Speicherknoten" und "L-seitiger Speicherknoten" bezeichnet sein können.
Wie bereits beschrieben, ist die Auffrischzeit tREF2 in dem Doppelzellen-DRAM mit dem bekannten Aufbau durch eine Zeit definiert, die erforderlich ist, um die Speicherknotenspannung VR2 von der Versorgungsspannung Vdd auf die Massespannung GND abzusenken.
In der Doppelzelleneinheit nach der ersten Ausführungsform sind die Speicherknoten, die in derselben Doppelzelleneinheit enthalten sind und jeweils komplementäre Daten halten (d.h. Daten mit H- und L-Pegel), über die getrennte Zellplatte 130# in Serie geschaltet. Wenn die Spannung VRH an dem Speicherknoten mit H-Pegel sinkt, sinkt durch die kapazitive Kopplung auch die Spannung VRL an dem Speicherknoten L-Pegel.
Dementsprechend sinkt die Spannung VRL an dem Speicherknoten mit L-Pegel auf oder unter die Massespannung GND, aber sie wird auf die negative Spannung VBB, d.h. eine Substratspannung, geklemmt, ohne unter die negative Spannung VBB abzusinken. Das liegt daran, dass die zwischen der p-Wanne 210 und den Dotierungsbreichen 231 und 233 (n-dotierten Bereichen) gebildeten pn-Übergänge, die elektrisch mit den Speicherknoten 140 verbunden sind, in Vorwärtsrichtung vorgespannt sind.
Wenn die niedrigere Speicherknotenspannung VRL auf eine negative Spannung sinkt, kann dadurch ein Auswahltransistor eingeschaltet werden, dessen Source aus einem Dotierungsbereich ge bildet ist, der elektrisch mit dem Speicherknoten auf der L-Seite verbunden ist, und dessen Gate von einer nicht ausgewählten Wortleitung gebildet wird, die die Massespannung GND führt. Somit kann der Zugriffstransistor eingeschaltet werden, bevor die niedrigere Speicherknotenspannung VRL auf die negative Spannung VBB (Substratspannung) sinkt. In diesem Fall wird die niedrigere Speicherknotenspannung VRL auf eine negative Spannung (GND – Vth) geklemmt, die nicht durch die Substratspannung VBB beeinflusst ist, sondern durch eine Schwellenspannung Vth des Zugriffstransistors. Auf jeden Fall wird die untere Speicherknotenspannung VRL entweder auf die Substratspannung VBB oder auf die negative Spannung (GND – Vth) geklemmt.
Im Gegensatz dazu sinkt, auch nachdem die niedrigere Speicherknotenspannung VRL geklemmt wurde, die höhere Speicherknotenspannung VRH weiter, und schließlich wird sie auf denselben Pegel sinken wie die niedrigere Speicherknotenspannung VRL, wodurch der in der Doppelzelleneinheit gespeicherte Datenwert verloren geht.
Wenn ein Übergangsleckstrom in der Doppelzelleneinheit nach der ersten Ausführungsform mit derselben Größe auftritt wie bei der bekannten Doppelzelleneinheit, sinkt die höhere Speicherknotenspannung VRH in der Doppelzelleneinheit nach der ersten Ausführungsform schneller ab als die höhere Speicherknotenspannung in der bekannten Doppelzelleneinheit. Das liegt daran, dass in der Doppelzelleneinheit nach der ersten Ausführungsform zwei Kondensatoren, von denen jeder einen Kapazitätswert Cs aufweist, in Serie geschaltet sind, so dass der Haltekapazitätswert für die getrennte Zellplatte nach der ersten Ausführungsform Cs/2 beträgt und somit den halben Wert hat wie bei der bekannten Doppelzelleneinheit.
Wie oben beschrieben sinkt die höhere Speicherknotenspannung VRH in der Doppelzelleneinheit nach der ersten Ausführungsform schneller als in der bekannten Doppelzelleneinheit. Eine Auffrischzeit tREF# wird jedoch durch die Zeit definiert, die vergeht, bevor sie von der Versorgungsspannung Vdd auf die negative Spannung VBB bzw. (GND – Vth) sinkt. Wie bereits beschrieben ist die in der Doppelzelleneinheit nach der ersten Ausführungsform sichergestellte Auffrischzeit tREF# annähernd doppelt so groß wie die Auffrischzeit tREF2 in der bekannten Doppelzelleneinheit. Das wurde durch eine Simulation bestätigt, die mit einer Versorgungsspannung Vdd von 2V, einer Substratspannung VBB von -1V, Zellkapazitäten Cs von 25fF und einer Bitleitungskapazität Cb von 100fF durchgeführt wurde.
In dem Doppelzellen-DRAM nach der ersten Ausführungsform sind die Zellplatten jeweils entsprechend den Doppelzelleneinheiten voneinander getrennt. Dadurch kann der Entwurf so durchgeführt werden, dass sich die Spannungen an den Speicherknoten, die die komplementären Daten speichern, durch die kapazitive Kopplung in ähnlicher Weise ändern. Damit kann die Auffrischzeit verlängert werden.
Das Bereitstellen des oben beschriebenen Aufbaus mit getrennten Zellplatten kann auch die folgenden Wirkungen erzielen: Auch wenn zwischen dem Speicherknoten und einem anderen Knoten (typischerweise einer Wortleitung) ein während der Herstellung entstandener Kurzschluss vorhanden ist, sinkt die Spannung an dem Speicherknoten mit L-Pegel durch die kapazitive Kopplung von der Massespannung GND auf die negative Spannung, wenn die Spannung an dem Speicherknoten mit H-Pegel von der Versorgungsspannung Vdd auf die Massespannung GND sinkt. Selbst wenn in einer der zwei DRAM-Zellen, die die Doppelzelleneinheit bilden, ein Kurzschluss mit dem Speicherknoten vorhanden ist, wird weiter in gewissem Masse zwischen den Speicherknoten mit H-Pegel und L-Pegel ein Spannungsunterschied gehalten. Demzufolge ist es möglich zu vermeiden, dass die kurzgeschlossene DRAM-Zelle fehlerhaft wird.
Eine ähnliche Wirkung kann nicht nur in dem Fall erzielt werden, in dem der Kurzschluss zwischen dem Speicherknoten und der Wortleitung auftritt, sondern auch in den Fällen, in denen ein Kurzschluss zwischen dem Speicherknoten und der Bitleitung auftritt oder in denen ein Kurzschluss oder dergleichen zwischen dem Speicherknoten und der Zellplatte auftritt. Daher kann das Doppelzellen-DRAM nach der ersten Ausführungsform eine höhere Herstellungsausbeute liefern als das bekannte Doppelzellen-DRAM.
Durch Ändern der in 2 gezeigten Zellplatten 130# von dem getrennten Muster in ein kontinuierliches Muster kann der Aufbau leicht so geändert werden, dass Speicherzellen für ein bekanntes Einzelzellen-DRAM bereitgestellt werden. Das ist ein zusätzlicher Effekt.
In dem Doppelzellen-DRAM ist es wichtig, die DRAM-Zellen wie bereits beschrieben mit hoher Dichte anzuordnen, um eine Layoutfläche zu verringern. Daher werden im Folgenden eine zweite und eine dritte Ausführungsform beschrieben in Verbindung mit Layouts zum effizienten Anordnen der Doppelzelleneinheiten, die in Verbindung mit der ersten Ausführungsform beschrieben worden sind.
5 zeigt einen Aufbau nach der zweiten Ausführungsform. Wie in 5 dargestellt, werden DRAM-Zellen 100, die dieselbe Doppelzelleneinheit 101# bilden, durch eine gemeinsame Wortleitung WL ausgewählt. Ansonsten ist der Aufbau nach der zweiten Ausführungsform im Wesentlichen derselbe wie bei der ersten Ausführungsform. Daher tragen entsprechende Abschnitte die gleichen Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
6 ist eine schematische Darstellung des Layouts eines Speicherfeldabschnitts in einer Halbleiterspeichervorrichtung nach der zweiten Ausführungsform. In 6 erstrecken sich die Wortleitungen WLO bis WL5 in der Zeilenrichtung. Die Bitleitungen BLO, /BLO bis BL4, /BL4 erstrecken sich in der Spaltenrichtung. Die Wortleitungen WLO bis WL5 erstrecken sich quer (typischerweise senkrecht) zu den Bitleitungen BLO, /BLO bis BL4, /BL4. Wie bereits mit Bezug auf 3 beschrieben werden die Wortleitungen WLO bis WL5 z.B. aus polykristallinen Siliziumverbindungen gebildet, und die Bitleitungen BLO, /BLO bis BL4, /BL4 werden z.B. aus einer ersten Metallschicht auf einem höheren Niveau bzw. in einer höheren Lage gebildet.
Jeder Feldbereich 200 ist in einer Richtung angeordnet, die die Wortleitungen WLO bis WL5 und die Bitleitungen BLO, /BLO bis BL4, /BL4 kreuzt. In dem Aufbau nach der zweiten Ausführungsform erstreckt sich der Feldbereich 200 in eine Richtung zwischen der Ausdehnungsrichtung der Wortleitungen WL und der Ausdehnungsrichtung der Bitleitungen BL und /BL. Für jeden Feldbereich 200 sind ähnlich wie bei dem Layout nach der ersten Ausführungsform zwei DRAM-Zellen 100 bereitgestellt.
Zwischen jedem Feldbereich 200 und der entsprechenden der Bitleitungen BLO, /BLO bis BL4, /BL4 ist ein Bitleitungskontakt 160 ausgebildet. Jeder Feldbereich 200 hat Enden, von denen jedes von dem Bitleitungskontakt 160 entfernt liegt, wobei die Wortleitung WL (die allgemein WLO bis WL5 bezeichnet) dazwischen liegt, und die Speicherknotenkontakte 170 sind jeweils an diesen Enden angeordnet.
Die Speicherknoten 140 sind jeweils über Speicherknotenkontakte 170, die an einander entgegengesetzten Enden des Feldbereichs 200 angeordnet sind, mit dem Feldbereich 200 verbunden. Der Speicherknoten 140 ist entsprechend jeder DRAM-Zelle 100 ausge bildet und in einem Bereich oberhalb des Feldbereichs 200 angeordnet.
Entsprechend dem oben beschriebenen Aufbau nach der zweiten Ausführungsform ist die dem Speicherknoten 140 gegenüberliegende Zellplatte als getrennte Zellplatte 130# ausgebildet, die jeder Speicherzelleneinheit entspricht und die ähnlich wie bei der ersten Ausführungsform von den anderen getrennt ist. Daher erzielt der Aufbau nach der zweiten Ausführungsform in ähnlicher Weise die Wirkungen, dass die Auffrischeigenschaften verbessert werden und dass die Herstellung einer fehlerhaften Zelle wie bei der ersten Ausführungsform auch dann unterdrückt werden kann, wenn zwischen dem Speicherknoten und einem anderen Knoten ein Kurzschluss auftritt. Somit unterscheiden sich die erste und zweite Ausführungsform nur in dem Layout und der Anordnung der Doppelzelleneinheiten voneinander. In dem Speicherzellenfeld ist die in 6 dargestellte Anordnung in der Zeilenrichtung und der Spaltenrichtung wiederholt.
In dem Layout nach der zweiten Ausführungsform werden zum Anordnen der Wortleitungen WL zwei verschiedene Rastermaße verwendet. Insbesondere sind die Wortleitungen auf einander entgegengesetzten Seiten des Bitleitungskontakts 160 (z.B. die Wortleitungen WLO und WL1) in einem Rastermaß von 2·F angeordnet. Die Wortleitungen auf einander entgegengesetzten Seiten des Speicherknotenkontaktes 170 dagegen (z.B. die Wortleitungen WL1 und WL2) sind in einem Rastermaß von 4·F angeordnet. Die Wortleitungen WL sind mit diesem Rastermaßen angeordnet, die zwischen 2·F und 4·F abwechseln.
Die Bitleitungskontakte 160 sind in der Zeilenrichtung aufgereiht, und sie sind entsprechend den jeweiligen Bitleitungen BL und /BL angeordnet. Die Speicherknotenkontakte 170 sind in ähnlicher Weise in der Zeilenrichtung aufgereiht und entsprechend den jeweiligen Speicherzellenspalten angeordnet. Die Bitleitun gen BL und /BL sind in dem Rastermaß 2·F angeordnet. Die Bitleitungskontakte 160 sind in der Spaltenrichtung in dem Rastermaß von 6·F angeordnet.
Somit wird der grundlegende Zellbereich, der die DRRM-Zelle 100 bildet, durch einen rechteckigen Bereich gebildet, der einen Bitleitungskontakt 160 und einen Speicherknotenkontakt 170 enthält. Dieser grundlegende Zellbereich hat eine Länge von 2·F in der Zeilenrichtung und eine Länge von 3·F in der Spaltenrichtung und somit eine Fläche von 6·F².
Im Gegensatz dazu hat der grundlegende Zellbereich, der die DRAM-Zelle 100 in dem in 2 dargestellten Layout nach der ersten Ausführungsform bildet, eine Länge von 2·F in der Zeilenrichtung und eine Länge von 4·F in der Spaltenrichtung. Somit hat der grundlegende Zellbereich eine Fläche von 8·F². Somit kann das Layout nach der zweiten Ausführungsform die von einem grundlegenden Zellbereich, der eine DRAM-Zelle bildet, belegte Fläche verringern, und es ermöglicht verglichen mit dem Layout nach der ersten Ausführungsform eine Anordnung von DRAM-Zellen mit höherer Dichte. Demzufolge ist es möglich, in dem Doppelzellen-DRAM nach der ersten Ausführungsform die Dichte der Zellen zu erhöhen.
7 ist eine schematische Darstellung eines Aufbaus eines Speicherfeldabschnitts in einer Halbleiterspeichervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung.
Wie in 7 dargestellt enthält ein Aufbau nach der dritten Ausführungsform zusätzlich zu dem in 5 dargestellten Aufbau nach der zweiten Ausführungsform Dummywortleitungen DWL, die entlang den Wortleitungen WL ausgebildet sind. Ansonsten ist der Aufbau im Wesentlichen derselbe wie der in 5 dargestellte Aufbau nach der zweiten Ausführungsform. Entsprechen de Abschnitte tragen die dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
8 ist eine schematische Darstellung eines Layouts des Speicherfeldabschnitts in der Halbleiterspeichervorrichtung nach der dritten Ausführungsform.
Wie in 8 dargestellt unterscheidet sich das Layout nach der dritten Ausführungsform von dem in 6 dargestellten Layout nach der zweiten Ausführungsform in den folgenden Punkten: Die Dummywortleitung DWL ist zwischen den Speicherknotenkontakten 170 angeordnet, die jeweils in den Feldbereichen 200 ausgebildet sind, die einander in der Spaltenrichtung benachbart sind. Somit ist die Dummywortleitung DWL zwischen den Wortleitungen WL angeordnet, die mit dem Rasterabstand 4·F angeordnet sind. Weiterhin kann die Dummywortleitung DWL wie in 8 dargestellt in jeder äußeren Position außerhalb der Wortleitung WL angeordnet sein, um eine Kontinuität der Form oder des Aufbaus sicherzustellen. Die anderen Layoutabschnitte sind im Wesentlichen dieselben wie in 6. Daher tragen entsprechende Abschnitte dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
Diese Dummywortleitungen DWL sind in derselben Verbindungsschicht ausgebildet wie die Wortleitungen WL, und sie werden mit denselben Herstellungsschritten hergestellt wie Wortleitungen WL. Somit können die Dummywortleitungen DWL ohne einen zusätzlichen Herstellungsschritt und ohne zusätzliche Maske angeordnet werden.
Wie Dummywortleitung DWL sind zu den Wortleitungen WL (WLO – WL5) in einem Rasterabstand von 2·F angeordnet. Daher sind die Wortleitungen, die die Wortleitungen WL und die Dummywortleitungen DWL einschließen, in einem gleichmäßigen Rasterabstand von 2·F angeordnet, und die Wortleitungen und Dummywortleitun gen DWL können regelmäßig angeordnet werden. Dadurch kann ein gleichmäßiges Muster für die Anordnung wiederholt werden und es ist möglich, einen Einfluss durch unregelmäßige Reflektion von Belichtungsstrahlen an einem Stufenabschnitt zu verhindern, der durch die Unregelmäßigkeit des Musters bewirkt werden kann. Somit kann das Strukturieren exakt durchgeführt werden. Dadurch kann das Strukturieren des Speicherknotens und dergleichen auch bei der Mikroverarbeitung exakt durchgeführt werden.
9 zeigt einen Schnitt entlang der Linie IX-IX in 8.
Wie in 9 dargestellt sind die auf einander entgegengesetzten Seiten der Dummywortleitung DWL angeordneten Feldbereiche 200 durch die Trenn- und Isolierschicht 220 elektrisch voneinander getrennt. Die Oberfläche der Trenn- und Isolierschicht 220 ist z.B. durch CMP (Chemical Mechanical Polishing) geglättet. Auf diese Weise wird üblicherweise eine Verarbeitung durchgeführt, um einen gestuften Abschnitt auf einer Grundoberfläche zum Bilden der Dummywortleitung DWL darauf zu reduzieren, so dass die Wortleitungen WL und die Dummywortleitungen DWL in demselben Herstellungsschritt hergestellt werden können.
In den jeweiligen Feldbereichen 200 sind DRAM-Zellen ausgebildet, die verschiedene Doppelzelleneinheiten 101# bilden. Daher sind die getrennten Zellplatten 130# in diesen DRAM-Zellen voneinander getrennt. Der Aufbau jeder DRAM-Zelle ist im Wesentlichen derselbe wie bereits mit Bezug auf 3 beschrieben. Daher tragen entsprechende Abschnitte dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
Jede Dummywortleitung DWL wird immer fest auf der Massespannung GND oder auf einer negativen Spannung gehalten, die kleiner als die Massespannung GND. Dadurch zieht ein unterer Abschnitt der dicken Trenn- und Isolierschicht 220 zwischen den Feldbereichen 200 positive Ladungen an und bildet eine Potentialbarriere ge gen Elektronen in dem Feldbereich 200. Das erhöht die Isolierung zwischen zwei Feldbereichen 200, die elektrisch durch die Trenn- und Isolierschicht 220 voneinander getrennt sind, und es kann die Isolierung zwischen den Speicherknoten erhöhen, die jeweils verschiedene Doppelzelleneinheiten 101# bilden. Somit kann jede DRAM-Zelle, die von der Trenn- und Isolierschicht 220 getrennt ist, stabil Daten speichern.
In dem Doppelzellen-DRAM nach der dritten Ausführungsform sind die in derselben Verbindungsschicht wie die Wortleitung angeordneten Dummywortleitungen wie oben beschrieben in dem Bereich zwischen den Speicherknoten angeordnet, die einander in der Spaltenrichtung benachbart sind, und alle Wortleitungen können gleichermaßen mit dem gleichmäßigen Rasterabstand angeordnet werden. Zusätzlich zu den durch das Doppelzellen-DRAM nach der zweiten Ausführungsform erzielten Wirkungen kann durch die dritte Ausführungsform die Wirkung erzielt werden, dass die Dimensionsgenauigkeit bei der Mikroverarbeitung weiter verbessert werden kann.
Durch Anlegen einer vorbestimmten Spannung an die Dummywortleitung kann die Potentialbarriere zum elektrischen Trennen der Speicherknoten, die jeweils zu unterschiedlichen Doppelzelleneinheiten gehören, in einem Bereich der Schicht unter der Dummywortleitung ausgebildet werden. Dadurch kann das Datenspeichern in jeder DRAM-Zelle weiter stabilisiert werden.
10 ist eine schematische Darstellung eines Layouts eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach einer ersten Abwandlung der dritten Ausführungsform.
In dem in 10 dargestellten Layout ist auch in einem Bereich unter jeder Dummywortleitung DWL ein Feldbereich ausgebildet, und somit hat der Feldbereich 200 eine kontinuierlich ausgedehnte Form. Der Feldbereich 200 wird gebildet, indem die Feldbereiche der DRAM-Zellen in benachbarten Zeilen und benachbarten Spalten kontinuierlich verbunden werden, und er erstreckt sich in einer gleichmäßigen Richtung. Der in einem Bereich unter jeder Dummywortleitung DWL ausgebildete Feldbereich erstreckt sich gerade in der Spaltenrichtung und verbindet physisch die Feldbereiche 200 miteinander, die für auf einander entgegengesetzten Seiten der Dummywortleitung DWL angeordnete Speicherknoten 140 bereitgestellt sind. Jeder Dummywortleitung DWL wird wie bei der dritten Ausführungsform die Massespannung GND oder die negative Spannung zugeführt.
11 ist ein Schnitt entlang der Linie XI-XI in 10.
Wie in 11 dargestellt erstreckt sich der Feldbereich 200 kontinuierlich über einen Bereich unter der Dummywortleitung DWL. Die DRAM-Zellen, von denen jede einen Aufbau hat, wie er bereits mit Bezug auf 3 und 9 beschrieben wurde, sind in den Bereichen auf den einander entgegengesetzten Seiten der Dummywortleitung DWL ausgebildet.
Der Dummywortleitung DWL wird die Massespannung GND oder eine negative Spannung mit einem vorbestimmten Pegel zugeführt. Die so zugeführte vorbestimmte Spannung schaltet einen Transistor aus, der zwischen den Dotierungsbereichen 231 und 232 ausgebildet ist, die jeweils auf einander entgegengesetzten Seiten der Dummywortleitung DWL angeordnet sind. Somit sind die zwei Bereiche auf den einander entgegengesetzten Seiten der Dummywortleitung DWL elektrisch voneinander getrennt.
Dementsprechend kann die Dummywortleitung DWL auch dann, wenn der Feldbereich 200 an der Oberfläche der p-Wanne 210 kontinuierlich ausgebildet ist, die Speicherknoten, die jeweils verschiedenen DRAM-Zellen entsprechen, zuverlässig elektrisch voneinander trennen.
Nach der ersten Abwandlung der dritten Ausführungsform sind die Feldbereiche wie oben beschrieben auch unter den Dummywortleitungen ausgebildet, und diese Feldbereiche können kontinuierlich in einem streifenförmigen Muster ausgebildet sein. Daher ist es nicht erforderlich, eine dicke Trenn- und Isolierschicht vorzusehen, um die Feldbereiche, die einander benachbarten Speicherknoten entsprechen, voneinander zu trennen. Zusätzlich zu der Wirkung der dritten Ausführungsform kann die Wirkung erzielt werden, dass die Feldbereiche leicht strukturiert werden können. Weiterhin ist keine Isolierschicht zum Trennen des Feldes erforderlich, so dass die Layoutfläche des grundlegenden Zellbereichs zum Bilden der DRAM-Zelle verringert werden kann und dass Mikrospeicherzellen erzielt werden können.
Durch Anlegen einer vorbestimmten Spannung an die Dummywortleitung kann der Transistor in diesem Feldbereich ausgeschaltet werden, so dass die Speicherknoten der Speicherzellen exakt voneinander getrennt werden können und dass die Daten exakt gespeichert werden können.
12 ist eine schematische Darstellung des Layouts eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach einer zweiten Abwandlung der dritten Ausführungsform.
12 zeigt in gleicher Weise Wortleitungen WLO – WL5, Dummywortleitungen DWL sowie Bitleitungen BLO, /BLO bis BL4, /BL4.
In dem in 12 dargestellten Layout sind die Feldbereiche 200 symmetrisch zu den Dummywortleitungen DWL angeordnet, und jeder zweite Feldbereich 200 in jeder Spalte ist umgekehrt geneigt wie die anderen Feldbereiche in derselben Spalte. Der Feldbereich 200 wird aus Feldbereichen gebildet, die ähnlich wie bei dem in 10 dargestellten Layout in der Spaltenrichtung unter der Dummywortleitung DWL kontinuierlich ausgebildet sind. Dementsprechend ist der Feldbereich 200 für die Speicherzellen in derselben Spalte kontinuierlich ausgebildet.
In dem Bereich zwischen benachbarten Wortleitungen ist der Bitleitungskontakt 160 entsprechend jeder Bitleitung angeordnet. Der Speicherknotenkontakt 170 ist in dem Bereich zwischen der Dummywortleitung DWL und der Wortleitung WL (die allgemein für die Wortleitungen WLO – WL5 steht) angeordnet, und er ist entsprechend jeder DRAM-Zelle 100 angeordnet. Genauer gesagt liegt der Speicherknotenkontakt 170 der Dummywortleitung DWL gegenüber.
In dem in 12 dargestellten Layout belegt der grundlegende Zellbereich, in dem die DRAM-Zelle 100 ausgebildet ist, eine Fläche von 6·F². In dem in 12 dargestellten Layout sind die Feldbereiche 200 in einem streifenförmigen Muster angeordnet, aber die Feldbereiche jeder Spalte bilden ein Zickzackmuster. Das in 12 dargestellte Layout unterscheidet sich nur in diesem Zickzackmuster von dem in 10 dargestellten Layout nach der ersten Abwandlung der dritten Ausführungsform, bei dem die Feldbereiche 200 in dem streifenförmigen Muster gleichmäßig geneigt sind und ihre Enden oben rechts liegen.
In dem Layout nach der zweiten Abwandlung der dritten Ausführungsform hat der Feldbereich 200 eine kontinuierliche Form, die durch unter den jeweiligen Dummywortleitungen DWL ausgebildeten Feldbereiche fortgesetzt wird, und eine dicke Trenn- und Isolierschicht für die Feldtrennung ist nicht erforderlich.
Wie in der ersten Abwandlung der dritten Ausführungsform wird jeder Dummywortleitung DWL eine Massespannung GND oder eine negative Spannung zugeführt, die kleiner ist als die Massespannung GND. Somit bildet der Feldbereich unter jeder Dummywortleitung DWL einen Feldtrennbereich, der ähnlich wie die in 9 dargestellte Trenn- und Isolierschicht 220 wirkt.
Dementsprechend ist es nicht erforderlich, eine Trenn- und Isolierschicht für die Feldtrennung bereitzustellen, und der Feldbereich 200 kann kontinuierlich ausgebildet sein. Zusätzlich zu der Wirkung der dritten Ausführungsform kann daher ähnlich wie bei der ersten Abwandlung der dritten Ausführungsform die Wirkung erzielt werden, dass das Strukturieren des Feldbereichs leicht wird.
In der ersten bis dritten Ausführungsform und in den Abwandlungen der dritten Ausführungsform ist die getrennte Zellplatte wie bereits beschrieben entsprechend jeder Doppelzelleneinheit angeordnet. Die isolierte Zellplatte kann jedoch auch für einen vorbestimmten Abschnitt oder Bereich bereitgestellt sein, der eine Mehrzahl von Doppelzelleneinheiten enthält. Das kann gleicherweise die Auffrischeigenschaften und die Herstellungsausbeute verbessern.
Wie in 13 dargestellt kann die isolierte Zellplatte 130# zum Beispiel bei dem in 2 dargestellten Layout nach der ersten Ausführungsform für jede Speicherzellenzeile bereitgestellt sein. In diesem Fall wird jede getrennte Zellplatte 130# von einer Mehrzahl von Doppelzelleinheiten (zwei in 13) gemeinsam genutzt werden, die zu derselben Speicherzellenzeile gehören. Für diese Anordnung ist es jedoch wesentlich, dass die Spannungen an den Speicherknoten, die die komplementären Daten speichern, sich in jeder Doppelzelleneinheit durch die kapazitive Kopplung in einem ähnlichen Bereich ändern. Diese Spannungsänderungen werden durch das Verringern der Kapazität jeder getrennten Zellplatte bewirkt. Somit wird die Wirkung der Erfindung in besonderem Ausmaß erzielt durch Trennen der Zellplatte für jede Doppelzelleneinheit.
Im Folgenden wird eine vierte Ausführungsform der vorliegenden Erfindung beschrieben in Zusammenhang mit einem Aufbau einer Doppelzelleneinheit, die die Auffrischeigenschaften weiter verbessert.
14 ist eine schematische Darstellung des Aufbaus eines Speicherfeldabschnitts einer Halbleiterspeichervorrichtung nach der vierten Ausführungsform.
Wie in 14 dargestellt wird jede Doppelzelleneinheit 101# in dem Aufbau nach der vierten Ausführungsform aus- einer DRRM-Zelle 100 und einer DRAM-Zelle 100# gebildet, die denselben Aufbau hat wie DRAM-Zelle 100, außer dass kein Kondensator 120 bereitgestellt ist.
In dem in 14 dargestellten Aufbau sind die zwei DRAM-Zellen 100 und 100#, die dieselbe Doppelzelleneinheit 101# bilden, jeweils wie in der ersten bis dritten Ausführungsform mit den gepaarten komplementären Bitleitungen BL und /BL verbunden. Die isolierte Zellplatte 130# ist entsprechend jeder Doppelzelleneinheit bereitgestellt, und sie ist wie in dem in 1 dargestellten Aufbau von anderen getrennt. Ähnlich wie bei dem in 7 dargestellten Aufbau nach der dritten Ausführungsform sind die Gates der Zugriffstransistoren 110 in jeder Doppelzelleneinheit 101# mit derselben Wortleitung WL verbunden, und zusätzlich zu den Wortleitungen WL sind Dummywortleitungen DWL in vorbestimmten Abständen angeordnet. Ansonsten ist der Aufbau im Wesentlichen derselbe wie der in 7 dargestellte Aufbau nach der dritten Ausführungsform. Entsprechende Abschnitte tragen dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
15 ist eine schematische Darstellung des Layouts eines Speicherfeldabschnitts der Halbleiterspeichervorrichtung nach der vierten Ausführungsform. 15 zeigt ein Layout, bei dem die Doppelzelleneinheiten 101# nach der vierten Ausführungsform ähnlich angeordnet sind wie bei der in 10 gezeigten ersten Abwandlung der dritten Ausführungsform.
Bei der in 15 dargestellten vierten Ausführungsform ist nur für eine der zwei DRAM-Zellen, die die Doppelzelleneinheit bilden, ein Speicherknoten 140 bereitgestellt. Wie in 15 dargestellt, sind die Speicherknoten 114 in jeder Speicherzellenzeile spaltenweise abwechselnd dargestellt, und zwei DRAM-Zellen, die einander in der Zeilenrichtung benachbart sind, bilden die Doppelzelleneinheit. Ruf diese Weise wird jede Doppelzelleneinheit aus DRAM-Zellen 100 und 100# gebildet.
Jeder Speicherknoten 140 ist über einen Speicherknotenkontakt 170 elektrisch mit dem entsprechenden Feldbereich 200 verbunden. In dem Feldbereich der anderen Zelle der Doppelzelleneinheit ist ein Zellplattenkontakt 180 bereit gestellt. Jeder Zellplattenkontakt 180 verbindet den entsprechenden Feldbereich 200 und die entsprechende getrennte Zellplatte 130# elektrisch miteinander, ohne dass ein Kondensator dazwischen geschaltet ist.
Das Layout anderer Abschnitte einschließlich der getrennten Zellplatte ist im Wesentlichen derselbe wie bei dem in 10 dargestellten Aufbau nach der ersten Abwandlung der dritten Ausführungsform. Daher tragen entsprechende Abschnitte dieselben Bezugszeichen, und ihre Beschreibung wird nicht wiederholt.
16 ist ein Schnitt entlang einer Linie XVI-XVI in 15.
Wie in 16 dargestellt, wird derselbe Aufbau, wie er bereits beschrieben ist, in einer (100) der zwei DRAM-Zellen verwendet, die in demselben Feldbereich 200 ausgebildet sind, wobei der Bitleitungskontakt 160 dazwischen liegt. Somit wird der Zugriffstransistor 110 der DRAM-Zelle 100 gebildet aus den Dotierungsbereichen 232 und 233, dem Speicherknoten 140 und dem Kondensator 120, der einen Zwischenraum 240 zwischen der getrennten Zellplatte 130# und dem Speicherknoten 140 nutzt.
Im Gegensatz dazu wird der Zugriffstransistor der anderen DRAM-Zelle 100# aus den Dotierungsbereichen 231 und 232 gebildet, aber der Dotierungsbereich 231 ist über den Zellplattenkontakt 180 elektrisch mit der getrennten Zellplatte 130# verbunden, so dass zwischen der getrennten Zellplatte 130# und dem Zugriffstransistor 110 kein Kondensator gebildet wird. Der Dotierungsbereich 232 wird von zwei DRAM-Zellen 100 und 100# gemeinsam genutzt und ist elektrisch über einen gemeinsamen Bitleitungskontakt 160 mit der entsprechenden Bitleitung BLO verbunden.
Die Anordnung der Dummywortleitungen DWL, der getrennten Zellplatten 130# und dergleichen ist im Wesentlichen dieselbe wie in 11 dargestellt, daher wird ihre Beschreibung nicht wiederholt. In 16 hat der Zellplattenkontakt 180 in der DRAM-Zelle 100# eine ähnliche Form wie der Speicherknoten 140 und der Speicherknotenkontakt 170. Dieser Aufbau kann die Kontinuität der Form in den DRAM-Zellen 100 und 100# sicherstellen und somit die Abmessungsgenauigkeiten während der Herstellung verbessern.
Da für die Doppelzelleneinheit nach der vierten Ausführungsform die getrennte Zellplatte, die von denen in anderen Doppelzelleneinheiten getrennt ist, bereitgestellt ist, können ähnlich wie bei der ersten bis dritten Ausführungsform die Auffrischeigenschaften und die Herstellungsausbeute verbessert werden. Da bei dem Aufbau nach der vierten Ausführungsform nur eine der DRAM-Zellen, die dieselbe Doppelzelleneinheit bilden, mit dem Speicherknoten (Kondensator) versehen ist, kann weiterhin die folgende Wirkung erzielt werden: In der ersten bis dritten Ausführungsform sind zwei Kondensatoren, von denen jeder einen Kapazitätswert von Cs aufweist, in Reihe zu dem Speicherknoten geschaltet. Daher beträgt die Ladungshaltekapazität für den Speicherknoten wie bereits beschrieben Cs/2. In der Doppelzelleneinheit nach der vierten Ausführungsform hat der Ladungshaltewert für den Speicherknoten jedoch den Kapazitätswert eines Kondensators Cs und ist somit größer als bei der ersten bis dritten Ausführungsform.
Anstelle des in 16 dargestellten Aufbaus kann der Zellplattenkontakt 180 so ausgebildet sein, dass er die minimale zur Sicherstellung der elektrischen Verbindung notwendige Größe aufweist. Dadurch kann das Layout so entworfen werden, dass der Kapazitätswert des Kondensators 120 durch Verwendung eines von dieser Größenverringerung bereitgestellten Platzes vergrößert wird. Dieses Layout kann die Ladungshaltekapazität für den Speicherknoten weiter erhöhen.
Bei dem in 4 dargestellten Betriebssignalverlaufsdiagramm kann die Doppelzelleneinheit nach der vierten Ausführungsform daher die Absinkgeschwindigkeit der höheren Speicherknotenspannung VRH so verbessern, dass sie gleich oder kleiner als die Verringerungsrate der höheren Speicherknotenspannung VR2 der bekannten Doppelzelleneinheit wird. Dementsprechend kann die vierte Ausführungsform die Auffrischzeit weiter erhöhen und somit die Auffrischeigenschaften weiter verbessern.
In dem in 15 und 16 dargestellten Beispiel sind die Doppelzelleneinheiten nach der vierten Ausführungsform so angeordnet, dass ein Layout ähnlich wie bei der ersten Abwandlung der dritten Ausführungsform erzielt wird. Das Layout der Doppelzelleneinheiten nach der vierten Ausführungsform ist jedoch nicht darauf beschränkt, und die vierte Ausführungsform kann ein beliebiges Layout annehmen wie in der ersten Ausführungsform (2), der zweiten Ausführungsform (6) der dritten Ausführungsform (8) und der zweiten Abwandlung der dritten Ausführungsform (12).

Claims

Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellen (100), die in Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Speichereinheiten (101#) aufgeteilt sind, von denen jede aus zwei Speicherzellen (100) gebildet wird, die komplementäre Daten halten, einer Mehrzahl von Bitleitungen (BL, /BL), die Paare von je zwei Bitleitungen bilden und jeweils entsprechend den Spalten der Speicherzellen (100) angeordnet sind, einer Mehrzahl von Wortleitungen (WL), die jeweils entsprechend den Zeilen von Speicherzellen (100) angeordnet sind und sich in einer die Bitleitungen (BL, /BL) kreuzenden Richtung erstrecken, und einer Mehrzahl von Zellplatten (130#), die jeweils entsprechend den Speichereinheiten (101#) bereitgestellt sind und von denen jede zumindest elektrisch von den anderen getrennt ist; wobei jede aus der Mehrzahl von Speicherzellen (100) enthält: einen Speicherknoten (140), einen Auswahltransistor (110), der zwischen die entsprechende Bitleitung (BL, /BL) und den Speicherknoten (140) geschaltet ist und entsprechend einer Spannung auf der entsprechenden Wortleitung (WL) ein- oder ausgeschaltet wird, und einen Kondensator (120), der zwischen den Speicherknoten (140) und die entsprechende Zellplatte geschaltet ist.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Gates der Zugriffstransistoren (110) in den zwei Speicherzellen (100), die dieselbe Speichereinheit (101#) bilden, jeweils mit voneinander verschiedenen Wortleitungen (WL) verbunden sind.
Halbleiterspeichervorrichtung nach Anspruch 2, bei der jede der Mehrzahl von Speicherzellen (100) weiter einen aktiven Bereich (200) enthält, der sich in der Richtung der Ausdehnung der entsprechenden Bitleitung (BL, /BL) erstreckt und einen Bildungsbereich für den Auswahltransistor (110) bildet, wobei der aktive Bereich (200) sich kontinuierlich über einen Abschnitt zwischen den zwei Speicherzellen (100) erstreckt, die einander in der Richtung der Ausdehnung der entsprechenden Bitleitung (BL, /BL) benachbart sind, und wobei die Halbleiterspeichervorrichtung weiter enthält: einen Bitleitungskontakt (160), der für jeden Satz von benachbarten zwei Speicherzellen (100) bereitgestellt ist und den entsprechenden aktiven Bereich (200) elektrisch mit der Bitleitung (BL, /BL) verbindet.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Gates der Zugriffstransistoren (110) in den zwei Speicherzellen (100), die dieselbe Speichereinheit (101#) bilden, mit derselben Wortleitung (WL) verbunden sind.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Gates der Zugriffstransistoren (110) in den zwei Speicherzellen (100), die dieselbe Speichereinheit (101#) bilden, mit derselben Wortleitung (WL) verbunden sind, jede der Mehrzahl von Speicherzellen (100) weiter einen aktiven Bereich (200) enthält, der sich in einer Richtung zwischen der Richtung der Ausdehnung der entsprechenden Wortleitung (WL) und der Richtung der Ausdehnung der entsprechenden Bitleitung (BL, /BL) erstreckt und einen Bildungsbereich für den Auswahltransistor (110) bildet, die Halbleiterspeichervorrichtung weiter eine Mehrzahl von Bitleitungskontakten (160) enthält, die den aktiven Bereich (200) der Mehrzahl von Speicherzellen (100) jeweils mit der entsprechenden Bitleitung (BL, /BL) verbinden, die Mehrzahl von Bitleitungskontakten (160) in der Richtung der Ausdehnung der Mehrzahl von Wortleitungen (WL) ausgerichtet und jeweils entsprechend den Bitleitungen (BL, /BL) bereitgestellt sind, zwei Wortleitungen (WL) zwischen den Bitleitungskontakten (160) angeordnet sind, die einander in der in der Richtung der Ausdehnung der Mehrzahl von Bitleitungen (BL, /BL) benachbart sind, die aktiven Bereiche (200) sich kontinuierlich über einen Abschnitt zwischen Abschnitten erstrecken, von denen jeder die zwei Speicherzellen (100) enthält und die einander in der Richtung der Ausdehnung des aktiven Bereichs (200) benachbart sind, und der Bitleitungskontakt (160) von den zwei benachbarten Speicherzellen (100) gemeinsam genutzt wird.
Halbleiterspeichervorrichtung nach Anspruch 5 mit einer Mehrzahl von Dummywortleitungen (DWL), von denen jede jeweils in einem Bereich zwischen den Speicherknoten (140) der Speicherzellen (100), die verschiedenen Bitleitungskontakten (160) entsprechen und einander in der Richtung der Ausdehnung der Mehrzahl von Bitleitungen (BL, /BL) benachbart sind, angeordnet ist und sich in dieselbe Richtung erstreckt wie die Mehrzahl von Wortleitungen (WL).
Halbleiterspeichervorrichtung nach Anspruch 6, bei der jede der Mehrzahl von Dummywortleitungen (DWL) eine Spannung mit einem vorbestimmten Wert führt.
Halbleiterspeichervorrichtung nach Anspruch 7, bei der der aktive Bereich (200) sich kontinuierlich über einen Bereich unter jeder der Dummywortleitungen (DWL) erstreckt.
Halbleiterspeichervorrichtung nach Anspruch 8, bei der die aktiven Bereiche (200) sich im wesentlichen kontinuierlich in derselben Richtung erstrecken, so dass die aktiven Bereiche (200) in den Speicherzellen (100), die jeweils in benachbarten Spalten angeordnet sind und jeweils zu benachbarten Zeilen gehören, ineinander übergehen.
Halbleiterspeichervorrichtung nach Anspruch 8, bei der die aktiven Bereiche (200) kontinuierlich ausgebildet und symmetrisch zu jeder der Dummywortleitungen (DWL) angeordnet sind.
Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 10, bei der ein Abstand zwischen der Wortleitung (WL) und der Dummywortleitung (DWL) im wesentlichen gleich groß ist wie ein Abstand zwischen den Wortleitungen (WL).
Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellen (100), die in Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Speichereinheiten (101#) aufgeteilt sind, von denen jede aus zwei Speicherzellen (100) gebildet wird, die komplementäre Daten halten, einer Mehrzahl von Bitleitungen (BL, /BL), die Paare von je zwei Bitleitungen bilden und jeweils entsprechend den Spalten der Speicherzellen (100) angeordnet sind, einer Mehrzahl von Wortleitungen (WL), die jeweils entsprechend den Zeilen von Speicherzellen (100) angeordnet sind und sich in einer die Bitleitungen (BL, /BL) kreuzenden Richtung erstrecken, und einer Mehrzahl von Zellplatten (130#), die jeweils entsprechend vorbestimmten Abschnitten der Mehrzahl von Speichereinheiten (101#) bereitgestellt sind und von denen jede zumindest elektrisch von den anderen getrennt ist; wobei jede aus der Mehrzahl von Speicherzellen (100) enthält: einen Speicherknoten (140), einen Auswahltransistor (110), der zwischen die entsprechende Bitleitung (BL, /BL) und den Speicherknoten (140) ge schaltet ist und entsprechend einer Spannung auf der entsprechenden Wortleitung (WL) ein- oder ausgeschaltet wird, und einen Kondensator (120), der zwischen den Speicherknoten (140) und die entsprechende Zellplatte (130#) geschaltet ist.
Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellen (100), die in Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Speichereinheiten (101#) aufgeteilt sind, von denen jede aus zwei Speicherzellen (100) gebildet wird, die komplementäre Daten halten, einer Mehrzahl von Bitleitungen (BL, /BL), die Paare von je zwei Bitleitungen bilden und jeweils entsprechend den Spalten der Speicherzellen (100) angeordnet sind, einer Mehrzahl von Wortleitungen (WL), die jeweils entsprechend den Zeilen von Speicherzellen (100) angeordnet sind und sich in einer die Bitleitungen (BL, /BL) kreuzenden Richtung erstrecken, und einer Mehrzahl von Zellplatten (130#), die jeweils entsprechend den Speichereinheiten (101#) bereitgestellt sind und von denen jede zumindest elektrisch von den anderen getrennt ist; wobei eine (100) der zwei Speicherzellen, die jede der Speichereinheiten (101#) bilden enthält: einen Speicherknoten (140), einen Auswahltransistor (110), der zwischen eine der gepaarten Bitleitungen (BL, /BL) und den Speicherknoten (140) geschaltet ist und entsprechend einer Spannung auf der entsprechenden Wortleitung (WL) ein- oder ausgeschaltet wird, und einen Kondensator (120), der zwischen den Speicherknoten (140) und die entsprechende Zellplatte (130#) geschaltet ist; und die andere (100#) der zwei Speicherzellen, die die Speichereinheit (101#) bilden, einen Auswahltransistor (110) enthält, der zwischen die andere der gepaarten Bitleitungen (/BL, BL) und die Zellplatte (130#) geschaltet ist, ohne dass ein Kondensator dazwischengeschaltet ist, und der entsprechend einer Spannung auf der entsprechenden Wortleitung (WL) ein- oder ausgeschaltet wird.